Documentation/devicetree/bindings/clock/sunxi.txt

   1 Device Tree Clock bindings for arch-sunxi
   2
   3 This binding uses the common clock binding[1].
   4
   5 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
   6
   7 Required properties:
   8 - compatible : shall be one of the following:
   9         "allwinner,sun4i-a10-osc-clk" - for a gatable oscillator
  10         "allwinner,sun4i-a10-pll1-clk" - for the main PLL clock and PLL4
  11         "allwinner,sun6i-a31-pll1-clk" - for the main PLL clock on A31
  12         "allwinner,sun8i-a23-pll1-clk" - for the main PLL clock on A23
  13         "allwinner,sun9i-a80-pll4-clk" - for the peripheral PLLs on A80
  14         "allwinner,sun4i-a10-pll5-clk" - for the PLL5 clock
  15         "allwinner,sun4i-a10-pll6-clk" - for the PLL6 clock
  16         "allwinner,sun6i-a31-pll6-clk" - for the PLL6 clock on A31
  17         "allwinner,sun9i-a80-gt-clk" - for the GT bus clock on A80
  18         "allwinner,sun4i-a10-cpu-clk" - for the CPU multiplexer clock
  19         "allwinner,sun4i-a10-axi-clk" - for the AXI clock
  20         "allwinner,sun8i-a23-axi-clk" - for the AXI clock on A23
  21         "allwinner,sun4i-a10-axi-gates-clk" - for the AXI gates
  22         "allwinner,sun4i-a10-ahb-clk" - for the AHB clock
  23         "allwinner,sun9i-a80-ahb-clk" - for the AHB bus clocks on A80
  24         "allwinner,sun4i-a10-ahb-gates-clk" - for the AHB gates on A10
  25         "allwinner,sun5i-a13-ahb-gates-clk" - for the AHB gates on A13
  26         "allwinner,sun5i-a10s-ahb-gates-clk" - for the AHB gates on A10s
  27         "allwinner,sun7i-a20-ahb-gates-clk" - for the AHB gates on A20
  28         "allwinner,sun6i-a31-ar100-clk" - for the AR100 on A31
  29         "allwinner,sun6i-a31-ahb1-clk" - for the AHB1 clock on A31
  30         "allwinner,sun6i-a31-ahb1-gates-clk" - for the AHB1 gates on A31
  31         "allwinner,sun8i-a23-ahb1-gates-clk" - for the AHB1 gates on A23
  32         "allwinner,sun9i-a80-ahb0-gates-clk" - for the AHB0 gates on A80
  33         "allwinner,sun9i-a80-ahb1-gates-clk" - for the AHB1 gates on A80
  34         "allwinner,sun9i-a80-ahb2-gates-clk" - for the AHB2 gates on A80
  35         "allwinner,sun4i-a10-apb0-clk" - for the APB0 clock
  36         "allwinner,sun6i-a31-apb0-clk" - for the APB0 clock on A31
  37         "allwinner,sun8i-a23-apb0-clk" - for the APB0 clock on A23
  38         "allwinner,sun9i-a80-apb0-clk" - for the APB0 bus clock on A80
  39         "allwinner,sun4i-a10-apb0-gates-clk" - for the APB0 gates on A10
  40         "allwinner,sun5i-a13-apb0-gates-clk" - for the APB0 gates on A13
  41         "allwinner,sun5i-a10s-apb0-gates-clk" - for the APB0 gates on A10s
  42         "allwinner,sun6i-a31-apb0-gates-clk" - for the APB0 gates on A31
  43         "allwinner,sun7i-a20-apb0-gates-clk" - for the APB0 gates on A20
  44         "allwinner,sun8i-a23-apb0-gates-clk" - for the APB0 gates on A23
  45         "allwinner,sun9i-a80-apb0-gates-clk" - for the APB0 gates on A80
  46         "allwinner,sun4i-a10-apb1-clk" - for the APB1 clock
  47         "allwinner,sun9i-a80-apb1-clk" - for the APB1 bus clock on A80
  48         "allwinner,sun4i-a10-apb1-gates-clk" - for the APB1 gates on A10
  49         "allwinner,sun5i-a13-apb1-gates-clk" - for the APB1 gates on A13
  50         "allwinner,sun5i-a10s-apb1-gates-clk" - for the APB1 gates on A10s
  51         "allwinner,sun6i-a31-apb1-gates-clk" - for the APB1 gates on A31
  52         "allwinner,sun7i-a20-apb1-gates-clk" - for the APB1 gates on A20
  53         "allwinner,sun8i-a23-apb1-gates-clk" - for the APB1 gates on A23
  54         "allwinner,sun9i-a80-apb1-gates-clk" - for the APB1 gates on A80
  55         "allwinner,sun6i-a31-apb2-gates-clk" - for the APB2 gates on A31
  56         "allwinner,sun8i-a23-apb2-gates-clk" - for the APB2 gates on A23
  57         "allwinner,sun5i-a13-mbus-clk" - for the MBUS clock on A13
  58         "allwinner,sun4i-a10-mmc-clk" - for the MMC clock
  59         "allwinner,sun9i-a80-mmc-clk" - for mmc module clocks on A80
  60         "allwinner,sun9i-a80-mmc-config-clk" - for mmc gates + resets on A80
  61         "allwinner,sun4i-a10-mod0-clk" - for the module 0 family of clocks
  62         "allwinner,sun9i-a80-mod0-clk" - for module 0 (storage) clocks on A80
  63         "allwinner,sun8i-a23-mbus-clk" - for the MBUS clock on A23
  64         "allwinner,sun7i-a20-out-clk" - for the external output clocks
  65         "allwinner,sun7i-a20-gmac-clk" - for the GMAC clock module on A20/A31
  66         "allwinner,sun4i-a10-usb-clk" - for usb gates + resets on A10 / A20
  67         "allwinner,sun5i-a13-usb-clk" - for usb gates + resets on A13
  68         "allwinner,sun6i-a31-usb-clk" - for usb gates + resets on A31
  69         "allwinner,sun9i-a80-usb-mod-clk" - for usb gates + resets on A80
  70         "allwinner,sun9i-a80-usb-phy-clk" - for usb phy gates + resets on A80
  71
  72 Required properties for all clocks:
  73 - reg : shall be the control register address for the clock.
  74 - clocks : shall be the input parent clock(s) phandle for the clock. For
  75         multiplexed clocks, the list order must match the hardware
  76         programming order.
  77 - #clock-cells : from common clock binding; shall be set to 0 except for
  78         the following compatibles where it shall be set to 1:
  79         "allwinner,*-gates-clk", "allwinner,sun4i-pll5-clk",
  80         "allwinner,sun4i-pll6-clk", "allwinner,sun6i-a31-pll6-clk",
  81         "allwinner,*-usb-clk", "allwinner,*-mmc-clk",
  82         "allwinner,*-mmc-config-clk"
  83 - clock-output-names : shall be the corresponding names of the outputs.
  84         If the clock module only has one output, the name shall be the
  85         module name.
  86
  87 And "allwinner,*-usb-clk" clocks also require:
  88 - reset-cells : shall be set to 1
  89
  90 The "allwinner,sun9i-a80-mmc-config-clk" clock also requires:
  91 - #reset-cells : shall be set to 1
  92 - resets : shall be the reset control phandle for the mmc block.
  93
  94 For "allwinner,sun7i-a20-gmac-clk", the parent clocks shall be fixed rate
  95 dummy clocks at 25 MHz and 125 MHz, respectively. See example.
  96
  97 Clock consumers should specify the desired clocks they use with a
  98 "clocks" phandle cell. Consumers that are using a gated clock should
  99 provide an additional ID in their clock property. This ID is the
 100 offset of the bit controlling this particular gate in the register.
 101 For the other clocks with "#clock-cells" = 1, the additional ID shall
 102 refer to the index of the output.
 103
 104 For "allwinner,sun6i-a31-pll6-clk", there are 2 outputs. The first output
 105 is the normal PLL6 output, or "pll6". The second output is rate doubled
 106 PLL6, or "pll6x2".
 107
 108 The "allwinner,*-mmc-clk" clocks have three different outputs: the
 109 main clock, with the ID 0, and the output and sample clocks, with the
 110 IDs 1 and 2, respectively.
 111
 112 The "allwinner,sun9i-a80-mmc-config-clk" clock has one clock/reset output
 113 per mmc controller. The number of outputs is determined by the size of
 114 the address block, which is related to the overall mmc block.
 115
 116 For example:
 117
 118 osc24M: clk@01c20050 {
 119         #clock-cells = <0>;
 120         compatible = "allwinner,sun4i-a10-osc-clk";
 121         reg = <0x01c20050 0x4>;
 122         clocks = <&osc24M_fixed>;
 123         clock-output-names = "osc24M";
 124 };
 125
 126 pll1: clk@01c20000 {
 127         #clock-cells = <0>;
 128         compatible = "allwinner,sun4i-a10-pll1-clk";
 129         reg = <0x01c20000 0x4>;
 130         clocks = <&osc24M>;
 131         clock-output-names = "pll1";
 132 };
 133
 134 pll5: clk@01c20020 {
 135         #clock-cells = <1>;
 136         compatible = "allwinner,sun4i-pll5-clk";
 137         reg = <0x01c20020 0x4>;
 138         clocks = <&osc24M>;
 139         clock-output-names = "pll5_ddr", "pll5_other";
 140 };
 141
 142 pll6: clk@01c20028 {
 143         #clock-cells = <1>;
 144         compatible = "allwinner,sun6i-a31-pll6-clk";
 145         reg = <0x01c20028 0x4>;
 146         clocks = <&osc24M>;
 147         clock-output-names = "pll6", "pll6x2";
 148 };
 149
 150 cpu: cpu@01c20054 {
 151         #clock-cells = <0>;
 152         compatible = "allwinner,sun4i-a10-cpu-clk";
 153         reg = <0x01c20054 0x4>;
 154         clocks = <&osc32k>, <&osc24M>, <&pll1>;
 155         clock-output-names = "cpu";
 156 };
 157
 158 mmc0_clk: clk@01c20088 {
 159         #clock-cells = <1>;
 160         compatible = "allwinner,sun4i-a10-mmc-clk";
 161         reg = <0x01c20088 0x4>;
 162         clocks = <&osc24M>, <&pll6 1>, <&pll5 1>;
 163         clock-output-names = "mmc0", "mmc0_output", "mmc0_sample";
 164 };
 165
 166 mii_phy_tx_clk: clk@2 {
 167         #clock-cells = <0>;
 168         compatible = "fixed-clock";
 169         clock-frequency = <25000000>;
 170         clock-output-names = "mii_phy_tx";
 171 };
 172
 173 gmac_int_tx_clk: clk@3 {
 174         #clock-cells = <0>;
 175         compatible = "fixed-clock";
 176         clock-frequency = <125000000>;
 177         clock-output-names = "gmac_int_tx";
 178 };
 179
 180 gmac_clk: clk@01c20164 {
 181         #clock-cells = <0>;
 182         compatible = "allwinner,sun7i-a20-gmac-clk";
 183         reg = <0x01c20164 0x4>;
 184         /*
 185          * The first clock must be fixed at 25MHz;
 186          * the second clock must be fixed at 125MHz
 187          */
 188         clocks = <&mii_phy_tx_clk>, <&gmac_int_tx_clk>;
 189         clock-output-names = "gmac";
 190 };
 191
 192 mmc_config_clk: clk@01c13000 {
 193         compatible = "allwinner,sun9i-a80-mmc-config-clk";
 194         reg = <0x01c13000 0x10>;
 195         clocks = <&ahb0_gates 8>;
 196         clock-names = "ahb";
 197         resets = <&ahb0_resets 8>;
 198         reset-names = "ahb";
 199         #clock-cells = <1>;
 200         #reset-cells = <1>;
 201         clock-output-names = "mmc0_config", "mmc1_config",
 202                              "mmc2_config", "mmc3_config";
 203 };