arch/arm/mm/Kconfig

   1 comment "Processor Type"
   2
   3 # Select CPU types depending on the architecture selected.  This selects
   4 # which CPUs we support in the kernel image, and the compiler instruction
   5 # optimiser behaviour.
   6
   7 # ARM7TDMI
   8 config CPU_ARM7TDMI
   9         bool "Support ARM7TDMI processor"
  10         depends on !MMU
  11         select CPU_32v4T
  12         select CPU_ABRT_LV4T
  13         select CPU_CACHE_V4
  14         select CPU_PABRT_LEGACY
  15         help
  16           A 32-bit RISC microprocessor based on the ARM7 processor core
  17           which has no memory control unit and cache.
  18
  19           Say Y if you want support for the ARM7TDMI processor.
  20           Otherwise, say N.
  21
  22 # ARM720T
  23 config CPU_ARM720T
  24         bool "Support ARM720T processor" if ARCH_INTEGRATOR
  25         select CPU_32v4T
  26         select CPU_ABRT_LV4T
  27         select CPU_CACHE_V4
  28         select CPU_CACHE_VIVT
  29         select CPU_COPY_V4WT if MMU
  30         select CPU_CP15_MMU
  31         select CPU_PABRT_LEGACY
  32         select CPU_TLB_V4WT if MMU
  33         help
  34           A 32-bit RISC processor with 8kByte Cache, Write Buffer and
  35           MMU built around an ARM7TDMI core.
  36
  37           Say Y if you want support for the ARM720T processor.
  38           Otherwise, say N.
  39
  40 # ARM740T
  41 config CPU_ARM740T
  42         bool "Support ARM740T processor" if ARCH_INTEGRATOR
  43         depends on !MMU
  44         select CPU_32v4T
  45         select CPU_ABRT_LV4T
  46         select CPU_CACHE_V4
  47         select CPU_CP15_MPU
  48         select CPU_PABRT_LEGACY
  49         help
  50           A 32-bit RISC processor with 8KB cache or 4KB variants,
  51           write buffer and MPU(Protection Unit) built around
  52           an ARM7TDMI core.
  53
  54           Say Y if you want support for the ARM740T processor.
  55           Otherwise, say N.
  56
  57 # ARM9TDMI
  58 config CPU_ARM9TDMI
  59         bool "Support ARM9TDMI processor"
  60         depends on !MMU
  61         select CPU_32v4T
  62         select CPU_ABRT_NOMMU
  63         select CPU_CACHE_V4
  64         select CPU_PABRT_LEGACY
  65         help
  66           A 32-bit RISC microprocessor based on the ARM9 processor core
  67           which has no memory control unit and cache.
  68
  69           Say Y if you want support for the ARM9TDMI processor.
  70           Otherwise, say N.
  71
  72 # ARM920T
  73 config CPU_ARM920T
  74         bool "Support ARM920T processor" if ARCH_INTEGRATOR
  75         select CPU_32v4T
  76         select CPU_ABRT_EV4T
  77         select CPU_CACHE_V4WT
  78         select CPU_CACHE_VIVT
  79         select CPU_COPY_V4WB if MMU
  80         select CPU_CP15_MMU
  81         select CPU_PABRT_LEGACY
  82         select CPU_TLB_V4WBI if MMU
  83         help
  84           The ARM920T is licensed to be produced by numerous vendors,
  85           and is used in the Cirrus EP93xx and the Samsung S3C2410.
  86
  87           Say Y if you want support for the ARM920T processor.
  88           Otherwise, say N.
  89
  90 # ARM922T
  91 config CPU_ARM922T
  92         bool "Support ARM922T processor" if ARCH_INTEGRATOR
  93         select CPU_32v4T
  94         select CPU_ABRT_EV4T
  95         select CPU_CACHE_V4WT
  96         select CPU_CACHE_VIVT
  97         select CPU_COPY_V4WB if MMU
  98         select CPU_CP15_MMU
  99         select CPU_PABRT_LEGACY
 100         select CPU_TLB_V4WBI if MMU
 101         help
 102           The ARM922T is a version of the ARM920T, but with smaller
 103           instruction and data caches. It is used in Altera's
 104           Excalibur XA device family and Micrel's KS8695 Centaur.
 105
 106           Say Y if you want support for the ARM922T processor.
 107           Otherwise, say N.
 108
 109 # ARM925T
 110 config CPU_ARM925T
 111         bool "Support ARM925T processor" if ARCH_OMAP1
 112         select CPU_32v4T
 113         select CPU_ABRT_EV4T
 114         select CPU_CACHE_V4WT
 115         select CPU_CACHE_VIVT
 116         select CPU_COPY_V4WB if MMU
 117         select CPU_CP15_MMU
 118         select CPU_PABRT_LEGACY
 119         select CPU_TLB_V4WBI if MMU
 120         help
 121           The ARM925T is a mix between the ARM920T and ARM926T, but with
 122           different instruction and data caches. It is used in TI's OMAP
 123           device family.
 124
 125           Say Y if you want support for the ARM925T processor.
 126           Otherwise, say N.
 127
 128 # ARM926T
 129 config CPU_ARM926T
 130         bool "Support ARM926T processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB
 131         select CPU_32v5
 132         select CPU_ABRT_EV5TJ
 133         select CPU_CACHE_VIVT
 134         select CPU_COPY_V4WB if MMU
 135         select CPU_CP15_MMU
 136         select CPU_PABRT_LEGACY
 137         select CPU_TLB_V4WBI if MMU
 138         help
 139           This is a variant of the ARM920.  It has slightly different
 140           instruction sequences for cache and TLB operations.  Curiously,
 141           there is no documentation on it at the ARM corporate website.
 142
 143           Say Y if you want support for the ARM926T processor.
 144           Otherwise, say N.
 145
 146 # FA526
 147 config CPU_FA526
 148         bool
 149         select CPU_32v4
 150         select CPU_ABRT_EV4
 151         select CPU_CACHE_FA
 152         select CPU_CACHE_VIVT
 153         select CPU_COPY_FA if MMU
 154         select CPU_CP15_MMU
 155         select CPU_PABRT_LEGACY
 156         select CPU_TLB_FA if MMU
 157         help
 158           The FA526 is a version of the ARMv4 compatible processor with
 159           Branch Target Buffer, Unified TLB and cache line size 16.
 160
 161           Say Y if you want support for the FA526 processor.
 162           Otherwise, say N.
 163
 164 # ARM940T
 165 config CPU_ARM940T
 166         bool "Support ARM940T processor" if ARCH_INTEGRATOR
 167         depends on !MMU
 168         select CPU_32v4T
 169         select CPU_ABRT_NOMMU
 170         select CPU_CACHE_VIVT
 171         select CPU_CP15_MPU
 172         select CPU_PABRT_LEGACY
 173         help
 174           ARM940T is a member of the ARM9TDMI family of general-
 175           purpose microprocessors with MPU and separate 4KB
 176           instruction and 4KB data cases, each with a 4-word line
 177           length.
 178
 179           Say Y if you want support for the ARM940T processor.
 180           Otherwise, say N.
 181
 182 # ARM946E-S
 183 config CPU_ARM946E
 184         bool "Support ARM946E-S processor" if ARCH_INTEGRATOR
 185         depends on !MMU
 186         select CPU_32v5
 187         select CPU_ABRT_NOMMU
 188         select CPU_CACHE_VIVT
 189         select CPU_CP15_MPU
 190         select CPU_PABRT_LEGACY
 191         help
 192           ARM946E-S is a member of the ARM9E-S family of high-
 193           performance, 32-bit system-on-chip processor solutions.
 194           The TCM and ARMv5TE 32-bit instruction set is supported.
 195
 196           Say Y if you want support for the ARM946E-S processor.
 197           Otherwise, say N.
 198
 199 # ARM1020 - needs validating
 200 config CPU_ARM1020
 201         bool "Support ARM1020T (rev 0) processor" if ARCH_INTEGRATOR
 202         select CPU_32v5
 203         select CPU_ABRT_EV4T
 204         select CPU_CACHE_V4WT
 205         select CPU_CACHE_VIVT
 206         select CPU_COPY_V4WB if MMU
 207         select CPU_CP15_MMU
 208         select CPU_PABRT_LEGACY
 209         select CPU_TLB_V4WBI if MMU
 210         help
 211           The ARM1020 is the 32K cached version of the ARM10 processor,
 212           with an addition of a floating-point unit.
 213
 214           Say Y if you want support for the ARM1020 processor.
 215           Otherwise, say N.
 216
 217 # ARM1020E - needs validating
 218 config CPU_ARM1020E
 219         bool "Support ARM1020E processor" if ARCH_INTEGRATOR
 220         depends on n
 221         select CPU_32v5
 222         select CPU_ABRT_EV4T
 223         select CPU_CACHE_V4WT
 224         select CPU_CACHE_VIVT
 225         select CPU_COPY_V4WB if MMU
 226         select CPU_CP15_MMU
 227         select CPU_PABRT_LEGACY
 228         select CPU_TLB_V4WBI if MMU
 229
 230 # ARM1022E
 231 config CPU_ARM1022
 232         bool "Support ARM1022E processor" if ARCH_INTEGRATOR
 233         select CPU_32v5
 234         select CPU_ABRT_EV4T
 235         select CPU_CACHE_VIVT
 236         select CPU_COPY_V4WB if MMU # can probably do better
 237         select CPU_CP15_MMU
 238         select CPU_PABRT_LEGACY
 239         select CPU_TLB_V4WBI if MMU
 240         help
 241           The ARM1022E is an implementation of the ARMv5TE architecture
 242           based upon the ARM10 integer core with a 16KiB L1 Harvard cache,
 243           embedded trace macrocell, and a floating-point unit.
 244
 245           Say Y if you want support for the ARM1022E processor.
 246           Otherwise, say N.
 247
 248 # ARM1026EJ-S
 249 config CPU_ARM1026
 250         bool "Support ARM1026EJ-S processor" if ARCH_INTEGRATOR
 251         select CPU_32v5
 252         select CPU_ABRT_EV5T # But need Jazelle, but EV5TJ ignores bit 10
 253         select CPU_CACHE_VIVT
 254         select CPU_COPY_V4WB if MMU # can probably do better
 255         select CPU_CP15_MMU
 256         select CPU_PABRT_LEGACY
 257         select CPU_TLB_V4WBI if MMU
 258         help
 259           The ARM1026EJ-S is an implementation of the ARMv5TEJ architecture
 260           based upon the ARM10 integer core.
 261
 262           Say Y if you want support for the ARM1026EJ-S processor.
 263           Otherwise, say N.
 264
 265 # SA110
 266 config CPU_SA110
 267         bool "Support StrongARM(R) SA-110 processor" if ARCH_RPC
 268         select CPU_32v3 if ARCH_RPC
 269         select CPU_32v4 if !ARCH_RPC
 270         select CPU_ABRT_EV4
 271         select CPU_CACHE_V4WB
 272         select CPU_CACHE_VIVT
 273         select CPU_COPY_V4WB if MMU
 274         select CPU_CP15_MMU
 275         select CPU_PABRT_LEGACY
 276         select CPU_TLB_V4WB if MMU
 277         help
 278           The Intel StrongARM(R) SA-110 is a 32-bit microprocessor and
 279           is available at five speeds ranging from 100 MHz to 233 MHz.
 280           More information is available at
 281           <http://developer.intel.com/design/strong/sa110.htm>.
 282
 283           Say Y if you want support for the SA-110 processor.
 284           Otherwise, say N.
 285
 286 # SA1100
 287 config CPU_SA1100
 288         bool
 289         select CPU_32v4
 290         select CPU_ABRT_EV4
 291         select CPU_CACHE_V4WB
 292         select CPU_CACHE_VIVT
 293         select CPU_CP15_MMU
 294         select CPU_PABRT_LEGACY
 295         select CPU_TLB_V4WB if MMU
 296
 297 # XScale
 298 config CPU_XSCALE
 299         bool
 300         select CPU_32v5
 301         select CPU_ABRT_EV5T
 302         select CPU_CACHE_VIVT
 303         select CPU_CP15_MMU
 304         select CPU_PABRT_LEGACY
 305         select CPU_TLB_V4WBI if MMU
 306
 307 # XScale Core Version 3
 308 config CPU_XSC3
 309         bool
 310         select CPU_32v5
 311         select CPU_ABRT_EV5T
 312         select CPU_CACHE_VIVT
 313         select CPU_CP15_MMU
 314         select CPU_PABRT_LEGACY
 315         select CPU_TLB_V4WBI if MMU
 316         select IO_36
 317
 318 # Marvell PJ1 (Mohawk)
 319 config CPU_MOHAWK
 320         bool
 321         select CPU_32v5
 322         select CPU_ABRT_EV5T
 323         select CPU_CACHE_VIVT
 324         select CPU_COPY_V4WB if MMU
 325         select CPU_CP15_MMU
 326         select CPU_PABRT_LEGACY
 327         select CPU_TLB_V4WBI if MMU
 328
 329 # Feroceon
 330 config CPU_FEROCEON
 331         bool
 332         select CPU_32v5
 333         select CPU_ABRT_EV5T
 334         select CPU_CACHE_VIVT
 335         select CPU_COPY_FEROCEON if MMU
 336         select CPU_CP15_MMU
 337         select CPU_PABRT_LEGACY
 338         select CPU_TLB_FEROCEON if MMU
 339
 340 config CPU_FEROCEON_OLD_ID
 341         bool "Accept early Feroceon cores with an ARM926 ID"
 342         depends on CPU_FEROCEON && !CPU_ARM926T
 343         default y
 344         help
 345           This enables the usage of some old Feroceon cores
 346           for which the CPU ID is equal to the ARM926 ID.
 347           Relevant for Feroceon-1850 and early Feroceon-2850.
 348
 349 # Marvell PJ4
 350 config CPU_PJ4
 351         bool
 352         select ARM_THUMBEE
 353         select CPU_V7
 354
 355 config CPU_PJ4B
 356         bool
 357         select CPU_V7
 358
 359 # ARMv6
 360 config CPU_V6
 361         bool "Support ARM V6 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 362         select CPU_32v6
 363         select CPU_ABRT_EV6
 364         select CPU_CACHE_V6
 365         select CPU_CACHE_VIPT
 366         select CPU_COPY_V6 if MMU
 367         select CPU_CP15_MMU
 368         select CPU_HAS_ASID if MMU
 369         select CPU_PABRT_V6
 370         select CPU_TLB_V6 if MMU
 371
 372 # ARMv6k
 373 config CPU_V6K
 374         bool "Support ARM V6K processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 375         select CPU_32v6
 376         select CPU_32v6K
 377         select CPU_ABRT_EV6
 378         select CPU_CACHE_V6
 379         select CPU_CACHE_VIPT
 380         select CPU_COPY_V6 if MMU
 381         select CPU_CP15_MMU
 382         select CPU_HAS_ASID if MMU
 383         select CPU_PABRT_V6
 384         select CPU_TLB_V6 if MMU
 385
 386 # ARMv7
 387 config CPU_V7
 388         bool "Support ARM V7 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 389         select CPU_32v6K
 390         select CPU_32v7
 391         select CPU_ABRT_EV7
 392         select CPU_CACHE_V7
 393         select CPU_CACHE_VIPT
 394         select CPU_COPY_V6 if MMU
 395         select CPU_CP15_MMU
 396         select CPU_HAS_ASID if MMU
 397         select CPU_PABRT_V7
 398         select CPU_TLB_V7 if MMU
 399
 400 config CPU_THUMBONLY
 401         bool
 402         # There are no CPUs available with MMU that don't implement an ARM ISA:
 403         depends on !MMU
 404         help
 405           Select this if your CPU doesn't support the 32 bit ARM instructions.
 406
 407 # Figure out what processor architecture version we should be using.
 408 # This defines the compiler instruction set which depends on the machine type.
 409 config CPU_32v3
 410         bool
 411         select CPU_USE_DOMAINS if MMU
 412         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 413         select TLS_REG_EMUL if SMP || !MMU
 414         select NEED_KUSER_HELPERS
 415
 416 config CPU_32v4
 417         bool
 418         select CPU_USE_DOMAINS if MMU
 419         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 420         select TLS_REG_EMUL if SMP || !MMU
 421         select NEED_KUSER_HELPERS
 422
 423 config CPU_32v4T
 424         bool
 425         select CPU_USE_DOMAINS if MMU
 426         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 427         select TLS_REG_EMUL if SMP || !MMU
 428         select NEED_KUSER_HELPERS
 429
 430 config CPU_32v5
 431         bool
 432         select CPU_USE_DOMAINS if MMU
 433         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 434         select TLS_REG_EMUL if SMP || !MMU
 435         select NEED_KUSER_HELPERS
 436
 437 config CPU_32v6
 438         bool
 439         select CPU_USE_DOMAINS if CPU_V6 && MMU
 440         select TLS_REG_EMUL if !CPU_32v6K && !MMU
 441
 442 config CPU_32v6K
 443         bool
 444
 445 config CPU_32v7
 446         bool
 447
 448 # The abort model
 449 config CPU_ABRT_NOMMU
 450         bool
 451
 452 config CPU_ABRT_EV4
 453         bool
 454
 455 config CPU_ABRT_EV4T
 456         bool
 457
 458 config CPU_ABRT_LV4T
 459         bool
 460
 461 config CPU_ABRT_EV5T
 462         bool
 463
 464 config CPU_ABRT_EV5TJ
 465         bool
 466
 467 config CPU_ABRT_EV6
 468         bool
 469
 470 config CPU_ABRT_EV7
 471         bool
 472
 473 config CPU_PABRT_LEGACY
 474         bool
 475
 476 config CPU_PABRT_V6
 477         bool
 478
 479 config CPU_PABRT_V7
 480         bool
 481
 482 # The cache model
 483 config CPU_CACHE_V4
 484         bool
 485
 486 config CPU_CACHE_V4WT
 487         bool
 488
 489 config CPU_CACHE_V4WB
 490         bool
 491
 492 config CPU_CACHE_V6
 493         bool
 494
 495 config CPU_CACHE_V7
 496         bool
 497
 498 config CPU_CACHE_VIVT
 499         bool
 500
 501 config CPU_CACHE_VIPT
 502         bool
 503
 504 config CPU_CACHE_FA
 505         bool
 506
 507 if MMU
 508 # The copy-page model
 509 config CPU_COPY_V4WT
 510         bool
 511
 512 config CPU_COPY_V4WB
 513         bool
 514
 515 config CPU_COPY_FEROCEON
 516         bool
 517
 518 config CPU_COPY_FA
 519         bool
 520
 521 config CPU_COPY_V6
 522         bool
 523
 524 # This selects the TLB model
 525 config CPU_TLB_V4WT
 526         bool
 527         help
 528           ARM Architecture Version 4 TLB with writethrough cache.
 529
 530 config CPU_TLB_V4WB
 531         bool
 532         help
 533           ARM Architecture Version 4 TLB with writeback cache.
 534
 535 config CPU_TLB_V4WBI
 536         bool
 537         help
 538           ARM Architecture Version 4 TLB with writeback cache and invalidate
 539           instruction cache entry.
 540
 541 config CPU_TLB_FEROCEON
 542         bool
 543         help
 544           Feroceon TLB (v4wbi with non-outer-cachable page table walks).
 545
 546 config CPU_TLB_FA
 547         bool
 548         help
 549           Faraday ARM FA526 architecture, unified TLB with writeback cache
 550           and invalidate instruction cache entry. Branch target buffer is
 551           also supported.
 552
 553 config CPU_TLB_V6
 554         bool
 555
 556 config CPU_TLB_V7
 557         bool
 558
 559 config VERIFY_PERMISSION_FAULT
 560         bool
 561 endif
 562
 563 config CPU_HAS_ASID
 564         bool
 565         help
 566           This indicates whether the CPU has the ASID register; used to
 567           tag TLB and possibly cache entries.
 568
 569 config CPU_CP15
 570         bool
 571         help
 572           Processor has the CP15 register.
 573
 574 config CPU_CP15_MMU
 575         bool
 576         select CPU_CP15
 577         help
 578           Processor has the CP15 register, which has MMU related registers.
 579
 580 config CPU_CP15_MPU
 581         bool
 582         select CPU_CP15
 583         help
 584           Processor has the CP15 register, which has MPU related registers.
 585
 586 config CPU_USE_DOMAINS
 587         bool
 588         help
 589           This option enables or disables the use of domain switching
 590           via the set_fs() function.
 591
 592 #
 593 # CPU supports 36-bit I/O
 594 #
 595 config IO_36
 596         bool
 597
 598 comment "Processor Features"
 599
 600 config ARM_LPAE
 601         bool "Support for the Large Physical Address Extension"
 602         depends on MMU && CPU_32v7 && !CPU_32v6 && !CPU_32v5 && \
 603                 !CPU_32v4 && !CPU_32v3
 604         help
 605           Say Y if you have an ARMv7 processor supporting the LPAE page
 606           table format and you would like to access memory beyond the
 607           4GB limit. The resulting kernel image will not run on
 608           processors without the LPA extension.
 609
 610           If unsure, say N.
 611
 612 config ARCH_PHYS_ADDR_T_64BIT
 613         def_bool ARM_LPAE
 614
 615 config ARCH_DMA_ADDR_T_64BIT
 616         bool
 617
 618 config ARM_THUMB
 619         bool "Support Thumb user binaries" if !CPU_THUMBONLY
 620         depends on CPU_ARM720T || CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_ARM1020E || CPU_ARM1022 || CPU_ARM1026 || CPU_XSCALE || CPU_XSC3 || CPU_MOHAWK || CPU_V6 || CPU_V6K || CPU_V7 || CPU_FEROCEON
 621         default y
 622         help
 623           Say Y if you want to include kernel support for running user space
 624           Thumb binaries.
 625
 626           The Thumb instruction set is a compressed form of the standard ARM
 627           instruction set resulting in smaller binaries at the expense of
 628           slightly less efficient code.
 629
 630           If you don't know what this all is, saying Y is a safe choice.
 631
 632 config ARM_THUMBEE
 633         bool "Enable ThumbEE CPU extension"
 634         depends on CPU_V7
 635         help
 636           Say Y here if you have a CPU with the ThumbEE extension and code to
 637           make use of it. Say N for code that can run on CPUs without ThumbEE.
 638
 639 config ARM_VIRT_EXT
 640         bool
 641         depends on MMU
 642         default y if CPU_V7
 643         help
 644           Enable the kernel to make use of the ARM Virtualization
 645           Extensions to install hypervisors without run-time firmware
 646           assistance.
 647
 648           A compliant bootloader is required in order to make maximum
 649           use of this feature.  Refer to Documentation/arm/Booting for
 650           details.
 651
 652 config SWP_EMULATE
 653         bool "Emulate SWP/SWPB instructions"
 654         depends on !CPU_USE_DOMAINS && CPU_V7
 655         default y if SMP
 656         select HAVE_PROC_CPU if PROC_FS
 657         help
 658           ARMv6 architecture deprecates use of the SWP/SWPB instructions.
 659           ARMv7 multiprocessing extensions introduce the ability to disable
 660           these instructions, triggering an undefined instruction exception
 661           when executed. Say Y here to enable software emulation of these
 662           instructions for userspace (not kernel) using LDREX/STREX.
 663           Also creates /proc/cpu/swp_emulation for statistics.
 664
 665           In some older versions of glibc [<=2.8] SWP is used during futex
 666           trylock() operations with the assumption that the code will not
 667           be preempted. This invalid assumption may be more likely to fail
 668           with SWP emulation enabled, leading to deadlock of the user
 669           application.
 670
 671           NOTE: when accessing uncached shared regions, LDREX/STREX rely
 672           on an external transaction monitoring block called a global
 673           monitor to maintain update atomicity. If your system does not
 674           implement a global monitor, this option can cause programs that
 675           perform SWP operations to uncached memory to deadlock.
 676
 677           If unsure, say Y.
 678
 679 config CPU_BIG_ENDIAN
 680         bool "Build big-endian kernel"
 681         depends on ARCH_SUPPORTS_BIG_ENDIAN
 682         help
 683           Say Y if you plan on running a kernel in big-endian mode.
 684           Note that your board must be properly built and your board
 685           port must properly enable any big-endian related features
 686           of your chipset/board/processor.
 687
 688 config CPU_ENDIAN_BE8
 689         bool
 690         depends on CPU_BIG_ENDIAN
 691         default CPU_V6 || CPU_V6K || CPU_V7
 692         help
 693           Support for the BE-8 (big-endian) mode on ARMv6 and ARMv7 processors.
 694
 695 config CPU_ENDIAN_BE32
 696         bool
 697         depends on CPU_BIG_ENDIAN
 698         default !CPU_ENDIAN_BE8
 699         help
 700           Support for the BE-32 (big-endian) mode on pre-ARMv6 processors.
 701
 702 config CPU_HIGH_VECTOR
 703         depends on !MMU && CPU_CP15 && !CPU_ARM740T
 704         bool "Select the High exception vector"
 705         help
 706           Say Y here to select high exception vector(0xFFFF0000~).
 707           The exception vector can vary depending on the platform
 708           design in nommu mode. If your platform needs to select
 709           high exception vector, say Y.
 710           Otherwise or if you are unsure, say N, and the low exception
 711           vector (0x00000000~) will be used.
 712
 713 config CPU_ICACHE_DISABLE
 714         bool "Disable I-Cache (I-bit)"
 715         depends on CPU_CP15 && !(CPU_ARM720T || CPU_ARM740T || CPU_XSCALE || CPU_XSC3)
 716         help
 717           Say Y here to disable the processor instruction cache. Unless
 718           you have a reason not to or are unsure, say N.
 719
 720 config CPU_DCACHE_DISABLE
 721         bool "Disable D-Cache (C-bit)"
 722         depends on CPU_CP15
 723         help
 724           Say Y here to disable the processor data cache. Unless
 725           you have a reason not to or are unsure, say N.
 726
 727 config CPU_DCACHE_SIZE
 728         hex
 729         depends on CPU_ARM740T || CPU_ARM946E
 730         default 0x00001000 if CPU_ARM740T
 731         default 0x00002000 # default size for ARM946E-S
 732         help
 733           Some cores are synthesizable to have various sized cache. For
 734           ARM946E-S case, it can vary from 0KB to 1MB.
 735           To support such cache operations, it is efficient to know the size
 736           before compile time.
 737           If your SoC is configured to have a different size, define the value
 738           here with proper conditions.
 739
 740 config CPU_DCACHE_WRITETHROUGH
 741         bool "Force write through D-cache"
 742         depends on (CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_FA526) && !CPU_DCACHE_DISABLE
 743         default y if CPU_ARM925T
 744         help
 745           Say Y here to use the data cache in writethrough mode. Unless you
 746           specifically require this or are unsure, say N.
 747
 748 config CPU_CACHE_ROUND_ROBIN
 749         bool "Round robin I and D cache replacement algorithm"
 750         depends on (CPU_ARM926T || CPU_ARM946E || CPU_ARM1020) && (!CPU_ICACHE_DISABLE || !CPU_DCACHE_DISABLE)
 751         help
 752           Say Y here to use the predictable round-robin cache replacement
 753           policy.  Unless you specifically require this or are unsure, say N.
 754
 755 config CPU_BPREDICT_DISABLE
 756         bool "Disable branch prediction"
 757         depends on CPU_ARM1020 || CPU_V6 || CPU_V6K || CPU_MOHAWK || CPU_XSC3 || CPU_V7 || CPU_FA526
 758         help
 759           Say Y here to disable branch prediction.  If unsure, say N.
 760
 761 config TLS_REG_EMUL
 762         bool
 763         select NEED_KUSER_HELPERS
 764         help
 765           An SMP system using a pre-ARMv6 processor (there are apparently
 766           a few prototypes like that in existence) and therefore access to
 767           that required register must be emulated.
 768
 769 config NEEDS_SYSCALL_FOR_CMPXCHG
 770         bool
 771         select NEED_KUSER_HELPERS
 772         help
 773           SMP on a pre-ARMv6 processor?  Well OK then.
 774           Forget about fast user space cmpxchg support.
 775           It is just not possible.
 776
 777 config NEED_KUSER_HELPERS
 778         bool
 779
 780 config KUSER_HELPERS
 781         bool "Enable kuser helpers in vector page" if !NEED_KUSER_HELPERS
 782         default y
 783         help
 784           Warning: disabling this option may break user programs.
 785
 786           Provide kuser helpers in the vector page.  The kernel provides
 787           helper code to userspace in read only form at a fixed location
 788           in the high vector page to allow userspace to be independent of
 789           the CPU type fitted to the system.  This permits binaries to be
 790           run on ARMv4 through to ARMv7 without modification.
 791
 792           See Documentation/arm/kernel_user_helpers.txt for details.
 793
 794           However, the fixed address nature of these helpers can be used
 795           by ROP (return orientated programming) authors when creating
 796           exploits.
 797
 798           If all of the binaries and libraries which run on your platform
 799           are built specifically for your platform, and make no use of
 800           these helpers, then you can turn this option off to hinder
 801           such exploits. However, in that case, if a binary or library
 802           relying on those helpers is run, it will receive a SIGILL signal,
 803           which will terminate the program.
 804
 805           Say N here only if you are absolutely certain that you do not
 806           need these helpers; otherwise, the safe option is to say Y.
 807
 808 config DMA_CACHE_RWFO
 809         bool "Enable read/write for ownership DMA cache maintenance"
 810         depends on CPU_V6K && SMP
 811         default y
 812         help
 813           The Snoop Control Unit on ARM11MPCore does not detect the
 814           cache maintenance operations and the dma_{map,unmap}_area()
 815           functions may leave stale cache entries on other CPUs. By
 816           enabling this option, Read or Write For Ownership in the ARMv6
 817           DMA cache maintenance functions is performed. These LDR/STR
 818           instructions change the cache line state to shared or modified
 819           so that the cache operation has the desired effect.
 820
 821           Note that the workaround is only valid on processors that do
 822           not perform speculative loads into the D-cache. For such
 823           processors, if cache maintenance operations are not broadcast
 824           in hardware, other workarounds are needed (e.g. cache
 825           maintenance broadcasting in software via FIQ).
 826
 827 config OUTER_CACHE
 828         bool
 829
 830 config OUTER_CACHE_SYNC
 831         bool
 832         help
 833           The outer cache has a outer_cache_fns.sync function pointer
 834           that can be used to drain the write buffer of the outer cache.
 835
 836 config CACHE_FEROCEON_L2
 837         bool "Enable the Feroceon L2 cache controller"
 838         depends on ARCH_KIRKWOOD || ARCH_MV78XX0
 839         default y
 840         select OUTER_CACHE
 841         help
 842           This option enables the Feroceon L2 cache controller.
 843
 844 config CACHE_FEROCEON_L2_WRITETHROUGH
 845         bool "Force Feroceon L2 cache write through"
 846         depends on CACHE_FEROCEON_L2
 847         help
 848           Say Y here to use the Feroceon L2 cache in writethrough mode.
 849           Unless you specifically require this, say N for writeback mode.
 850
 851 config MIGHT_HAVE_CACHE_L2X0
 852         bool
 853         help
 854           This option should be selected by machines which have a L2x0
 855           or PL310 cache controller, but where its use is optional.
 856
 857           The only effect of this option is to make CACHE_L2X0 and
 858           related options available to the user for configuration.
 859
 860           Boards or SoCs which always require the cache controller
 861           support to be present should select CACHE_L2X0 directly
 862           instead of this option, thus preventing the user from
 863           inadvertently configuring a broken kernel.
 864
 865 config CACHE_L2X0
 866         bool "Enable the L2x0 outer cache controller" if MIGHT_HAVE_CACHE_L2X0
 867         default MIGHT_HAVE_CACHE_L2X0
 868         select OUTER_CACHE
 869         select OUTER_CACHE_SYNC
 870         help
 871           This option enables the L2x0 PrimeCell.
 872
 873 config CACHE_PL310
 874         bool
 875         depends on CACHE_L2X0
 876         default y if CPU_V7 && !(CPU_V6 || CPU_V6K)
 877         help
 878           This option enables optimisations for the PL310 cache
 879           controller.
 880
 881 config CACHE_TAUROS2
 882         bool "Enable the Tauros2 L2 cache controller"
 883         depends on (ARCH_DOVE || ARCH_MMP || CPU_PJ4)
 884         default y
 885         select OUTER_CACHE
 886         help
 887           This option enables the Tauros2 L2 cache controller (as
 888           found on PJ1/PJ4).
 889
 890 config CACHE_XSC3L2
 891         bool "Enable the L2 cache on XScale3"
 892         depends on CPU_XSC3
 893         default y
 894         select OUTER_CACHE
 895         help
 896           This option enables the L2 cache on XScale3.
 897
 898 config ARM_L1_CACHE_SHIFT_6
 899         bool
 900         default y if CPU_V7
 901         help
 902           Setting ARM L1 cache line size to 64 Bytes.
 903
 904 config ARM_L1_CACHE_SHIFT
 905         int
 906         default 6 if ARM_L1_CACHE_SHIFT_6
 907         default 5
 908
 909 config ARM_DMA_MEM_BUFFERABLE
 910         bool "Use non-cacheable memory for DMA" if (CPU_V6 || CPU_V6K) && !CPU_V7
 911         depends on !(MACH_REALVIEW_PB1176 || REALVIEW_EB_ARM11MP || \
 912                      MACH_REALVIEW_PB11MP)
 913         default y if CPU_V6 || CPU_V6K || CPU_V7
 914         help
 915           Historically, the kernel has used strongly ordered mappings to
 916           provide DMA coherent memory.  With the advent of ARMv7, mapping
 917           memory with differing types results in unpredictable behaviour,
 918           so on these CPUs, this option is forced on.
 919
 920           Multiple mappings with differing attributes is also unpredictable
 921           on ARMv6 CPUs, but since they do not have aggressive speculative
 922           prefetch, no harm appears to occur.
 923
 924           However, drivers may be missing the necessary barriers for ARMv6,
 925           and therefore turning this on may result in unpredictable driver
 926           behaviour.  Therefore, we offer this as an option.
 927
 928           You are recommended say 'Y' here and debug any affected drivers.
 929
 930 config ARCH_HAS_BARRIERS
 931         bool
 932         help
 933           This option allows the use of custom mandatory barriers
 934           included via the mach/barriers.h file.
 935
 936 config ARCH_SUPPORTS_BIG_ENDIAN
 937         bool
 938         help
 939           This option specifies the architecture can support big endian
 940           operation.