arch/arm/mm/context.c

   1 /*
   2  *  linux/arch/arm/mm/context.c
   3  *
   4  *  Copyright (C) 2002-2003 Deep Blue Solutions Ltd, all rights reserved.
   5  *  Copyright (C) 2012 ARM Limited
   6  *
   7  *  Author: Will Deacon <will.deacon@arm.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13 #include <linux/init.h>
  14 #include <linux/sched.h>
  15 #include <linux/mm.h>
  16 #include <linux/smp.h>
  17 #include <linux/percpu.h>
  18
  19 #include <asm/mmu_context.h>
  20 #include <asm/smp_plat.h>
  21 #include <asm/thread_notify.h>
  22 #include <asm/tlbflush.h>
  23
  24 /*
  25  * On ARMv6, we have the following structure in the Context ID:
  26  *
  27  * 31                         7          0
  28  * +-------------------------+-----------+
  29  * |      process ID         |   ASID    |
  30  * +-------------------------+-----------+
  31  * |              context ID             |
  32  * +-------------------------------------+
  33  *
  34  * The ASID is used to tag entries in the CPU caches and TLBs.
  35  * The context ID is used by debuggers and trace logic, and
  36  * should be unique within all running processes.
  37  */
  38 #define ASID_FIRST_VERSION      (1ULL << ASID_BITS)
  39
  40 static DEFINE_RAW_SPINLOCK(cpu_asid_lock);
  41 static u64 cpu_last_asid = ASID_FIRST_VERSION;
  42
  43 static DEFINE_PER_CPU(u64, active_asids);
  44 static DEFINE_PER_CPU(u64, reserved_asids);
  45 static cpumask_t tlb_flush_pending;
  46
  47 #ifdef CONFIG_ARM_LPAE
  48 static void cpu_set_reserved_ttbr0(void)
  49 {
  50         unsigned long ttbl = __pa(swapper_pg_dir);
  51         unsigned long ttbh = 0;
  52
  53         /*
  54          * Set TTBR0 to swapper_pg_dir which contains only global entries. The
  55          * ASID is set to 0.
  56          */
  57         asm volatile(
  58         "       mcrr    p15, 0, %0, %1, c2              @ set TTBR0\n"
  59         :
  60         : "r" (ttbl), "r" (ttbh));
  61         isb();
  62 }
  63 #else
  64 static void cpu_set_reserved_ttbr0(void)
  65 {
  66         u32 ttb;
  67         /* Copy TTBR1 into TTBR0 */
  68         asm volatile(
  69         "       mrc     p15, 0, %0, c2, c0, 1           @ read TTBR1\n"
  70         "       mcr     p15, 0, %0, c2, c0, 0           @ set TTBR0\n"
  71         : "=r" (ttb));
  72         isb();
  73 }
  74 #endif
  75
  76 #ifdef CONFIG_PID_IN_CONTEXTIDR
  77 static int contextidr_notifier(struct notifier_block *unused, unsigned long cmd,
  78                                void *t)
  79 {
  80         u32 contextidr;
  81         pid_t pid;
  82         struct thread_info *thread = t;
  83
  84         if (cmd != THREAD_NOTIFY_SWITCH)
  85                 return NOTIFY_DONE;
  86
  87         pid = task_pid_nr(thread->task) << ASID_BITS;
  88         asm volatile(
  89         "       mrc     p15, 0, %0, c13, c0, 1\n"
  90         "       and     %0, %0, %2\n"
  91         "       orr     %0, %0, %1\n"
  92         "       mcr     p15, 0, %0, c13, c0, 1\n"
  93         : "=r" (contextidr), "+r" (pid)
  94         : "I" (~ASID_MASK));
  95         isb();
  96
  97         return NOTIFY_OK;
  98 }
  99
 100 static struct notifier_block contextidr_notifier_block = {
 101         .notifier_call = contextidr_notifier,
 102 };
 103
 104 static int __init contextidr_notifier_init(void)
 105 {
 106         return thread_register_notifier(&contextidr_notifier_block);
 107 }
 108 arch_initcall(contextidr_notifier_init);
 109 #endif
 110
 111 static void flush_context(unsigned int cpu)
 112 {
 113         int i;
 114
 115         /* Update the list of reserved ASIDs. */
 116         per_cpu(active_asids, cpu) = 0;
 117         for_each_possible_cpu(i)
 118                 per_cpu(reserved_asids, i) = per_cpu(active_asids, i);
 119
 120         /* Queue a TLB invalidate and flush the I-cache if necessary. */
 121         if (!tlb_ops_need_broadcast())
 122                 cpumask_set_cpu(cpu, &tlb_flush_pending);
 123         else
 124                 cpumask_setall(&tlb_flush_pending);
 125
 126         if (icache_is_vivt_asid_tagged())
 127                 __flush_icache_all();
 128 }
 129
 130 static int is_reserved_asid(u64 asid, u64 mask)
 131 {
 132         int cpu;
 133         for_each_possible_cpu(cpu)
 134                 if ((per_cpu(reserved_asids, cpu) & mask) == (asid & mask))
 135                         return 1;
 136         return 0;
 137 }
 138
 139 static void new_context(struct mm_struct *mm, unsigned int cpu)
 140 {
 141         u64 asid = mm->context.id;
 142
 143         if (asid != 0 && is_reserved_asid(asid, ULLONG_MAX)) {
 144                 /*
 145                  * Our current ASID was active during a rollover, we can
 146                  * continue to use it and this was just a false alarm.
 147                  */
 148                 asid = (cpu_last_asid & ASID_MASK) | (asid & ~ASID_MASK);
 149         } else {
 150                 /*
 151                  * Allocate a free ASID. If we can't find one, take a
 152                  * note of the currently active ASIDs and mark the TLBs
 153                  * as requiring flushes.
 154                  */
 155                 do {
 156                         asid = ++cpu_last_asid;
 157                         if ((asid & ~ASID_MASK) == 0)
 158                                 flush_context(cpu);
 159                 } while (is_reserved_asid(asid, ~ASID_MASK));
 160                 cpumask_clear(mm_cpumask(mm));
 161         }
 162
 163         mm->context.id = asid;
 164 }
 165
 166 void check_and_switch_context(struct mm_struct *mm, struct task_struct *tsk)
 167 {
 168         unsigned long flags;
 169         unsigned int cpu = smp_processor_id();
 170
 171         if (unlikely(mm->context.kvm_seq != init_mm.context.kvm_seq))
 172                 __check_kvm_seq(mm);
 173
 174         /*
 175          * Required during context switch to avoid speculative page table
 176          * walking with the wrong TTBR.
 177          */
 178         cpu_set_reserved_ttbr0();
 179
 180         raw_spin_lock_irqsave(&cpu_asid_lock, flags);
 181         /* Check that our ASID belongs to the current generation. */
 182         if ((mm->context.id ^ cpu_last_asid) >> ASID_BITS)
 183                 new_context(mm, cpu);
 184
 185         *this_cpu_ptr(&active_asids) = mm->context.id;
 186         cpumask_set_cpu(cpu, mm_cpumask(mm));
 187
 188         if (cpumask_test_and_clear_cpu(cpu, &tlb_flush_pending))
 189                 local_flush_tlb_all();
 190         raw_spin_unlock_irqrestore(&cpu_asid_lock, flags);
 191
 192         cpu_switch_mm(mm->pgd, mm);
 193 }