2 * m5441xsim.h -- Coldfire 5441x register definitions
4 * (C) Copyright 2012, Steven King <sfking@fdwdc.com>
10 #define CPU_NAME "COLDFIRE(m5441x)"
11 #define CPU_INSTR_PER_JIFFY 2
12 #define MCF_BUSCLK (MCF_CLK / 2)
14 #include <asm/m54xxacr.h>
17 * Reset Controller Module.
20 #define MCF_RCR 0xec090000
21 #define MCF_RSR 0xec090001
23 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */
24 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */
27 * Interrupt Controller Modules.
29 /* the 5441x have 3 interrupt controllers, each control 64 interrupts */
30 #define MCFINT_VECBASE 64
31 #define MCFINT0_VECBASE MCFINT_VECBASE
32 #define MCFINT1_VECBASE (MCFINT0_VECBASE + 64)
33 #define MCFINT2_VECBASE (MCFINT1_VECBASE + 64)
35 /* interrupt controller 0 */
36 #define MCFINTC0_SIMR 0xfc04801c
37 #define MCFINTC0_CIMR 0xfc04801d
38 #define MCFINTC0_ICR0 0xfc048040
39 /* interrupt controller 1 */
40 #define MCFINTC1_SIMR 0xfc04c01c
41 #define MCFINTC1_CIMR 0xfc04c01d
42 #define MCFINTC1_ICR0 0xfc04c040
43 /* interrupt controller 2 */
44 #define MCFINTC2_SIMR 0xfc05001c
45 #define MCFINTC2_CIMR 0xfc05001d
46 #define MCFINTC2_ICR0 0xfc050040
48 /* on interrupt controller 0 */
49 #define MCFINT0_EPORT0 1
50 #define MCFINT0_UART0 26
51 #define MCFINT0_UART1 27
52 #define MCFINT0_UART2 28
53 #define MCFINT0_UART3 29
54 #define MCFINT0_I2C0 30
55 #define MCFINT0_DSPI0 31
57 #define MCFINT0_TIMER0 32
58 #define MCFINT0_TIMER1 33
59 #define MCFINT0_TIMER2 34
60 #define MCFINT0_TIMER3 35
62 #define MCFINT0_FECRX0 36
63 #define MCFINT0_FECTX0 40
64 #define MCFINT0_FECENTC0 42
66 #define MCFINT0_FECRX1 49
67 #define MCFINT0_FECTX1 53
68 #define MCFINT0_FECENTC1 55
70 /* on interrupt controller 1 */
71 #define MCFINT1_UART4 48
72 #define MCFINT1_UART5 49
73 #define MCFINT1_UART6 50
74 #define MCFINT1_UART7 51
75 #define MCFINT1_UART8 52
76 #define MCFINT1_UART9 53
77 #define MCFINT1_DSPI1 54
78 #define MCFINT1_DSPI2 55
79 #define MCFINT1_DSPI3 56
80 #define MCFINT1_I2C1 57
81 #define MCFINT1_I2C2 58
82 #define MCFINT1_I2C3 59
83 #define MCFINT1_I2C4 60
84 #define MCFINT1_I2C5 61
86 /* on interrupt controller 2 */
87 #define MCFINT2_PIT0 13
88 #define MCFINT2_PIT1 14
89 #define MCFINT2_PIT2 15
90 #define MCFINT2_PIT3 16
91 #define MCFINT2_RTC 26
96 #define MCFPIT_BASE0 0xFC080000 /* Base address of TIMER0 */
97 #define MCFPIT_BASE1 0xFC084000 /* Base address of TIMER1 */
98 #define MCFPIT_BASE2 0xFC088000 /* Base address of TIMER2 */
99 #define MCFPIT_BASE3 0xFC08C000 /* Base address of TIMER3 */
102 #define MCF_IRQ_PIT1 (MCFINT2_VECBASE + MCFINT2_PIT1)
107 #define MCFPM_WCR 0xfc040013
108 #define MCFPM_PPMSR0 0xfc04002c
109 #define MCFPM_PPMCR0 0xfc04002d
110 #define MCFPM_PPMSR1 0xfc04002e
111 #define MCFPM_PPMCR1 0xfc04002f
112 #define MCFPM_PPMHR0 0xfc040030
113 #define MCFPM_PPMLR0 0xfc040034
114 #define MCFPM_PPMHR1 0xfc040038
115 #define MCFPM_PPMLR1 0xfc04003c
116 #define MCFPM_LPCR 0xec090007
120 #define MCFUART_BASE0 0xfc060000 /* Base address of UART0 */
121 #define MCFUART_BASE1 0xfc064000 /* Base address of UART1 */
122 #define MCFUART_BASE2 0xfc068000 /* Base address of UART2 */
123 #define MCFUART_BASE3 0xfc06c000 /* Base address of UART3 */
124 #define MCFUART_BASE4 0xec060000 /* Base address of UART4 */
125 #define MCFUART_BASE5 0xec064000 /* Base address of UART5 */
126 #define MCFUART_BASE6 0xec068000 /* Base address of UART6 */
127 #define MCFUART_BASE7 0xec06c000 /* Base address of UART7 */
128 #define MCFUART_BASE8 0xec070000 /* Base address of UART8 */
129 #define MCFUART_BASE9 0xec074000 /* Base address of UART9 */
131 #define MCF_IRQ_UART0 (MCFINT0_VECBASE + MCFINT0_UART0)
132 #define MCF_IRQ_UART1 (MCFINT0_VECBASE + MCFINT0_UART1)
133 #define MCF_IRQ_UART2 (MCFINT0_VECBASE + MCFINT0_UART2)
134 #define MCF_IRQ_UART3 (MCFINT0_VECBASE + MCFINT0_UART3)
135 #define MCF_IRQ_UART4 (MCFINT1_VECBASE + MCFINT1_UART4)
136 #define MCF_IRQ_UART5 (MCFINT1_VECBASE + MCFINT1_UART5)
137 #define MCF_IRQ_UART6 (MCFINT1_VECBASE + MCFINT1_UART6)
138 #define MCF_IRQ_UART7 (MCFINT1_VECBASE + MCFINT1_UART7)
139 #define MCF_IRQ_UART8 (MCFINT1_VECBASE + MCFINT1_UART8)
140 #define MCF_IRQ_UART9 (MCFINT1_VECBASE + MCFINT1_UART9)
144 #define MCFFEC_BASE0 0xfc0d4000
145 #define MCFFEC_SIZE0 0x800
146 #define MCF_IRQ_FECRX0 (MCFINT0_VECBASE + MCFINT0_FECRX0)
147 #define MCF_IRQ_FECTX0 (MCFINT0_VECBASE + MCFINT0_FECTX0)
148 #define MCF_IRQ_FECENTC0 (MCFINT0_VECBASE + MCFINT0_FECENTC0)
150 #define MCFFEC_BASE1 0xfc0d8000
151 #define MCFFEC_SIZE1 0x800
152 #define MCF_IRQ_FECRX1 (MCFINT0_VECBASE + MCFINT0_FECRX1)
153 #define MCF_IRQ_FECTX1 (MCFINT0_VECBASE + MCFINT0_FECTX1)
154 #define MCF_IRQ_FECENTC1 (MCFINT0_VECBASE + MCFINT0_FECENTC1)
158 #define MCFI2C_BASE0 0xfc058000
159 #define MCFI2C_SIZE0 0x20
160 #define MCFI2C_BASE1 0xfc038000
161 #define MCFI2C_SIZE1 0x20
162 #define MCFI2C_BASE2 0xec010000
163 #define MCFI2C_SIZE2 0x20
164 #define MCFI2C_BASE3 0xec014000
165 #define MCFI2C_SIZE3 0x20
166 #define MCFI2C_BASE4 0xec018000
167 #define MCFI2C_SIZE4 0x20
168 #define MCFI2C_BASE5 0xec01c000
169 #define MCFI2C_SIZE5 0x20
171 #define MCF_IRQ_I2C0 (MCFINT0_VECBASE + MCFINT0_I2C0)
172 #define MCF_IRQ_I2C1 (MCFINT1_VECBASE + MCFINT1_I2C1)
173 #define MCF_IRQ_I2C2 (MCFINT1_VECBASE + MCFINT1_I2C2)
174 #define MCF_IRQ_I2C3 (MCFINT1_VECBASE + MCFINT1_I2C3)
175 #define MCF_IRQ_I2C4 (MCFINT1_VECBASE + MCFINT1_I2C4)
176 #define MCF_IRQ_I2C5 (MCFINT1_VECBASE + MCFINT1_I2C5)
180 #define MCFEPORT_EPPAR 0xfc090000
181 #define MCFEPORT_EPIER 0xfc090003
182 #define MCFEPORT_EPFR 0xfc090006
187 #define MCFGPIO_PODR_A 0xec094000
188 #define MCFGPIO_PODR_B 0xec094001
189 #define MCFGPIO_PODR_C 0xec094002
190 #define MCFGPIO_PODR_D 0xec094003
191 #define MCFGPIO_PODR_E 0xec094004
192 #define MCFGPIO_PODR_F 0xec094005
193 #define MCFGPIO_PODR_G 0xec094006
194 #define MCFGPIO_PODR_H 0xec094007
195 #define MCFGPIO_PODR_I 0xec094008
196 #define MCFGPIO_PODR_J 0xec094009
197 #define MCFGPIO_PODR_K 0xec09400a
199 #define MCFGPIO_PDDR_A 0xec09400c
200 #define MCFGPIO_PDDR_B 0xec09400d
201 #define MCFGPIO_PDDR_C 0xec09400e
202 #define MCFGPIO_PDDR_D 0xec09400f
203 #define MCFGPIO_PDDR_E 0xec094010
204 #define MCFGPIO_PDDR_F 0xec094011
205 #define MCFGPIO_PDDR_G 0xec094012
206 #define MCFGPIO_PDDR_H 0xec094013
207 #define MCFGPIO_PDDR_I 0xec094014
208 #define MCFGPIO_PDDR_J 0xec094015
209 #define MCFGPIO_PDDR_K 0xec094016
211 #define MCFGPIO_PPDSDR_A 0xec094018
212 #define MCFGPIO_PPDSDR_B 0xec094019
213 #define MCFGPIO_PPDSDR_C 0xec09401a
214 #define MCFGPIO_PPDSDR_D 0xec09401b
215 #define MCFGPIO_PPDSDR_E 0xec09401c
216 #define MCFGPIO_PPDSDR_F 0xec09401d
217 #define MCFGPIO_PPDSDR_G 0xec09401e
218 #define MCFGPIO_PPDSDR_H 0xec09401f
219 #define MCFGPIO_PPDSDR_I 0xec094020
220 #define MCFGPIO_PPDSDR_J 0xec094021
221 #define MCFGPIO_PPDSDR_K 0xec094022
223 #define MCFGPIO_PCLRR_A 0xec094024
224 #define MCFGPIO_PCLRR_B 0xec094025
225 #define MCFGPIO_PCLRR_C 0xec094026
226 #define MCFGPIO_PCLRR_D 0xec094027
227 #define MCFGPIO_PCLRR_E 0xec094028
228 #define MCFGPIO_PCLRR_F 0xec094029
229 #define MCFGPIO_PCLRR_G 0xec09402a
230 #define MCFGPIO_PCLRR_H 0xec09402b
231 #define MCFGPIO_PCLRR_I 0xec09402c
232 #define MCFGPIO_PCLRR_J 0xec09402d
233 #define MCFGPIO_PCLRR_K 0xec09402e
235 #define MCFGPIO_PAR_FBCTL 0xec094048
236 #define MCFGPIO_PAR_BE 0xec094049
237 #define MCFGPIO_PAR_CS 0xec09404a
238 #define MCFGPIO_PAR_CANI2C 0xec09404b
239 #define MCFGPIO_PAR_IRQ0H 0xec09404c
240 #define MCFGPIO_PAR_IRQ0L 0xec09404d
241 #define MCFGPIO_PAR_DSPIOWH 0xec09404e
242 #define MCFGPIO_PAR_DSPIOWL 0xec09404f
243 #define MCFGPIO_PAR_TIMER 0xec094050
244 #define MCFGPIO_PAR_UART2 0xec094051
245 #define MCFGPIO_PAR_UART1 0xec094052
246 #define MCFGPIO_PAR_UART0 0xec094053
247 #define MCFGPIO_PAR_SDHCH 0xec094054
248 #define MCFGPIO_PAR_SDHCL 0xec094055
249 #define MCFGPIO_PAR_SIMP0H 0xec094056
250 #define MCFGPIO_PAR_SIMP0L 0xec094057
251 #define MCFGPIO_PAR_SSI0H 0xec094058
252 #define MCFGPIO_PAR_SSI0L 0xec094059
253 #define MCFGPIO_PAR_DEBUGH1 0xec09405a
254 #define MCFGPIO_PAR_DEBUGH0 0xec09405b
255 #define MCFGPIO_PAR_DEBUGl 0xec09405c
256 #define MCFGPIO_PAR_FEC 0xec09405e
258 /* generalization for generic gpio support */
259 #define MCFGPIO_PODR MCFGPIO_PODR_A
260 #define MCFGPIO_PDDR MCFGPIO_PDDR_A
261 #define MCFGPIO_PPDR MCFGPIO_PPDSDR_A
262 #define MCFGPIO_SETR MCFGPIO_PPDSDR_A
263 #define MCFGPIO_CLRR MCFGPIO_PCLRR_A
265 #define MCFGPIO_IRQ_MIN 17
266 #define MCFGPIO_IRQ_MAX 24
267 #define MCFGPIO_IRQ_VECBASE (MCFINT_VECBASE - MCFGPIO_IRQ_MIN)
268 #define MCFGPIO_PIN_MAX 87
270 #endif /* m5441xsim_h */