arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/mm.h>
  25 #include <linux/sched.h>
  26 #include <linux/smp.h>
  27 #include <linux/spinlock.h>
  28 #include <linux/kallsyms.h>
  29 #include <linux/bootmem.h>
  30 #include <linux/interrupt.h>
  31 #include <linux/ptrace.h>
  32 #include <linux/kgdb.h>
  33 #include <linux/kdebug.h>
  34 #include <linux/kprobes.h>
  35 #include <linux/notifier.h>
  36 #include <linux/kdb.h>
  37 #include <linux/irq.h>
  38 #include <linux/perf_event.h>
  39
  40 #include <asm/bootinfo.h>
  41 #include <asm/branch.h>
  42 #include <asm/break.h>
  43 #include <asm/cop2.h>
  44 #include <asm/cpu.h>
  45 #include <asm/cpu-type.h>
  46 #include <asm/dsp.h>
  47 #include <asm/fpu.h>
  48 #include <asm/fpu_emulator.h>
  49 #include <asm/idle.h>
  50 #include <asm/mips-r2-to-r6-emul.h>
  51 #include <asm/mipsregs.h>
  52 #include <asm/mipsmtregs.h>
  53 #include <asm/module.h>
  54 #include <asm/msa.h>
  55 #include <asm/pgtable.h>
  56 #include <asm/ptrace.h>
  57 #include <asm/sections.h>
  58 #include <asm/tlbdebug.h>
  59 #include <asm/traps.h>
  60 #include <asm/uaccess.h>
  61 #include <asm/watch.h>
  62 #include <asm/mmu_context.h>
  63 #include <asm/types.h>
  64 #include <asm/stacktrace.h>
  65 #include <asm/uasm.h>
  66
  67 extern void check_wait(void);
  68 extern asmlinkage void rollback_handle_int(void);
  69 extern asmlinkage void handle_int(void);
  70 extern u32 handle_tlbl[];
  71 extern u32 handle_tlbs[];
  72 extern u32 handle_tlbm[];
  73 extern asmlinkage void handle_adel(void);
  74 extern asmlinkage void handle_ades(void);
  75 extern asmlinkage void handle_ibe(void);
  76 extern asmlinkage void handle_dbe(void);
  77 extern asmlinkage void handle_sys(void);
  78 extern asmlinkage void handle_bp(void);
  79 extern asmlinkage void handle_ri(void);
  80 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  81 extern asmlinkage void handle_ri_rdhwr(void);
  82 extern asmlinkage void handle_cpu(void);
  83 extern asmlinkage void handle_ov(void);
  84 extern asmlinkage void handle_tr(void);
  85 extern asmlinkage void handle_msa_fpe(void);
  86 extern asmlinkage void handle_fpe(void);
  87 extern asmlinkage void handle_ftlb(void);
  88 extern asmlinkage void handle_msa(void);
  89 extern asmlinkage void handle_mdmx(void);
  90 extern asmlinkage void handle_watch(void);
  91 extern asmlinkage void handle_mt(void);
  92 extern asmlinkage void handle_dsp(void);
  93 extern asmlinkage void handle_mcheck(void);
  94 extern asmlinkage void handle_reserved(void);
  95 extern void tlb_do_page_fault_0(void);
  96
  97 void (*board_be_init)(void);
  98 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  99 void (*board_nmi_handler_setup)(void);
 100 void (*board_ejtag_handler_setup)(void);
 101 void (*board_bind_eic_interrupt)(int irq, int regset);
 102 void (*board_ebase_setup)(void);
 103 void(*board_cache_error_setup)(void);
 104
 105 static void show_raw_backtrace(unsigned long reg29)
 106 {
 107         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 108         unsigned long addr;
 109
 110         printk("Call Trace:");
 111 #ifdef CONFIG_KALLSYMS
 112         printk("\n");
 113 #endif
 114         while (!kstack_end(sp)) {
 115                 unsigned long __user *p =
 116                         (unsigned long __user *)(unsigned long)sp++;
 117                 if (__get_user(addr, p)) {
 118                         printk(" (Bad stack address)");
 119                         break;
 120                 }
 121                 if (__kernel_text_address(addr))
 122                         print_ip_sym(addr);
 123         }
 124         printk("\n");
 125 }
 126
 127 #ifdef CONFIG_KALLSYMS
 128 int raw_show_trace;
 129 static int __init set_raw_show_trace(char *str)
 130 {
 131         raw_show_trace = 1;
 132         return 1;
 133 }
 134 __setup("raw_show_trace", set_raw_show_trace);
 135 #endif
 136
 137 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 138 {
 139         unsigned long sp = regs->regs[29];
 140         unsigned long ra = regs->regs[31];
 141         unsigned long pc = regs->cp0_epc;
 142
 143         if (!task)
 144                 task = current;
 145
 146         if (raw_show_trace || !__kernel_text_address(pc)) {
 147                 show_raw_backtrace(sp);
 148                 return;
 149         }
 150         printk("Call Trace:\n");
 151         do {
 152                 print_ip_sym(pc);
 153                 pc = unwind_stack(task, &sp, pc, &ra);
 154         } while (pc);
 155         printk("\n");
 156 }
 157
 158 /*
 159  * This routine abuses get_user()/put_user() to reference pointers
 160  * with at least a bit of error checking ...
 161  */
 162 static void show_stacktrace(struct task_struct *task,
 163         const struct pt_regs *regs)
 164 {
 165         const int field = 2 * sizeof(unsigned long);
 166         long stackdata;
 167         int i;
 168         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 169
 170         printk("Stack :");
 171         i = 0;
 172         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 173                 if (i && ((i % (64 / field)) == 0))
 174                         printk("\n       ");
 175                 if (i > 39) {
 176                         printk(" ...");
 177                         break;
 178                 }
 179
 180                 if (__get_user(stackdata, sp++)) {
 181                         printk(" (Bad stack address)");
 182                         break;
 183                 }
 184
 185                 printk(" %0*lx", field, stackdata);
 186                 i++;
 187         }
 188         printk("\n");
 189         show_backtrace(task, regs);
 190 }
 191
 192 void show_stack(struct task_struct *task, unsigned long *sp)
 193 {
 194         struct pt_regs regs;
 195         if (sp) {
 196                 regs.regs[29] = (unsigned long)sp;
 197                 regs.regs[31] = 0;
 198                 regs.cp0_epc = 0;
 199         } else {
 200                 if (task && task != current) {
 201                         regs.regs[29] = task->thread.reg29;
 202                         regs.regs[31] = 0;
 203                         regs.cp0_epc = task->thread.reg31;
 204 #ifdef CONFIG_KGDB_KDB
 205                 } else if (atomic_read(&kgdb_active) != -1 &&
 206                            kdb_current_regs) {
 207                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 208 #endif /* CONFIG_KGDB_KDB */
 209                 } else {
 210                         prepare_frametrace(&regs);
 211                 }
 212         }
 213         show_stacktrace(task, &regs);
 214 }
 215
 216 static void show_code(unsigned int __user *pc)
 217 {
 218         long i;
 219         unsigned short __user *pc16 = NULL;
 220
 221         printk("\nCode:");
 222
 223         if ((unsigned long)pc & 1)
 224                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 225         for(i = -3 ; i < 6 ; i++) {
 226                 unsigned int insn;
 227                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 228                         printk(" (Bad address in epc)\n");
 229                         break;
 230                 }
 231                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 232         }
 233 }
 234
 235 static void __show_regs(const struct pt_regs *regs)
 236 {
 237         const int field = 2 * sizeof(unsigned long);
 238         unsigned int cause = regs->cp0_cause;
 239         int i;
 240
 241         show_regs_print_info(KERN_DEFAULT);
 242
 243         /*
 244          * Saved main processor registers
 245          */
 246         for (i = 0; i < 32; ) {
 247                 if ((i % 4) == 0)
 248                         printk("$%2d   :", i);
 249                 if (i == 0)
 250                         printk(" %0*lx", field, 0UL);
 251                 else if (i == 26 || i == 27)
 252                         printk(" %*s", field, "");
 253                 else
 254                         printk(" %0*lx", field, regs->regs[i]);
 255
 256                 i++;
 257                 if ((i % 4) == 0)
 258                         printk("\n");
 259         }
 260
 261 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 262         printk("Acx    : %0*lx\n", field, regs->acx);
 263 #endif
 264         printk("Hi    : %0*lx\n", field, regs->hi);
 265         printk("Lo    : %0*lx\n", field, regs->lo);
 266
 267         /*
 268          * Saved cp0 registers
 269          */
 270         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 271                (void *) regs->cp0_epc);
 272         printk("    %s\n", print_tainted());
 273         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 274                (void *) regs->regs[31]);
 275
 276         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 277
 278         if (cpu_has_3kex) {
 279                 if (regs->cp0_status & ST0_KUO)
 280                         printk("KUo ");
 281                 if (regs->cp0_status & ST0_IEO)
 282                         printk("IEo ");
 283                 if (regs->cp0_status & ST0_KUP)
 284                         printk("KUp ");
 285                 if (regs->cp0_status & ST0_IEP)
 286                         printk("IEp ");
 287                 if (regs->cp0_status & ST0_KUC)
 288                         printk("KUc ");
 289                 if (regs->cp0_status & ST0_IEC)
 290                         printk("IEc ");
 291         } else if (cpu_has_4kex) {
 292                 if (regs->cp0_status & ST0_KX)
 293                         printk("KX ");
 294                 if (regs->cp0_status & ST0_SX)
 295                         printk("SX ");
 296                 if (regs->cp0_status & ST0_UX)
 297                         printk("UX ");
 298                 switch (regs->cp0_status & ST0_KSU) {
 299                 case KSU_USER:
 300                         printk("USER ");
 301                         break;
 302                 case KSU_SUPERVISOR:
 303                         printk("SUPERVISOR ");
 304                         break;
 305                 case KSU_KERNEL:
 306                         printk("KERNEL ");
 307                         break;
 308                 default:
 309                         printk("BAD_MODE ");
 310                         break;
 311                 }
 312                 if (regs->cp0_status & ST0_ERL)
 313                         printk("ERL ");
 314                 if (regs->cp0_status & ST0_EXL)
 315                         printk("EXL ");
 316                 if (regs->cp0_status & ST0_IE)
 317                         printk("IE ");
 318         }
 319         printk("\n");
 320
 321         printk("Cause : %08x\n", cause);
 322
 323         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 324         if (1 <= cause && cause <= 5)
 325                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 326
 327         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 328                cpu_name_string());
 329 }
 330
 331 /*
 332  * FIXME: really the generic show_regs should take a const pointer argument.
 333  */
 334 void show_regs(struct pt_regs *regs)
 335 {
 336         __show_regs((struct pt_regs *)regs);
 337 }
 338
 339 void show_registers(struct pt_regs *regs)
 340 {
 341         const int field = 2 * sizeof(unsigned long);
 342         mm_segment_t old_fs = get_fs();
 343
 344         __show_regs(regs);
 345         print_modules();
 346         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 347                current->comm, current->pid, current_thread_info(), current,
 348               field, current_thread_info()->tp_value);
 349         if (cpu_has_userlocal) {
 350                 unsigned long tls;
 351
 352                 tls = read_c0_userlocal();
 353                 if (tls != current_thread_info()->tp_value)
 354                         printk("*HwTLS: %0*lx\n", field, tls);
 355         }
 356
 357         if (!user_mode(regs))
 358                 /* Necessary for getting the correct stack content */
 359                 set_fs(KERNEL_DS);
 360         show_stacktrace(current, regs);
 361         show_code((unsigned int __user *) regs->cp0_epc);
 362         printk("\n");
 363         set_fs(old_fs);
 364 }
 365
 366 static int regs_to_trapnr(struct pt_regs *regs)
 367 {
 368         return (regs->cp0_cause >> 2) & 0x1f;
 369 }
 370
 371 static DEFINE_RAW_SPINLOCK(die_lock);
 372
 373 void __noreturn die(const char *str, struct pt_regs *regs)
 374 {
 375         static int die_counter;
 376         int sig = SIGSEGV;
 377
 378         oops_enter();
 379
 380         if (notify_die(DIE_OOPS, str, regs, 0, regs_to_trapnr(regs),
 381                        SIGSEGV) == NOTIFY_STOP)
 382                 sig = 0;
 383
 384         console_verbose();
 385         raw_spin_lock_irq(&die_lock);
 386         bust_spinlocks(1);
 387
 388         printk("%s[#%d]:\n", str, ++die_counter);
 389         show_registers(regs);
 390         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 391         raw_spin_unlock_irq(&die_lock);
 392
 393         oops_exit();
 394
 395         if (in_interrupt())
 396                 panic("Fatal exception in interrupt");
 397
 398         if (panic_on_oops) {
 399                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds");
 400                 ssleep(5);
 401                 panic("Fatal exception");
 402         }
 403
 404         if (regs && kexec_should_crash(current))
 405                 crash_kexec(regs);
 406
 407         do_exit(sig);
 408 }
 409
 410 extern struct exception_table_entry __start___dbe_table[];
 411 extern struct exception_table_entry __stop___dbe_table[];
 412
 413 __asm__(
 414 "       .section        __dbe_table, \"a\"\n"
 415 "       .previous                       \n");
 416
 417 /* Given an address, look for it in the exception tables. */
 418 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 419 {
 420         const struct exception_table_entry *e;
 421
 422         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 423         if (!e)
 424                 e = search_module_dbetables(addr);
 425         return e;
 426 }
 427
 428 asmlinkage void do_be(struct pt_regs *regs)
 429 {
 430         const int field = 2 * sizeof(unsigned long);
 431         const struct exception_table_entry *fixup = NULL;
 432         int data = regs->cp0_cause & 4;
 433         int action = MIPS_BE_FATAL;
 434         enum ctx_state prev_state;
 435
 436         prev_state = exception_enter();
 437         /* XXX For now.  Fixme, this searches the wrong table ...  */
 438         if (data && !user_mode(regs))
 439                 fixup = search_dbe_tables(exception_epc(regs));
 440
 441         if (fixup)
 442                 action = MIPS_BE_FIXUP;
 443
 444         if (board_be_handler)
 445                 action = board_be_handler(regs, fixup != NULL);
 446
 447         switch (action) {
 448         case MIPS_BE_DISCARD:
 449                 goto out;
 450         case MIPS_BE_FIXUP:
 451                 if (fixup) {
 452                         regs->cp0_epc = fixup->nextinsn;
 453                         goto out;
 454                 }
 455                 break;
 456         default:
 457                 break;
 458         }
 459
 460         /*
 461          * Assume it would be too dangerous to continue ...
 462          */
 463         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 464                data ? "Data" : "Instruction",
 465                field, regs->cp0_epc, field, regs->regs[31]);
 466         if (notify_die(DIE_OOPS, "bus error", regs, 0, regs_to_trapnr(regs),
 467                        SIGBUS) == NOTIFY_STOP)
 468                 goto out;
 469
 470         die_if_kernel("Oops", regs);
 471         force_sig(SIGBUS, current);
 472
 473 out:
 474         exception_exit(prev_state);
 475 }
 476
 477 /*
 478  * ll/sc, rdhwr, sync emulation
 479  */
 480
 481 #define OPCODE 0xfc000000
 482 #define BASE   0x03e00000
 483 #define RT     0x001f0000
 484 #define OFFSET 0x0000ffff
 485 #define LL     0xc0000000
 486 #define SC     0xe0000000
 487 #define SPEC0  0x00000000
 488 #define SPEC3  0x7c000000
 489 #define RD     0x0000f800
 490 #define FUNC   0x0000003f
 491 #define SYNC   0x0000000f
 492 #define RDHWR  0x0000003b
 493
 494 /*  microMIPS definitions   */
 495 #define MM_POOL32A_FUNC 0xfc00ffff
 496 #define MM_RDHWR        0x00006b3c
 497 #define MM_RS           0x001f0000
 498 #define MM_RT           0x03e00000
 499
 500 /*
 501  * The ll_bit is cleared by r*_switch.S
 502  */
 503
 504 unsigned int ll_bit;
 505 struct task_struct *ll_task;
 506
 507 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 508 {
 509         unsigned long value, __user *vaddr;
 510         long offset;
 511
 512         /*
 513          * analyse the ll instruction that just caused a ri exception
 514          * and put the referenced address to addr.
 515          */
 516
 517         /* sign extend offset */
 518         offset = opcode & OFFSET;
 519         offset <<= 16;
 520         offset >>= 16;
 521
 522         vaddr = (unsigned long __user *)
 523                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 524
 525         if ((unsigned long)vaddr & 3)
 526                 return SIGBUS;
 527         if (get_user(value, vaddr))
 528                 return SIGSEGV;
 529
 530         preempt_disable();
 531
 532         if (ll_task == NULL || ll_task == current) {
 533                 ll_bit = 1;
 534         } else {
 535                 ll_bit = 0;
 536         }
 537         ll_task = current;
 538
 539         preempt_enable();
 540
 541         regs->regs[(opcode & RT) >> 16] = value;
 542
 543         return 0;
 544 }
 545
 546 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 547 {
 548         unsigned long __user *vaddr;
 549         unsigned long reg;
 550         long offset;
 551
 552         /*
 553          * analyse the sc instruction that just caused a ri exception
 554          * and put the referenced address to addr.
 555          */
 556
 557         /* sign extend offset */
 558         offset = opcode & OFFSET;
 559         offset <<= 16;
 560         offset >>= 16;
 561
 562         vaddr = (unsigned long __user *)
 563                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 564         reg = (opcode & RT) >> 16;
 565
 566         if ((unsigned long)vaddr & 3)
 567                 return SIGBUS;
 568
 569         preempt_disable();
 570
 571         if (ll_bit == 0 || ll_task != current) {
 572                 regs->regs[reg] = 0;
 573                 preempt_enable();
 574                 return 0;
 575         }
 576
 577         preempt_enable();
 578
 579         if (put_user(regs->regs[reg], vaddr))
 580                 return SIGSEGV;
 581
 582         regs->regs[reg] = 1;
 583
 584         return 0;
 585 }
 586
 587 /*
 588  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 589  * opcodes are supposed to result in coprocessor unusable exceptions if
 590  * executed on ll/sc-less processors.  That's the theory.  In practice a
 591  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 592  * instead, so we're doing the emulation thing in both exception handlers.
 593  */
 594 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 595 {
 596         if ((opcode & OPCODE) == LL) {
 597                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 598                                 1, regs, 0);
 599                 return simulate_ll(regs, opcode);
 600         }
 601         if ((opcode & OPCODE) == SC) {
 602                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 603                                 1, regs, 0);
 604                 return simulate_sc(regs, opcode);
 605         }
 606
 607         return -1;                      /* Must be something else ... */
 608 }
 609
 610 /*
 611  * Simulate trapping 'rdhwr' instructions to provide user accessible
 612  * registers not implemented in hardware.
 613  */
 614 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 615 {
 616         struct thread_info *ti = task_thread_info(current);
 617
 618         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 619                         1, regs, 0);
 620         switch (rd) {
 621         case 0:         /* CPU number */
 622                 regs->regs[rt] = smp_processor_id();
 623                 return 0;
 624         case 1:         /* SYNCI length */
 625                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 626                                      current_cpu_data.icache.linesz);
 627                 return 0;
 628         case 2:         /* Read count register */
 629                 regs->regs[rt] = read_c0_count();
 630                 return 0;
 631         case 3:         /* Count register resolution */
 632                 switch (current_cpu_type()) {
 633                 case CPU_20KC:
 634                 case CPU_25KF:
 635                         regs->regs[rt] = 1;
 636                         break;
 637                 default:
 638                         regs->regs[rt] = 2;
 639                 }
 640                 return 0;
 641         case 29:
 642                 regs->regs[rt] = ti->tp_value;
 643                 return 0;
 644         default:
 645                 return -1;
 646         }
 647 }
 648
 649 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 650 {
 651         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 652                 int rd = (opcode & RD) >> 11;
 653                 int rt = (opcode & RT) >> 16;
 654
 655                 simulate_rdhwr(regs, rd, rt);
 656                 return 0;
 657         }
 658
 659         /* Not ours.  */
 660         return -1;
 661 }
 662
 663 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned short opcode)
 664 {
 665         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 666                 int rd = (opcode & MM_RS) >> 16;
 667                 int rt = (opcode & MM_RT) >> 21;
 668                 simulate_rdhwr(regs, rd, rt);
 669                 return 0;
 670         }
 671
 672         /* Not ours.  */
 673         return -1;
 674 }
 675
 676 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 677 {
 678         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 679                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 680                                 1, regs, 0);
 681                 return 0;
 682         }
 683
 684         return -1;                      /* Must be something else ... */
 685 }
 686
 687 asmlinkage void do_ov(struct pt_regs *regs)
 688 {
 689         enum ctx_state prev_state;
 690         siginfo_t info;
 691
 692         prev_state = exception_enter();
 693         die_if_kernel("Integer overflow", regs);
 694
 695         info.si_code = FPE_INTOVF;
 696         info.si_signo = SIGFPE;
 697         info.si_errno = 0;
 698         info.si_addr = (void __user *) regs->cp0_epc;
 699         force_sig_info(SIGFPE, &info, current);
 700         exception_exit(prev_state);
 701 }
 702
 703 int process_fpemu_return(int sig, void __user *fault_addr)
 704 {
 705         if (sig == SIGSEGV || sig == SIGBUS) {
 706                 struct siginfo si = {0};
 707                 si.si_addr = fault_addr;
 708                 si.si_signo = sig;
 709                 if (sig == SIGSEGV) {
 710                         down_read(&current->mm->mmap_sem);
 711                         if (find_vma(current->mm, (unsigned long)fault_addr))
 712                                 si.si_code = SEGV_ACCERR;
 713                         else
 714                                 si.si_code = SEGV_MAPERR;
 715                         up_read(&current->mm->mmap_sem);
 716                 } else {
 717                         si.si_code = BUS_ADRERR;
 718                 }
 719                 force_sig_info(sig, &si, current);
 720                 return 1;
 721         } else if (sig) {
 722                 force_sig(sig, current);
 723                 return 1;
 724         } else {
 725                 return 0;
 726         }
 727 }
 728
 729 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 730                        unsigned long old_epc, unsigned long old_ra)
 731 {
 732         union mips_instruction inst = { .word = opcode };
 733         void __user *fault_addr = NULL;
 734         int sig;
 735
 736         /* If it's obviously not an FP instruction, skip it */
 737         switch (inst.i_format.opcode) {
 738         case cop1_op:
 739         case cop1x_op:
 740         case lwc1_op:
 741         case ldc1_op:
 742         case swc1_op:
 743         case sdc1_op:
 744                 break;
 745
 746         default:
 747                 return -1;
 748         }
 749
 750         /*
 751          * do_ri skipped over the instruction via compute_return_epc, undo
 752          * that for the FPU emulator.
 753          */
 754         regs->cp0_epc = old_epc;
 755         regs->regs[31] = old_ra;
 756
 757         /* Save the FP context to struct thread_struct */
 758         lose_fpu(1);
 759
 760         /* Run the emulator */
 761         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 762                                        &fault_addr);
 763
 764         /*
 765          * We can't allow the emulated instruction to leave any of
 766          * the cause bits set in $fcr31.
 767          */
 768         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 769
 770         /* If something went wrong, signal */
 771         process_fpemu_return(sig, fault_addr);
 772
 773         /* Restore the hardware register state */
 774         own_fpu(1);
 775
 776         return 0;
 777 }
 778
 779 /*
 780  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 781  */
 782 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 783 {
 784         enum ctx_state prev_state;
 785         siginfo_t info = {0};
 786
 787         prev_state = exception_enter();
 788         if (notify_die(DIE_FP, "FP exception", regs, 0, regs_to_trapnr(regs),
 789                        SIGFPE) == NOTIFY_STOP)
 790                 goto out;
 791         die_if_kernel("FP exception in kernel code", regs);
 792
 793         if (fcr31 & FPU_CSR_UNI_X) {
 794                 int sig;
 795                 void __user *fault_addr = NULL;
 796
 797                 /*
 798                  * Unimplemented operation exception.  If we've got the full
 799                  * software emulator on-board, let's use it...
 800                  *
 801                  * Force FPU to dump state into task/thread context.  We're
 802                  * moving a lot of data here for what is probably a single
 803                  * instruction, but the alternative is to pre-decode the FP
 804                  * register operands before invoking the emulator, which seems
 805                  * a bit extreme for what should be an infrequent event.
 806                  */
 807                 /* Ensure 'resume' not overwrite saved fp context again. */
 808                 lose_fpu(1);
 809
 810                 /* Run the emulator */
 811                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 812                                                &fault_addr);
 813
 814                 /*
 815                  * We can't allow the emulated instruction to leave any of
 816                  * the cause bits set in $fcr31.
 817                  */
 818                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 819
 820                 /* Restore the hardware register state */
 821                 own_fpu(1);     /* Using the FPU again.  */
 822
 823                 /* If something went wrong, signal */
 824                 process_fpemu_return(sig, fault_addr);
 825
 826                 goto out;
 827         }
 828
 829         /*
 830          * Inexact can happen together with Overflow or Underflow.
 831          * Respect the mask to deliver the correct exception.
 832          */
 833         fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 834                  (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 835         if (fcr31 & FPU_CSR_INV_X)
 836                 info.si_code = FPE_FLTINV;
 837         else if (fcr31 & FPU_CSR_DIV_X)
 838                 info.si_code = FPE_FLTDIV;
 839         else if (fcr31 & FPU_CSR_OVF_X)
 840                 info.si_code = FPE_FLTOVF;
 841         else if (fcr31 & FPU_CSR_UDF_X)
 842                 info.si_code = FPE_FLTUND;
 843         else if (fcr31 & FPU_CSR_INE_X)
 844                 info.si_code = FPE_FLTRES;
 845         else
 846                 info.si_code = __SI_FAULT;
 847         info.si_signo = SIGFPE;
 848         info.si_errno = 0;
 849         info.si_addr = (void __user *) regs->cp0_epc;
 850         force_sig_info(SIGFPE, &info, current);
 851
 852 out:
 853         exception_exit(prev_state);
 854 }
 855
 856 void do_trap_or_bp(struct pt_regs *regs, unsigned int code,
 857         const char *str)
 858 {
 859         siginfo_t info;
 860         char b[40];
 861
 862 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 863         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 864                 return;
 865 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 866
 867         if (notify_die(DIE_TRAP, str, regs, code, regs_to_trapnr(regs),
 868                        SIGTRAP) == NOTIFY_STOP)
 869                 return;
 870
 871         /*
 872          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 873          * insns, even for trap and break codes that indicate arithmetic
 874          * failures.  Weird ...
 875          * But should we continue the brokenness???  --macro
 876          */
 877         switch (code) {
 878         case BRK_OVERFLOW:
 879         case BRK_DIVZERO:
 880                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 881                 die_if_kernel(b, regs);
 882                 if (code == BRK_DIVZERO)
 883                         info.si_code = FPE_INTDIV;
 884                 else
 885                         info.si_code = FPE_INTOVF;
 886                 info.si_signo = SIGFPE;
 887                 info.si_errno = 0;
 888                 info.si_addr = (void __user *) regs->cp0_epc;
 889                 force_sig_info(SIGFPE, &info, current);
 890                 break;
 891         case BRK_BUG:
 892                 die_if_kernel("Kernel bug detected", regs);
 893                 force_sig(SIGTRAP, current);
 894                 break;
 895         case BRK_MEMU:
 896                 /*
 897                  * This breakpoint code is used by the FPU emulator to retake
 898                  * control of the CPU after executing the instruction from the
 899                  * delay slot of an emulated branch.
 900                  *
 901                  * Terminate if exception was recognized as a delay slot return
 902                  * otherwise handle as normal.
 903                  */
 904                 if (do_dsemulret(regs))
 905                         return;
 906
 907                 die_if_kernel("Math emu break/trap", regs);
 908                 force_sig(SIGTRAP, current);
 909                 break;
 910         default:
 911                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 912                 die_if_kernel(b, regs);
 913                 force_sig(SIGTRAP, current);
 914         }
 915 }
 916
 917 asmlinkage void do_bp(struct pt_regs *regs)
 918 {
 919         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 920         unsigned int opcode, bcode;
 921         enum ctx_state prev_state;
 922         mm_segment_t seg;
 923
 924         seg = get_fs();
 925         if (!user_mode(regs))
 926                 set_fs(KERNEL_DS);
 927
 928         prev_state = exception_enter();
 929         if (get_isa16_mode(regs->cp0_epc)) {
 930                 u16 instr[2];
 931
 932                 if (__get_user(instr[0], (u16 __user *)epc))
 933                         goto out_sigsegv;
 934
 935                 if (!cpu_has_mmips) {
 936                         /* MIPS16e mode */
 937                         bcode = (instr[0] >> 5) & 0x3f;
 938                 } else if (mm_insn_16bit(instr[0])) {
 939                         /* 16-bit microMIPS BREAK */
 940                         bcode = instr[0] & 0xf;
 941                 } else {
 942                         /* 32-bit microMIPS BREAK */
 943                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 944                                 goto out_sigsegv;
 945                         opcode = (instr[0] << 16) | instr[1];
 946                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 947                 }
 948         } else {
 949                 if (__get_user(opcode, (unsigned int __user *)epc))
 950                         goto out_sigsegv;
 951                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 952         }
 953
 954         /*
 955          * There is the ancient bug in the MIPS assemblers that the break
 956          * code starts left to bit 16 instead to bit 6 in the opcode.
 957          * Gas is bug-compatible, but not always, grrr...
 958          * We handle both cases with a simple heuristics.  --macro
 959          */
 960         if (bcode >= (1 << 10))
 961                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 962
 963         /*
 964          * notify the kprobe handlers, if instruction is likely to
 965          * pertain to them.
 966          */
 967         switch (bcode) {
 968         case BRK_KPROBE_BP:
 969                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
 970                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 971                         goto out;
 972                 else
 973                         break;
 974         case BRK_KPROBE_SSTEPBP:
 975                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
 976                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 977                         goto out;
 978                 else
 979                         break;
 980         default:
 981                 break;
 982         }
 983
 984         do_trap_or_bp(regs, bcode, "Break");
 985
 986 out:
 987         set_fs(seg);
 988         exception_exit(prev_state);
 989         return;
 990
 991 out_sigsegv:
 992         force_sig(SIGSEGV, current);
 993         goto out;
 994 }
 995
 996 asmlinkage void do_tr(struct pt_regs *regs)
 997 {
 998         u32 opcode, tcode = 0;
 999         enum ctx_state prev_state;
1000         u16 instr[2];
1001         mm_segment_t seg;
1002         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1003
1004         seg = get_fs();
1005         if (!user_mode(regs))
1006                 set_fs(get_ds());
1007
1008         prev_state = exception_enter();
1009         if (get_isa16_mode(regs->cp0_epc)) {
1010                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1011                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1012                         goto out_sigsegv;
1013                 opcode = (instr[0] << 16) | instr[1];
1014                 /* Immediate versions don't provide a code.  */
1015                 if (!(opcode & OPCODE))
1016                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1017         } else {
1018                 if (__get_user(opcode, (u32 __user *)epc))
1019                         goto out_sigsegv;
1020                 /* Immediate versions don't provide a code.  */
1021                 if (!(opcode & OPCODE))
1022                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1023         }
1024
1025         do_trap_or_bp(regs, tcode, "Trap");
1026
1027 out:
1028         set_fs(seg);
1029         exception_exit(prev_state);
1030         return;
1031
1032 out_sigsegv:
1033         force_sig(SIGSEGV, current);
1034         goto out;
1035 }
1036
1037 asmlinkage void do_ri(struct pt_regs *regs)
1038 {
1039         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1040         unsigned long old_epc = regs->cp0_epc;
1041         unsigned long old31 = regs->regs[31];
1042         enum ctx_state prev_state;
1043         unsigned int opcode = 0;
1044         int status = -1;
1045
1046         /*
1047          * Avoid any kernel code. Just emulate the R2 instruction
1048          * as quickly as possible.
1049          */
1050         if (mipsr2_emulation && cpu_has_mips_r6 &&
1051             likely(user_mode(regs)) &&
1052             likely(get_user(opcode, epc) >= 0)) {
1053                 status = mipsr2_decoder(regs, opcode);
1054                 switch (status) {
1055                 case 0:
1056                 case SIGEMT:
1057                         task_thread_info(current)->r2_emul_return = 1;
1058                         return;
1059                 case SIGILL:
1060                         goto no_r2_instr;
1061                 default:
1062                         process_fpemu_return(status,
1063                                              &current->thread.cp0_baduaddr);
1064                         task_thread_info(current)->r2_emul_return = 1;
1065                         return;
1066                 }
1067         }
1068
1069 no_r2_instr:
1070
1071         prev_state = exception_enter();
1072
1073         if (notify_die(DIE_RI, "RI Fault", regs, 0, regs_to_trapnr(regs),
1074                        SIGILL) == NOTIFY_STOP)
1075                 goto out;
1076
1077         die_if_kernel("Reserved instruction in kernel code", regs);
1078
1079         if (unlikely(compute_return_epc(regs) < 0))
1080                 goto out;
1081
1082         if (get_isa16_mode(regs->cp0_epc)) {
1083                 unsigned short mmop[2] = { 0 };
1084
1085                 if (unlikely(get_user(mmop[0], epc) < 0))
1086                         status = SIGSEGV;
1087                 if (unlikely(get_user(mmop[1], epc) < 0))
1088                         status = SIGSEGV;
1089                 opcode = (mmop[0] << 16) | mmop[1];
1090
1091                 if (status < 0)
1092                         status = simulate_rdhwr_mm(regs, opcode);
1093         } else {
1094                 if (unlikely(get_user(opcode, epc) < 0))
1095                         status = SIGSEGV;
1096
1097                 if (!cpu_has_llsc && status < 0)
1098                         status = simulate_llsc(regs, opcode);
1099
1100                 if (status < 0)
1101                         status = simulate_rdhwr_normal(regs, opcode);
1102
1103                 if (status < 0)
1104                         status = simulate_sync(regs, opcode);
1105
1106                 if (status < 0)
1107                         status = simulate_fp(regs, opcode, old_epc, old31);
1108         }
1109
1110         if (status < 0)
1111                 status = SIGILL;
1112
1113         if (unlikely(status > 0)) {
1114                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1115                 regs->regs[31] = old31;
1116                 force_sig(status, current);
1117         }
1118
1119 out:
1120         exception_exit(prev_state);
1121 }
1122
1123 /*
1124  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1125  * emulated more than some threshold number of instructions, force migration to
1126  * a "CPU" that has FP support.
1127  */
1128 static void mt_ase_fp_affinity(void)
1129 {
1130 #ifdef CONFIG_MIPS_MT_FPAFF
1131         if (mt_fpemul_threshold > 0 &&
1132              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1133                 /*
1134                  * If there's no FPU present, or if the application has already
1135                  * restricted the allowed set to exclude any CPUs with FPUs,
1136                  * we'll skip the procedure.
1137                  */
1138                 if (cpus_intersects(current->cpus_allowed, mt_fpu_cpumask)) {
1139                         cpumask_t tmask;
1140
1141                         current->thread.user_cpus_allowed
1142                                 = current->cpus_allowed;
1143                         cpus_and(tmask, current->cpus_allowed,
1144                                 mt_fpu_cpumask);
1145                         set_cpus_allowed_ptr(current, &tmask);
1146                         set_thread_flag(TIF_FPUBOUND);
1147                 }
1148         }
1149 #endif /* CONFIG_MIPS_MT_FPAFF */
1150 }
1151
1152 /*
1153  * No lock; only written during early bootup by CPU 0.
1154  */
1155 static RAW_NOTIFIER_HEAD(cu2_chain);
1156
1157 int __ref register_cu2_notifier(struct notifier_block *nb)
1158 {
1159         return raw_notifier_chain_register(&cu2_chain, nb);
1160 }
1161
1162 int cu2_notifier_call_chain(unsigned long val, void *v)
1163 {
1164         return raw_notifier_call_chain(&cu2_chain, val, v);
1165 }
1166
1167 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1168         void *data)
1169 {
1170         struct pt_regs *regs = data;
1171
1172         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1173                               "instruction", regs);
1174         force_sig(SIGILL, current);
1175
1176         return NOTIFY_OK;
1177 }
1178
1179 static int wait_on_fp_mode_switch(atomic_t *p)
1180 {
1181         /*
1182          * The FP mode for this task is currently being switched. That may
1183          * involve modifications to the format of this tasks FP context which
1184          * make it unsafe to proceed with execution for the moment. Instead,
1185          * schedule some other task.
1186          */
1187         schedule();
1188         return 0;
1189 }
1190
1191 static int enable_restore_fp_context(int msa)
1192 {
1193         int err, was_fpu_owner, prior_msa;
1194
1195         /*
1196          * If an FP mode switch is currently underway, wait for it to
1197          * complete before proceeding.
1198          */
1199         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1200                          wait_on_fp_mode_switch, TASK_KILLABLE);
1201
1202         if (!used_math()) {
1203                 /* First time FP context user. */
1204                 preempt_disable();
1205                 err = init_fpu();
1206                 if (msa && !err) {
1207                         enable_msa();
1208                         _init_msa_upper();
1209                         set_thread_flag(TIF_USEDMSA);
1210                         set_thread_flag(TIF_MSA_CTX_LIVE);
1211                 }
1212                 preempt_enable();
1213                 if (!err)
1214                         set_used_math();
1215                 return err;
1216         }
1217
1218         /*
1219          * This task has formerly used the FP context.
1220          *
1221          * If this thread has no live MSA vector context then we can simply
1222          * restore the scalar FP context. If it has live MSA vector context
1223          * (that is, it has or may have used MSA since last performing a
1224          * function call) then we'll need to restore the vector context. This
1225          * applies even if we're currently only executing a scalar FP
1226          * instruction. This is because if we were to later execute an MSA
1227          * instruction then we'd either have to:
1228          *
1229          *  - Restore the vector context & clobber any registers modified by
1230          *    scalar FP instructions between now & then.
1231          *
1232          * or
1233          *
1234          *  - Not restore the vector context & lose the most significant bits
1235          *    of all vector registers.
1236          *
1237          * Neither of those options is acceptable. We cannot restore the least
1238          * significant bits of the registers now & only restore the most
1239          * significant bits later because the most significant bits of any
1240          * vector registers whose aliased FP register is modified now will have
1241          * been zeroed. We'd have no way to know that when restoring the vector
1242          * context & thus may load an outdated value for the most significant
1243          * bits of a vector register.
1244          */
1245         if (!msa && !thread_msa_context_live())
1246                 return own_fpu(1);
1247
1248         /*
1249          * This task is using or has previously used MSA. Thus we require
1250          * that Status.FR == 1.
1251          */
1252         preempt_disable();
1253         was_fpu_owner = is_fpu_owner();
1254         err = own_fpu_inatomic(0);
1255         if (err)
1256                 goto out;
1257
1258         enable_msa();
1259         write_msa_csr(current->thread.fpu.msacsr);
1260         set_thread_flag(TIF_USEDMSA);
1261
1262         /*
1263          * If this is the first time that the task is using MSA and it has
1264          * previously used scalar FP in this time slice then we already nave
1265          * FP context which we shouldn't clobber. We do however need to clear
1266          * the upper 64b of each vector register so that this task has no
1267          * opportunity to see data left behind by another.
1268          */
1269         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1270         if (!prior_msa && was_fpu_owner) {
1271                 _init_msa_upper();
1272
1273                 goto out;
1274         }
1275
1276         if (!prior_msa) {
1277                 /*
1278                  * Restore the least significant 64b of each vector register
1279                  * from the existing scalar FP context.
1280                  */
1281                 _restore_fp(current);
1282
1283                 /*
1284                  * The task has not formerly used MSA, so clear the upper 64b
1285                  * of each vector register such that it cannot see data left
1286                  * behind by another task.
1287                  */
1288                 _init_msa_upper();
1289         } else {
1290                 /* We need to restore the vector context. */
1291                 restore_msa(current);
1292
1293                 /* Restore the scalar FP control & status register */
1294                 if (!was_fpu_owner)
1295                         write_32bit_cp1_register(CP1_STATUS,
1296                                                  current->thread.fpu.fcr31);
1297         }
1298
1299 out:
1300         preempt_enable();
1301
1302         return 0;
1303 }
1304
1305 asmlinkage void do_cpu(struct pt_regs *regs)
1306 {
1307         enum ctx_state prev_state;
1308         unsigned int __user *epc;
1309         unsigned long old_epc, old31;
1310         unsigned int opcode;
1311         unsigned int cpid;
1312         int status, err;
1313         unsigned long __maybe_unused flags;
1314
1315         prev_state = exception_enter();
1316         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1317
1318         if (cpid != 2)
1319                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1320
1321         switch (cpid) {
1322         case 0:
1323                 epc = (unsigned int __user *)exception_epc(regs);
1324                 old_epc = regs->cp0_epc;
1325                 old31 = regs->regs[31];
1326                 opcode = 0;
1327                 status = -1;
1328
1329                 if (unlikely(compute_return_epc(regs) < 0))
1330                         break;
1331
1332                 if (get_isa16_mode(regs->cp0_epc)) {
1333                         unsigned short mmop[2] = { 0 };
1334
1335                         if (unlikely(get_user(mmop[0], epc) < 0))
1336                                 status = SIGSEGV;
1337                         if (unlikely(get_user(mmop[1], epc) < 0))
1338                                 status = SIGSEGV;
1339                         opcode = (mmop[0] << 16) | mmop[1];
1340
1341                         if (status < 0)
1342                                 status = simulate_rdhwr_mm(regs, opcode);
1343                 } else {
1344                         if (unlikely(get_user(opcode, epc) < 0))
1345                                 status = SIGSEGV;
1346
1347                         if (!cpu_has_llsc && status < 0)
1348                                 status = simulate_llsc(regs, opcode);
1349
1350                         if (status < 0)
1351                                 status = simulate_rdhwr_normal(regs, opcode);
1352                 }
1353
1354                 if (status < 0)
1355                         status = SIGILL;
1356
1357                 if (unlikely(status > 0)) {
1358                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1359                         regs->regs[31] = old31;
1360                         force_sig(status, current);
1361                 }
1362
1363                 break;
1364
1365         case 3:
1366                 /*
1367                  * The COP3 opcode space and consequently the CP0.Status.CU3
1368                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1369                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1370                  * up the space has been reused for COP1X instructions, that
1371                  * are enabled by the CP0.Status.CU1 bit and consequently
1372                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1373                  * exceptions.  Some FPU-less processors that implement one
1374                  * of these ISAs however use this code erroneously for COP1X
1375                  * instructions.  Therefore we redirect this trap to the FP
1376                  * emulator too.
1377                  */
1378                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1379                         force_sig(SIGILL, current);
1380                         break;
1381                 }
1382                 /* Fall through.  */
1383
1384         case 1:
1385                 err = enable_restore_fp_context(0);
1386
1387                 if (!raw_cpu_has_fpu || err) {
1388                         int sig;
1389                         void __user *fault_addr = NULL;
1390                         sig = fpu_emulator_cop1Handler(regs,
1391                                                        &current->thread.fpu,
1392                                                        0, &fault_addr);
1393
1394                         /*
1395                          * We can't allow the emulated instruction to leave
1396                          * any of the cause bits set in $fcr31.
1397                          */
1398                         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1399
1400                         if (!process_fpemu_return(sig, fault_addr) && !err)
1401                                 mt_ase_fp_affinity();
1402                 }
1403
1404                 break;
1405
1406         case 2:
1407                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1408                 break;
1409         }
1410
1411         exception_exit(prev_state);
1412 }
1413
1414 asmlinkage void do_msa_fpe(struct pt_regs *regs)
1415 {
1416         enum ctx_state prev_state;
1417
1418         prev_state = exception_enter();
1419         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1420         force_sig(SIGFPE, current);
1421         exception_exit(prev_state);
1422 }
1423
1424 asmlinkage void do_msa(struct pt_regs *regs)
1425 {
1426         enum ctx_state prev_state;
1427         int err;
1428
1429         prev_state = exception_enter();
1430
1431         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1432                 force_sig(SIGILL, current);
1433                 goto out;
1434         }
1435
1436         die_if_kernel("do_msa invoked from kernel context!", regs);
1437
1438         err = enable_restore_fp_context(1);
1439         if (err)
1440                 force_sig(SIGILL, current);
1441 out:
1442         exception_exit(prev_state);
1443 }
1444
1445 asmlinkage void do_mdmx(struct pt_regs *regs)
1446 {
1447         enum ctx_state prev_state;
1448
1449         prev_state = exception_enter();
1450         force_sig(SIGILL, current);
1451         exception_exit(prev_state);
1452 }
1453
1454 /*
1455  * Called with interrupts disabled.
1456  */
1457 asmlinkage void do_watch(struct pt_regs *regs)
1458 {
1459         enum ctx_state prev_state;
1460         u32 cause;
1461
1462         prev_state = exception_enter();
1463         /*
1464          * Clear WP (bit 22) bit of cause register so we don't loop
1465          * forever.
1466          */
1467         cause = read_c0_cause();
1468         cause &= ~(1 << 22);
1469         write_c0_cause(cause);
1470
1471         /*
1472          * If the current thread has the watch registers loaded, save
1473          * their values and send SIGTRAP.  Otherwise another thread
1474          * left the registers set, clear them and continue.
1475          */
1476         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1477                 mips_read_watch_registers();
1478                 local_irq_enable();
1479                 force_sig(SIGTRAP, current);
1480         } else {
1481                 mips_clear_watch_registers();
1482                 local_irq_enable();
1483         }
1484         exception_exit(prev_state);
1485 }
1486
1487 asmlinkage void do_mcheck(struct pt_regs *regs)
1488 {
1489         const int field = 2 * sizeof(unsigned long);
1490         int multi_match = regs->cp0_status & ST0_TS;
1491         enum ctx_state prev_state;
1492
1493         prev_state = exception_enter();
1494         show_regs(regs);
1495
1496         if (multi_match) {
1497                 pr_err("Index   : %0x\n", read_c0_index());
1498                 pr_err("Pagemask: %0x\n", read_c0_pagemask());
1499                 pr_err("EntryHi : %0*lx\n", field, read_c0_entryhi());
1500                 pr_err("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
1501                 pr_err("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
1502                 pr_err("Wired   : %0x\n", read_c0_wired());
1503                 pr_err("Pagegrain: %0x\n", read_c0_pagegrain());
1504                 if (cpu_has_htw) {
1505                         pr_err("PWField : %0*lx\n", field, read_c0_pwfield());
1506                         pr_err("PWSize  : %0*lx\n", field, read_c0_pwsize());
1507                         pr_err("PWCtl   : %0x\n", read_c0_pwctl());
1508                 }
1509                 pr_err("\n");
1510                 dump_tlb_all();
1511         }
1512
1513         show_code((unsigned int __user *) regs->cp0_epc);
1514
1515         /*
1516          * Some chips may have other causes of machine check (e.g. SB1
1517          * graduation timer)
1518          */
1519         panic("Caught Machine Check exception - %scaused by multiple "
1520               "matching entries in the TLB.",
1521               (multi_match) ? "" : "not ");
1522 }
1523
1524 asmlinkage void do_mt(struct pt_regs *regs)
1525 {
1526         int subcode;
1527
1528         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1529                         >> VPECONTROL_EXCPT_SHIFT;
1530         switch (subcode) {
1531         case 0:
1532                 printk(KERN_DEBUG "Thread Underflow\n");
1533                 break;
1534         case 1:
1535                 printk(KERN_DEBUG "Thread Overflow\n");
1536                 break;
1537         case 2:
1538                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1539                 break;
1540         case 3:
1541                 printk(KERN_DEBUG "Gating Storage Exception\n");
1542                 break;
1543         case 4:
1544                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1545                 break;
1546         case 5:
1547                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1548                 break;
1549         default:
1550                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1551                         subcode);
1552                 break;
1553         }
1554         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1555
1556         force_sig(SIGILL, current);
1557 }
1558
1559
1560 asmlinkage void do_dsp(struct pt_regs *regs)
1561 {
1562         if (cpu_has_dsp)
1563                 panic("Unexpected DSP exception");
1564
1565         force_sig(SIGILL, current);
1566 }
1567
1568 asmlinkage void do_reserved(struct pt_regs *regs)
1569 {
1570         /*
1571          * Game over - no way to handle this if it ever occurs.  Most probably
1572          * caused by a new unknown cpu type or after another deadly
1573          * hard/software error.
1574          */
1575         show_regs(regs);
1576         panic("Caught reserved exception %ld - should not happen.",
1577               (regs->cp0_cause & 0x7f) >> 2);
1578 }
1579
1580 static int __initdata l1parity = 1;
1581 static int __init nol1parity(char *s)
1582 {
1583         l1parity = 0;
1584         return 1;
1585 }
1586 __setup("nol1par", nol1parity);
1587 static int __initdata l2parity = 1;
1588 static int __init nol2parity(char *s)
1589 {
1590         l2parity = 0;
1591         return 1;
1592 }
1593 __setup("nol2par", nol2parity);
1594
1595 /*
1596  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1597  * it different ways.
1598  */
1599 static inline void parity_protection_init(void)
1600 {
1601         switch (current_cpu_type()) {
1602         case CPU_24K:
1603         case CPU_34K:
1604         case CPU_74K:
1605         case CPU_1004K:
1606         case CPU_1074K:
1607         case CPU_INTERAPTIV:
1608         case CPU_PROAPTIV:
1609         case CPU_P5600:
1610         case CPU_QEMU_GENERIC:
1611                 {
1612 #define ERRCTL_PE       0x80000000
1613 #define ERRCTL_L2P      0x00800000
1614                         unsigned long errctl;
1615                         unsigned int l1parity_present, l2parity_present;
1616
1617                         errctl = read_c0_ecc();
1618                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1619
1620                         /* probe L1 parity support */
1621                         write_c0_ecc(errctl | ERRCTL_PE);
1622                         back_to_back_c0_hazard();
1623                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1624
1625                         /* probe L2 parity support */
1626                         write_c0_ecc(errctl|ERRCTL_L2P);
1627                         back_to_back_c0_hazard();
1628                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1629
1630                         if (l1parity_present && l2parity_present) {
1631                                 if (l1parity)
1632                                         errctl |= ERRCTL_PE;
1633                                 if (l1parity ^ l2parity)
1634                                         errctl |= ERRCTL_L2P;
1635                         } else if (l1parity_present) {
1636                                 if (l1parity)
1637                                         errctl |= ERRCTL_PE;
1638                         } else if (l2parity_present) {
1639                                 if (l2parity)
1640                                         errctl |= ERRCTL_L2P;
1641                         } else {
1642                                 /* No parity available */
1643                         }
1644
1645                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1646
1647                         write_c0_ecc(errctl);
1648                         back_to_back_c0_hazard();
1649                         errctl = read_c0_ecc();
1650                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1651
1652                         if (l1parity_present)
1653                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1654                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1655
1656                         if (l2parity_present) {
1657                                 if (l1parity_present && l1parity)
1658                                         errctl ^= ERRCTL_L2P;
1659                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1660                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1661                         }
1662                 }
1663                 break;
1664
1665         case CPU_5KC:
1666         case CPU_5KE:
1667         case CPU_LOONGSON1:
1668                 write_c0_ecc(0x80000000);
1669                 back_to_back_c0_hazard();
1670                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1671                 printk(KERN_INFO "Cache parity protection %sabled\n",
1672                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1673                 break;
1674         case CPU_20KC:
1675         case CPU_25KF:
1676                 /* Clear the DE bit (bit 16) in the c0_status register. */
1677                 printk(KERN_INFO "Enable cache parity protection for "
1678                        "MIPS 20KC/25KF CPUs.\n");
1679                 clear_c0_status(ST0_DE);
1680                 break;
1681         default:
1682                 break;
1683         }
1684 }
1685
1686 asmlinkage void cache_parity_error(void)
1687 {
1688         const int field = 2 * sizeof(unsigned long);
1689         unsigned int reg_val;
1690
1691         /* For the moment, report the problem and hang. */
1692         printk("Cache error exception:\n");
1693         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1694         reg_val = read_c0_cacheerr();
1695         printk("c0_cacheerr == %08x\n", reg_val);
1696
1697         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1698                reg_val & (1<<30) ? "secondary" : "primary",
1699                reg_val & (1<<31) ? "data" : "insn");
1700         if ((cpu_has_mips_r2_r6) &&
1701             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1702                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1703                         reg_val & (1<<29) ? "ED " : "",
1704                         reg_val & (1<<28) ? "ET " : "",
1705                         reg_val & (1<<27) ? "ES " : "",
1706                         reg_val & (1<<26) ? "EE " : "",
1707                         reg_val & (1<<25) ? "EB " : "",
1708                         reg_val & (1<<24) ? "EI " : "",
1709                         reg_val & (1<<23) ? "E1 " : "",
1710                         reg_val & (1<<22) ? "E0 " : "");
1711         } else {
1712                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1713                         reg_val & (1<<29) ? "ED " : "",
1714                         reg_val & (1<<28) ? "ET " : "",
1715                         reg_val & (1<<26) ? "EE " : "",
1716                         reg_val & (1<<25) ? "EB " : "",
1717                         reg_val & (1<<24) ? "EI " : "",
1718                         reg_val & (1<<23) ? "E1 " : "",
1719                         reg_val & (1<<22) ? "E0 " : "");
1720         }
1721         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1722
1723 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1724         if (reg_val & (1<<22))
1725                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1726
1727         if (reg_val & (1<<23))
1728                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1729 #endif
1730
1731         panic("Can't handle the cache error!");
1732 }
1733
1734 asmlinkage void do_ftlb(void)
1735 {
1736         const int field = 2 * sizeof(unsigned long);
1737         unsigned int reg_val;
1738
1739         /* For the moment, report the problem and hang. */
1740         if ((cpu_has_mips_r2_r6) &&
1741             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1742                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1743                        read_c0_ecc());
1744                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1745                 reg_val = read_c0_cacheerr();
1746                 pr_err("c0_cacheerr == %08x\n", reg_val);
1747
1748                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1749                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1750                 } else {
1751                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1752                                reg_val & (1<<30) ? "secondary" : "primary",
1753                                reg_val & (1<<31) ? "data" : "insn");
1754                 }
1755         } else {
1756                 pr_err("FTLB error exception\n");
1757         }
1758         /* Just print the cacheerr bits for now */
1759         cache_parity_error();
1760 }
1761
1762 /*
1763  * SDBBP EJTAG debug exception handler.
1764  * We skip the instruction and return to the next instruction.
1765  */
1766 void ejtag_exception_handler(struct pt_regs *regs)
1767 {
1768         const int field = 2 * sizeof(unsigned long);
1769         unsigned long depc, old_epc, old_ra;
1770         unsigned int debug;
1771
1772         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1773         depc = read_c0_depc();
1774         debug = read_c0_debug();
1775         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1776         if (debug & 0x80000000) {
1777                 /*
1778                  * In branch delay slot.
1779                  * We cheat a little bit here and use EPC to calculate the
1780                  * debug return address (DEPC). EPC is restored after the
1781                  * calculation.
1782                  */
1783                 old_epc = regs->cp0_epc;
1784                 old_ra = regs->regs[31];
1785                 regs->cp0_epc = depc;
1786                 compute_return_epc(regs);
1787                 depc = regs->cp0_epc;
1788                 regs->cp0_epc = old_epc;
1789                 regs->regs[31] = old_ra;
1790         } else
1791                 depc += 4;
1792         write_c0_depc(depc);
1793
1794 #if 0
1795         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1796         write_c0_debug(debug | 0x100);
1797 #endif
1798 }
1799
1800 /*
1801  * NMI exception handler.
1802  * No lock; only written during early bootup by CPU 0.
1803  */
1804 static RAW_NOTIFIER_HEAD(nmi_chain);
1805
1806 int register_nmi_notifier(struct notifier_block *nb)
1807 {
1808         return raw_notifier_chain_register(&nmi_chain, nb);
1809 }
1810
1811 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1812 {
1813         char str[100];
1814
1815         raw_notifier_call_chain(&nmi_chain, 0, regs);
1816         bust_spinlocks(1);
1817         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1818                  smp_processor_id(), regs->cp0_epc);
1819         regs->cp0_epc = read_c0_errorepc();
1820         die(str, regs);
1821 }
1822
1823 #define VECTORSPACING 0x100     /* for EI/VI mode */
1824
1825 unsigned long ebase;
1826 unsigned long exception_handlers[32];
1827 unsigned long vi_handlers[64];
1828
1829 void __init *set_except_vector(int n, void *addr)
1830 {
1831         unsigned long handler = (unsigned long) addr;
1832         unsigned long old_handler;
1833
1834 #ifdef CONFIG_CPU_MICROMIPS
1835         /*
1836          * Only the TLB handlers are cache aligned with an even
1837          * address. All other handlers are on an odd address and
1838          * require no modification. Otherwise, MIPS32 mode will
1839          * be entered when handling any TLB exceptions. That
1840          * would be bad...since we must stay in microMIPS mode.
1841          */
1842         if (!(handler & 0x1))
1843                 handler |= 1;
1844 #endif
1845         old_handler = xchg(&exception_handlers[n], handler);
1846
1847         if (n == 0 && cpu_has_divec) {
1848 #ifdef CONFIG_CPU_MICROMIPS
1849                 unsigned long jump_mask = ~((1 << 27) - 1);
1850 #else
1851                 unsigned long jump_mask = ~((1 << 28) - 1);
1852 #endif
1853                 u32 *buf = (u32 *)(ebase + 0x200);
1854                 unsigned int k0 = 26;
1855                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1856                         uasm_i_j(&buf, handler & ~jump_mask);
1857                         uasm_i_nop(&buf);
1858                 } else {
1859                         UASM_i_LA(&buf, k0, handler);
1860                         uasm_i_jr(&buf, k0);
1861                         uasm_i_nop(&buf);
1862                 }
1863                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1864         }
1865         return (void *)old_handler;
1866 }
1867
1868 static void do_default_vi(void)
1869 {
1870         show_regs(get_irq_regs());
1871         panic("Caught unexpected vectored interrupt.");
1872 }
1873
1874 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1875 {
1876         unsigned long handler;
1877         unsigned long old_handler = vi_handlers[n];
1878         int srssets = current_cpu_data.srsets;
1879         u16 *h;
1880         unsigned char *b;
1881
1882         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1883
1884         if (addr == NULL) {
1885                 handler = (unsigned long) do_default_vi;
1886                 srs = 0;
1887         } else
1888                 handler = (unsigned long) addr;
1889         vi_handlers[n] = handler;
1890
1891         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1892
1893         if (srs >= srssets)
1894                 panic("Shadow register set %d not supported", srs);
1895
1896         if (cpu_has_veic) {
1897                 if (board_bind_eic_interrupt)
1898                         board_bind_eic_interrupt(n, srs);
1899         } else if (cpu_has_vint) {
1900                 /* SRSMap is only defined if shadow sets are implemented */
1901                 if (srssets > 1)
1902                         change_c0_srsmap(0xf << n*4, srs << n*4);
1903         }
1904
1905         if (srs == 0) {
1906                 /*
1907                  * If no shadow set is selected then use the default handler
1908                  * that does normal register saving and standard interrupt exit
1909                  */
1910                 extern char except_vec_vi, except_vec_vi_lui;
1911                 extern char except_vec_vi_ori, except_vec_vi_end;
1912                 extern char rollback_except_vec_vi;
1913                 char *vec_start = using_rollback_handler() ?
1914                         &rollback_except_vec_vi : &except_vec_vi;
1915 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1916                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1917                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1918 #else
1919                 const int lui_offset = &except_vec_vi_lui - vec_start;
1920                 const int ori_offset = &except_vec_vi_ori - vec_start;
1921 #endif
1922                 const int handler_len = &except_vec_vi_end - vec_start;
1923
1924                 if (handler_len > VECTORSPACING) {
1925                         /*
1926                          * Sigh... panicing won't help as the console
1927                          * is probably not configured :(
1928                          */
1929                         panic("VECTORSPACING too small");
1930                 }
1931
1932                 set_handler(((unsigned long)b - ebase), vec_start,
1933 #ifdef CONFIG_CPU_MICROMIPS
1934                                 (handler_len - 1));
1935 #else
1936                                 handler_len);
1937 #endif
1938                 h = (u16 *)(b + lui_offset);
1939                 *h = (handler >> 16) & 0xffff;
1940                 h = (u16 *)(b + ori_offset);
1941                 *h = (handler & 0xffff);
1942                 local_flush_icache_range((unsigned long)b,
1943                                          (unsigned long)(b+handler_len));
1944         }
1945         else {
1946                 /*
1947                  * In other cases jump directly to the interrupt handler. It
1948                  * is the handler's responsibility to save registers if required
1949                  * (eg hi/lo) and return from the exception using "eret".
1950                  */
1951                 u32 insn;
1952
1953                 h = (u16 *)b;
1954                 /* j handler */
1955 #ifdef CONFIG_CPU_MICROMIPS
1956                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
1957 #else
1958                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
1959 #endif
1960                 h[0] = (insn >> 16) & 0xffff;
1961                 h[1] = insn & 0xffff;
1962                 h[2] = 0;
1963                 h[3] = 0;
1964                 local_flush_icache_range((unsigned long)b,
1965                                          (unsigned long)(b+8));
1966         }
1967
1968         return (void *)old_handler;
1969 }
1970
1971 void *set_vi_handler(int n, vi_handler_t addr)
1972 {
1973         return set_vi_srs_handler(n, addr, 0);
1974 }
1975
1976 extern void tlb_init(void);
1977
1978 /*
1979  * Timer interrupt
1980  */
1981 int cp0_compare_irq;
1982 EXPORT_SYMBOL_GPL(cp0_compare_irq);
1983 int cp0_compare_irq_shift;
1984
1985 /*
1986  * Performance counter IRQ or -1 if shared with timer
1987  */
1988 int cp0_perfcount_irq;
1989 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
1990
1991 /*
1992  * Fast debug channel IRQ or -1 if not present
1993  */
1994 int cp0_fdc_irq;
1995 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
1996
1997 static int noulri;
1998
1999 static int __init ulri_disable(char *s)
2000 {
2001         pr_info("Disabling ulri\n");
2002         noulri = 1;
2003
2004         return 1;
2005 }
2006 __setup("noulri", ulri_disable);
2007
2008 /* configure STATUS register */
2009 static void configure_status(void)
2010 {
2011         /*
2012          * Disable coprocessors and select 32-bit or 64-bit addressing
2013          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2014          * flag that some firmware may have left set and the TS bit (for
2015          * IP27).  Set XX for ISA IV code to work.
2016          */
2017         unsigned int status_set = ST0_CU0;
2018 #ifdef CONFIG_64BIT
2019         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2020 #endif
2021         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2022                 status_set |= ST0_XX;
2023         if (cpu_has_dsp)
2024                 status_set |= ST0_MX;
2025
2026         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2027                          status_set);
2028 }
2029
2030 /* configure HWRENA register */
2031 static void configure_hwrena(void)
2032 {
2033         unsigned int hwrena = cpu_hwrena_impl_bits;
2034
2035         if (cpu_has_mips_r2_r6)
2036                 hwrena |= 0x0000000f;
2037
2038         if (!noulri && cpu_has_userlocal)
2039                 hwrena |= (1 << 29);
2040
2041         if (hwrena)
2042                 write_c0_hwrena(hwrena);
2043 }
2044
2045 static void configure_exception_vector(void)
2046 {
2047         if (cpu_has_veic || cpu_has_vint) {
2048                 unsigned long sr = set_c0_status(ST0_BEV);
2049                 write_c0_ebase(ebase);
2050                 write_c0_status(sr);
2051                 /* Setting vector spacing enables EI/VI mode  */
2052                 change_c0_intctl(0x3e0, VECTORSPACING);
2053         }
2054         if (cpu_has_divec) {
2055                 if (cpu_has_mipsmt) {
2056                         unsigned int vpflags = dvpe();
2057                         set_c0_cause(CAUSEF_IV);
2058                         evpe(vpflags);
2059                 } else
2060                         set_c0_cause(CAUSEF_IV);
2061         }
2062 }
2063
2064 void per_cpu_trap_init(bool is_boot_cpu)
2065 {
2066         unsigned int cpu = smp_processor_id();
2067
2068         configure_status();
2069         configure_hwrena();
2070
2071         configure_exception_vector();
2072
2073         /*
2074          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2075          *
2076          *  o read IntCtl.IPTI to determine the timer interrupt
2077          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2078          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2079          */
2080         if (cpu_has_mips_r2_r6) {
2081                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2082                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2083                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2084                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2085                 if (!cp0_fdc_irq)
2086                         cp0_fdc_irq = -1;
2087
2088         } else {
2089                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2090                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2091                 cp0_perfcount_irq = -1;
2092                 cp0_fdc_irq = -1;
2093         }
2094
2095         if (!cpu_data[cpu].asid_cache)
2096                 cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
2097
2098         atomic_inc(&init_mm.mm_count);
2099         current->active_mm = &init_mm;
2100         BUG_ON(current->mm);
2101         enter_lazy_tlb(&init_mm, current);
2102
2103                 /* Boot CPU's cache setup in setup_arch(). */
2104                 if (!is_boot_cpu)
2105                         cpu_cache_init();
2106                 tlb_init();
2107         TLBMISS_HANDLER_SETUP();
2108 }
2109
2110 /* Install CPU exception handler */
2111 void set_handler(unsigned long offset, void *addr, unsigned long size)
2112 {
2113 #ifdef CONFIG_CPU_MICROMIPS
2114         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2115 #else
2116         memcpy((void *)(ebase + offset), addr, size);
2117 #endif
2118         local_flush_icache_range(ebase + offset, ebase + offset + size);
2119 }
2120
2121 static char panic_null_cerr[] =
2122         "Trying to set NULL cache error exception handler";
2123
2124 /*
2125  * Install uncached CPU exception handler.
2126  * This is suitable only for the cache error exception which is the only
2127  * exception handler that is being run uncached.
2128  */
2129 void set_uncached_handler(unsigned long offset, void *addr,
2130         unsigned long size)
2131 {
2132         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2133
2134         if (!addr)
2135                 panic(panic_null_cerr);
2136
2137         memcpy((void *)(uncached_ebase + offset), addr, size);
2138 }
2139
2140 static int __initdata rdhwr_noopt;
2141 static int __init set_rdhwr_noopt(char *str)
2142 {
2143         rdhwr_noopt = 1;
2144         return 1;
2145 }
2146
2147 __setup("rdhwr_noopt", set_rdhwr_noopt);
2148
2149 void __init trap_init(void)
2150 {
2151         extern char except_vec3_generic;
2152         extern char except_vec4;
2153         extern char except_vec3_r4000;
2154         unsigned long i;
2155
2156         check_wait();
2157
2158 #if defined(CONFIG_KGDB)
2159         if (kgdb_early_setup)
2160                 return; /* Already done */
2161 #endif
2162
2163         if (cpu_has_veic || cpu_has_vint) {
2164                 unsigned long size = 0x200 + VECTORSPACING*64;
2165                 ebase = (unsigned long)
2166                         __alloc_bootmem(size, 1 << fls(size), 0);
2167         } else {
2168 #ifdef CONFIG_KVM_GUEST
2169 #define KVM_GUEST_KSEG0     0x40000000
2170         ebase = KVM_GUEST_KSEG0;
2171 #else
2172         ebase = CKSEG0;
2173 #endif
2174                 if (cpu_has_mips_r2_r6)
2175                         ebase += (read_c0_ebase() & 0x3ffff000);
2176         }
2177
2178         if (cpu_has_mmips) {
2179                 unsigned int config3 = read_c0_config3();
2180
2181                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2182                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2183                 else
2184                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2185         }
2186
2187         if (board_ebase_setup)
2188                 board_ebase_setup();
2189         per_cpu_trap_init(true);
2190
2191         /*
2192          * Copy the generic exception handlers to their final destination.
2193          * This will be overriden later as suitable for a particular
2194          * configuration.
2195          */
2196         set_handler(0x180, &except_vec3_generic, 0x80);
2197
2198         /*
2199          * Setup default vectors
2200          */
2201         for (i = 0; i <= 31; i++)
2202                 set_except_vector(i, handle_reserved);
2203
2204         /*
2205          * Copy the EJTAG debug exception vector handler code to it's final
2206          * destination.
2207          */
2208         if (cpu_has_ejtag && board_ejtag_handler_setup)
2209                 board_ejtag_handler_setup();
2210
2211         /*
2212          * Only some CPUs have the watch exceptions.
2213          */
2214         if (cpu_has_watch)
2215                 set_except_vector(23, handle_watch);
2216
2217         /*
2218          * Initialise interrupt handlers
2219          */
2220         if (cpu_has_veic || cpu_has_vint) {
2221                 int nvec = cpu_has_veic ? 64 : 8;
2222                 for (i = 0; i < nvec; i++)
2223                         set_vi_handler(i, NULL);
2224         }
2225         else if (cpu_has_divec)
2226                 set_handler(0x200, &except_vec4, 0x8);
2227
2228         /*
2229          * Some CPUs can enable/disable for cache parity detection, but does
2230          * it different ways.
2231          */
2232         parity_protection_init();
2233
2234         /*
2235          * The Data Bus Errors / Instruction Bus Errors are signaled
2236          * by external hardware.  Therefore these two exceptions
2237          * may have board specific handlers.
2238          */
2239         if (board_be_init)
2240                 board_be_init();
2241
2242         set_except_vector(0, using_rollback_handler() ? rollback_handle_int
2243                                                       : handle_int);
2244         set_except_vector(1, handle_tlbm);
2245         set_except_vector(2, handle_tlbl);
2246         set_except_vector(3, handle_tlbs);
2247
2248         set_except_vector(4, handle_adel);
2249         set_except_vector(5, handle_ades);
2250
2251         set_except_vector(6, handle_ibe);
2252         set_except_vector(7, handle_dbe);
2253
2254         set_except_vector(8, handle_sys);
2255         set_except_vector(9, handle_bp);
2256         set_except_vector(10, rdhwr_noopt ? handle_ri :
2257                           (cpu_has_vtag_icache ?
2258                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2259         set_except_vector(11, handle_cpu);
2260         set_except_vector(12, handle_ov);
2261         set_except_vector(13, handle_tr);
2262         set_except_vector(14, handle_msa_fpe);
2263
2264         if (current_cpu_type() == CPU_R6000 ||
2265             current_cpu_type() == CPU_R6000A) {
2266                 /*
2267                  * The R6000 is the only R-series CPU that features a machine
2268                  * check exception (similar to the R4000 cache error) and
2269                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2270                  * written yet.  Well, anyway there is no R6000 machine on the
2271                  * current list of targets for Linux/MIPS.
2272                  * (Duh, crap, there is someone with a triple R6k machine)
2273                  */
2274                 //set_except_vector(14, handle_mc);
2275                 //set_except_vector(15, handle_ndc);
2276         }
2277
2278
2279         if (board_nmi_handler_setup)
2280                 board_nmi_handler_setup();
2281
2282         if (cpu_has_fpu && !cpu_has_nofpuex)
2283                 set_except_vector(15, handle_fpe);
2284
2285         set_except_vector(16, handle_ftlb);
2286
2287         if (cpu_has_rixiex) {
2288                 set_except_vector(19, tlb_do_page_fault_0);
2289                 set_except_vector(20, tlb_do_page_fault_0);
2290         }
2291
2292         set_except_vector(21, handle_msa);
2293         set_except_vector(22, handle_mdmx);
2294
2295         if (cpu_has_mcheck)
2296                 set_except_vector(24, handle_mcheck);
2297
2298         if (cpu_has_mipsmt)
2299                 set_except_vector(25, handle_mt);
2300
2301         set_except_vector(26, handle_dsp);
2302
2303         if (board_cache_error_setup)
2304                 board_cache_error_setup();
2305
2306         if (cpu_has_vce)
2307                 /* Special exception: R4[04]00 uses also the divec space. */
2308                 set_handler(0x180, &except_vec3_r4000, 0x100);
2309         else if (cpu_has_4kex)
2310                 set_handler(0x180, &except_vec3_generic, 0x80);
2311         else
2312                 set_handler(0x080, &except_vec3_generic, 0x80);
2313
2314         local_flush_icache_range(ebase, ebase + 0x400);
2315
2316         sort_extable(__start___dbe_table, __stop___dbe_table);
2317
2318         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2319 }
2320
2321 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2322                             void *v)
2323 {
2324         switch (cmd) {
2325         case CPU_PM_ENTER_FAILED:
2326         case CPU_PM_EXIT:
2327                 configure_status();
2328                 configure_hwrena();
2329                 configure_exception_vector();
2330
2331                 /* Restore register with CPU number for TLB handlers */
2332                 TLBMISS_HANDLER_RESTORE();
2333
2334                 break;
2335         }
2336
2337         return NOTIFY_OK;
2338 }
2339
2340 static struct notifier_block trap_pm_notifier_block = {
2341         .notifier_call = trap_pm_notifier,
2342 };
2343
2344 static int __init trap_pm_init(void)
2345 {
2346         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2347 }
2348 arch_initcall(trap_pm_init);