arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
  12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
  13  */
  14 #include <linux/bug.h>
  15 #include <linux/init.h>
  16 #include <linux/mm.h>
  17 #include <linux/module.h>
  18 #include <linux/sched.h>
  19 #include <linux/smp.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/interrupt.h>
  24
  25 #include <asm/bootinfo.h>
  26 #include <asm/branch.h>
  27 #include <asm/break.h>
  28 #include <asm/cpu.h>
  29 #include <asm/dsp.h>
  30 #include <asm/fpu.h>
  31 #include <asm/mipsregs.h>
  32 #include <asm/mipsmtregs.h>
  33 #include <asm/module.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/sections.h>
  37 #include <asm/system.h>
  38 #include <asm/tlbdebug.h>
  39 #include <asm/traps.h>
  40 #include <asm/uaccess.h>
  41 #include <asm/mmu_context.h>
  42 #include <asm/types.h>
  43 #include <asm/stacktrace.h>
  44
  45 extern asmlinkage void handle_int(void);
  46 extern asmlinkage void handle_tlbm(void);
  47 extern asmlinkage void handle_tlbl(void);
  48 extern asmlinkage void handle_tlbs(void);
  49 extern asmlinkage void handle_adel(void);
  50 extern asmlinkage void handle_ades(void);
  51 extern asmlinkage void handle_ibe(void);
  52 extern asmlinkage void handle_dbe(void);
  53 extern asmlinkage void handle_sys(void);
  54 extern asmlinkage void handle_bp(void);
  55 extern asmlinkage void handle_ri(void);
  56 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  57 extern asmlinkage void handle_ri_rdhwr(void);
  58 extern asmlinkage void handle_cpu(void);
  59 extern asmlinkage void handle_ov(void);
  60 extern asmlinkage void handle_tr(void);
  61 extern asmlinkage void handle_fpe(void);
  62 extern asmlinkage void handle_mdmx(void);
  63 extern asmlinkage void handle_watch(void);
  64 extern asmlinkage void handle_mt(void);
  65 extern asmlinkage void handle_dsp(void);
  66 extern asmlinkage void handle_mcheck(void);
  67 extern asmlinkage void handle_reserved(void);
  68
  69 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
  70         struct mips_fpu_struct *ctx, int has_fpu);
  71
  72 void (*board_be_init)(void);
  73 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  74 void (*board_nmi_handler_setup)(void);
  75 void (*board_ejtag_handler_setup)(void);
  76 void (*board_bind_eic_interrupt)(int irq, int regset);
  77
  78
  79 static void show_raw_backtrace(unsigned long reg29)
  80 {
  81         unsigned long *sp = (unsigned long *)reg29;
  82         unsigned long addr;
  83
  84         printk("Call Trace:");
  85 #ifdef CONFIG_KALLSYMS
  86         printk("\n");
  87 #endif
  88         while (!kstack_end(sp)) {
  89                 addr = *sp++;
  90                 if (__kernel_text_address(addr))
  91                         print_ip_sym(addr);
  92         }
  93         printk("\n");
  94 }
  95
  96 #ifdef CONFIG_KALLSYMS
  97 int raw_show_trace;
  98 static int __init set_raw_show_trace(char *str)
  99 {
 100         raw_show_trace = 1;
 101         return 1;
 102 }
 103 __setup("raw_show_trace", set_raw_show_trace);
 104 #endif
 105
 106 static void show_backtrace(struct task_struct *task, struct pt_regs *regs)
 107 {
 108         unsigned long sp = regs->regs[29];
 109         unsigned long ra = regs->regs[31];
 110         unsigned long pc = regs->cp0_epc;
 111
 112         if (raw_show_trace || !__kernel_text_address(pc)) {
 113                 show_raw_backtrace(sp);
 114                 return;
 115         }
 116         printk("Call Trace:\n");
 117         do {
 118                 print_ip_sym(pc);
 119                 pc = unwind_stack(task, &sp, pc, &ra);
 120         } while (pc);
 121         printk("\n");
 122 }
 123
 124 /*
 125  * This routine abuses get_user()/put_user() to reference pointers
 126  * with at least a bit of error checking ...
 127  */
 128 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
 129 {
 130         const int field = 2 * sizeof(unsigned long);
 131         long stackdata;
 132         int i;
 133         unsigned long *sp = (unsigned long *)regs->regs[29];
 134
 135         printk("Stack :");
 136         i = 0;
 137         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 138                 if (i && ((i % (64 / field)) == 0))
 139                         printk("\n       ");
 140                 if (i > 39) {
 141                         printk(" ...");
 142                         break;
 143                 }
 144
 145                 if (__get_user(stackdata, sp++)) {
 146                         printk(" (Bad stack address)");
 147                         break;
 148                 }
 149
 150                 printk(" %0*lx", field, stackdata);
 151                 i++;
 152         }
 153         printk("\n");
 154         show_backtrace(task, regs);
 155 }
 156
 157 void show_stack(struct task_struct *task, unsigned long *sp)
 158 {
 159         struct pt_regs regs;
 160         if (sp) {
 161                 regs.regs[29] = (unsigned long)sp;
 162                 regs.regs[31] = 0;
 163                 regs.cp0_epc = 0;
 164         } else {
 165                 if (task && task != current) {
 166                         regs.regs[29] = task->thread.reg29;
 167                         regs.regs[31] = 0;
 168                         regs.cp0_epc = task->thread.reg31;
 169                 } else {
 170                         prepare_frametrace(&regs);
 171                 }
 172         }
 173         show_stacktrace(task, &regs);
 174 }
 175
 176 /*
 177  * The architecture-independent dump_stack generator
 178  */
 179 void dump_stack(void)
 180 {
 181         struct pt_regs regs;
 182
 183         prepare_frametrace(&regs);
 184         show_backtrace(current, &regs);
 185 }
 186
 187 EXPORT_SYMBOL(dump_stack);
 188
 189 void show_code(unsigned int *pc)
 190 {
 191         long i;
 192
 193         printk("\nCode:");
 194
 195         for(i = -3 ; i < 6 ; i++) {
 196                 unsigned int insn;
 197                 if (__get_user(insn, pc + i)) {
 198                         printk(" (Bad address in epc)\n");
 199                         break;
 200                 }
 201                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
 202         }
 203 }
 204
 205 void show_regs(struct pt_regs *regs)
 206 {
 207         const int field = 2 * sizeof(unsigned long);
 208         unsigned int cause = regs->cp0_cause;
 209         int i;
 210
 211         printk("Cpu %d\n", smp_processor_id());
 212
 213         /*
 214          * Saved main processor registers
 215          */
 216         for (i = 0; i < 32; ) {
 217                 if ((i % 4) == 0)
 218                         printk("$%2d   :", i);
 219                 if (i == 0)
 220                         printk(" %0*lx", field, 0UL);
 221                 else if (i == 26 || i == 27)
 222                         printk(" %*s", field, "");
 223                 else
 224                         printk(" %0*lx", field, regs->regs[i]);
 225
 226                 i++;
 227                 if ((i % 4) == 0)
 228                         printk("\n");
 229         }
 230
 231 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 232         printk("Acx    : %0*lx\n", field, regs->acx);
 233 #endif
 234         printk("Hi    : %0*lx\n", field, regs->hi);
 235         printk("Lo    : %0*lx\n", field, regs->lo);
 236
 237         /*
 238          * Saved cp0 registers
 239          */
 240         printk("epc   : %0*lx ", field, regs->cp0_epc);
 241         print_symbol("%s ", regs->cp0_epc);
 242         printk("    %s\n", print_tainted());
 243         printk("ra    : %0*lx ", field, regs->regs[31]);
 244         print_symbol("%s\n", regs->regs[31]);
 245
 246         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 247
 248         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
 249                 if (regs->cp0_status & ST0_KUO)
 250                         printk("KUo ");
 251                 if (regs->cp0_status & ST0_IEO)
 252                         printk("IEo ");
 253                 if (regs->cp0_status & ST0_KUP)
 254                         printk("KUp ");
 255                 if (regs->cp0_status & ST0_IEP)
 256                         printk("IEp ");
 257                 if (regs->cp0_status & ST0_KUC)
 258                         printk("KUc ");
 259                 if (regs->cp0_status & ST0_IEC)
 260                         printk("IEc ");
 261         } else {
 262                 if (regs->cp0_status & ST0_KX)
 263                         printk("KX ");
 264                 if (regs->cp0_status & ST0_SX)
 265                         printk("SX ");
 266                 if (regs->cp0_status & ST0_UX)
 267                         printk("UX ");
 268                 switch (regs->cp0_status & ST0_KSU) {
 269                 case KSU_USER:
 270                         printk("USER ");
 271                         break;
 272                 case KSU_SUPERVISOR:
 273                         printk("SUPERVISOR ");
 274                         break;
 275                 case KSU_KERNEL:
 276                         printk("KERNEL ");
 277                         break;
 278                 default:
 279                         printk("BAD_MODE ");
 280                         break;
 281                 }
 282                 if (regs->cp0_status & ST0_ERL)
 283                         printk("ERL ");
 284                 if (regs->cp0_status & ST0_EXL)
 285                         printk("EXL ");
 286                 if (regs->cp0_status & ST0_IE)
 287                         printk("IE ");
 288         }
 289         printk("\n");
 290
 291         printk("Cause : %08x\n", cause);
 292
 293         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 294         if (1 <= cause && cause <= 5)
 295                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 296
 297         printk("PrId  : %08x\n", read_c0_prid());
 298 }
 299
 300 void show_registers(struct pt_regs *regs)
 301 {
 302         show_regs(regs);
 303         print_modules();
 304         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
 305                 current->comm, current->pid, current_thread_info(), current);
 306         show_stacktrace(current, regs);
 307         show_code((unsigned int *) regs->cp0_epc);
 308         printk("\n");
 309 }
 310
 311 static DEFINE_SPINLOCK(die_lock);
 312
 313 void __noreturn die(const char * str, struct pt_regs * regs)
 314 {
 315         static int die_counter;
 316 #ifdef CONFIG_MIPS_MT_SMTC
 317         unsigned long dvpret = dvpe();
 318 #endif /* CONFIG_MIPS_MT_SMTC */
 319
 320         console_verbose();
 321         spin_lock_irq(&die_lock);
 322         bust_spinlocks(1);
 323 #ifdef CONFIG_MIPS_MT_SMTC
 324         mips_mt_regdump(dvpret);
 325 #endif /* CONFIG_MIPS_MT_SMTC */
 326         printk("%s[#%d]:\n", str, ++die_counter);
 327         show_registers(regs);
 328         spin_unlock_irq(&die_lock);
 329
 330         if (in_interrupt())
 331                 panic("Fatal exception in interrupt");
 332
 333         if (panic_on_oops) {
 334                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
 335                 ssleep(5);
 336                 panic("Fatal exception");
 337         }
 338
 339         do_exit(SIGSEGV);
 340 }
 341
 342 extern const struct exception_table_entry __start___dbe_table[];
 343 extern const struct exception_table_entry __stop___dbe_table[];
 344
 345 __asm__(
 346 "       .section        __dbe_table, \"a\"\n"
 347 "       .previous                       \n");
 348
 349 /* Given an address, look for it in the exception tables. */
 350 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 351 {
 352         const struct exception_table_entry *e;
 353
 354         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 355         if (!e)
 356                 e = search_module_dbetables(addr);
 357         return e;
 358 }
 359
 360 asmlinkage void do_be(struct pt_regs *regs)
 361 {
 362         const int field = 2 * sizeof(unsigned long);
 363         const struct exception_table_entry *fixup = NULL;
 364         int data = regs->cp0_cause & 4;
 365         int action = MIPS_BE_FATAL;
 366
 367         /* XXX For now.  Fixme, this searches the wrong table ...  */
 368         if (data && !user_mode(regs))
 369                 fixup = search_dbe_tables(exception_epc(regs));
 370
 371         if (fixup)
 372                 action = MIPS_BE_FIXUP;
 373
 374         if (board_be_handler)
 375                 action = board_be_handler(regs, fixup != 0);
 376
 377         switch (action) {
 378         case MIPS_BE_DISCARD:
 379                 return;
 380         case MIPS_BE_FIXUP:
 381                 if (fixup) {
 382                         regs->cp0_epc = fixup->nextinsn;
 383                         return;
 384                 }
 385                 break;
 386         default:
 387                 break;
 388         }
 389
 390         /*
 391          * Assume it would be too dangerous to continue ...
 392          */
 393         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 394                data ? "Data" : "Instruction",
 395                field, regs->cp0_epc, field, regs->regs[31]);
 396         die_if_kernel("Oops", regs);
 397         force_sig(SIGBUS, current);
 398 }
 399
 400 /*
 401  * ll/sc emulation
 402  */
 403
 404 #define OPCODE 0xfc000000
 405 #define BASE   0x03e00000
 406 #define RT     0x001f0000
 407 #define OFFSET 0x0000ffff
 408 #define LL     0xc0000000
 409 #define SC     0xe0000000
 410 #define SPEC3  0x7c000000
 411 #define RD     0x0000f800
 412 #define FUNC   0x0000003f
 413 #define RDHWR  0x0000003b
 414
 415 /*
 416  * The ll_bit is cleared by r*_switch.S
 417  */
 418
 419 unsigned long ll_bit;
 420
 421 static struct task_struct *ll_task = NULL;
 422
 423 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
 424 {
 425         unsigned long value, __user *vaddr;
 426         long offset;
 427         int signal = 0;
 428
 429         /*
 430          * analyse the ll instruction that just caused a ri exception
 431          * and put the referenced address to addr.
 432          */
 433
 434         /* sign extend offset */
 435         offset = opcode & OFFSET;
 436         offset <<= 16;
 437         offset >>= 16;
 438
 439         vaddr = (unsigned long __user *)
 440                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 441
 442         if ((unsigned long)vaddr & 3) {
 443                 signal = SIGBUS;
 444                 goto sig;
 445         }
 446         if (get_user(value, vaddr)) {
 447                 signal = SIGSEGV;
 448                 goto sig;
 449         }
 450
 451         preempt_disable();
 452
 453         if (ll_task == NULL || ll_task == current) {
 454                 ll_bit = 1;
 455         } else {
 456                 ll_bit = 0;
 457         }
 458         ll_task = current;
 459
 460         preempt_enable();
 461
 462         compute_return_epc(regs);
 463
 464         regs->regs[(opcode & RT) >> 16] = value;
 465
 466         return;
 467
 468 sig:
 469         force_sig(signal, current);
 470 }
 471
 472 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
 473 {
 474         unsigned long __user *vaddr;
 475         unsigned long reg;
 476         long offset;
 477         int signal = 0;
 478
 479         /*
 480          * analyse the sc instruction that just caused a ri exception
 481          * and put the referenced address to addr.
 482          */
 483
 484         /* sign extend offset */
 485         offset = opcode & OFFSET;
 486         offset <<= 16;
 487         offset >>= 16;
 488
 489         vaddr = (unsigned long __user *)
 490                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 491         reg = (opcode & RT) >> 16;
 492
 493         if ((unsigned long)vaddr & 3) {
 494                 signal = SIGBUS;
 495                 goto sig;
 496         }
 497
 498         preempt_disable();
 499
 500         if (ll_bit == 0 || ll_task != current) {
 501                 compute_return_epc(regs);
 502                 regs->regs[reg] = 0;
 503                 preempt_enable();
 504                 return;
 505         }
 506
 507         preempt_enable();
 508
 509         if (put_user(regs->regs[reg], vaddr)) {
 510                 signal = SIGSEGV;
 511                 goto sig;
 512         }
 513
 514         compute_return_epc(regs);
 515         regs->regs[reg] = 1;
 516
 517         return;
 518
 519 sig:
 520         force_sig(signal, current);
 521 }
 522
 523 /*
 524  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 525  * opcodes are supposed to result in coprocessor unusable exceptions if
 526  * executed on ll/sc-less processors.  That's the theory.  In practice a
 527  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 528  * instead, so we're doing the emulation thing in both exception handlers.
 529  */
 530 static inline int simulate_llsc(struct pt_regs *regs)
 531 {
 532         unsigned int opcode;
 533
 534         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 535                 goto out_sigsegv;
 536
 537         if ((opcode & OPCODE) == LL) {
 538                 simulate_ll(regs, opcode);
 539                 return 0;
 540         }
 541         if ((opcode & OPCODE) == SC) {
 542                 simulate_sc(regs, opcode);
 543                 return 0;
 544         }
 545
 546         return -EFAULT;                 /* Strange things going on ... */
 547
 548 out_sigsegv:
 549         force_sig(SIGSEGV, current);
 550         return -EFAULT;
 551 }
 552
 553 /*
 554  * Simulate trapping 'rdhwr' instructions to provide user accessible
 555  * registers not implemented in hardware.  The only current use of this
 556  * is the thread area pointer.
 557  */
 558 static inline int simulate_rdhwr(struct pt_regs *regs)
 559 {
 560         struct thread_info *ti = task_thread_info(current);
 561         unsigned int opcode;
 562
 563         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 564                 goto out_sigsegv;
 565
 566         if (unlikely(compute_return_epc(regs)))
 567                 return -EFAULT;
 568
 569         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 570                 int rd = (opcode & RD) >> 11;
 571                 int rt = (opcode & RT) >> 16;
 572                 switch (rd) {
 573                         case 29:
 574                                 regs->regs[rt] = ti->tp_value;
 575                                 return 0;
 576                         default:
 577                                 return -EFAULT;
 578                 }
 579         }
 580
 581         /* Not ours.  */
 582         return -EFAULT;
 583
 584 out_sigsegv:
 585         force_sig(SIGSEGV, current);
 586         return -EFAULT;
 587 }
 588
 589 asmlinkage void do_ov(struct pt_regs *regs)
 590 {
 591         siginfo_t info;
 592
 593         die_if_kernel("Integer overflow", regs);
 594
 595         info.si_code = FPE_INTOVF;
 596         info.si_signo = SIGFPE;
 597         info.si_errno = 0;
 598         info.si_addr = (void __user *) regs->cp0_epc;
 599         force_sig_info(SIGFPE, &info, current);
 600 }
 601
 602 /*
 603  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 604  */
 605 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 606 {
 607         die_if_kernel("FP exception in kernel code", regs);
 608
 609         if (fcr31 & FPU_CSR_UNI_X) {
 610                 int sig;
 611
 612                 /*
 613                  * Unimplemented operation exception.  If we've got the full
 614                  * software emulator on-board, let's use it...
 615                  *
 616                  * Force FPU to dump state into task/thread context.  We're
 617                  * moving a lot of data here for what is probably a single
 618                  * instruction, but the alternative is to pre-decode the FP
 619                  * register operands before invoking the emulator, which seems
 620                  * a bit extreme for what should be an infrequent event.
 621                  */
 622                 /* Ensure 'resume' not overwrite saved fp context again. */
 623                 lose_fpu(1);
 624
 625                 /* Run the emulator */
 626                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu, 1);
 627
 628                 /*
 629                  * We can't allow the emulated instruction to leave any of
 630                  * the cause bit set in $fcr31.
 631                  */
 632                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 633
 634                 /* Restore the hardware register state */
 635                 own_fpu(1);     /* Using the FPU again.  */
 636
 637                 /* If something went wrong, signal */
 638                 if (sig)
 639                         force_sig(sig, current);
 640
 641                 return;
 642         }
 643
 644         force_sig(SIGFPE, current);
 645 }
 646
 647 asmlinkage void do_bp(struct pt_regs *regs)
 648 {
 649         unsigned int opcode, bcode;
 650         siginfo_t info;
 651
 652         if (__get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 653                 goto out_sigsegv;
 654
 655         /*
 656          * There is the ancient bug in the MIPS assemblers that the break
 657          * code starts left to bit 16 instead to bit 6 in the opcode.
 658          * Gas is bug-compatible, but not always, grrr...
 659          * We handle both cases with a simple heuristics.  --macro
 660          */
 661         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 662         if (bcode < (1 << 10))
 663                 bcode <<= 10;
 664
 665         /*
 666          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
 667          * insns, even for break codes that indicate arithmetic failures.
 668          * Weird ...)
 669          * But should we continue the brokenness???  --macro
 670          */
 671         switch (bcode) {
 672         case BRK_OVERFLOW << 10:
 673         case BRK_DIVZERO << 10:
 674                 die_if_kernel("Break instruction in kernel code", regs);
 675                 if (bcode == (BRK_DIVZERO << 10))
 676                         info.si_code = FPE_INTDIV;
 677                 else
 678                         info.si_code = FPE_INTOVF;
 679                 info.si_signo = SIGFPE;
 680                 info.si_errno = 0;
 681                 info.si_addr = (void __user *) regs->cp0_epc;
 682                 force_sig_info(SIGFPE, &info, current);
 683                 break;
 684         case BRK_BUG:
 685                 die("Kernel bug detected", regs);
 686                 break;
 687         default:
 688                 die_if_kernel("Break instruction in kernel code", regs);
 689                 force_sig(SIGTRAP, current);
 690         }
 691         return;
 692
 693 out_sigsegv:
 694         force_sig(SIGSEGV, current);
 695 }
 696
 697 asmlinkage void do_tr(struct pt_regs *regs)
 698 {
 699         unsigned int opcode, tcode = 0;
 700         siginfo_t info;
 701
 702         if (__get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 703                 goto out_sigsegv;
 704
 705         /* Immediate versions don't provide a code.  */
 706         if (!(opcode & OPCODE))
 707                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
 708
 709         /*
 710          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
 711          * insns, even for trap codes that indicate arithmetic failures.
 712          * Weird ...)
 713          * But should we continue the brokenness???  --macro
 714          */
 715         switch (tcode) {
 716         case BRK_OVERFLOW:
 717         case BRK_DIVZERO:
 718                 die_if_kernel("Trap instruction in kernel code", regs);
 719                 if (tcode == BRK_DIVZERO)
 720                         info.si_code = FPE_INTDIV;
 721                 else
 722                         info.si_code = FPE_INTOVF;
 723                 info.si_signo = SIGFPE;
 724                 info.si_errno = 0;
 725                 info.si_addr = (void __user *) regs->cp0_epc;
 726                 force_sig_info(SIGFPE, &info, current);
 727                 break;
 728         case BRK_BUG:
 729                 die("Kernel bug detected", regs);
 730                 break;
 731         default:
 732                 die_if_kernel("Trap instruction in kernel code", regs);
 733                 force_sig(SIGTRAP, current);
 734         }
 735         return;
 736
 737 out_sigsegv:
 738         force_sig(SIGSEGV, current);
 739 }
 740
 741 asmlinkage void do_ri(struct pt_regs *regs)
 742 {
 743         die_if_kernel("Reserved instruction in kernel code", regs);
 744
 745         if (!cpu_has_llsc)
 746                 if (!simulate_llsc(regs))
 747                         return;
 748
 749         if (!simulate_rdhwr(regs))
 750                 return;
 751
 752         force_sig(SIGILL, current);
 753 }
 754
 755 /*
 756  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
 757  * emulated more than some threshold number of instructions, force migration to
 758  * a "CPU" that has FP support.
 759  */
 760 static void mt_ase_fp_affinity(void)
 761 {
 762 #ifdef CONFIG_MIPS_MT_FPAFF
 763         if (mt_fpemul_threshold > 0 &&
 764              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
 765                 /*
 766                  * If there's no FPU present, or if the application has already
 767                  * restricted the allowed set to exclude any CPUs with FPUs,
 768                  * we'll skip the procedure.
 769                  */
 770                 if (cpus_intersects(current->cpus_allowed, mt_fpu_cpumask)) {
 771                         cpumask_t tmask;
 772
 773                         cpus_and(tmask, current->thread.user_cpus_allowed,
 774                                  mt_fpu_cpumask);
 775                         set_cpus_allowed(current, tmask);
 776                         current->thread.mflags |= MF_FPUBOUND;
 777                 }
 778         }
 779 #endif /* CONFIG_MIPS_MT_FPAFF */
 780 }
 781
 782 asmlinkage void do_cpu(struct pt_regs *regs)
 783 {
 784         unsigned int cpid;
 785
 786         die_if_kernel("do_cpu invoked from kernel context!", regs);
 787
 788         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
 789
 790         switch (cpid) {
 791         case 0:
 792                 if (!cpu_has_llsc)
 793                         if (!simulate_llsc(regs))
 794                                 return;
 795
 796                 if (!simulate_rdhwr(regs))
 797                         return;
 798
 799                 break;
 800
 801         case 1:
 802                 if (used_math())        /* Using the FPU again.  */
 803                         own_fpu(1);
 804                 else {                  /* First time FPU user.  */
 805                         init_fpu();
 806                         set_used_math();
 807                 }
 808
 809                 if (!raw_cpu_has_fpu) {
 810                         int sig;
 811                         sig = fpu_emulator_cop1Handler(regs,
 812                                                 &current->thread.fpu, 0);
 813                         if (sig)
 814                                 force_sig(sig, current);
 815                         else
 816                                 mt_ase_fp_affinity();
 817                 }
 818
 819                 return;
 820
 821         case 2:
 822         case 3:
 823                 break;
 824         }
 825
 826         force_sig(SIGILL, current);
 827 }
 828
 829 asmlinkage void do_mdmx(struct pt_regs *regs)
 830 {
 831         force_sig(SIGILL, current);
 832 }
 833
 834 asmlinkage void do_watch(struct pt_regs *regs)
 835 {
 836         /*
 837          * We use the watch exception where available to detect stack
 838          * overflows.
 839          */
 840         dump_tlb_all();
 841         show_regs(regs);
 842         panic("Caught WATCH exception - probably caused by stack overflow.");
 843 }
 844
 845 asmlinkage void do_mcheck(struct pt_regs *regs)
 846 {
 847         const int field = 2 * sizeof(unsigned long);
 848         int multi_match = regs->cp0_status & ST0_TS;
 849
 850         show_regs(regs);
 851
 852         if (multi_match) {
 853                 printk("Index   : %0x\n", read_c0_index());
 854                 printk("Pagemask: %0x\n", read_c0_pagemask());
 855                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
 856                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
 857                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
 858                 printk("\n");
 859                 dump_tlb_all();
 860         }
 861
 862         show_code((unsigned int *) regs->cp0_epc);
 863
 864         /*
 865          * Some chips may have other causes of machine check (e.g. SB1
 866          * graduation timer)
 867          */
 868         panic("Caught Machine Check exception - %scaused by multiple "
 869               "matching entries in the TLB.",
 870               (multi_match) ? "" : "not ");
 871 }
 872
 873 asmlinkage void do_mt(struct pt_regs *regs)
 874 {
 875         int subcode;
 876
 877         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
 878                         >> VPECONTROL_EXCPT_SHIFT;
 879         switch (subcode) {
 880         case 0:
 881                 printk(KERN_DEBUG "Thread Underflow\n");
 882                 break;
 883         case 1:
 884                 printk(KERN_DEBUG "Thread Overflow\n");
 885                 break;
 886         case 2:
 887                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
 888                 break;
 889         case 3:
 890                 printk(KERN_DEBUG "Gating Storage Exception\n");
 891                 break;
 892         case 4:
 893                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
 894                 break;
 895         case 5:
 896                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
 897                 break;
 898         default:
 899                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
 900                         subcode);
 901                 break;
 902         }
 903         die_if_kernel("MIPS MT Thread exception in kernel", regs);
 904
 905         force_sig(SIGILL, current);
 906 }
 907
 908
 909 asmlinkage void do_dsp(struct pt_regs *regs)
 910 {
 911         if (cpu_has_dsp)
 912                 panic("Unexpected DSP exception\n");
 913
 914         force_sig(SIGILL, current);
 915 }
 916
 917 asmlinkage void do_reserved(struct pt_regs *regs)
 918 {
 919         /*
 920          * Game over - no way to handle this if it ever occurs.  Most probably
 921          * caused by a new unknown cpu type or after another deadly
 922          * hard/software error.
 923          */
 924         show_regs(regs);
 925         panic("Caught reserved exception %ld - should not happen.",
 926               (regs->cp0_cause & 0x7f) >> 2);
 927 }
 928
 929 /*
 930  * Some MIPS CPUs can enable/disable for cache parity detection, but do
 931  * it different ways.
 932  */
 933 static inline void parity_protection_init(void)
 934 {
 935         switch (current_cpu_data.cputype) {
 936         case CPU_24K:
 937         case CPU_34K:
 938         case CPU_5KC:
 939                 write_c0_ecc(0x80000000);
 940                 back_to_back_c0_hazard();
 941                 /* Set the PE bit (bit 31) in the c0_errctl register. */
 942                 printk(KERN_INFO "Cache parity protection %sabled\n",
 943                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
 944                 break;
 945         case CPU_20KC:
 946         case CPU_25KF:
 947                 /* Clear the DE bit (bit 16) in the c0_status register. */
 948                 printk(KERN_INFO "Enable cache parity protection for "
 949                        "MIPS 20KC/25KF CPUs.\n");
 950                 clear_c0_status(ST0_DE);
 951                 break;
 952         default:
 953                 break;
 954         }
 955 }
 956
 957 asmlinkage void cache_parity_error(void)
 958 {
 959         const int field = 2 * sizeof(unsigned long);
 960         unsigned int reg_val;
 961
 962         /* For the moment, report the problem and hang. */
 963         printk("Cache error exception:\n");
 964         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
 965         reg_val = read_c0_cacheerr();
 966         printk("c0_cacheerr == %08x\n", reg_val);
 967
 968         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
 969                reg_val & (1<<30) ? "secondary" : "primary",
 970                reg_val & (1<<31) ? "data" : "insn");
 971         printk("Error bits: %s%s%s%s%s%s%s\n",
 972                reg_val & (1<<29) ? "ED " : "",
 973                reg_val & (1<<28) ? "ET " : "",
 974                reg_val & (1<<26) ? "EE " : "",
 975                reg_val & (1<<25) ? "EB " : "",
 976                reg_val & (1<<24) ? "EI " : "",
 977                reg_val & (1<<23) ? "E1 " : "",
 978                reg_val & (1<<22) ? "E0 " : "");
 979         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
 980
 981 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
 982         if (reg_val & (1<<22))
 983                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
 984
 985         if (reg_val & (1<<23))
 986                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
 987 #endif
 988
 989         panic("Can't handle the cache error!");
 990 }
 991
 992 /*
 993  * SDBBP EJTAG debug exception handler.
 994  * We skip the instruction and return to the next instruction.
 995  */
 996 void ejtag_exception_handler(struct pt_regs *regs)
 997 {
 998         const int field = 2 * sizeof(unsigned long);
 999         unsigned long depc, old_epc;
1000         unsigned int debug;
1001
1002         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1003         depc = read_c0_depc();
1004         debug = read_c0_debug();
1005         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1006         if (debug & 0x80000000) {
1007                 /*
1008                  * In branch delay slot.
1009                  * We cheat a little bit here and use EPC to calculate the
1010                  * debug return address (DEPC). EPC is restored after the
1011                  * calculation.
1012                  */
1013                 old_epc = regs->cp0_epc;
1014                 regs->cp0_epc = depc;
1015                 __compute_return_epc(regs);
1016                 depc = regs->cp0_epc;
1017                 regs->cp0_epc = old_epc;
1018         } else
1019                 depc += 4;
1020         write_c0_depc(depc);
1021
1022 #if 0
1023         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1024         write_c0_debug(debug | 0x100);
1025 #endif
1026 }
1027
1028 /*
1029  * NMI exception handler.
1030  */
1031 void nmi_exception_handler(struct pt_regs *regs)
1032 {
1033 #ifdef CONFIG_MIPS_MT_SMTC
1034         unsigned long dvpret = dvpe();
1035         bust_spinlocks(1);
1036         printk("NMI taken!!!!\n");
1037         mips_mt_regdump(dvpret);
1038 #else
1039         bust_spinlocks(1);
1040         printk("NMI taken!!!!\n");
1041 #endif /* CONFIG_MIPS_MT_SMTC */
1042         die("NMI", regs);
1043         while(1) ;
1044 }
1045
1046 #define VECTORSPACING 0x100     /* for EI/VI mode */
1047
1048 unsigned long ebase;
1049 unsigned long exception_handlers[32];
1050 unsigned long vi_handlers[64];
1051
1052 /*
1053  * As a side effect of the way this is implemented we're limited
1054  * to interrupt handlers in the address range from
1055  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1056  */
1057 void *set_except_vector(int n, void *addr)
1058 {
1059         unsigned long handler = (unsigned long) addr;
1060         unsigned long old_handler = exception_handlers[n];
1061
1062         exception_handlers[n] = handler;
1063         if (n == 0 && cpu_has_divec) {
1064                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1065                                                  (0x03ffffff & (handler >> 2));
1066                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1067         }
1068         return (void *)old_handler;
1069 }
1070
1071 #ifdef CONFIG_CPU_MIPSR2_SRS
1072 /*
1073  * MIPSR2 shadow register set allocation
1074  * FIXME: SMP...
1075  */
1076
1077 static struct shadow_registers {
1078         /*
1079          * Number of shadow register sets supported
1080          */
1081         unsigned long sr_supported;
1082         /*
1083          * Bitmap of allocated shadow registers
1084          */
1085         unsigned long sr_allocated;
1086 } shadow_registers;
1087
1088 static void mips_srs_init(void)
1089 {
1090         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1091         printk(KERN_INFO "%ld MIPSR2 register sets available\n",
1092                shadow_registers.sr_supported);
1093         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1094 }
1095
1096 int mips_srs_max(void)
1097 {
1098         return shadow_registers.sr_supported;
1099 }
1100
1101 int mips_srs_alloc(void)
1102 {
1103         struct shadow_registers *sr = &shadow_registers;
1104         int set;
1105
1106 again:
1107         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1108         if (set >= sr->sr_supported)
1109                 return -1;
1110
1111         if (test_and_set_bit(set, &sr->sr_allocated))
1112                 goto again;
1113
1114         return set;
1115 }
1116
1117 void mips_srs_free(int set)
1118 {
1119         struct shadow_registers *sr = &shadow_registers;
1120
1121         clear_bit(set, &sr->sr_allocated);
1122 }
1123
1124 static asmlinkage void do_default_vi(void)
1125 {
1126         show_regs(get_irq_regs());
1127         panic("Caught unexpected vectored interrupt.");
1128 }
1129
1130 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1131 {
1132         unsigned long handler;
1133         unsigned long old_handler = vi_handlers[n];
1134         u32 *w;
1135         unsigned char *b;
1136
1137         if (!cpu_has_veic && !cpu_has_vint)
1138                 BUG();
1139
1140         if (addr == NULL) {
1141                 handler = (unsigned long) do_default_vi;
1142                 srs = 0;
1143         } else
1144                 handler = (unsigned long) addr;
1145         vi_handlers[n] = (unsigned long) addr;
1146
1147         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1148
1149         if (srs >= mips_srs_max())
1150                 panic("Shadow register set %d not supported", srs);
1151
1152         if (cpu_has_veic) {
1153                 if (board_bind_eic_interrupt)
1154                         board_bind_eic_interrupt (n, srs);
1155         } else if (cpu_has_vint) {
1156                 /* SRSMap is only defined if shadow sets are implemented */
1157                 if (mips_srs_max() > 1)
1158                         change_c0_srsmap (0xf << n*4, srs << n*4);
1159         }
1160
1161         if (srs == 0) {
1162                 /*
1163                  * If no shadow set is selected then use the default handler
1164                  * that does normal register saving and a standard interrupt exit
1165                  */
1166
1167                 extern char except_vec_vi, except_vec_vi_lui;
1168                 extern char except_vec_vi_ori, except_vec_vi_end;
1169 #ifdef CONFIG_MIPS_MT_SMTC
1170                 /*
1171                  * We need to provide the SMTC vectored interrupt handler
1172                  * not only with the address of the handler, but with the
1173                  * Status.IM bit to be masked before going there.
1174                  */
1175                 extern char except_vec_vi_mori;
1176                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1177 #endif /* CONFIG_MIPS_MT_SMTC */
1178                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1179                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1180                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1181
1182                 if (handler_len > VECTORSPACING) {
1183                         /*
1184                          * Sigh... panicing won't help as the console
1185                          * is probably not configured :(
1186                          */
1187                         panic ("VECTORSPACING too small");
1188                 }
1189
1190                 memcpy (b, &except_vec_vi, handler_len);
1191 #ifdef CONFIG_MIPS_MT_SMTC
1192                 BUG_ON(n > 7);  /* Vector index %d exceeds SMTC maximum. */
1193
1194                 w = (u32 *)(b + mori_offset);
1195                 *w = (*w & 0xffff0000) | (0x100 << n);
1196 #endif /* CONFIG_MIPS_MT_SMTC */
1197                 w = (u32 *)(b + lui_offset);
1198                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1199                 w = (u32 *)(b + ori_offset);
1200                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1201                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1202         }
1203         else {
1204                 /*
1205                  * In other cases jump directly to the interrupt handler
1206                  *
1207                  * It is the handlers responsibility to save registers if required
1208                  * (eg hi/lo) and return from the exception using "eret"
1209                  */
1210                 w = (u32 *)b;
1211                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1212                 *w = 0;
1213                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1214         }
1215
1216         return (void *)old_handler;
1217 }
1218
1219 void *set_vi_handler(int n, vi_handler_t addr)
1220 {
1221         return set_vi_srs_handler(n, addr, 0);
1222 }
1223
1224 #else
1225
1226 static inline void mips_srs_init(void)
1227 {
1228 }
1229
1230 #endif /* CONFIG_CPU_MIPSR2_SRS */
1231
1232 /*
1233  * This is used by native signal handling
1234  */
1235 asmlinkage int (*save_fp_context)(struct sigcontext __user *sc);
1236 asmlinkage int (*restore_fp_context)(struct sigcontext __user *sc);
1237
1238 extern asmlinkage int _save_fp_context(struct sigcontext __user *sc);
1239 extern asmlinkage int _restore_fp_context(struct sigcontext __user *sc);
1240
1241 extern asmlinkage int fpu_emulator_save_context(struct sigcontext __user *sc);
1242 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext __user *sc);
1243
1244 #ifdef CONFIG_SMP
1245 static int smp_save_fp_context(struct sigcontext __user *sc)
1246 {
1247         return raw_cpu_has_fpu
1248                ? _save_fp_context(sc)
1249                : fpu_emulator_save_context(sc);
1250 }
1251
1252 static int smp_restore_fp_context(struct sigcontext __user *sc)
1253 {
1254         return raw_cpu_has_fpu
1255                ? _restore_fp_context(sc)
1256                : fpu_emulator_restore_context(sc);
1257 }
1258 #endif
1259
1260 static inline void signal_init(void)
1261 {
1262 #ifdef CONFIG_SMP
1263         /* For now just do the cpu_has_fpu check when the functions are invoked */
1264         save_fp_context = smp_save_fp_context;
1265         restore_fp_context = smp_restore_fp_context;
1266 #else
1267         if (cpu_has_fpu) {
1268                 save_fp_context = _save_fp_context;
1269                 restore_fp_context = _restore_fp_context;
1270         } else {
1271                 save_fp_context = fpu_emulator_save_context;
1272                 restore_fp_context = fpu_emulator_restore_context;
1273         }
1274 #endif
1275 }
1276
1277 #ifdef CONFIG_MIPS32_COMPAT
1278
1279 /*
1280  * This is used by 32-bit signal stuff on the 64-bit kernel
1281  */
1282 asmlinkage int (*save_fp_context32)(struct sigcontext32 __user *sc);
1283 asmlinkage int (*restore_fp_context32)(struct sigcontext32 __user *sc);
1284
1285 extern asmlinkage int _save_fp_context32(struct sigcontext32 __user *sc);
1286 extern asmlinkage int _restore_fp_context32(struct sigcontext32 __user *sc);
1287
1288 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 __user *sc);
1289 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 __user *sc);
1290
1291 static inline void signal32_init(void)
1292 {
1293         if (cpu_has_fpu) {
1294                 save_fp_context32 = _save_fp_context32;
1295                 restore_fp_context32 = _restore_fp_context32;
1296         } else {
1297                 save_fp_context32 = fpu_emulator_save_context32;
1298                 restore_fp_context32 = fpu_emulator_restore_context32;
1299         }
1300 }
1301 #endif
1302
1303 extern void cpu_cache_init(void);
1304 extern void tlb_init(void);
1305 extern void flush_tlb_handlers(void);
1306
1307 void __init per_cpu_trap_init(void)
1308 {
1309         unsigned int cpu = smp_processor_id();
1310         unsigned int status_set = ST0_CU0;
1311 #ifdef CONFIG_MIPS_MT_SMTC
1312         int secondaryTC = 0;
1313         int bootTC = (cpu == 0);
1314
1315         /*
1316          * Only do per_cpu_trap_init() for first TC of Each VPE.
1317          * Note that this hack assumes that the SMTC init code
1318          * assigns TCs consecutively and in ascending order.
1319          */
1320
1321         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1322             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1323                 secondaryTC = 1;
1324 #endif /* CONFIG_MIPS_MT_SMTC */
1325
1326         /*
1327          * Disable coprocessors and select 32-bit or 64-bit addressing
1328          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1329          * flag that some firmware may have left set and the TS bit (for
1330          * IP27).  Set XX for ISA IV code to work.
1331          */
1332 #ifdef CONFIG_64BIT
1333         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1334 #endif
1335         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1336                 status_set |= ST0_XX;
1337         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1338                          status_set);
1339
1340         if (cpu_has_dsp)
1341                 set_c0_status(ST0_MX);
1342
1343 #ifdef CONFIG_CPU_MIPSR2
1344         if (cpu_has_mips_r2) {
1345                 unsigned int enable = 0x0000000f;
1346
1347                 if (cpu_has_userlocal)
1348                         enable |= (1 << 29);
1349
1350                 write_c0_hwrena(enable);
1351         }
1352 #endif
1353
1354 #ifdef CONFIG_MIPS_MT_SMTC
1355         if (!secondaryTC) {
1356 #endif /* CONFIG_MIPS_MT_SMTC */
1357
1358         if (cpu_has_veic || cpu_has_vint) {
1359                 write_c0_ebase (ebase);
1360                 /* Setting vector spacing enables EI/VI mode  */
1361                 change_c0_intctl (0x3e0, VECTORSPACING);
1362         }
1363         if (cpu_has_divec) {
1364                 if (cpu_has_mipsmt) {
1365                         unsigned int vpflags = dvpe();
1366                         set_c0_cause(CAUSEF_IV);
1367                         evpe(vpflags);
1368                 } else
1369                         set_c0_cause(CAUSEF_IV);
1370         }
1371
1372         /*
1373          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
1374          *
1375          *  o read IntCtl.IPTI to determine the timer interrupt
1376          *  o read IntCtl.IPPCI to determine the performance counter interrupt
1377          */
1378         if (cpu_has_mips_r2) {
1379                 cp0_compare_irq = (read_c0_intctl () >> 29) & 7;
1380                 cp0_perfcount_irq = (read_c0_intctl () >> 26) & 7;
1381                 if (cp0_perfcount_irq == cp0_compare_irq)
1382                         cp0_perfcount_irq = -1;
1383         } else {
1384                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
1385                 cp0_perfcount_irq = -1;
1386         }
1387
1388 #ifdef CONFIG_MIPS_MT_SMTC
1389         }
1390 #endif /* CONFIG_MIPS_MT_SMTC */
1391
1392         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1393         TLBMISS_HANDLER_SETUP();
1394
1395         atomic_inc(&init_mm.mm_count);
1396         current->active_mm = &init_mm;
1397         BUG_ON(current->mm);
1398         enter_lazy_tlb(&init_mm, current);
1399
1400 #ifdef CONFIG_MIPS_MT_SMTC
1401         if (bootTC) {
1402 #endif /* CONFIG_MIPS_MT_SMTC */
1403                 cpu_cache_init();
1404                 tlb_init();
1405 #ifdef CONFIG_MIPS_MT_SMTC
1406         } else if (!secondaryTC) {
1407                 /*
1408                  * First TC in non-boot VPE must do subset of tlb_init()
1409                  * for MMU countrol registers.
1410                  */
1411                 write_c0_pagemask(PM_DEFAULT_MASK);
1412                 write_c0_wired(0);
1413         }
1414 #endif /* CONFIG_MIPS_MT_SMTC */
1415 }
1416
1417 /* Install CPU exception handler */
1418 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1419 {
1420         memcpy((void *)(ebase + offset), addr, size);
1421         flush_icache_range(ebase + offset, ebase + offset + size);
1422 }
1423
1424 /* Install uncached CPU exception handler */
1425 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1426 {
1427 #ifdef CONFIG_32BIT
1428         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1429 #endif
1430 #ifdef CONFIG_64BIT
1431         unsigned long uncached_ebase = TO_UNCAC(ebase);
1432 #endif
1433
1434         memcpy((void *)(uncached_ebase + offset), addr, size);
1435 }
1436
1437 static int __initdata rdhwr_noopt;
1438 static int __init set_rdhwr_noopt(char *str)
1439 {
1440         rdhwr_noopt = 1;
1441         return 1;
1442 }
1443
1444 __setup("rdhwr_noopt", set_rdhwr_noopt);
1445
1446 void __init trap_init(void)
1447 {
1448         extern char except_vec3_generic, except_vec3_r4000;
1449         extern char except_vec4;
1450         unsigned long i;
1451
1452         if (cpu_has_veic || cpu_has_vint)
1453                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1454         else
1455                 ebase = CAC_BASE;
1456
1457         mips_srs_init();
1458
1459         per_cpu_trap_init();
1460
1461         /*
1462          * Copy the generic exception handlers to their final destination.
1463          * This will be overriden later as suitable for a particular
1464          * configuration.
1465          */
1466         set_handler(0x180, &except_vec3_generic, 0x80);
1467
1468         /*
1469          * Setup default vectors
1470          */
1471         for (i = 0; i <= 31; i++)
1472                 set_except_vector(i, handle_reserved);
1473
1474         /*
1475          * Copy the EJTAG debug exception vector handler code to it's final
1476          * destination.
1477          */
1478         if (cpu_has_ejtag && board_ejtag_handler_setup)
1479                 board_ejtag_handler_setup ();
1480
1481         /*
1482          * Only some CPUs have the watch exceptions.
1483          */
1484         if (cpu_has_watch)
1485                 set_except_vector(23, handle_watch);
1486
1487         /*
1488          * Initialise interrupt handlers
1489          */
1490         if (cpu_has_veic || cpu_has_vint) {
1491                 int nvec = cpu_has_veic ? 64 : 8;
1492                 for (i = 0; i < nvec; i++)
1493                         set_vi_handler(i, NULL);
1494         }
1495         else if (cpu_has_divec)
1496                 set_handler(0x200, &except_vec4, 0x8);
1497
1498         /*
1499          * Some CPUs can enable/disable for cache parity detection, but does
1500          * it different ways.
1501          */
1502         parity_protection_init();
1503
1504         /*
1505          * The Data Bus Errors / Instruction Bus Errors are signaled
1506          * by external hardware.  Therefore these two exceptions
1507          * may have board specific handlers.
1508          */
1509         if (board_be_init)
1510                 board_be_init();
1511
1512         set_except_vector(0, handle_int);
1513         set_except_vector(1, handle_tlbm);
1514         set_except_vector(2, handle_tlbl);
1515         set_except_vector(3, handle_tlbs);
1516
1517         set_except_vector(4, handle_adel);
1518         set_except_vector(5, handle_ades);
1519
1520         set_except_vector(6, handle_ibe);
1521         set_except_vector(7, handle_dbe);
1522
1523         set_except_vector(8, handle_sys);
1524         set_except_vector(9, handle_bp);
1525         set_except_vector(10, rdhwr_noopt ? handle_ri :
1526                           (cpu_has_vtag_icache ?
1527                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
1528         set_except_vector(11, handle_cpu);
1529         set_except_vector(12, handle_ov);
1530         set_except_vector(13, handle_tr);
1531
1532         if (current_cpu_data.cputype == CPU_R6000 ||
1533             current_cpu_data.cputype == CPU_R6000A) {
1534                 /*
1535                  * The R6000 is the only R-series CPU that features a machine
1536                  * check exception (similar to the R4000 cache error) and
1537                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1538                  * written yet.  Well, anyway there is no R6000 machine on the
1539                  * current list of targets for Linux/MIPS.
1540                  * (Duh, crap, there is someone with a triple R6k machine)
1541                  */
1542                 //set_except_vector(14, handle_mc);
1543                 //set_except_vector(15, handle_ndc);
1544         }
1545
1546
1547         if (board_nmi_handler_setup)
1548                 board_nmi_handler_setup();
1549
1550         if (cpu_has_fpu && !cpu_has_nofpuex)
1551                 set_except_vector(15, handle_fpe);
1552
1553         set_except_vector(22, handle_mdmx);
1554
1555         if (cpu_has_mcheck)
1556                 set_except_vector(24, handle_mcheck);
1557
1558         if (cpu_has_mipsmt)
1559                 set_except_vector(25, handle_mt);
1560
1561         set_except_vector(26, handle_dsp);
1562
1563         if (cpu_has_vce)
1564                 /* Special exception: R4[04]00 uses also the divec space. */
1565                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1566         else if (cpu_has_4kex)
1567                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1568         else
1569                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1570
1571         signal_init();
1572 #ifdef CONFIG_MIPS32_COMPAT
1573         signal32_init();
1574 #endif
1575
1576         flush_icache_range(ebase, ebase + 0x400);
1577         flush_tlb_handlers();
1578 }