arch/mips/pci/msi-octeon.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 2005-2009, 2010 Cavium Networks
   7  */
   8 #include <linux/kernel.h>
   9 #include <linux/init.h>
  10 #include <linux/msi.h>
  11 #include <linux/spinlock.h>
  12 #include <linux/interrupt.h>
  13
  14 #include <asm/octeon/octeon.h>
  15 #include <asm/octeon/cvmx-npi-defs.h>
  16 #include <asm/octeon/cvmx-pci-defs.h>
  17 #include <asm/octeon/cvmx-npei-defs.h>
  18 #include <asm/octeon/cvmx-pexp-defs.h>
  19 #include <asm/octeon/pci-octeon.h>
  20
  21 /*
  22  * Each bit in msi_free_irq_bitmask represents a MSI interrupt that is
  23  * in use.
  24  */
  25 static u64 msi_free_irq_bitmask[4];
  26
  27 /*
  28  * Each bit in msi_multiple_irq_bitmask tells that the device using
  29  * this bit in msi_free_irq_bitmask is also using the next bit. This
  30  * is used so we can disable all of the MSI interrupts when a device
  31  * uses multiple.
  32  */
  33 static u64 msi_multiple_irq_bitmask[4];
  34
  35 /*
  36  * This lock controls updates to msi_free_irq_bitmask and
  37  * msi_multiple_irq_bitmask.
  38  */
  39 static DEFINE_SPINLOCK(msi_free_irq_bitmask_lock);
  40
  41 /*
  42  * Number of MSI IRQs used. This variable is set up in
  43  * the module init time.
  44  */
  45 static int msi_irq_size;
  46
  47 /**
  48  * Called when a driver request MSI interrupts instead of the
  49  * legacy INT A-D. This routine will allocate multiple interrupts
  50  * for MSI devices that support them. A device can override this by
  51  * programming the MSI control bits [6:4] before calling
  52  * pci_enable_msi().
  53  *
  54  * @dev:    Device requesting MSI interrupts
  55  * @desc:   MSI descriptor
  56  *
  57  * Returns 0 on success.
  58  */
  59 int arch_setup_msi_irq(struct pci_dev *dev, struct msi_desc *desc)
  60 {
  61         struct msi_msg msg;
  62         u16 control;
  63         int configured_private_bits;
  64         int request_private_bits;
  65         int irq = 0;
  66         int irq_step;
  67         u64 search_mask;
  68         int index;
  69
  70         /*
  71          * Read the MSI config to figure out how many IRQs this device
  72          * wants.  Most devices only want 1, which will give
  73          * configured_private_bits and request_private_bits equal 0.
  74          */
  75         pci_read_config_word(dev, desc->msi_attrib.pos + PCI_MSI_FLAGS,
  76                              &control);
  77
  78         /*
  79          * If the number of private bits has been configured then use
  80          * that value instead of the requested number. This gives the
  81          * driver the chance to override the number of interrupts
  82          * before calling pci_enable_msi().
  83          */
  84         configured_private_bits = (control & PCI_MSI_FLAGS_QSIZE) >> 4;
  85         if (configured_private_bits == 0) {
  86                 /* Nothing is configured, so use the hardware requested size */
  87                 request_private_bits = (control & PCI_MSI_FLAGS_QMASK) >> 1;
  88         } else {
  89                 /*
  90                  * Use the number of configured bits, assuming the
  91                  * driver wanted to override the hardware request
  92                  * value.
  93                  */
  94                 request_private_bits = configured_private_bits;
  95         }
  96
  97         /*
  98          * The PCI 2.3 spec mandates that there are at most 32
  99          * interrupts. If this device asks for more, only give it one.
 100          */
 101         if (request_private_bits > 5)
 102                 request_private_bits = 0;
 103
 104 try_only_one:
 105         /*
 106          * The IRQs have to be aligned on a power of two based on the
 107          * number being requested.
 108          */
 109         irq_step = 1 << request_private_bits;
 110
 111         /* Mask with one bit for each IRQ */
 112         search_mask = (1 << irq_step) - 1;
 113
 114         /*
 115          * We're going to search msi_free_irq_bitmask_lock for zero
 116          * bits. This represents an MSI interrupt number that isn't in
 117          * use.
 118          */
 119         spin_lock(&msi_free_irq_bitmask_lock);
 120         for (index = 0; index < msi_irq_size/64; index++) {
 121                 for (irq = 0; irq < 64; irq += irq_step) {
 122                         if ((msi_free_irq_bitmask[index] & (search_mask << irq)) == 0) {
 123                                 msi_free_irq_bitmask[index] |= search_mask << irq;
 124                                 msi_multiple_irq_bitmask[index] |= (search_mask >> 1) << irq;
 125                                 goto msi_irq_allocated;
 126                         }
 127                 }
 128         }
 129 msi_irq_allocated:
 130         spin_unlock(&msi_free_irq_bitmask_lock);
 131
 132         /* Make sure the search for available interrupts didn't fail */
 133         if (irq >= 64) {
 134                 if (request_private_bits) {
 135                         pr_err("arch_setup_msi_irq: Unable to find %d free interrupts, trying just one",
 136                                1 << request_private_bits);
 137                         request_private_bits = 0;
 138                         goto try_only_one;
 139                 } else
 140                         panic("arch_setup_msi_irq: Unable to find a free MSI interrupt");
 141         }
 142
 143         /* MSI interrupts start at logical IRQ OCTEON_IRQ_MSI_BIT0 */
 144         irq += index*64;
 145         irq += OCTEON_IRQ_MSI_BIT0;
 146
 147         switch (octeon_dma_bar_type) {
 148         case OCTEON_DMA_BAR_TYPE_SMALL:
 149                 /* When not using big bar, Bar 0 is based at 128MB */
 150                 msg.address_lo =
 151                         ((128ul << 20) + CVMX_PCI_MSI_RCV) & 0xffffffff;
 152                 msg.address_hi = ((128ul << 20) + CVMX_PCI_MSI_RCV) >> 32;
 153         case OCTEON_DMA_BAR_TYPE_BIG:
 154                 /* When using big bar, Bar 0 is based at 0 */
 155                 msg.address_lo = (0 + CVMX_PCI_MSI_RCV) & 0xffffffff;
 156                 msg.address_hi = (0 + CVMX_PCI_MSI_RCV) >> 32;
 157                 break;
 158         case OCTEON_DMA_BAR_TYPE_PCIE:
 159                 /* When using PCIe, Bar 0 is based at 0 */
 160                 /* FIXME CVMX_NPEI_MSI_RCV* other than 0? */
 161                 msg.address_lo = (0 + CVMX_NPEI_PCIE_MSI_RCV) & 0xffffffff;
 162                 msg.address_hi = (0 + CVMX_NPEI_PCIE_MSI_RCV) >> 32;
 163                 break;
 164         default:
 165                 panic("arch_setup_msi_irq: Invalid octeon_dma_bar_type\n");
 166         }
 167         msg.data = irq - OCTEON_IRQ_MSI_BIT0;
 168
 169         /* Update the number of IRQs the device has available to it */
 170         control &= ~PCI_MSI_FLAGS_QSIZE;
 171         control |= request_private_bits << 4;
 172         pci_write_config_word(dev, desc->msi_attrib.pos + PCI_MSI_FLAGS,
 173                               control);
 174
 175         set_irq_msi(irq, desc);
 176         write_msi_msg(irq, &msg);
 177         return 0;
 178 }
 179
 180
 181 /**
 182  * Called when a device no longer needs its MSI interrupts. All
 183  * MSI interrupts for the device are freed.
 184  *
 185  * @irq:    The devices first irq number. There may be multple in sequence.
 186  */
 187 void arch_teardown_msi_irq(unsigned int irq)
 188 {
 189         int number_irqs;
 190         u64 bitmask;
 191         int index = 0;
 192         int irq0;
 193
 194         if ((irq < OCTEON_IRQ_MSI_BIT0)
 195                 || (irq > msi_irq_size + OCTEON_IRQ_MSI_BIT0))
 196                 panic("arch_teardown_msi_irq: Attempted to teardown illegal "
 197                       "MSI interrupt (%d)", irq);
 198
 199         irq -= OCTEON_IRQ_MSI_BIT0;
 200         index = irq / 64;
 201         irq0 = irq % 64;
 202
 203         /*
 204          * Count the number of IRQs we need to free by looking at the
 205          * msi_multiple_irq_bitmask. Each bit set means that the next
 206          * IRQ is also owned by this device.
 207          */
 208         number_irqs = 0;
 209         while ((irq0 + number_irqs < 64) &&
 210                (msi_multiple_irq_bitmask[index]
 211                 & (1ull << (irq0 + number_irqs))))
 212                 number_irqs++;
 213         number_irqs++;
 214         /* Mask with one bit for each IRQ */
 215         bitmask = (1 << number_irqs) - 1;
 216         /* Shift the mask to the correct bit location */
 217         bitmask <<= irq0;
 218         if ((msi_free_irq_bitmask[index] & bitmask) != bitmask)
 219                 panic("arch_teardown_msi_irq: Attempted to teardown MSI "
 220                       "interrupt (%d) not in use", irq);
 221
 222         /* Checks are done, update the in use bitmask */
 223         spin_lock(&msi_free_irq_bitmask_lock);
 224         msi_free_irq_bitmask[index] &= ~bitmask;
 225         msi_multiple_irq_bitmask[index] &= ~bitmask;
 226         spin_unlock(&msi_free_irq_bitmask_lock);
 227 }
 228
 229 static DEFINE_RAW_SPINLOCK(octeon_irq_msi_lock);
 230
 231 static u64 msi_rcv_reg[4];
 232 static u64 mis_ena_reg[4];
 233
 234 static void octeon_irq_msi_enable_pcie(unsigned int irq)
 235 {
 236         u64 en;
 237         unsigned long flags;
 238         int msi_number = irq - OCTEON_IRQ_MSI_BIT0;
 239         int irq_index = msi_number >> 6;
 240         int irq_bit = msi_number & 0x3f;
 241
 242         raw_spin_lock_irqsave(&octeon_irq_msi_lock, flags);
 243         en = cvmx_read_csr(mis_ena_reg[irq_index]);
 244         en |= 1ull << irq_bit;
 245         cvmx_write_csr(mis_ena_reg[irq_index], en);
 246         cvmx_read_csr(mis_ena_reg[irq_index]);
 247         raw_spin_unlock_irqrestore(&octeon_irq_msi_lock, flags);
 248 }
 249
 250 static void octeon_irq_msi_disable_pcie(unsigned int irq)
 251 {
 252         u64 en;
 253         unsigned long flags;
 254         int msi_number = irq - OCTEON_IRQ_MSI_BIT0;
 255         int irq_index = msi_number >> 6;
 256         int irq_bit = msi_number & 0x3f;
 257
 258         raw_spin_lock_irqsave(&octeon_irq_msi_lock, flags);
 259         en = cvmx_read_csr(mis_ena_reg[irq_index]);
 260         en &= ~(1ull << irq_bit);
 261         cvmx_write_csr(mis_ena_reg[irq_index], en);
 262         cvmx_read_csr(mis_ena_reg[irq_index]);
 263         raw_spin_unlock_irqrestore(&octeon_irq_msi_lock, flags);
 264 }
 265
 266 static struct irq_chip octeon_irq_chip_msi_pcie = {
 267         .name = "MSI",
 268         .enable = octeon_irq_msi_enable_pcie,
 269         .disable = octeon_irq_msi_disable_pcie,
 270 };
 271
 272 static void octeon_irq_msi_enable_pci(unsigned int irq)
 273 {
 274         /*
 275          * Octeon PCI doesn't have the ability to mask/unmask MSI
 276          * interrupts individually. Instead of masking/unmasking them
 277          * in groups of 16, we simple assume MSI devices are well
 278          * behaved. MSI interrupts are always enable and the ACK is
 279          * assumed to be enough
 280          */
 281 }
 282
 283 static void octeon_irq_msi_disable_pci(unsigned int irq)
 284 {
 285         /* See comment in enable */
 286 }
 287
 288 static struct irq_chip octeon_irq_chip_msi_pci = {
 289         .name = "MSI",
 290         .enable = octeon_irq_msi_enable_pci,
 291         .disable = octeon_irq_msi_disable_pci,
 292 };
 293
 294 /*
 295  * Called by the interrupt handling code when an MSI interrupt
 296  * occurs.
 297  */
 298 static irqreturn_t __octeon_msi_do_interrupt(int index, u64 msi_bits)
 299 {
 300         int irq;
 301         int bit;
 302
 303         bit = fls64(msi_bits);
 304         if (bit) {
 305                 bit--;
 306                 /* Acknowledge it first. */
 307                 cvmx_write_csr(msi_rcv_reg[index], 1ull << bit);
 308
 309                 irq = bit + OCTEON_IRQ_MSI_BIT0 + 64 * index;
 310                 do_IRQ(irq);
 311                 return IRQ_HANDLED;
 312         }
 313         return IRQ_NONE;
 314 }
 315
 316 #define OCTEON_MSI_INT_HANDLER_X(x)                                     \
 317 static irqreturn_t octeon_msi_interrupt##x(int cpl, void *dev_id)       \
 318 {                                                                       \
 319         u64 msi_bits = cvmx_read_csr(msi_rcv_reg[(x)]);                 \
 320         return __octeon_msi_do_interrupt((x), msi_bits);                \
 321 }
 322
 323 /*
 324  * Create octeon_msi_interrupt{0-3} function body
 325  */
 326 OCTEON_MSI_INT_HANDLER_X(0);
 327 OCTEON_MSI_INT_HANDLER_X(1);
 328 OCTEON_MSI_INT_HANDLER_X(2);
 329 OCTEON_MSI_INT_HANDLER_X(3);
 330
 331 /*
 332  * Initializes the MSI interrupt handling code
 333  */
 334 int __init octeon_msi_initialize(void)
 335 {
 336         int irq;
 337         struct irq_chip *msi;
 338
 339         if (octeon_dma_bar_type == OCTEON_DMA_BAR_TYPE_PCIE) {
 340                 msi_rcv_reg[0] = CVMX_PEXP_NPEI_MSI_RCV0;
 341                 msi_rcv_reg[1] = CVMX_PEXP_NPEI_MSI_RCV1;
 342                 msi_rcv_reg[2] = CVMX_PEXP_NPEI_MSI_RCV2;
 343                 msi_rcv_reg[3] = CVMX_PEXP_NPEI_MSI_RCV3;
 344                 mis_ena_reg[0] = CVMX_PEXP_NPEI_MSI_ENB0;
 345                 mis_ena_reg[1] = CVMX_PEXP_NPEI_MSI_ENB1;
 346                 mis_ena_reg[2] = CVMX_PEXP_NPEI_MSI_ENB2;
 347                 mis_ena_reg[3] = CVMX_PEXP_NPEI_MSI_ENB3;
 348                 msi = &octeon_irq_chip_msi_pcie;
 349         } else {
 350                 msi_rcv_reg[0] = CVMX_NPI_NPI_MSI_RCV;
 351 #define INVALID_GENERATE_ADE 0x8700000000000000ULL;
 352                 msi_rcv_reg[1] = INVALID_GENERATE_ADE;
 353                 msi_rcv_reg[2] = INVALID_GENERATE_ADE;
 354                 msi_rcv_reg[3] = INVALID_GENERATE_ADE;
 355                 mis_ena_reg[0] = INVALID_GENERATE_ADE;
 356                 mis_ena_reg[1] = INVALID_GENERATE_ADE;
 357                 mis_ena_reg[2] = INVALID_GENERATE_ADE;
 358                 mis_ena_reg[3] = INVALID_GENERATE_ADE;
 359                 msi = &octeon_irq_chip_msi_pci;
 360         }
 361
 362         for (irq = OCTEON_IRQ_MSI_BIT0; irq <= OCTEON_IRQ_MSI_LAST; irq++)
 363                 set_irq_chip_and_handler(irq, msi, handle_simple_irq);
 364
 365         if (octeon_has_feature(OCTEON_FEATURE_PCIE)) {
 366                 if (request_irq(OCTEON_IRQ_PCI_MSI0, octeon_msi_interrupt0,
 367                                 0, "MSI[0:63]", octeon_msi_interrupt0))
 368                         panic("request_irq(OCTEON_IRQ_PCI_MSI0) failed");
 369
 370                 if (request_irq(OCTEON_IRQ_PCI_MSI1, octeon_msi_interrupt1,
 371                                 0, "MSI[64:127]", octeon_msi_interrupt1))
 372                         panic("request_irq(OCTEON_IRQ_PCI_MSI1) failed");
 373
 374                 if (request_irq(OCTEON_IRQ_PCI_MSI2, octeon_msi_interrupt2,
 375                                 0, "MSI[127:191]", octeon_msi_interrupt2))
 376                         panic("request_irq(OCTEON_IRQ_PCI_MSI2) failed");
 377
 378                 if (request_irq(OCTEON_IRQ_PCI_MSI3, octeon_msi_interrupt3,
 379                                 0, "MSI[192:255]", octeon_msi_interrupt3))
 380                         panic("request_irq(OCTEON_IRQ_PCI_MSI3) failed");
 381
 382                 msi_irq_size = 256;
 383         } else if (octeon_is_pci_host()) {
 384                 if (request_irq(OCTEON_IRQ_PCI_MSI0, octeon_msi_interrupt0,
 385                                 0, "MSI[0:15]", octeon_msi_interrupt0))
 386                         panic("request_irq(OCTEON_IRQ_PCI_MSI0) failed");
 387
 388                 if (request_irq(OCTEON_IRQ_PCI_MSI1, octeon_msi_interrupt0,
 389                                 0, "MSI[16:31]", octeon_msi_interrupt0))
 390                         panic("request_irq(OCTEON_IRQ_PCI_MSI1) failed");
 391
 392                 if (request_irq(OCTEON_IRQ_PCI_MSI2, octeon_msi_interrupt0,
 393                                 0, "MSI[32:47]", octeon_msi_interrupt0))
 394                         panic("request_irq(OCTEON_IRQ_PCI_MSI2) failed");
 395
 396                 if (request_irq(OCTEON_IRQ_PCI_MSI3, octeon_msi_interrupt0,
 397                                 0, "MSI[48:63]", octeon_msi_interrupt0))
 398                         panic("request_irq(OCTEON_IRQ_PCI_MSI3) failed");
 399                 msi_irq_size = 64;
 400         }
 401         return 0;
 402 }
 403 subsys_initcall(octeon_msi_initialize);