arch/mips/ralink/mt7620.c

   1 /*
   2  * This program is free software; you can redistribute it and/or modify it
   3  * under the terms of the GNU General Public License version 2 as published
   4  * by the Free Software Foundation.
   5  *
   6  * Parts of this file are based on Ralink's 2.6.21 BSP
   7  *
   8  * Copyright (C) 2008-2011 Gabor Juhos <juhosg@openwrt.org>
   9  * Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
  10  * Copyright (C) 2013 John Crispin <blogic@openwrt.org>
  11  */
  12
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/module.h>
  16
  17 #include <asm/mipsregs.h>
  18 #include <asm/mach-ralink/ralink_regs.h>
  19 #include <asm/mach-ralink/mt7620.h>
  20 #include <asm/mach-ralink/pinmux.h>
  21
  22 #include "common.h"
  23
  24 /* analog */
  25 #define PMU0_CFG                0x88
  26 #define PMU_SW_SET              BIT(28)
  27 #define A_DCDC_EN               BIT(24)
  28 #define A_SSC_PERI              BIT(19)
  29 #define A_SSC_GEN               BIT(18)
  30 #define A_SSC_M                 0x3
  31 #define A_SSC_S                 16
  32 #define A_DLY_M                 0x7
  33 #define A_DLY_S                 8
  34 #define A_VTUNE_M               0xff
  35
  36 /* digital */
  37 #define PMU1_CFG                0x8C
  38 #define DIG_SW_SEL              BIT(25)
  39
  40 /* EFUSE bits */
  41 #define EFUSE_MT7688            0x100000
  42
  43 /* DRAM type bit */
  44 #define DRAM_TYPE_MT7628_MASK   0x1
  45
  46 /* does the board have sdram or ddram */
  47 static int dram_type;
  48
  49 static struct rt2880_pmx_func i2c_grp[] =  { FUNC("i2c", 0, 1, 2) };
  50 static struct rt2880_pmx_func spi_grp[] = { FUNC("spi", 0, 3, 4) };
  51 static struct rt2880_pmx_func uartlite_grp[] = { FUNC("uartlite", 0, 15, 2) };
  52 static struct rt2880_pmx_func mdio_grp[] = { FUNC("mdio", 0, 22, 2) };
  53 static struct rt2880_pmx_func rgmii1_grp[] = { FUNC("rgmii1", 0, 24, 12) };
  54 static struct rt2880_pmx_func refclk_grp[] = { FUNC("spi refclk", 0, 37, 3) };
  55 static struct rt2880_pmx_func ephy_grp[] = { FUNC("ephy", 0, 40, 5) };
  56 static struct rt2880_pmx_func rgmii2_grp[] = { FUNC("rgmii2", 0, 60, 12) };
  57 static struct rt2880_pmx_func wled_grp[] = { FUNC("wled", 0, 72, 1) };
  58 static struct rt2880_pmx_func pa_grp[] = { FUNC("pa", 0, 18, 4) };
  59 static struct rt2880_pmx_func uartf_grp[] = {
  60         FUNC("uartf", MT7620_GPIO_MODE_UARTF, 7, 8),
  61         FUNC("pcm uartf", MT7620_GPIO_MODE_PCM_UARTF, 7, 8),
  62         FUNC("pcm i2s", MT7620_GPIO_MODE_PCM_I2S, 7, 8),
  63         FUNC("i2s uartf", MT7620_GPIO_MODE_I2S_UARTF, 7, 8),
  64         FUNC("pcm gpio", MT7620_GPIO_MODE_PCM_GPIO, 11, 4),
  65         FUNC("gpio uartf", MT7620_GPIO_MODE_GPIO_UARTF, 7, 4),
  66         FUNC("gpio i2s", MT7620_GPIO_MODE_GPIO_I2S, 7, 4),
  67 };
  68 static struct rt2880_pmx_func wdt_grp[] = {
  69         FUNC("wdt rst", 0, 17, 1),
  70         FUNC("wdt refclk", 0, 17, 1),
  71         };
  72 static struct rt2880_pmx_func pcie_rst_grp[] = {
  73         FUNC("pcie rst", MT7620_GPIO_MODE_PCIE_RST, 36, 1),
  74         FUNC("pcie refclk", MT7620_GPIO_MODE_PCIE_REF, 36, 1)
  75 };
  76 static struct rt2880_pmx_func nd_sd_grp[] = {
  77         FUNC("nand", MT7620_GPIO_MODE_NAND, 45, 15),
  78         FUNC("sd", MT7620_GPIO_MODE_SD, 45, 15)
  79 };
  80
  81 static struct rt2880_pmx_group mt7620a_pinmux_data[] = {
  82         GRP("i2c", i2c_grp, 1, MT7620_GPIO_MODE_I2C),
  83         GRP("uartf", uartf_grp, MT7620_GPIO_MODE_UART0_MASK,
  84                 MT7620_GPIO_MODE_UART0_SHIFT),
  85         GRP("spi", spi_grp, 1, MT7620_GPIO_MODE_SPI),
  86         GRP("uartlite", uartlite_grp, 1, MT7620_GPIO_MODE_UART1),
  87         GRP_G("wdt", wdt_grp, MT7620_GPIO_MODE_WDT_MASK,
  88                 MT7620_GPIO_MODE_WDT_GPIO, MT7620_GPIO_MODE_WDT_SHIFT),
  89         GRP("mdio", mdio_grp, 1, MT7620_GPIO_MODE_MDIO),
  90         GRP("rgmii1", rgmii1_grp, 1, MT7620_GPIO_MODE_RGMII1),
  91         GRP("spi refclk", refclk_grp, 1, MT7620_GPIO_MODE_SPI_REF_CLK),
  92         GRP_G("pcie", pcie_rst_grp, MT7620_GPIO_MODE_PCIE_MASK,
  93                 MT7620_GPIO_MODE_PCIE_GPIO, MT7620_GPIO_MODE_PCIE_SHIFT),
  94         GRP_G("nd_sd", nd_sd_grp, MT7620_GPIO_MODE_ND_SD_MASK,
  95                 MT7620_GPIO_MODE_ND_SD_GPIO, MT7620_GPIO_MODE_ND_SD_SHIFT),
  96         GRP("rgmii2", rgmii2_grp, 1, MT7620_GPIO_MODE_RGMII2),
  97         GRP("wled", wled_grp, 1, MT7620_GPIO_MODE_WLED),
  98         GRP("ephy", ephy_grp, 1, MT7620_GPIO_MODE_EPHY),
  99         GRP("pa", pa_grp, 1, MT7620_GPIO_MODE_PA),
 100         { 0 }
 101 };
 102
 103 static struct rt2880_pmx_func pwm1_grp_mt7628[] = {
 104         FUNC("sdcx", 3, 19, 1),
 105         FUNC("utif", 2, 19, 1),
 106         FUNC("gpio", 1, 19, 1),
 107         FUNC("pwm", 0, 19, 1),
 108 };
 109
 110 static struct rt2880_pmx_func pwm0_grp_mt7628[] = {
 111         FUNC("sdcx", 3, 18, 1),
 112         FUNC("utif", 2, 18, 1),
 113         FUNC("gpio", 1, 18, 1),
 114         FUNC("pwm", 0, 18, 1),
 115 };
 116
 117 static struct rt2880_pmx_func uart2_grp_mt7628[] = {
 118         FUNC("sdcx", 3, 20, 2),
 119         FUNC("pwm", 2, 20, 2),
 120         FUNC("gpio", 1, 20, 2),
 121         FUNC("uart", 0, 20, 2),
 122 };
 123
 124 static struct rt2880_pmx_func uart1_grp_mt7628[] = {
 125         FUNC("sdcx", 3, 45, 2),
 126         FUNC("pwm", 2, 45, 2),
 127         FUNC("gpio", 1, 45, 2),
 128         FUNC("uart", 0, 45, 2),
 129 };
 130
 131 static struct rt2880_pmx_func i2c_grp_mt7628[] = {
 132         FUNC("-", 3, 4, 2),
 133         FUNC("debug", 2, 4, 2),
 134         FUNC("gpio", 1, 4, 2),
 135         FUNC("i2c", 0, 4, 2),
 136 };
 137
 138 static struct rt2880_pmx_func refclk_grp_mt7628[] = { FUNC("reclk", 0, 36, 1) };
 139 static struct rt2880_pmx_func perst_grp_mt7628[] = { FUNC("perst", 0, 37, 1) };
 140 static struct rt2880_pmx_func wdt_grp_mt7628[] = { FUNC("wdt", 0, 15, 38) };
 141 static struct rt2880_pmx_func spi_grp_mt7628[] = { FUNC("spi", 0, 7, 4) };
 142
 143 static struct rt2880_pmx_func sd_mode_grp_mt7628[] = {
 144         FUNC("jtag", 3, 22, 8),
 145         FUNC("utif", 2, 22, 8),
 146         FUNC("gpio", 1, 22, 8),
 147         FUNC("sdcx", 0, 22, 8),
 148 };
 149
 150 static struct rt2880_pmx_func uart0_grp_mt7628[] = {
 151         FUNC("-", 3, 12, 2),
 152         FUNC("-", 2, 12, 2),
 153         FUNC("gpio", 1, 12, 2),
 154         FUNC("uart", 0, 12, 2),
 155 };
 156
 157 static struct rt2880_pmx_func i2s_grp_mt7628[] = {
 158         FUNC("antenna", 3, 0, 4),
 159         FUNC("pcm", 2, 0, 4),
 160         FUNC("gpio", 1, 0, 4),
 161         FUNC("i2s", 0, 0, 4),
 162 };
 163
 164 static struct rt2880_pmx_func spi_cs1_grp_mt7628[] = {
 165         FUNC("-", 3, 6, 1),
 166         FUNC("refclk", 2, 6, 1),
 167         FUNC("gpio", 1, 6, 1),
 168         FUNC("spi", 0, 6, 1),
 169 };
 170
 171 static struct rt2880_pmx_func spis_grp_mt7628[] = {
 172         FUNC("pwm", 3, 14, 4),
 173         FUNC("util", 2, 14, 4),
 174         FUNC("gpio", 1, 14, 4),
 175         FUNC("spis", 0, 14, 4),
 176 };
 177
 178 static struct rt2880_pmx_func gpio_grp_mt7628[] = {
 179         FUNC("pcie", 3, 11, 1),
 180         FUNC("refclk", 2, 11, 1),
 181         FUNC("gpio", 1, 11, 1),
 182         FUNC("gpio", 0, 11, 1),
 183 };
 184
 185 #define MT7628_GPIO_MODE_MASK   0x3
 186
 187 #define MT7628_GPIO_MODE_PWM1   30
 188 #define MT7628_GPIO_MODE_PWM0   28
 189 #define MT7628_GPIO_MODE_UART2  26
 190 #define MT7628_GPIO_MODE_UART1  24
 191 #define MT7628_GPIO_MODE_I2C    20
 192 #define MT7628_GPIO_MODE_REFCLK 18
 193 #define MT7628_GPIO_MODE_PERST  16
 194 #define MT7628_GPIO_MODE_WDT    14
 195 #define MT7628_GPIO_MODE_SPI    12
 196 #define MT7628_GPIO_MODE_SDMODE 10
 197 #define MT7628_GPIO_MODE_UART0  8
 198 #define MT7628_GPIO_MODE_I2S    6
 199 #define MT7628_GPIO_MODE_CS1    4
 200 #define MT7628_GPIO_MODE_SPIS   2
 201 #define MT7628_GPIO_MODE_GPIO   0
 202
 203 static struct rt2880_pmx_group mt7628an_pinmux_data[] = {
 204         GRP_G("pmw1", pwm1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 205                                 1, MT7628_GPIO_MODE_PWM1),
 206         GRP_G("pmw1", pwm0_grp_mt7628, MT7628_GPIO_MODE_MASK,
 207                                 1, MT7628_GPIO_MODE_PWM0),
 208         GRP_G("uart2", uart2_grp_mt7628, MT7628_GPIO_MODE_MASK,
 209                                 1, MT7628_GPIO_MODE_UART2),
 210         GRP_G("uart1", uart1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 211                                 1, MT7628_GPIO_MODE_UART1),
 212         GRP_G("i2c", i2c_grp_mt7628, MT7628_GPIO_MODE_MASK,
 213                                 1, MT7628_GPIO_MODE_I2C),
 214         GRP("refclk", refclk_grp_mt7628, 1, MT7628_GPIO_MODE_REFCLK),
 215         GRP("perst", perst_grp_mt7628, 1, MT7628_GPIO_MODE_PERST),
 216         GRP("wdt", wdt_grp_mt7628, 1, MT7628_GPIO_MODE_WDT),
 217         GRP("spi", spi_grp_mt7628, 1, MT7628_GPIO_MODE_SPI),
 218         GRP_G("sdmode", sd_mode_grp_mt7628, MT7628_GPIO_MODE_MASK,
 219                                 1, MT7628_GPIO_MODE_SDMODE),
 220         GRP_G("uart0", uart0_grp_mt7628, MT7628_GPIO_MODE_MASK,
 221                                 1, MT7628_GPIO_MODE_UART0),
 222         GRP_G("i2s", i2s_grp_mt7628, MT7628_GPIO_MODE_MASK,
 223                                 1, MT7628_GPIO_MODE_I2S),
 224         GRP_G("spi cs1", spi_cs1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 225                                 1, MT7628_GPIO_MODE_CS1),
 226         GRP_G("spis", spis_grp_mt7628, MT7628_GPIO_MODE_MASK,
 227                                 1, MT7628_GPIO_MODE_SPIS),
 228         GRP_G("gpio", gpio_grp_mt7628, MT7628_GPIO_MODE_MASK,
 229                                 1, MT7628_GPIO_MODE_GPIO),
 230         { 0 }
 231 };
 232
 233 static inline int is_mt76x8(void)
 234 {
 235         return ralink_soc == MT762X_SOC_MT7628AN ||
 236                ralink_soc == MT762X_SOC_MT7688;
 237 }
 238
 239 static __init u32
 240 mt7620_calc_rate(u32 ref_rate, u32 mul, u32 div)
 241 {
 242         u64 t;
 243
 244         t = ref_rate;
 245         t *= mul;
 246         do_div(t, div);
 247
 248         return t;
 249 }
 250
 251 #define MHZ(x)          ((x) * 1000 * 1000)
 252
 253 static __init unsigned long
 254 mt7620_get_xtal_rate(void)
 255 {
 256         u32 reg;
 257
 258         reg = rt_sysc_r32(SYSC_REG_SYSTEM_CONFIG0);
 259         if (reg & SYSCFG0_XTAL_FREQ_SEL)
 260                 return MHZ(40);
 261
 262         return MHZ(20);
 263 }
 264
 265 static __init unsigned long
 266 mt7620_get_periph_rate(unsigned long xtal_rate)
 267 {
 268         u32 reg;
 269
 270         reg = rt_sysc_r32(SYSC_REG_CLKCFG0);
 271         if (reg & CLKCFG0_PERI_CLK_SEL)
 272                 return xtal_rate;
 273
 274         return MHZ(40);
 275 }
 276
 277 static const u32 mt7620_clk_divider[] __initconst = { 2, 3, 4, 8 };
 278
 279 static __init unsigned long
 280 mt7620_get_cpu_pll_rate(unsigned long xtal_rate)
 281 {
 282         u32 reg;
 283         u32 mul;
 284         u32 div;
 285
 286         reg = rt_sysc_r32(SYSC_REG_CPLL_CONFIG0);
 287         if (reg & CPLL_CFG0_BYPASS_REF_CLK)
 288                 return xtal_rate;
 289
 290         if ((reg & CPLL_CFG0_SW_CFG) == 0)
 291                 return MHZ(600);
 292
 293         mul = (reg >> CPLL_CFG0_PLL_MULT_RATIO_SHIFT) &
 294               CPLL_CFG0_PLL_MULT_RATIO_MASK;
 295         mul += 24;
 296         if (reg & CPLL_CFG0_LC_CURFCK)
 297                 mul *= 2;
 298
 299         div = (reg >> CPLL_CFG0_PLL_DIV_RATIO_SHIFT) &
 300               CPLL_CFG0_PLL_DIV_RATIO_MASK;
 301
 302         WARN_ON(div >= ARRAY_SIZE(mt7620_clk_divider));
 303
 304         return mt7620_calc_rate(xtal_rate, mul, mt7620_clk_divider[div]);
 305 }
 306
 307 static __init unsigned long
 308 mt7620_get_pll_rate(unsigned long xtal_rate, unsigned long cpu_pll_rate)
 309 {
 310         u32 reg;
 311
 312         reg = rt_sysc_r32(SYSC_REG_CPLL_CONFIG1);
 313         if (reg & CPLL_CFG1_CPU_AUX1)
 314                 return xtal_rate;
 315
 316         if (reg & CPLL_CFG1_CPU_AUX0)
 317                 return MHZ(480);
 318
 319         return cpu_pll_rate;
 320 }
 321
 322 static __init unsigned long
 323 mt7620_get_cpu_rate(unsigned long pll_rate)
 324 {
 325         u32 reg;
 326         u32 mul;
 327         u32 div;
 328
 329         reg = rt_sysc_r32(SYSC_REG_CPU_SYS_CLKCFG);
 330
 331         mul = reg & CPU_SYS_CLKCFG_CPU_FFRAC_MASK;
 332         div = (reg >> CPU_SYS_CLKCFG_CPU_FDIV_SHIFT) &
 333               CPU_SYS_CLKCFG_CPU_FDIV_MASK;
 334
 335         return mt7620_calc_rate(pll_rate, mul, div);
 336 }
 337
 338 static const u32 mt7620_ocp_dividers[16] __initconst = {
 339         [CPU_SYS_CLKCFG_OCP_RATIO_2] = 2,
 340         [CPU_SYS_CLKCFG_OCP_RATIO_3] = 3,
 341         [CPU_SYS_CLKCFG_OCP_RATIO_4] = 4,
 342         [CPU_SYS_CLKCFG_OCP_RATIO_5] = 5,
 343         [CPU_SYS_CLKCFG_OCP_RATIO_10] = 10,
 344 };
 345
 346 static __init unsigned long
 347 mt7620_get_dram_rate(unsigned long pll_rate)
 348 {
 349         if (dram_type == SYSCFG0_DRAM_TYPE_SDRAM)
 350                 return pll_rate / 4;
 351
 352         return pll_rate / 3;
 353 }
 354
 355 static __init unsigned long
 356 mt7620_get_sys_rate(unsigned long cpu_rate)
 357 {
 358         u32 reg;
 359         u32 ocp_ratio;
 360         u32 div;
 361
 362         reg = rt_sysc_r32(SYSC_REG_CPU_SYS_CLKCFG);
 363
 364         ocp_ratio = (reg >> CPU_SYS_CLKCFG_OCP_RATIO_SHIFT) &
 365                     CPU_SYS_CLKCFG_OCP_RATIO_MASK;
 366
 367         if (WARN_ON(ocp_ratio >= ARRAY_SIZE(mt7620_ocp_dividers)))
 368                 return cpu_rate;
 369
 370         div = mt7620_ocp_dividers[ocp_ratio];
 371         if (WARN(!div, "invalid divider for OCP ratio %u", ocp_ratio))
 372                 return cpu_rate;
 373
 374         return cpu_rate / div;
 375 }
 376
 377 void __init ralink_clk_init(void)
 378 {
 379         unsigned long xtal_rate;
 380         unsigned long cpu_pll_rate;
 381         unsigned long pll_rate;
 382         unsigned long cpu_rate;
 383         unsigned long sys_rate;
 384         unsigned long dram_rate;
 385         unsigned long periph_rate;
 386
 387         xtal_rate = mt7620_get_xtal_rate();
 388
 389 #define RFMT(label)     label ":%lu.%03luMHz "
 390 #define RINT(x)         ((x) / 1000000)
 391 #define RFRAC(x)        (((x) / 1000) % 1000)
 392
 393         if (is_mt76x8()) {
 394                 if (xtal_rate == MHZ(40))
 395                         cpu_rate = MHZ(580);
 396                 else
 397                         cpu_rate = MHZ(575);
 398                 dram_rate = sys_rate = cpu_rate / 3;
 399                 periph_rate = MHZ(40);
 400
 401                 ralink_clk_add("10000d00.uartlite", periph_rate);
 402                 ralink_clk_add("10000e00.uartlite", periph_rate);
 403         } else {
 404                 cpu_pll_rate = mt7620_get_cpu_pll_rate(xtal_rate);
 405                 pll_rate = mt7620_get_pll_rate(xtal_rate, cpu_pll_rate);
 406
 407                 cpu_rate = mt7620_get_cpu_rate(pll_rate);
 408                 dram_rate = mt7620_get_dram_rate(pll_rate);
 409                 sys_rate = mt7620_get_sys_rate(cpu_rate);
 410                 periph_rate = mt7620_get_periph_rate(xtal_rate);
 411
 412                 pr_debug(RFMT("XTAL") RFMT("CPU_PLL") RFMT("PLL"),
 413                          RINT(xtal_rate), RFRAC(xtal_rate),
 414                          RINT(cpu_pll_rate), RFRAC(cpu_pll_rate),
 415                          RINT(pll_rate), RFRAC(pll_rate));
 416
 417                 ralink_clk_add("10000500.uart", periph_rate);
 418         }
 419
 420         pr_debug(RFMT("CPU") RFMT("DRAM") RFMT("SYS") RFMT("PERIPH"),
 421                  RINT(cpu_rate), RFRAC(cpu_rate),
 422                  RINT(dram_rate), RFRAC(dram_rate),
 423                  RINT(sys_rate), RFRAC(sys_rate),
 424                  RINT(periph_rate), RFRAC(periph_rate));
 425 #undef RFRAC
 426 #undef RINT
 427 #undef RFMT
 428
 429         ralink_clk_add("cpu", cpu_rate);
 430         ralink_clk_add("10000100.timer", periph_rate);
 431         ralink_clk_add("10000120.watchdog", periph_rate);
 432         ralink_clk_add("10000b00.spi", sys_rate);
 433         ralink_clk_add("10000c00.uartlite", periph_rate);
 434         ralink_clk_add("10180000.wmac", xtal_rate);
 435 }
 436
 437 void __init ralink_of_remap(void)
 438 {
 439         rt_sysc_membase = plat_of_remap_node("ralink,mt7620a-sysc");
 440         rt_memc_membase = plat_of_remap_node("ralink,mt7620a-memc");
 441
 442         if (!rt_sysc_membase || !rt_memc_membase)
 443                 panic("Failed to remap core resources");
 444 }
 445
 446 static __init void
 447 mt7620_dram_init(struct ralink_soc_info *soc_info)
 448 {
 449         switch (dram_type) {
 450         case SYSCFG0_DRAM_TYPE_SDRAM:
 451                 pr_info("Board has SDRAM\n");
 452                 soc_info->mem_size_min = MT7620_SDRAM_SIZE_MIN;
 453                 soc_info->mem_size_max = MT7620_SDRAM_SIZE_MAX;
 454                 break;
 455
 456         case SYSCFG0_DRAM_TYPE_DDR1:
 457                 pr_info("Board has DDR1\n");
 458                 soc_info->mem_size_min = MT7620_DDR1_SIZE_MIN;
 459                 soc_info->mem_size_max = MT7620_DDR1_SIZE_MAX;
 460                 break;
 461
 462         case SYSCFG0_DRAM_TYPE_DDR2:
 463                 pr_info("Board has DDR2\n");
 464                 soc_info->mem_size_min = MT7620_DDR2_SIZE_MIN;
 465                 soc_info->mem_size_max = MT7620_DDR2_SIZE_MAX;
 466                 break;
 467         default:
 468                 BUG();
 469         }
 470 }
 471
 472 static __init void
 473 mt7628_dram_init(struct ralink_soc_info *soc_info)
 474 {
 475         switch (dram_type) {
 476         case SYSCFG0_DRAM_TYPE_DDR1_MT7628:
 477                 pr_info("Board has DDR1\n");
 478                 soc_info->mem_size_min = MT7620_DDR1_SIZE_MIN;
 479                 soc_info->mem_size_max = MT7620_DDR1_SIZE_MAX;
 480                 break;
 481
 482         case SYSCFG0_DRAM_TYPE_DDR2_MT7628:
 483                 pr_info("Board has DDR2\n");
 484                 soc_info->mem_size_min = MT7620_DDR2_SIZE_MIN;
 485                 soc_info->mem_size_max = MT7620_DDR2_SIZE_MAX;
 486                 break;
 487         default:
 488                 BUG();
 489         }
 490 }
 491
 492 void prom_soc_init(struct ralink_soc_info *soc_info)
 493 {
 494         void __iomem *sysc = (void __iomem *) KSEG1ADDR(MT7620_SYSC_BASE);
 495         unsigned char *name = NULL;
 496         u32 n0;
 497         u32 n1;
 498         u32 rev;
 499         u32 cfg0;
 500         u32 pmu0;
 501         u32 pmu1;
 502         u32 bga;
 503
 504         n0 = __raw_readl(sysc + SYSC_REG_CHIP_NAME0);
 505         n1 = __raw_readl(sysc + SYSC_REG_CHIP_NAME1);
 506         rev = __raw_readl(sysc + SYSC_REG_CHIP_REV);
 507         bga = (rev >> CHIP_REV_PKG_SHIFT) & CHIP_REV_PKG_MASK;
 508
 509         if (n0 == MT7620_CHIP_NAME0 && n1 == MT7620_CHIP_NAME1) {
 510                 if (bga) {
 511                         ralink_soc = MT762X_SOC_MT7620A;
 512                         name = "MT7620A";
 513                         soc_info->compatible = "ralink,mt7620a-soc";
 514                 } else {
 515                         ralink_soc = MT762X_SOC_MT7620N;
 516                         name = "MT7620N";
 517                         soc_info->compatible = "ralink,mt7620n-soc";
 518 #ifdef CONFIG_PCI
 519                         panic("mt7620n is only supported for non pci kernels");
 520 #endif
 521                 }
 522         } else if (n0 == MT7620_CHIP_NAME0 && n1 == MT7628_CHIP_NAME1) {
 523                 u32 efuse = __raw_readl(sysc + SYSC_REG_EFUSE_CFG);
 524
 525                 if (efuse & EFUSE_MT7688) {
 526                         ralink_soc = MT762X_SOC_MT7688;
 527                         name = "MT7688";
 528                 } else {
 529                         ralink_soc = MT762X_SOC_MT7628AN;
 530                         name = "MT7628AN";
 531                 }
 532                 soc_info->compatible = "ralink,mt7628an-soc";
 533         } else {
 534                 panic("mt762x: unknown SoC, n0:%08x n1:%08x\n", n0, n1);
 535         }
 536
 537         snprintf(soc_info->sys_type, RAMIPS_SYS_TYPE_LEN,
 538                 "Ralink %s ver:%u eco:%u",
 539                 name,
 540                 (rev >> CHIP_REV_VER_SHIFT) & CHIP_REV_VER_MASK,
 541                 (rev & CHIP_REV_ECO_MASK));
 542
 543         cfg0 = __raw_readl(sysc + SYSC_REG_SYSTEM_CONFIG0);
 544         if (is_mt76x8())
 545                 dram_type = cfg0 & DRAM_TYPE_MT7628_MASK;
 546         else
 547                 dram_type = (cfg0 >> SYSCFG0_DRAM_TYPE_SHIFT) &
 548                             SYSCFG0_DRAM_TYPE_MASK;
 549
 550         soc_info->mem_base = MT7620_DRAM_BASE;
 551         if (is_mt76x8())
 552                 mt7628_dram_init(soc_info);
 553         else
 554                 mt7620_dram_init(soc_info);
 555
 556         pmu0 = __raw_readl(sysc + PMU0_CFG);
 557         pmu1 = __raw_readl(sysc + PMU1_CFG);
 558
 559         pr_info("Analog PMU set to %s control\n",
 560                 (pmu0 & PMU_SW_SET) ? ("sw") : ("hw"));
 561         pr_info("Digital PMU set to %s control\n",
 562                 (pmu1 & DIG_SW_SEL) ? ("sw") : ("hw"));
 563
 564         if (is_mt76x8())
 565                 rt2880_pinmux_data = mt7628an_pinmux_data;
 566         else
 567                 rt2880_pinmux_data = mt7620a_pinmux_data;
 568 }