arch/mips/ralink/mt7620.c

   1 /*
   2  * This program is free software; you can redistribute it and/or modify it
   3  * under the terms of the GNU General Public License version 2 as published
   4  * by the Free Software Foundation.
   5  *
   6  * Parts of this file are based on Ralink's 2.6.21 BSP
   7  *
   8  * Copyright (C) 2008-2011 Gabor Juhos <juhosg@openwrt.org>
   9  * Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
  10  * Copyright (C) 2013 John Crispin <blogic@openwrt.org>
  11  */
  12
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/module.h>
  16
  17 #include <asm/mipsregs.h>
  18 #include <asm/mach-ralink/ralink_regs.h>
  19 #include <asm/mach-ralink/mt7620.h>
  20 #include <asm/mach-ralink/pinmux.h>
  21
  22 #include "common.h"
  23
  24 /* analog */
  25 #define PMU0_CFG                0x88
  26 #define PMU_SW_SET              BIT(28)
  27 #define A_DCDC_EN               BIT(24)
  28 #define A_SSC_PERI              BIT(19)
  29 #define A_SSC_GEN               BIT(18)
  30 #define A_SSC_M                 0x3
  31 #define A_SSC_S                 16
  32 #define A_DLY_M                 0x7
  33 #define A_DLY_S                 8
  34 #define A_VTUNE_M               0xff
  35
  36 /* digital */
  37 #define PMU1_CFG                0x8C
  38 #define DIG_SW_SEL              BIT(25)
  39
  40 /* is this a MT7620 or a MT7628 */
  41 enum mt762x_soc_type mt762x_soc;
  42
  43 /* EFUSE bits */
  44 #define EFUSE_MT7688            0x100000
  45
  46 /* DRAM type bit */
  47 #define DRAM_TYPE_MT7628_MASK   0x1
  48
  49 /* does the board have sdram or ddram */
  50 static int dram_type;
  51
  52 static struct rt2880_pmx_func i2c_grp[] =  { FUNC("i2c", 0, 1, 2) };
  53 static struct rt2880_pmx_func spi_grp[] = { FUNC("spi", 0, 3, 4) };
  54 static struct rt2880_pmx_func uartlite_grp[] = { FUNC("uartlite", 0, 15, 2) };
  55 static struct rt2880_pmx_func mdio_grp[] = { FUNC("mdio", 0, 22, 2) };
  56 static struct rt2880_pmx_func rgmii1_grp[] = { FUNC("rgmii1", 0, 24, 12) };
  57 static struct rt2880_pmx_func refclk_grp[] = { FUNC("spi refclk", 0, 37, 3) };
  58 static struct rt2880_pmx_func ephy_grp[] = { FUNC("ephy", 0, 40, 5) };
  59 static struct rt2880_pmx_func rgmii2_grp[] = { FUNC("rgmii2", 0, 60, 12) };
  60 static struct rt2880_pmx_func wled_grp[] = { FUNC("wled", 0, 72, 1) };
  61 static struct rt2880_pmx_func pa_grp[] = { FUNC("pa", 0, 18, 4) };
  62 static struct rt2880_pmx_func uartf_grp[] = {
  63         FUNC("uartf", MT7620_GPIO_MODE_UARTF, 7, 8),
  64         FUNC("pcm uartf", MT7620_GPIO_MODE_PCM_UARTF, 7, 8),
  65         FUNC("pcm i2s", MT7620_GPIO_MODE_PCM_I2S, 7, 8),
  66         FUNC("i2s uartf", MT7620_GPIO_MODE_I2S_UARTF, 7, 8),
  67         FUNC("pcm gpio", MT7620_GPIO_MODE_PCM_GPIO, 11, 4),
  68         FUNC("gpio uartf", MT7620_GPIO_MODE_GPIO_UARTF, 7, 4),
  69         FUNC("gpio i2s", MT7620_GPIO_MODE_GPIO_I2S, 7, 4),
  70 };
  71 static struct rt2880_pmx_func wdt_grp[] = {
  72         FUNC("wdt rst", 0, 17, 1),
  73         FUNC("wdt refclk", 0, 17, 1),
  74         };
  75 static struct rt2880_pmx_func pcie_rst_grp[] = {
  76         FUNC("pcie rst", MT7620_GPIO_MODE_PCIE_RST, 36, 1),
  77         FUNC("pcie refclk", MT7620_GPIO_MODE_PCIE_REF, 36, 1)
  78 };
  79 static struct rt2880_pmx_func nd_sd_grp[] = {
  80         FUNC("nand", MT7620_GPIO_MODE_NAND, 45, 15),
  81         FUNC("sd", MT7620_GPIO_MODE_SD, 45, 15)
  82 };
  83
  84 static struct rt2880_pmx_group mt7620a_pinmux_data[] = {
  85         GRP("i2c", i2c_grp, 1, MT7620_GPIO_MODE_I2C),
  86         GRP("uartf", uartf_grp, MT7620_GPIO_MODE_UART0_MASK,
  87                 MT7620_GPIO_MODE_UART0_SHIFT),
  88         GRP("spi", spi_grp, 1, MT7620_GPIO_MODE_SPI),
  89         GRP("uartlite", uartlite_grp, 1, MT7620_GPIO_MODE_UART1),
  90         GRP_G("wdt", wdt_grp, MT7620_GPIO_MODE_WDT_MASK,
  91                 MT7620_GPIO_MODE_WDT_GPIO, MT7620_GPIO_MODE_WDT_SHIFT),
  92         GRP("mdio", mdio_grp, 1, MT7620_GPIO_MODE_MDIO),
  93         GRP("rgmii1", rgmii1_grp, 1, MT7620_GPIO_MODE_RGMII1),
  94         GRP("spi refclk", refclk_grp, 1, MT7620_GPIO_MODE_SPI_REF_CLK),
  95         GRP_G("pcie", pcie_rst_grp, MT7620_GPIO_MODE_PCIE_MASK,
  96                 MT7620_GPIO_MODE_PCIE_GPIO, MT7620_GPIO_MODE_PCIE_SHIFT),
  97         GRP_G("nd_sd", nd_sd_grp, MT7620_GPIO_MODE_ND_SD_MASK,
  98                 MT7620_GPIO_MODE_ND_SD_GPIO, MT7620_GPIO_MODE_ND_SD_SHIFT),
  99         GRP("rgmii2", rgmii2_grp, 1, MT7620_GPIO_MODE_RGMII2),
 100         GRP("wled", wled_grp, 1, MT7620_GPIO_MODE_WLED),
 101         GRP("ephy", ephy_grp, 1, MT7620_GPIO_MODE_EPHY),
 102         GRP("pa", pa_grp, 1, MT7620_GPIO_MODE_PA),
 103         { 0 }
 104 };
 105
 106 static struct rt2880_pmx_func pwm1_grp_mt7628[] = {
 107         FUNC("sdcx", 3, 19, 1),
 108         FUNC("utif", 2, 19, 1),
 109         FUNC("gpio", 1, 19, 1),
 110         FUNC("pwm", 0, 19, 1),
 111 };
 112
 113 static struct rt2880_pmx_func pwm0_grp_mt7628[] = {
 114         FUNC("sdcx", 3, 18, 1),
 115         FUNC("utif", 2, 18, 1),
 116         FUNC("gpio", 1, 18, 1),
 117         FUNC("pwm", 0, 18, 1),
 118 };
 119
 120 static struct rt2880_pmx_func uart2_grp_mt7628[] = {
 121         FUNC("sdcx", 3, 20, 2),
 122         FUNC("pwm", 2, 20, 2),
 123         FUNC("gpio", 1, 20, 2),
 124         FUNC("uart", 0, 20, 2),
 125 };
 126
 127 static struct rt2880_pmx_func uart1_grp_mt7628[] = {
 128         FUNC("sdcx", 3, 45, 2),
 129         FUNC("pwm", 2, 45, 2),
 130         FUNC("gpio", 1, 45, 2),
 131         FUNC("uart", 0, 45, 2),
 132 };
 133
 134 static struct rt2880_pmx_func i2c_grp_mt7628[] = {
 135         FUNC("-", 3, 4, 2),
 136         FUNC("debug", 2, 4, 2),
 137         FUNC("gpio", 1, 4, 2),
 138         FUNC("i2c", 0, 4, 2),
 139 };
 140
 141 static struct rt2880_pmx_func refclk_grp_mt7628[] = { FUNC("reclk", 0, 36, 1) };
 142 static struct rt2880_pmx_func perst_grp_mt7628[] = { FUNC("perst", 0, 37, 1) };
 143 static struct rt2880_pmx_func wdt_grp_mt7628[] = { FUNC("wdt", 0, 15, 38) };
 144 static struct rt2880_pmx_func spi_grp_mt7628[] = { FUNC("spi", 0, 7, 4) };
 145
 146 static struct rt2880_pmx_func sd_mode_grp_mt7628[] = {
 147         FUNC("jtag", 3, 22, 8),
 148         FUNC("utif", 2, 22, 8),
 149         FUNC("gpio", 1, 22, 8),
 150         FUNC("sdcx", 0, 22, 8),
 151 };
 152
 153 static struct rt2880_pmx_func uart0_grp_mt7628[] = {
 154         FUNC("-", 3, 12, 2),
 155         FUNC("-", 2, 12, 2),
 156         FUNC("gpio", 1, 12, 2),
 157         FUNC("uart", 0, 12, 2),
 158 };
 159
 160 static struct rt2880_pmx_func i2s_grp_mt7628[] = {
 161         FUNC("antenna", 3, 0, 4),
 162         FUNC("pcm", 2, 0, 4),
 163         FUNC("gpio", 1, 0, 4),
 164         FUNC("i2s", 0, 0, 4),
 165 };
 166
 167 static struct rt2880_pmx_func spi_cs1_grp_mt7628[] = {
 168         FUNC("-", 3, 6, 1),
 169         FUNC("refclk", 2, 6, 1),
 170         FUNC("gpio", 1, 6, 1),
 171         FUNC("spi", 0, 6, 1),
 172 };
 173
 174 static struct rt2880_pmx_func spis_grp_mt7628[] = {
 175         FUNC("pwm", 3, 14, 4),
 176         FUNC("util", 2, 14, 4),
 177         FUNC("gpio", 1, 14, 4),
 178         FUNC("spis", 0, 14, 4),
 179 };
 180
 181 static struct rt2880_pmx_func gpio_grp_mt7628[] = {
 182         FUNC("pcie", 3, 11, 1),
 183         FUNC("refclk", 2, 11, 1),
 184         FUNC("gpio", 1, 11, 1),
 185         FUNC("gpio", 0, 11, 1),
 186 };
 187
 188 #define MT7628_GPIO_MODE_MASK   0x3
 189
 190 #define MT7628_GPIO_MODE_PWM1   30
 191 #define MT7628_GPIO_MODE_PWM0   28
 192 #define MT7628_GPIO_MODE_UART2  26
 193 #define MT7628_GPIO_MODE_UART1  24
 194 #define MT7628_GPIO_MODE_I2C    20
 195 #define MT7628_GPIO_MODE_REFCLK 18
 196 #define MT7628_GPIO_MODE_PERST  16
 197 #define MT7628_GPIO_MODE_WDT    14
 198 #define MT7628_GPIO_MODE_SPI    12
 199 #define MT7628_GPIO_MODE_SDMODE 10
 200 #define MT7628_GPIO_MODE_UART0  8
 201 #define MT7628_GPIO_MODE_I2S    6
 202 #define MT7628_GPIO_MODE_CS1    4
 203 #define MT7628_GPIO_MODE_SPIS   2
 204 #define MT7628_GPIO_MODE_GPIO   0
 205
 206 static struct rt2880_pmx_group mt7628an_pinmux_data[] = {
 207         GRP_G("pmw1", pwm1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 208                                 1, MT7628_GPIO_MODE_PWM1),
 209         GRP_G("pmw1", pwm0_grp_mt7628, MT7628_GPIO_MODE_MASK,
 210                                 1, MT7628_GPIO_MODE_PWM0),
 211         GRP_G("uart2", uart2_grp_mt7628, MT7628_GPIO_MODE_MASK,
 212                                 1, MT7628_GPIO_MODE_UART2),
 213         GRP_G("uart1", uart1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 214                                 1, MT7628_GPIO_MODE_UART1),
 215         GRP_G("i2c", i2c_grp_mt7628, MT7628_GPIO_MODE_MASK,
 216                                 1, MT7628_GPIO_MODE_I2C),
 217         GRP("refclk", refclk_grp_mt7628, 1, MT7628_GPIO_MODE_REFCLK),
 218         GRP("perst", perst_grp_mt7628, 1, MT7628_GPIO_MODE_PERST),
 219         GRP("wdt", wdt_grp_mt7628, 1, MT7628_GPIO_MODE_WDT),
 220         GRP("spi", spi_grp_mt7628, 1, MT7628_GPIO_MODE_SPI),
 221         GRP_G("sdmode", sd_mode_grp_mt7628, MT7628_GPIO_MODE_MASK,
 222                                 1, MT7628_GPIO_MODE_SDMODE),
 223         GRP_G("uart0", uart0_grp_mt7628, MT7628_GPIO_MODE_MASK,
 224                                 1, MT7628_GPIO_MODE_UART0),
 225         GRP_G("i2s", i2s_grp_mt7628, MT7628_GPIO_MODE_MASK,
 226                                 1, MT7628_GPIO_MODE_I2S),
 227         GRP_G("spi cs1", spi_cs1_grp_mt7628, MT7628_GPIO_MODE_MASK,
 228                                 1, MT7628_GPIO_MODE_CS1),
 229         GRP_G("spis", spis_grp_mt7628, MT7628_GPIO_MODE_MASK,
 230                                 1, MT7628_GPIO_MODE_SPIS),
 231         GRP_G("gpio", gpio_grp_mt7628, MT7628_GPIO_MODE_MASK,
 232                                 1, MT7628_GPIO_MODE_GPIO),
 233         { 0 }
 234 };
 235
 236 static inline int is_mt76x8(void)
 237 {
 238         return mt762x_soc == MT762X_SOC_MT7628AN ||
 239                mt762x_soc == MT762X_SOC_MT7688;
 240 }
 241
 242 static __init u32
 243 mt7620_calc_rate(u32 ref_rate, u32 mul, u32 div)
 244 {
 245         u64 t;
 246
 247         t = ref_rate;
 248         t *= mul;
 249         do_div(t, div);
 250
 251         return t;
 252 }
 253
 254 #define MHZ(x)          ((x) * 1000 * 1000)
 255
 256 static __init unsigned long
 257 mt7620_get_xtal_rate(void)
 258 {
 259         u32 reg;
 260
 261         reg = rt_sysc_r32(SYSC_REG_SYSTEM_CONFIG0);
 262         if (reg & SYSCFG0_XTAL_FREQ_SEL)
 263                 return MHZ(40);
 264
 265         return MHZ(20);
 266 }
 267
 268 static __init unsigned long
 269 mt7620_get_periph_rate(unsigned long xtal_rate)
 270 {
 271         u32 reg;
 272
 273         reg = rt_sysc_r32(SYSC_REG_CLKCFG0);
 274         if (reg & CLKCFG0_PERI_CLK_SEL)
 275                 return xtal_rate;
 276
 277         return MHZ(40);
 278 }
 279
 280 static const u32 mt7620_clk_divider[] __initconst = { 2, 3, 4, 8 };
 281
 282 static __init unsigned long
 283 mt7620_get_cpu_pll_rate(unsigned long xtal_rate)
 284 {
 285         u32 reg;
 286         u32 mul;
 287         u32 div;
 288
 289         reg = rt_sysc_r32(SYSC_REG_CPLL_CONFIG0);
 290         if (reg & CPLL_CFG0_BYPASS_REF_CLK)
 291                 return xtal_rate;
 292
 293         if ((reg & CPLL_CFG0_SW_CFG) == 0)
 294                 return MHZ(600);
 295
 296         mul = (reg >> CPLL_CFG0_PLL_MULT_RATIO_SHIFT) &
 297               CPLL_CFG0_PLL_MULT_RATIO_MASK;
 298         mul += 24;
 299         if (reg & CPLL_CFG0_LC_CURFCK)
 300                 mul *= 2;
 301
 302         div = (reg >> CPLL_CFG0_PLL_DIV_RATIO_SHIFT) &
 303               CPLL_CFG0_PLL_DIV_RATIO_MASK;
 304
 305         WARN_ON(div >= ARRAY_SIZE(mt7620_clk_divider));
 306
 307         return mt7620_calc_rate(xtal_rate, mul, mt7620_clk_divider[div]);
 308 }
 309
 310 static __init unsigned long
 311 mt7620_get_pll_rate(unsigned long xtal_rate, unsigned long cpu_pll_rate)
 312 {
 313         u32 reg;
 314
 315         reg = rt_sysc_r32(SYSC_REG_CPLL_CONFIG1);
 316         if (reg & CPLL_CFG1_CPU_AUX1)
 317                 return xtal_rate;
 318
 319         if (reg & CPLL_CFG1_CPU_AUX0)
 320                 return MHZ(480);
 321
 322         return cpu_pll_rate;
 323 }
 324
 325 static __init unsigned long
 326 mt7620_get_cpu_rate(unsigned long pll_rate)
 327 {
 328         u32 reg;
 329         u32 mul;
 330         u32 div;
 331
 332         reg = rt_sysc_r32(SYSC_REG_CPU_SYS_CLKCFG);
 333
 334         mul = reg & CPU_SYS_CLKCFG_CPU_FFRAC_MASK;
 335         div = (reg >> CPU_SYS_CLKCFG_CPU_FDIV_SHIFT) &
 336               CPU_SYS_CLKCFG_CPU_FDIV_MASK;
 337
 338         return mt7620_calc_rate(pll_rate, mul, div);
 339 }
 340
 341 static const u32 mt7620_ocp_dividers[16] __initconst = {
 342         [CPU_SYS_CLKCFG_OCP_RATIO_2] = 2,
 343         [CPU_SYS_CLKCFG_OCP_RATIO_3] = 3,
 344         [CPU_SYS_CLKCFG_OCP_RATIO_4] = 4,
 345         [CPU_SYS_CLKCFG_OCP_RATIO_5] = 5,
 346         [CPU_SYS_CLKCFG_OCP_RATIO_10] = 10,
 347 };
 348
 349 static __init unsigned long
 350 mt7620_get_dram_rate(unsigned long pll_rate)
 351 {
 352         if (dram_type == SYSCFG0_DRAM_TYPE_SDRAM)
 353                 return pll_rate / 4;
 354
 355         return pll_rate / 3;
 356 }
 357
 358 static __init unsigned long
 359 mt7620_get_sys_rate(unsigned long cpu_rate)
 360 {
 361         u32 reg;
 362         u32 ocp_ratio;
 363         u32 div;
 364
 365         reg = rt_sysc_r32(SYSC_REG_CPU_SYS_CLKCFG);
 366
 367         ocp_ratio = (reg >> CPU_SYS_CLKCFG_OCP_RATIO_SHIFT) &
 368                     CPU_SYS_CLKCFG_OCP_RATIO_MASK;
 369
 370         if (WARN_ON(ocp_ratio >= ARRAY_SIZE(mt7620_ocp_dividers)))
 371                 return cpu_rate;
 372
 373         div = mt7620_ocp_dividers[ocp_ratio];
 374         if (WARN(!div, "invalid divider for OCP ratio %u", ocp_ratio))
 375                 return cpu_rate;
 376
 377         return cpu_rate / div;
 378 }
 379
 380 void __init ralink_clk_init(void)
 381 {
 382         unsigned long xtal_rate;
 383         unsigned long cpu_pll_rate;
 384         unsigned long pll_rate;
 385         unsigned long cpu_rate;
 386         unsigned long sys_rate;
 387         unsigned long dram_rate;
 388         unsigned long periph_rate;
 389
 390         xtal_rate = mt7620_get_xtal_rate();
 391
 392 #define RFMT(label)     label ":%lu.%03luMHz "
 393 #define RINT(x)         ((x) / 1000000)
 394 #define RFRAC(x)        (((x) / 1000) % 1000)
 395
 396         if (is_mt76x8()) {
 397                 if (xtal_rate == MHZ(40))
 398                         cpu_rate = MHZ(580);
 399                 else
 400                         cpu_rate = MHZ(575);
 401                 dram_rate = sys_rate = cpu_rate / 3;
 402                 periph_rate = MHZ(40);
 403
 404                 ralink_clk_add("10000d00.uartlite", periph_rate);
 405                 ralink_clk_add("10000e00.uartlite", periph_rate);
 406         } else {
 407                 cpu_pll_rate = mt7620_get_cpu_pll_rate(xtal_rate);
 408                 pll_rate = mt7620_get_pll_rate(xtal_rate, cpu_pll_rate);
 409
 410                 cpu_rate = mt7620_get_cpu_rate(pll_rate);
 411                 dram_rate = mt7620_get_dram_rate(pll_rate);
 412                 sys_rate = mt7620_get_sys_rate(cpu_rate);
 413                 periph_rate = mt7620_get_periph_rate(xtal_rate);
 414
 415                 pr_debug(RFMT("XTAL") RFMT("CPU_PLL") RFMT("PLL"),
 416                          RINT(xtal_rate), RFRAC(xtal_rate),
 417                          RINT(cpu_pll_rate), RFRAC(cpu_pll_rate),
 418                          RINT(pll_rate), RFRAC(pll_rate));
 419
 420                 ralink_clk_add("10000500.uart", periph_rate);
 421         }
 422
 423         pr_debug(RFMT("CPU") RFMT("DRAM") RFMT("SYS") RFMT("PERIPH"),
 424                  RINT(cpu_rate), RFRAC(cpu_rate),
 425                  RINT(dram_rate), RFRAC(dram_rate),
 426                  RINT(sys_rate), RFRAC(sys_rate),
 427                  RINT(periph_rate), RFRAC(periph_rate));
 428 #undef RFRAC
 429 #undef RINT
 430 #undef RFMT
 431
 432         ralink_clk_add("cpu", cpu_rate);
 433         ralink_clk_add("10000100.timer", periph_rate);
 434         ralink_clk_add("10000120.watchdog", periph_rate);
 435         ralink_clk_add("10000b00.spi", sys_rate);
 436         ralink_clk_add("10000c00.uartlite", periph_rate);
 437         ralink_clk_add("10180000.wmac", xtal_rate);
 438 }
 439
 440 void __init ralink_of_remap(void)
 441 {
 442         rt_sysc_membase = plat_of_remap_node("ralink,mt7620a-sysc");
 443         rt_memc_membase = plat_of_remap_node("ralink,mt7620a-memc");
 444
 445         if (!rt_sysc_membase || !rt_memc_membase)
 446                 panic("Failed to remap core resources");
 447 }
 448
 449 static __init void
 450 mt7620_dram_init(struct ralink_soc_info *soc_info)
 451 {
 452         switch (dram_type) {
 453         case SYSCFG0_DRAM_TYPE_SDRAM:
 454                 pr_info("Board has SDRAM\n");
 455                 soc_info->mem_size_min = MT7620_SDRAM_SIZE_MIN;
 456                 soc_info->mem_size_max = MT7620_SDRAM_SIZE_MAX;
 457                 break;
 458
 459         case SYSCFG0_DRAM_TYPE_DDR1:
 460                 pr_info("Board has DDR1\n");
 461                 soc_info->mem_size_min = MT7620_DDR1_SIZE_MIN;
 462                 soc_info->mem_size_max = MT7620_DDR1_SIZE_MAX;
 463                 break;
 464
 465         case SYSCFG0_DRAM_TYPE_DDR2:
 466                 pr_info("Board has DDR2\n");
 467                 soc_info->mem_size_min = MT7620_DDR2_SIZE_MIN;
 468                 soc_info->mem_size_max = MT7620_DDR2_SIZE_MAX;
 469                 break;
 470         default:
 471                 BUG();
 472         }
 473 }
 474
 475 static __init void
 476 mt7628_dram_init(struct ralink_soc_info *soc_info)
 477 {
 478         switch (dram_type) {
 479         case SYSCFG0_DRAM_TYPE_DDR1_MT7628:
 480                 pr_info("Board has DDR1\n");
 481                 soc_info->mem_size_min = MT7620_DDR1_SIZE_MIN;
 482                 soc_info->mem_size_max = MT7620_DDR1_SIZE_MAX;
 483                 break;
 484
 485         case SYSCFG0_DRAM_TYPE_DDR2_MT7628:
 486                 pr_info("Board has DDR2\n");
 487                 soc_info->mem_size_min = MT7620_DDR2_SIZE_MIN;
 488                 soc_info->mem_size_max = MT7620_DDR2_SIZE_MAX;
 489                 break;
 490         default:
 491                 BUG();
 492         }
 493 }
 494
 495 void prom_soc_init(struct ralink_soc_info *soc_info)
 496 {
 497         void __iomem *sysc = (void __iomem *) KSEG1ADDR(MT7620_SYSC_BASE);
 498         unsigned char *name = NULL;
 499         u32 n0;
 500         u32 n1;
 501         u32 rev;
 502         u32 cfg0;
 503         u32 pmu0;
 504         u32 pmu1;
 505         u32 bga;
 506
 507         n0 = __raw_readl(sysc + SYSC_REG_CHIP_NAME0);
 508         n1 = __raw_readl(sysc + SYSC_REG_CHIP_NAME1);
 509         rev = __raw_readl(sysc + SYSC_REG_CHIP_REV);
 510         bga = (rev >> CHIP_REV_PKG_SHIFT) & CHIP_REV_PKG_MASK;
 511
 512         if (n0 == MT7620_CHIP_NAME0 && n1 == MT7620_CHIP_NAME1) {
 513                 if (bga) {
 514                         mt762x_soc = MT762X_SOC_MT7620A;
 515                         name = "MT7620A";
 516                         soc_info->compatible = "ralink,mt7620a-soc";
 517                 } else {
 518                         mt762x_soc = MT762X_SOC_MT7620N;
 519                         name = "MT7620N";
 520                         soc_info->compatible = "ralink,mt7620n-soc";
 521 #ifdef CONFIG_PCI
 522                         panic("mt7620n is only supported for non pci kernels");
 523 #endif
 524                 }
 525         } else if (n0 == MT7620_CHIP_NAME0 && n1 == MT7628_CHIP_NAME1) {
 526                 u32 efuse = __raw_readl(sysc + SYSC_REG_EFUSE_CFG);
 527
 528                 if (efuse & EFUSE_MT7688) {
 529                         mt762x_soc = MT762X_SOC_MT7688;
 530                         name = "MT7688";
 531                 } else {
 532                         mt762x_soc = MT762X_SOC_MT7628AN;
 533                         name = "MT7628AN";
 534                 }
 535                 soc_info->compatible = "ralink,mt7628an-soc";
 536         } else {
 537                 panic("mt762x: unknown SoC, n0:%08x n1:%08x\n", n0, n1);
 538         }
 539
 540         snprintf(soc_info->sys_type, RAMIPS_SYS_TYPE_LEN,
 541                 "Ralink %s ver:%u eco:%u",
 542                 name,
 543                 (rev >> CHIP_REV_VER_SHIFT) & CHIP_REV_VER_MASK,
 544                 (rev & CHIP_REV_ECO_MASK));
 545
 546         cfg0 = __raw_readl(sysc + SYSC_REG_SYSTEM_CONFIG0);
 547         if (is_mt76x8())
 548                 dram_type = cfg0 & DRAM_TYPE_MT7628_MASK;
 549         else
 550                 dram_type = (cfg0 >> SYSCFG0_DRAM_TYPE_SHIFT) &
 551                             SYSCFG0_DRAM_TYPE_MASK;
 552
 553         soc_info->mem_base = MT7620_DRAM_BASE;
 554         if (is_mt76x8())
 555                 mt7628_dram_init(soc_info);
 556         else
 557                 mt7620_dram_init(soc_info);
 558
 559         pmu0 = __raw_readl(sysc + PMU0_CFG);
 560         pmu1 = __raw_readl(sysc + PMU1_CFG);
 561
 562         pr_info("Analog PMU set to %s control\n",
 563                 (pmu0 & PMU_SW_SET) ? ("sw") : ("hw"));
 564         pr_info("Digital PMU set to %s control\n",
 565                 (pmu1 & DIG_SW_SEL) ? ("sw") : ("hw"));
 566
 567         if (is_mt76x8())
 568                 rt2880_pinmux_data = mt7628an_pinmux_data;
 569         else
 570                 rt2880_pinmux_data = mt7620a_pinmux_data;
 571 }