arch/powerpc/kernel/exceptions-64e.S

   1 /*
   2  *  Boot code and exception vectors for Book3E processors
   3  *
   4  *  Copyright (C) 2007 Ben. Herrenschmidt (benh@kernel.crashing.org), IBM Corp.
   5  *
   6  *  This program is free software; you can redistribute it and/or
   7  *  modify it under the terms of the GNU General Public License
   8  *  as published by the Free Software Foundation; either version
   9  *  2 of the License, or (at your option) any later version.
  10  */
  11
  12 #include <linux/threads.h>
  13 #include <asm/reg.h>
  14 #include <asm/page.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cputable.h>
  18 #include <asm/setup.h>
  19 #include <asm/thread_info.h>
  20 #include <asm/reg_a2.h>
  21 #include <asm/exception-64e.h>
  22 #include <asm/bug.h>
  23 #include <asm/irqflags.h>
  24 #include <asm/ptrace.h>
  25 #include <asm/ppc-opcode.h>
  26 #include <asm/mmu.h>
  27 #include <asm/hw_irq.h>
  28 #include <asm/kvm_asm.h>
  29 #include <asm/kvm_booke_hv_asm.h>
  30
  31 /* XXX This will ultimately add space for a special exception save
  32  *     structure used to save things like SRR0/SRR1, SPRGs, MAS, etc...
  33  *     when taking special interrupts. For now we don't support that,
  34  *     special interrupts from within a non-standard level will probably
  35  *     blow you up
  36  */
  37 #define SPECIAL_EXC_FRAME_SIZE  INT_FRAME_SIZE
  38
  39 /* Now we only store something to exception thread info */
  40 #define EXC_LEVEL_EXCEPTION_PROLOG(type)                                \
  41         ld      r14,PACAKSAVE(r13);                                     \
  42         CURRENT_THREAD_INFO(r14, r14);                                  \
  43         CURRENT_THREAD_INFO(r15, r1);                                   \
  44         ld      r10,TI_FLAGS(r14);                                      \
  45         std     r10,TI_FLAGS(r15);                                      \
  46         ld      r10,TI_PREEMPT(r14);                                    \
  47         std     r10,TI_PREEMPT(r15);                                    \
  48         ld      r10,TI_TASK(r14);                                       \
  49         std     r10,TI_TASK(r15);
  50
  51
  52 /* Exception prolog code for all exceptions */
  53 #define EXCEPTION_PROLOG(n, intnum, type, addition)                         \
  54         mtspr   SPRN_SPRG_##type##_SCRATCH,r13; /* get spare registers */   \
  55         mfspr   r13,SPRN_SPRG_PACA;     /* get PACA */                      \
  56         std     r10,PACA_EX##type+EX_R10(r13);                              \
  57         std     r11,PACA_EX##type+EX_R11(r13);                              \
  58         mfcr    r10;                    /* save CR */                       \
  59         mfspr   r11,SPRN_##type##_SRR1;/* what are we coming from */        \
  60         DO_KVM  intnum,SPRN_##type##_SRR1;    /* KVM hook */                \
  61         stw     r10,PACA_EX##type+EX_CR(r13); /* save old CR in the PACA */ \
  62         addition;                       /* additional code for that exc. */ \
  63         std     r1,PACA_EX##type+EX_R1(r13); /* save old r1 in the PACA */  \
  64         type##_SET_KSTACK;              /* get special stack if necessary */\
  65         andi.   r10,r11,MSR_PR;         /* save stack pointer */            \
  66         beq     1f;                     /* branch around if supervisor */   \
  67         ld      r1,PACAKSAVE(r13);      /* get kernel stack coming from usr */\
  68 1:      cmpdi   cr1,r1,0;               /* check if SP makes sense */       \
  69         bge-    cr1,exc_##n##_bad_stack;/* bad stack (TODO: out of line) */ \
  70         mfspr   r10,SPRN_##type##_SRR0; /* read SRR0 before touching stack */
  71
  72 /* Exception type-specific macros */
  73 #define GEN_SET_KSTACK                                                      \
  74         subi    r1,r1,INT_FRAME_SIZE;   /* alloc frame on kernel stack */
  75 #define SPRN_GEN_SRR0   SPRN_SRR0
  76 #define SPRN_GEN_SRR1   SPRN_SRR1
  77
  78 #define GDBELL_SET_KSTACK       GEN_SET_KSTACK
  79 #define SPRN_GDBELL_SRR0        SPRN_GSRR0
  80 #define SPRN_GDBELL_SRR1        SPRN_GSRR1
  81
  82 #define CRIT_SET_KSTACK                                                     \
  83         ld      r1,PACA_CRIT_STACK(r13);                                    \
  84         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;                               \
  85         EXC_LEVEL_EXCEPTION_PROLOG(CRIT);
  86 #define SPRN_CRIT_SRR0  SPRN_CSRR0
  87 #define SPRN_CRIT_SRR1  SPRN_CSRR1
  88
  89 #define DBG_SET_KSTACK                                                      \
  90         ld      r1,PACA_DBG_STACK(r13);                                     \
  91         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;                               \
  92         EXC_LEVEL_EXCEPTION_PROLOG(DBG);
  93 #define SPRN_DBG_SRR0   SPRN_DSRR0
  94 #define SPRN_DBG_SRR1   SPRN_DSRR1
  95
  96 #define MC_SET_KSTACK                                                       \
  97         ld      r1,PACA_MC_STACK(r13);                                      \
  98         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;                               \
  99         EXC_LEVEL_EXCEPTION_PROLOG(MC);
 100 #define SPRN_MC_SRR0    SPRN_MCSRR0
 101 #define SPRN_MC_SRR1    SPRN_MCSRR1
 102
 103 #define NORMAL_EXCEPTION_PROLOG(n, intnum, addition)                        \
 104         EXCEPTION_PROLOG(n, intnum, GEN, addition##_GEN(n))
 105
 106 #define CRIT_EXCEPTION_PROLOG(n, intnum, addition)                          \
 107         EXCEPTION_PROLOG(n, intnum, CRIT, addition##_CRIT(n))
 108
 109 #define DBG_EXCEPTION_PROLOG(n, intnum, addition)                           \
 110         EXCEPTION_PROLOG(n, intnum, DBG, addition##_DBG(n))
 111
 112 #define MC_EXCEPTION_PROLOG(n, intnum, addition)                            \
 113         EXCEPTION_PROLOG(n, intnum, MC, addition##_MC(n))
 114
 115 #define GDBELL_EXCEPTION_PROLOG(n, intnum, addition)                        \
 116         EXCEPTION_PROLOG(n, intnum, GDBELL, addition##_GDBELL(n))
 117
 118 /* Variants of the "addition" argument for the prolog
 119  */
 120 #define PROLOG_ADDITION_NONE_GEN(n)
 121 #define PROLOG_ADDITION_NONE_GDBELL(n)
 122 #define PROLOG_ADDITION_NONE_CRIT(n)
 123 #define PROLOG_ADDITION_NONE_DBG(n)
 124 #define PROLOG_ADDITION_NONE_MC(n)
 125
 126 #define PROLOG_ADDITION_MASKABLE_GEN(n)                                     \
 127         lbz     r10,PACASOFTIRQEN(r13); /* are irqs soft-disabled ? */      \
 128         cmpwi   cr0,r10,0;              /* yes -> go out of line */         \
 129         beq     masked_interrupt_book3e_##n
 130
 131 #define PROLOG_ADDITION_2REGS_GEN(n)                                        \
 132         std     r14,PACA_EXGEN+EX_R14(r13);                                 \
 133         std     r15,PACA_EXGEN+EX_R15(r13)
 134
 135 #define PROLOG_ADDITION_1REG_GEN(n)                                         \
 136         std     r14,PACA_EXGEN+EX_R14(r13);
 137
 138 #define PROLOG_ADDITION_2REGS_CRIT(n)                                       \
 139         std     r14,PACA_EXCRIT+EX_R14(r13);                                \
 140         std     r15,PACA_EXCRIT+EX_R15(r13)
 141
 142 #define PROLOG_ADDITION_2REGS_DBG(n)                                        \
 143         std     r14,PACA_EXDBG+EX_R14(r13);                                 \
 144         std     r15,PACA_EXDBG+EX_R15(r13)
 145
 146 #define PROLOG_ADDITION_2REGS_MC(n)                                         \
 147         std     r14,PACA_EXMC+EX_R14(r13);                                  \
 148         std     r15,PACA_EXMC+EX_R15(r13)
 149
 150
 151 /* Core exception code for all exceptions except TLB misses. */
 152 #define EXCEPTION_COMMON_LVL(n, scratch, excf)                              \
 153 exc_##n##_common:                                                           \
 154         std     r0,GPR0(r1);            /* save r0 in stackframe */         \
 155         std     r2,GPR2(r1);            /* save r2 in stackframe */         \
 156         SAVE_4GPRS(3, r1);              /* save r3 - r6 in stackframe */    \
 157         SAVE_2GPRS(7, r1);              /* save r7, r8 in stackframe */     \
 158         std     r9,GPR9(r1);            /* save r9 in stackframe */         \
 159         std     r10,_NIP(r1);           /* save SRR0 to stackframe */       \
 160         std     r11,_MSR(r1);           /* save SRR1 to stackframe */       \
 161         beq     2f;                     /* if from kernel mode */           \
 162         ACCOUNT_CPU_USER_ENTRY(r10,r11);/* accounting (uses cr0+eq) */      \
 163 2:      ld      r3,excf+EX_R10(r13);    /* get back r10 */                  \
 164         ld      r4,excf+EX_R11(r13);    /* get back r11 */                  \
 165         mfspr   r5,scratch;             /* get back r13 */                  \
 166         std     r12,GPR12(r1);          /* save r12 in stackframe */        \
 167         ld      r2,PACATOC(r13);        /* get kernel TOC into r2 */        \
 168         mflr    r6;                     /* save LR in stackframe */         \
 169         mfctr   r7;                     /* save CTR in stackframe */        \
 170         mfspr   r8,SPRN_XER;            /* save XER in stackframe */        \
 171         ld      r9,excf+EX_R1(r13);     /* load orig r1 back from PACA */   \
 172         lwz     r10,excf+EX_CR(r13);    /* load orig CR back from PACA  */  \
 173         lbz     r11,PACASOFTIRQEN(r13); /* get current IRQ softe */         \
 174         ld      r12,exception_marker@toc(r2);                               \
 175         li      r0,0;                                                       \
 176         std     r3,GPR10(r1);           /* save r10 to stackframe */        \
 177         std     r4,GPR11(r1);           /* save r11 to stackframe */        \
 178         std     r5,GPR13(r1);           /* save it to stackframe */         \
 179         std     r6,_LINK(r1);                                               \
 180         std     r7,_CTR(r1);                                                \
 181         std     r8,_XER(r1);                                                \
 182         li      r3,(n)+1;               /* indicate partial regs in trap */ \
 183         std     r9,0(r1);               /* store stack frame back link */   \
 184         std     r10,_CCR(r1);           /* store orig CR in stackframe */   \
 185         std     r9,GPR1(r1);            /* store stack frame back link */   \
 186         std     r11,SOFTE(r1);          /* and save it to stackframe */     \
 187         std     r12,STACK_FRAME_OVERHEAD-16(r1); /* mark the frame */       \
 188         std     r3,_TRAP(r1);           /* set trap number              */  \
 189         std     r0,RESULT(r1);          /* clear regs->result */
 190
 191 #define EXCEPTION_COMMON(n) \
 192         EXCEPTION_COMMON_LVL(n, SPRN_SPRG_GEN_SCRATCH, PACA_EXGEN)
 193 #define EXCEPTION_COMMON_CRIT(n) \
 194         EXCEPTION_COMMON_LVL(n, SPRN_SPRG_CRIT_SCRATCH, PACA_EXCRIT)
 195 #define EXCEPTION_COMMON_MC(n) \
 196         EXCEPTION_COMMON_LVL(n, SPRN_SPRG_MC_SCRATCH, PACA_EXMC)
 197 #define EXCEPTION_COMMON_DBG(n) \
 198         EXCEPTION_COMMON_LVL(n, SPRN_SPRG_DBG_SCRATCH, PACA_EXDBG)
 199
 200 /*
 201  * This is meant for exceptions that don't immediately hard-enable.  We
 202  * set a bit in paca->irq_happened to ensure that a subsequent call to
 203  * arch_local_irq_restore() will properly hard-enable and avoid the
 204  * fast-path, and then reconcile irq state.
 205  */
 206 #define INTS_DISABLE    RECONCILE_IRQ_STATE(r3,r4)
 207
 208 /*
 209  * This is called by exceptions that don't use INTS_DISABLE (that did not
 210  * touch irq indicators in the PACA).  This will restore MSR:EE to it's
 211  * previous value
 212  *
 213  * XXX In the long run, we may want to open-code it in order to separate the
 214  *     load from the wrtee, thus limiting the latency caused by the dependency
 215  *     but at this point, I'll favor code clarity until we have a near to final
 216  *     implementation
 217  */
 218 #define INTS_RESTORE_HARD                                                   \
 219         ld      r11,_MSR(r1);                                               \
 220         wrtee   r11;
 221
 222 /* XXX FIXME: Restore r14/r15 when necessary */
 223 #define BAD_STACK_TRAMPOLINE(n)                                             \
 224 exc_##n##_bad_stack:                                                        \
 225         li      r1,(n);                 /* get exception number */          \
 226         sth     r1,PACA_TRAP_SAVE(r13); /* store trap */                    \
 227         b       bad_stack_book3e;       /* bad stack error */
 228
 229 /* WARNING: If you change the layout of this stub, make sure you chcek
 230         *   the debug exception handler which handles single stepping
 231         *   into exceptions from userspace, and the MM code in
 232         *   arch/powerpc/mm/tlb_nohash.c which patches the branch here
 233         *   and would need to be updated if that branch is moved
 234         */
 235 #define EXCEPTION_STUB(loc, label)                                      \
 236         . = interrupt_base_book3e + loc;                                \
 237         nop;    /* To make debug interrupts happy */                    \
 238         b       exc_##label##_book3e;
 239
 240 #define ACK_NONE(r)
 241 #define ACK_DEC(r)                                                      \
 242         lis     r,TSR_DIS@h;                                            \
 243         mtspr   SPRN_TSR,r
 244 #define ACK_FIT(r)                                                      \
 245         lis     r,TSR_FIS@h;                                            \
 246         mtspr   SPRN_TSR,r
 247
 248 /* Used by asynchronous interrupt that may happen in the idle loop.
 249  *
 250  * This check if the thread was in the idle loop, and if yes, returns
 251  * to the caller rather than the PC. This is to avoid a race if
 252  * interrupts happen before the wait instruction.
 253  */
 254 #define CHECK_NAPPING()                                                 \
 255         CURRENT_THREAD_INFO(r11, r1);                                   \
 256         ld      r10,TI_LOCAL_FLAGS(r11);                                \
 257         andi.   r9,r10,_TLF_NAPPING;                                    \
 258         beq+    1f;                                                     \
 259         ld      r8,_LINK(r1);                                           \
 260         rlwinm  r7,r10,0,~_TLF_NAPPING;                                 \
 261         std     r8,_NIP(r1);                                            \
 262         std     r7,TI_LOCAL_FLAGS(r11);                                 \
 263 1:
 264
 265
 266 #define MASKABLE_EXCEPTION(trapnum, intnum, label, hdlr, ack)           \
 267         START_EXCEPTION(label);                                         \
 268         NORMAL_EXCEPTION_PROLOG(trapnum, intnum, PROLOG_ADDITION_MASKABLE)\
 269         EXCEPTION_COMMON(trapnum)                                       \
 270         INTS_DISABLE;                                                   \
 271         ack(r8);                                                        \
 272         CHECK_NAPPING();                                                \
 273         addi    r3,r1,STACK_FRAME_OVERHEAD;                             \
 274         bl      hdlr;                                                   \
 275         b       .ret_from_except_lite;
 276
 277 /* This value is used to mark exception frames on the stack. */
 278         .section        ".toc","aw"
 279 exception_marker:
 280         .tc     ID_EXC_MARKER[TC],STACK_FRAME_REGS_MARKER
 281
 282
 283 /*
 284  * And here we have the exception vectors !
 285  */
 286
 287         .text
 288         .balign 0x1000
 289         .globl interrupt_base_book3e
 290 interrupt_base_book3e:                                  /* fake trap */
 291         EXCEPTION_STUB(0x000, machine_check)
 292         EXCEPTION_STUB(0x020, critical_input)           /* 0x0100 */
 293         EXCEPTION_STUB(0x040, debug_crit)               /* 0x0d00 */
 294         EXCEPTION_STUB(0x060, data_storage)             /* 0x0300 */
 295         EXCEPTION_STUB(0x080, instruction_storage)      /* 0x0400 */
 296         EXCEPTION_STUB(0x0a0, external_input)           /* 0x0500 */
 297         EXCEPTION_STUB(0x0c0, alignment)                /* 0x0600 */
 298         EXCEPTION_STUB(0x0e0, program)                  /* 0x0700 */
 299         EXCEPTION_STUB(0x100, fp_unavailable)           /* 0x0800 */
 300         EXCEPTION_STUB(0x120, system_call)              /* 0x0c00 */
 301         EXCEPTION_STUB(0x140, ap_unavailable)           /* 0x0f20 */
 302         EXCEPTION_STUB(0x160, decrementer)              /* 0x0900 */
 303         EXCEPTION_STUB(0x180, fixed_interval)           /* 0x0980 */
 304         EXCEPTION_STUB(0x1a0, watchdog)                 /* 0x09f0 */
 305         EXCEPTION_STUB(0x1c0, data_tlb_miss)
 306         EXCEPTION_STUB(0x1e0, instruction_tlb_miss)
 307         EXCEPTION_STUB(0x200, altivec_unavailable)
 308         EXCEPTION_STUB(0x220, altivec_assist)
 309         EXCEPTION_STUB(0x260, perfmon)
 310         EXCEPTION_STUB(0x280, doorbell)
 311         EXCEPTION_STUB(0x2a0, doorbell_crit)
 312         EXCEPTION_STUB(0x2c0, guest_doorbell)
 313         EXCEPTION_STUB(0x2e0, guest_doorbell_crit)
 314         EXCEPTION_STUB(0x300, hypercall)
 315         EXCEPTION_STUB(0x320, ehpriv)
 316         EXCEPTION_STUB(0x340, lrat_error)
 317
 318         .globl interrupt_end_book3e
 319 interrupt_end_book3e:
 320
 321 /* Critical Input Interrupt */
 322         START_EXCEPTION(critical_input);
 323         CRIT_EXCEPTION_PROLOG(0x100, BOOKE_INTERRUPT_CRITICAL,
 324                               PROLOG_ADDITION_NONE)
 325 //      EXCEPTION_COMMON_CRIT(0x100)
 326 //      INTS_DISABLE
 327 //      bl      special_reg_save_crit
 328 //      CHECK_NAPPING();
 329 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 330 //      bl      .critical_exception
 331 //      b       ret_from_crit_except
 332         b       .
 333
 334 /* Machine Check Interrupt */
 335         START_EXCEPTION(machine_check);
 336         MC_EXCEPTION_PROLOG(0x000, BOOKE_INTERRUPT_MACHINE_CHECK,
 337                             PROLOG_ADDITION_NONE)
 338 //      EXCEPTION_COMMON_MC(0x000)
 339 //      INTS_DISABLE
 340 //      bl      special_reg_save_mc
 341 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 342 //      CHECK_NAPPING();
 343 //      bl      .machine_check_exception
 344 //      b       ret_from_mc_except
 345         b       .
 346
 347 /* Data Storage Interrupt */
 348         START_EXCEPTION(data_storage)
 349         NORMAL_EXCEPTION_PROLOG(0x300, BOOKE_INTERRUPT_DATA_STORAGE,
 350                                 PROLOG_ADDITION_2REGS)
 351         mfspr   r14,SPRN_DEAR
 352         mfspr   r15,SPRN_ESR
 353         EXCEPTION_COMMON(0x300)
 354         INTS_DISABLE
 355         b       storage_fault_common
 356
 357 /* Instruction Storage Interrupt */
 358         START_EXCEPTION(instruction_storage);
 359         NORMAL_EXCEPTION_PROLOG(0x400, BOOKE_INTERRUPT_INST_STORAGE,
 360                                 PROLOG_ADDITION_2REGS)
 361         li      r15,0
 362         mr      r14,r10
 363         EXCEPTION_COMMON(0x400)
 364         INTS_DISABLE
 365         b       storage_fault_common
 366
 367 /* External Input Interrupt */
 368         MASKABLE_EXCEPTION(0x500, BOOKE_INTERRUPT_EXTERNAL,
 369                            external_input, .do_IRQ, ACK_NONE)
 370
 371 /* Alignment */
 372         START_EXCEPTION(alignment);
 373         NORMAL_EXCEPTION_PROLOG(0x600, BOOKE_INTERRUPT_ALIGNMENT,
 374                                 PROLOG_ADDITION_2REGS)
 375         mfspr   r14,SPRN_DEAR
 376         mfspr   r15,SPRN_ESR
 377         EXCEPTION_COMMON(0x600)
 378         b       alignment_more  /* no room, go out of line */
 379
 380 /* Program Interrupt */
 381         START_EXCEPTION(program);
 382         NORMAL_EXCEPTION_PROLOG(0x700, BOOKE_INTERRUPT_PROGRAM,
 383                                 PROLOG_ADDITION_1REG)
 384         mfspr   r14,SPRN_ESR
 385         EXCEPTION_COMMON(0x700)
 386         INTS_DISABLE
 387         std     r14,_DSISR(r1)
 388         addi    r3,r1,STACK_FRAME_OVERHEAD
 389         ld      r14,PACA_EXGEN+EX_R14(r13)
 390         bl      .save_nvgprs
 391         bl      .program_check_exception
 392         b       .ret_from_except
 393
 394 /* Floating Point Unavailable Interrupt */
 395         START_EXCEPTION(fp_unavailable);
 396         NORMAL_EXCEPTION_PROLOG(0x800, BOOKE_INTERRUPT_FP_UNAVAIL,
 397                                 PROLOG_ADDITION_NONE)
 398         /* we can probably do a shorter exception entry for that one... */
 399         EXCEPTION_COMMON(0x800)
 400         ld      r12,_MSR(r1)
 401         andi.   r0,r12,MSR_PR;
 402         beq-    1f
 403         bl      .load_up_fpu
 404         b       fast_exception_return
 405 1:      INTS_DISABLE
 406         bl      .save_nvgprs
 407         addi    r3,r1,STACK_FRAME_OVERHEAD
 408         bl      .kernel_fp_unavailable_exception
 409         b       .ret_from_except
 410
 411 /* Altivec Unavailable Interrupt */
 412         START_EXCEPTION(altivec_unavailable);
 413         NORMAL_EXCEPTION_PROLOG(0x200, BOOKE_INTERRUPT_SPE_ALTIVEC_UNAVAIL,
 414                                 PROLOG_ADDITION_NONE)
 415         /* we can probably do a shorter exception entry for that one... */
 416         EXCEPTION_COMMON(0x200)
 417 #ifdef CONFIG_ALTIVEC
 418 BEGIN_FTR_SECTION
 419         ld      r12,_MSR(r1)
 420         andi.   r0,r12,MSR_PR;
 421         beq-    1f
 422         bl      .load_up_altivec
 423         b       fast_exception_return
 424 1:
 425 END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
 426 #endif
 427         INTS_DISABLE
 428         bl      .save_nvgprs
 429         addi    r3,r1,STACK_FRAME_OVERHEAD
 430         bl      .altivec_unavailable_exception
 431         b       .ret_from_except
 432
 433 /* AltiVec Assist */
 434         START_EXCEPTION(altivec_assist);
 435         NORMAL_EXCEPTION_PROLOG(0x220,
 436                                 BOOKE_INTERRUPT_SPE_FP_DATA_ALTIVEC_ASSIST,
 437                                 PROLOG_ADDITION_NONE)
 438         EXCEPTION_COMMON(0x220)
 439         INTS_DISABLE
 440         bl      .save_nvgprs
 441         addi    r3,r1,STACK_FRAME_OVERHEAD
 442 #ifdef CONFIG_ALTIVEC
 443 BEGIN_FTR_SECTION
 444         bl      .altivec_assist_exception
 445 END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
 446 #else
 447         bl      .unknown_exception
 448 #endif
 449         b       .ret_from_except
 450
 451
 452 /* Decrementer Interrupt */
 453         MASKABLE_EXCEPTION(0x900, BOOKE_INTERRUPT_DECREMENTER,
 454                            decrementer, .timer_interrupt, ACK_DEC)
 455
 456 /* Fixed Interval Timer Interrupt */
 457         MASKABLE_EXCEPTION(0x980, BOOKE_INTERRUPT_FIT,
 458                            fixed_interval, .unknown_exception, ACK_FIT)
 459
 460 /* Watchdog Timer Interrupt */
 461         START_EXCEPTION(watchdog);
 462         CRIT_EXCEPTION_PROLOG(0x9f0, BOOKE_INTERRUPT_WATCHDOG,
 463                               PROLOG_ADDITION_NONE)
 464 //      EXCEPTION_COMMON_CRIT(0x9f0)
 465 //      INTS_DISABLE
 466 //      bl      special_reg_save_crit
 467 //      CHECK_NAPPING();
 468 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 469 //      bl      .unknown_exception
 470 //      b       ret_from_crit_except
 471         b       .
 472
 473 /* System Call Interrupt */
 474         START_EXCEPTION(system_call)
 475         mr      r9,r13                  /* keep a copy of userland r13 */
 476         mfspr   r11,SPRN_SRR0           /* get return address */
 477         mfspr   r12,SPRN_SRR1           /* get previous MSR */
 478         mfspr   r13,SPRN_SPRG_PACA      /* get our PACA */
 479         b       system_call_common
 480
 481 /* Auxiliary Processor Unavailable Interrupt */
 482         START_EXCEPTION(ap_unavailable);
 483         NORMAL_EXCEPTION_PROLOG(0xf20, BOOKE_INTERRUPT_AP_UNAVAIL,
 484                                 PROLOG_ADDITION_NONE)
 485         EXCEPTION_COMMON(0xf20)
 486         INTS_DISABLE
 487         bl      .save_nvgprs
 488         addi    r3,r1,STACK_FRAME_OVERHEAD
 489         bl      .unknown_exception
 490         b       .ret_from_except
 491
 492 /* Debug exception as a critical interrupt*/
 493         START_EXCEPTION(debug_crit);
 494         CRIT_EXCEPTION_PROLOG(0xd00, BOOKE_INTERRUPT_DEBUG,
 495                               PROLOG_ADDITION_2REGS)
 496
 497         /*
 498          * If there is a single step or branch-taken exception in an
 499          * exception entry sequence, it was probably meant to apply to
 500          * the code where the exception occurred (since exception entry
 501          * doesn't turn off DE automatically).  We simulate the effect
 502          * of turning off DE on entry to an exception handler by turning
 503          * off DE in the CSRR1 value and clearing the debug status.
 504          */
 505
 506         mfspr   r14,SPRN_DBSR           /* check single-step/branch taken */
 507         andis.  r15,r14,(DBSR_IC|DBSR_BT)@h
 508         beq+    1f
 509
 510         LOAD_REG_IMMEDIATE(r14,interrupt_base_book3e)
 511         LOAD_REG_IMMEDIATE(r15,interrupt_end_book3e)
 512         cmpld   cr0,r10,r14
 513         cmpld   cr1,r10,r15
 514         blt+    cr0,1f
 515         bge+    cr1,1f
 516
 517         /* here it looks like we got an inappropriate debug exception. */
 518         lis     r14,(DBSR_IC|DBSR_BT)@h         /* clear the event */
 519         rlwinm  r11,r11,0,~MSR_DE       /* clear DE in the CSRR1 value */
 520         mtspr   SPRN_DBSR,r14
 521         mtspr   SPRN_CSRR1,r11
 522         lwz     r10,PACA_EXCRIT+EX_CR(r13)      /* restore registers */
 523         ld      r1,PACA_EXCRIT+EX_R1(r13)
 524         ld      r14,PACA_EXCRIT+EX_R14(r13)
 525         ld      r15,PACA_EXCRIT+EX_R15(r13)
 526         mtcr    r10
 527         ld      r10,PACA_EXCRIT+EX_R10(r13)     /* restore registers */
 528         ld      r11,PACA_EXCRIT+EX_R11(r13)
 529         mfspr   r13,SPRN_SPRG_CRIT_SCRATCH
 530         rfci
 531
 532         /* Normal debug exception */
 533         /* XXX We only handle coming from userspace for now since we can't
 534          *     quite save properly an interrupted kernel state yet
 535          */
 536 1:      andi.   r14,r11,MSR_PR;         /* check for userspace again */
 537         beq     kernel_dbg_exc;         /* if from kernel mode */
 538
 539         /* Now we mash up things to make it look like we are coming on a
 540          * normal exception
 541          */
 542         mfspr   r14,SPRN_DBSR
 543         EXCEPTION_COMMON_CRIT(0xd00)
 544         INTS_DISABLE
 545         std     r14,_DSISR(r1)
 546         addi    r3,r1,STACK_FRAME_OVERHEAD
 547         mr      r4,r14
 548         ld      r14,PACA_EXCRIT+EX_R14(r13)
 549         ld      r15,PACA_EXCRIT+EX_R15(r13)
 550         bl      .save_nvgprs
 551         bl      .DebugException
 552         b       .ret_from_except
 553
 554 kernel_dbg_exc:
 555         b       .       /* NYI */
 556
 557 /* Debug exception as a debug interrupt*/
 558         START_EXCEPTION(debug_debug);
 559         DBG_EXCEPTION_PROLOG(0xd00, BOOKE_INTERRUPT_DEBUG,
 560                                                  PROLOG_ADDITION_2REGS)
 561
 562         /*
 563          * If there is a single step or branch-taken exception in an
 564          * exception entry sequence, it was probably meant to apply to
 565          * the code where the exception occurred (since exception entry
 566          * doesn't turn off DE automatically).  We simulate the effect
 567          * of turning off DE on entry to an exception handler by turning
 568          * off DE in the DSRR1 value and clearing the debug status.
 569          */
 570
 571         mfspr   r14,SPRN_DBSR           /* check single-step/branch taken */
 572         andis.  r15,r14,(DBSR_IC|DBSR_BT)@h
 573         beq+    1f
 574
 575         LOAD_REG_IMMEDIATE(r14,interrupt_base_book3e)
 576         LOAD_REG_IMMEDIATE(r15,interrupt_end_book3e)
 577         cmpld   cr0,r10,r14
 578         cmpld   cr1,r10,r15
 579         blt+    cr0,1f
 580         bge+    cr1,1f
 581
 582         /* here it looks like we got an inappropriate debug exception. */
 583         lis     r14,(DBSR_IC|DBSR_BT)@h         /* clear the event */
 584         rlwinm  r11,r11,0,~MSR_DE       /* clear DE in the DSRR1 value */
 585         mtspr   SPRN_DBSR,r14
 586         mtspr   SPRN_DSRR1,r11
 587         lwz     r10,PACA_EXDBG+EX_CR(r13)       /* restore registers */
 588         ld      r1,PACA_EXDBG+EX_R1(r13)
 589         ld      r14,PACA_EXDBG+EX_R14(r13)
 590         ld      r15,PACA_EXDBG+EX_R15(r13)
 591         mtcr    r10
 592         ld      r10,PACA_EXDBG+EX_R10(r13)      /* restore registers */
 593         ld      r11,PACA_EXDBG+EX_R11(r13)
 594         mfspr   r13,SPRN_SPRG_DBG_SCRATCH
 595         rfdi
 596
 597         /* Normal debug exception */
 598         /* XXX We only handle coming from userspace for now since we can't
 599          *     quite save properly an interrupted kernel state yet
 600          */
 601 1:      andi.   r14,r11,MSR_PR;         /* check for userspace again */
 602         beq     kernel_dbg_exc;         /* if from kernel mode */
 603
 604         /* Now we mash up things to make it look like we are coming on a
 605          * normal exception
 606          */
 607         mfspr   r14,SPRN_DBSR
 608         EXCEPTION_COMMON_DBG(0xd08)
 609         INTS_DISABLE
 610         std     r14,_DSISR(r1)
 611         addi    r3,r1,STACK_FRAME_OVERHEAD
 612         mr      r4,r14
 613         ld      r14,PACA_EXDBG+EX_R14(r13)
 614         ld      r15,PACA_EXDBG+EX_R15(r13)
 615         bl      .save_nvgprs
 616         bl      .DebugException
 617         b       .ret_from_except
 618
 619         START_EXCEPTION(perfmon);
 620         NORMAL_EXCEPTION_PROLOG(0x260, BOOKE_INTERRUPT_PERFORMANCE_MONITOR,
 621                                 PROLOG_ADDITION_NONE)
 622         EXCEPTION_COMMON(0x260)
 623         INTS_DISABLE
 624         CHECK_NAPPING()
 625         addi    r3,r1,STACK_FRAME_OVERHEAD
 626         bl      .performance_monitor_exception
 627         b       .ret_from_except_lite
 628
 629 /* Doorbell interrupt */
 630         MASKABLE_EXCEPTION(0x280, BOOKE_INTERRUPT_DOORBELL,
 631                            doorbell, .doorbell_exception, ACK_NONE)
 632
 633 /* Doorbell critical Interrupt */
 634         START_EXCEPTION(doorbell_crit);
 635         CRIT_EXCEPTION_PROLOG(0x2a0, BOOKE_INTERRUPT_DOORBELL_CRITICAL,
 636                               PROLOG_ADDITION_NONE)
 637 //      EXCEPTION_COMMON_CRIT(0x2a0)
 638 //      INTS_DISABLE
 639 //      bl      special_reg_save_crit
 640 //      CHECK_NAPPING();
 641 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 642 //      bl      .doorbell_critical_exception
 643 //      b       ret_from_crit_except
 644         b       .
 645
 646 /*
 647  *      Guest doorbell interrupt
 648  *      This general exception use GSRRx save/restore registers
 649  */
 650         START_EXCEPTION(guest_doorbell);
 651         GDBELL_EXCEPTION_PROLOG(0x2c0, BOOKE_INTERRUPT_GUEST_DBELL,
 652                                 PROLOG_ADDITION_NONE)
 653         EXCEPTION_COMMON(0x2c0)
 654         addi    r3,r1,STACK_FRAME_OVERHEAD
 655         bl      .save_nvgprs
 656         INTS_RESTORE_HARD
 657         bl      .unknown_exception
 658         b       .ret_from_except
 659
 660 /* Guest Doorbell critical Interrupt */
 661         START_EXCEPTION(guest_doorbell_crit);
 662         CRIT_EXCEPTION_PROLOG(0x2e0, BOOKE_INTERRUPT_GUEST_DBELL_CRIT,
 663                               PROLOG_ADDITION_NONE)
 664 //      EXCEPTION_COMMON_CRIT(0x2e0)
 665 //      INTS_DISABLE
 666 //      bl      special_reg_save_crit
 667 //      CHECK_NAPPING();
 668 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 669 //      bl      .guest_doorbell_critical_exception
 670 //      b       ret_from_crit_except
 671         b       .
 672
 673 /* Hypervisor call */
 674         START_EXCEPTION(hypercall);
 675         NORMAL_EXCEPTION_PROLOG(0x310, BOOKE_INTERRUPT_HV_SYSCALL,
 676                                 PROLOG_ADDITION_NONE)
 677         EXCEPTION_COMMON(0x310)
 678         addi    r3,r1,STACK_FRAME_OVERHEAD
 679         bl      .save_nvgprs
 680         INTS_RESTORE_HARD
 681         bl      .unknown_exception
 682         b       .ret_from_except
 683
 684 /* Embedded Hypervisor priviledged  */
 685         START_EXCEPTION(ehpriv);
 686         NORMAL_EXCEPTION_PROLOG(0x320, BOOKE_INTERRUPT_HV_PRIV,
 687                                 PROLOG_ADDITION_NONE)
 688         EXCEPTION_COMMON(0x320)
 689         addi    r3,r1,STACK_FRAME_OVERHEAD
 690         bl      .save_nvgprs
 691         INTS_RESTORE_HARD
 692         bl      .unknown_exception
 693         b       .ret_from_except
 694
 695 /* LRAT Error interrupt */
 696         START_EXCEPTION(lrat_error);
 697         NORMAL_EXCEPTION_PROLOG(0x340, BOOKE_INTERRUPT_LRAT_ERROR,
 698                                 PROLOG_ADDITION_NONE)
 699         EXCEPTION_COMMON(0x340)
 700         addi    r3,r1,STACK_FRAME_OVERHEAD
 701         bl      .save_nvgprs
 702         INTS_RESTORE_HARD
 703         bl      .unknown_exception
 704         b       .ret_from_except
 705
 706 /*
 707  * An interrupt came in while soft-disabled; We mark paca->irq_happened
 708  * accordingly and if the interrupt is level sensitive, we hard disable
 709  */
 710
 711 .macro masked_interrupt_book3e paca_irq full_mask
 712         lbz     r10,PACAIRQHAPPENED(r13)
 713         ori     r10,r10,\paca_irq
 714         stb     r10,PACAIRQHAPPENED(r13)
 715
 716         .if \full_mask == 1
 717         rldicl  r10,r11,48,1            /* clear MSR_EE */
 718         rotldi  r11,r10,16
 719         mtspr   SPRN_SRR1,r11
 720         .endif
 721
 722         lwz     r11,PACA_EXGEN+EX_CR(r13)
 723         mtcr    r11
 724         ld      r10,PACA_EXGEN+EX_R10(r13)
 725         ld      r11,PACA_EXGEN+EX_R11(r13)
 726         mfspr   r13,SPRN_SPRG_GEN_SCRATCH
 727         rfi
 728         b       .
 729 .endm
 730
 731 masked_interrupt_book3e_0x500:
 732         // XXX When adding support for EPR, use PACA_IRQ_EE_EDGE
 733         masked_interrupt_book3e PACA_IRQ_EE 1
 734
 735 masked_interrupt_book3e_0x900:
 736         ACK_DEC(r10);
 737         masked_interrupt_book3e PACA_IRQ_DEC 0
 738
 739 masked_interrupt_book3e_0x980:
 740         ACK_FIT(r10);
 741         masked_interrupt_book3e PACA_IRQ_DEC 0
 742
 743 masked_interrupt_book3e_0x280:
 744 masked_interrupt_book3e_0x2c0:
 745         masked_interrupt_book3e PACA_IRQ_DBELL 0
 746
 747 /*
 748  * Called from arch_local_irq_enable when an interrupt needs
 749  * to be resent. r3 contains either 0x500,0x900,0x260 or 0x280
 750  * to indicate the kind of interrupt. MSR:EE is already off.
 751  * We generate a stackframe like if a real interrupt had happened.
 752  *
 753  * Note: While MSR:EE is off, we need to make sure that _MSR
 754  * in the generated frame has EE set to 1 or the exception
 755  * handler will not properly re-enable them.
 756  */
 757 _GLOBAL(__replay_interrupt)
 758         /* We are going to jump to the exception common code which
 759          * will retrieve various register values from the PACA which
 760          * we don't give a damn about.
 761          */
 762         mflr    r10
 763         mfmsr   r11
 764         mfcr    r4
 765         mtspr   SPRN_SPRG_GEN_SCRATCH,r13;
 766         std     r1,PACA_EXGEN+EX_R1(r13);
 767         stw     r4,PACA_EXGEN+EX_CR(r13);
 768         ori     r11,r11,MSR_EE
 769         subi    r1,r1,INT_FRAME_SIZE;
 770         cmpwi   cr0,r3,0x500
 771         beq     exc_0x500_common
 772         cmpwi   cr0,r3,0x900
 773         beq     exc_0x900_common
 774         cmpwi   cr0,r3,0x280
 775         beq     exc_0x280_common
 776         blr
 777
 778
 779 /*
 780  * This is called from 0x300 and 0x400 handlers after the prologs with
 781  * r14 and r15 containing the fault address and error code, with the
 782  * original values stashed away in the PACA
 783  */
 784 storage_fault_common:
 785         std     r14,_DAR(r1)
 786         std     r15,_DSISR(r1)
 787         addi    r3,r1,STACK_FRAME_OVERHEAD
 788         mr      r4,r14
 789         mr      r5,r15
 790         ld      r14,PACA_EXGEN+EX_R14(r13)
 791         ld      r15,PACA_EXGEN+EX_R15(r13)
 792         bl      .do_page_fault
 793         cmpdi   r3,0
 794         bne-    1f
 795         b       .ret_from_except_lite
 796 1:      bl      .save_nvgprs
 797         mr      r5,r3
 798         addi    r3,r1,STACK_FRAME_OVERHEAD
 799         ld      r4,_DAR(r1)
 800         bl      .bad_page_fault
 801         b       .ret_from_except
 802
 803 /*
 804  * Alignment exception doesn't fit entirely in the 0x100 bytes so it
 805  * continues here.
 806  */
 807 alignment_more:
 808         std     r14,_DAR(r1)
 809         std     r15,_DSISR(r1)
 810         addi    r3,r1,STACK_FRAME_OVERHEAD
 811         ld      r14,PACA_EXGEN+EX_R14(r13)
 812         ld      r15,PACA_EXGEN+EX_R15(r13)
 813         bl      .save_nvgprs
 814         INTS_RESTORE_HARD
 815         bl      .alignment_exception
 816         b       .ret_from_except
 817
 818 /*
 819  * We branch here from entry_64.S for the last stage of the exception
 820  * return code path. MSR:EE is expected to be off at that point
 821  */
 822 _GLOBAL(exception_return_book3e)
 823         b       1f
 824
 825 /* This is the return from load_up_fpu fast path which could do with
 826  * less GPR restores in fact, but for now we have a single return path
 827  */
 828         .globl fast_exception_return
 829 fast_exception_return:
 830         wrteei  0
 831 1:      mr      r0,r13
 832         ld      r10,_MSR(r1)
 833         REST_4GPRS(2, r1)
 834         andi.   r6,r10,MSR_PR
 835         REST_2GPRS(6, r1)
 836         beq     1f
 837         ACCOUNT_CPU_USER_EXIT(r10, r11)
 838         ld      r0,GPR13(r1)
 839
 840 1:      stdcx.  r0,0,r1         /* to clear the reservation */
 841
 842         ld      r8,_CCR(r1)
 843         ld      r9,_LINK(r1)
 844         ld      r10,_CTR(r1)
 845         ld      r11,_XER(r1)
 846         mtcr    r8
 847         mtlr    r9
 848         mtctr   r10
 849         mtxer   r11
 850         REST_2GPRS(8, r1)
 851         ld      r10,GPR10(r1)
 852         ld      r11,GPR11(r1)
 853         ld      r12,GPR12(r1)
 854         mtspr   SPRN_SPRG_GEN_SCRATCH,r0
 855
 856         std     r10,PACA_EXGEN+EX_R10(r13);
 857         std     r11,PACA_EXGEN+EX_R11(r13);
 858         ld      r10,_NIP(r1)
 859         ld      r11,_MSR(r1)
 860         ld      r0,GPR0(r1)
 861         ld      r1,GPR1(r1)
 862         mtspr   SPRN_SRR0,r10
 863         mtspr   SPRN_SRR1,r11
 864         ld      r10,PACA_EXGEN+EX_R10(r13)
 865         ld      r11,PACA_EXGEN+EX_R11(r13)
 866         mfspr   r13,SPRN_SPRG_GEN_SCRATCH
 867         rfi
 868
 869 /*
 870  * Trampolines used when spotting a bad kernel stack pointer in
 871  * the exception entry code.
 872  *
 873  * TODO: move some bits like SRR0 read to trampoline, pass PACA
 874  * index around, etc... to handle crit & mcheck
 875  */
 876 BAD_STACK_TRAMPOLINE(0x000)
 877 BAD_STACK_TRAMPOLINE(0x100)
 878 BAD_STACK_TRAMPOLINE(0x200)
 879 BAD_STACK_TRAMPOLINE(0x220)
 880 BAD_STACK_TRAMPOLINE(0x260)
 881 BAD_STACK_TRAMPOLINE(0x280)
 882 BAD_STACK_TRAMPOLINE(0x2a0)
 883 BAD_STACK_TRAMPOLINE(0x2c0)
 884 BAD_STACK_TRAMPOLINE(0x2e0)
 885 BAD_STACK_TRAMPOLINE(0x300)
 886 BAD_STACK_TRAMPOLINE(0x310)
 887 BAD_STACK_TRAMPOLINE(0x320)
 888 BAD_STACK_TRAMPOLINE(0x340)
 889 BAD_STACK_TRAMPOLINE(0x400)
 890 BAD_STACK_TRAMPOLINE(0x500)
 891 BAD_STACK_TRAMPOLINE(0x600)
 892 BAD_STACK_TRAMPOLINE(0x700)
 893 BAD_STACK_TRAMPOLINE(0x800)
 894 BAD_STACK_TRAMPOLINE(0x900)
 895 BAD_STACK_TRAMPOLINE(0x980)
 896 BAD_STACK_TRAMPOLINE(0x9f0)
 897 BAD_STACK_TRAMPOLINE(0xa00)
 898 BAD_STACK_TRAMPOLINE(0xb00)
 899 BAD_STACK_TRAMPOLINE(0xc00)
 900 BAD_STACK_TRAMPOLINE(0xd00)
 901 BAD_STACK_TRAMPOLINE(0xd08)
 902 BAD_STACK_TRAMPOLINE(0xe00)
 903 BAD_STACK_TRAMPOLINE(0xf00)
 904 BAD_STACK_TRAMPOLINE(0xf20)
 905
 906         .globl  bad_stack_book3e
 907 bad_stack_book3e:
 908         /* XXX: Needs to make SPRN_SPRG_GEN depend on exception type */
 909         mfspr   r10,SPRN_SRR0;            /* read SRR0 before touching stack */
 910         ld      r1,PACAEMERGSP(r13)
 911         subi    r1,r1,64+INT_FRAME_SIZE
 912         std     r10,_NIP(r1)
 913         std     r11,_MSR(r1)
 914         ld      r10,PACA_EXGEN+EX_R1(r13) /* FIXME for crit & mcheck */
 915         lwz     r11,PACA_EXGEN+EX_CR(r13) /* FIXME for crit & mcheck */
 916         std     r10,GPR1(r1)
 917         std     r11,_CCR(r1)
 918         mfspr   r10,SPRN_DEAR
 919         mfspr   r11,SPRN_ESR
 920         std     r10,_DAR(r1)
 921         std     r11,_DSISR(r1)
 922         std     r0,GPR0(r1);            /* save r0 in stackframe */         \
 923         std     r2,GPR2(r1);            /* save r2 in stackframe */         \
 924         SAVE_4GPRS(3, r1);              /* save r3 - r6 in stackframe */    \
 925         SAVE_2GPRS(7, r1);              /* save r7, r8 in stackframe */     \
 926         std     r9,GPR9(r1);            /* save r9 in stackframe */         \
 927         ld      r3,PACA_EXGEN+EX_R10(r13);/* get back r10 */                \
 928         ld      r4,PACA_EXGEN+EX_R11(r13);/* get back r11 */                \
 929         mfspr   r5,SPRN_SPRG_GEN_SCRATCH;/* get back r13 XXX can be wrong */ \
 930         std     r3,GPR10(r1);           /* save r10 to stackframe */        \
 931         std     r4,GPR11(r1);           /* save r11 to stackframe */        \
 932         std     r12,GPR12(r1);          /* save r12 in stackframe */        \
 933         std     r5,GPR13(r1);           /* save it to stackframe */         \
 934         mflr    r10
 935         mfctr   r11
 936         mfxer   r12
 937         std     r10,_LINK(r1)
 938         std     r11,_CTR(r1)
 939         std     r12,_XER(r1)
 940         SAVE_10GPRS(14,r1)
 941         SAVE_8GPRS(24,r1)
 942         lhz     r12,PACA_TRAP_SAVE(r13)
 943         std     r12,_TRAP(r1)
 944         addi    r11,r1,INT_FRAME_SIZE
 945         std     r11,0(r1)
 946         li      r12,0
 947         std     r12,0(r11)
 948         ld      r2,PACATOC(r13)
 949 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 950         bl      .kernel_bad_stack
 951         b       1b
 952
 953 /*
 954  * Setup the initial TLB for a core. This current implementation
 955  * assume that whatever we are running off will not conflict with
 956  * the new mapping at PAGE_OFFSET.
 957  */
 958 _GLOBAL(initial_tlb_book3e)
 959
 960         /* Look for the first TLB with IPROT set */
 961         mfspr   r4,SPRN_TLB0CFG
 962         andi.   r3,r4,TLBnCFG_IPROT
 963         lis     r3,MAS0_TLBSEL(0)@h
 964         bne     found_iprot
 965
 966         mfspr   r4,SPRN_TLB1CFG
 967         andi.   r3,r4,TLBnCFG_IPROT
 968         lis     r3,MAS0_TLBSEL(1)@h
 969         bne     found_iprot
 970
 971         mfspr   r4,SPRN_TLB2CFG
 972         andi.   r3,r4,TLBnCFG_IPROT
 973         lis     r3,MAS0_TLBSEL(2)@h
 974         bne     found_iprot
 975
 976         lis     r3,MAS0_TLBSEL(3)@h
 977         mfspr   r4,SPRN_TLB3CFG
 978         /* fall through */
 979
 980 found_iprot:
 981         andi.   r5,r4,TLBnCFG_HES
 982         bne     have_hes
 983
 984         mflr    r8                              /* save LR */
 985 /* 1. Find the index of the entry we're executing in
 986  *
 987  * r3 = MAS0_TLBSEL (for the iprot array)
 988  * r4 = SPRN_TLBnCFG
 989  */
 990         bl      invstr                          /* Find our address */
 991 invstr: mflr    r6                              /* Make it accessible */
 992         mfmsr   r7
 993         rlwinm  r5,r7,27,31,31                  /* extract MSR[IS] */
 994         mfspr   r7,SPRN_PID
 995         slwi    r7,r7,16
 996         or      r7,r7,r5
 997         mtspr   SPRN_MAS6,r7
 998         tlbsx   0,r6                            /* search MSR[IS], SPID=PID */
 999
1000         mfspr   r3,SPRN_MAS0
1001         rlwinm  r5,r3,16,20,31                  /* Extract MAS0(Entry) */
1002
1003         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
1004         oris    r7,r7,MAS1_IPROT@h
1005         mtspr   SPRN_MAS1,r7
1006         tlbwe
1007
1008 /* 2. Invalidate all entries except the entry we're executing in
1009  *
1010  * r3 = MAS0 w/TLBSEL & ESEL for the entry we are running in
1011  * r4 = SPRN_TLBnCFG
1012  * r5 = ESEL of entry we are running in
1013  */
1014         andi.   r4,r4,TLBnCFG_N_ENTRY           /* Extract # entries */
1015         li      r6,0                            /* Set Entry counter to 0 */
1016 1:      mr      r7,r3                           /* Set MAS0(TLBSEL) */
1017         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
1018         mtspr   SPRN_MAS0,r7
1019         tlbre
1020         mfspr   r7,SPRN_MAS1
1021         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
1022         cmpw    r5,r6
1023         beq     skpinv                          /* Dont update the current execution TLB */
1024         mtspr   SPRN_MAS1,r7
1025         tlbwe
1026         isync
1027 skpinv: addi    r6,r6,1                         /* Increment */
1028         cmpw    r6,r4                           /* Are we done? */
1029         bne     1b                              /* If not, repeat */
1030
1031         /* Invalidate all TLBs */
1032         PPC_TLBILX_ALL(0,R0)
1033         sync
1034         isync
1035
1036 /* 3. Setup a temp mapping and jump to it
1037  *
1038  * r3 = MAS0 w/TLBSEL & ESEL for the entry we are running in
1039  * r5 = ESEL of entry we are running in
1040  */
1041         andi.   r7,r5,0x1       /* Find an entry not used and is non-zero */
1042         addi    r7,r7,0x1
1043         mr      r4,r3           /* Set MAS0(TLBSEL) = 1 */
1044         mtspr   SPRN_MAS0,r4
1045         tlbre
1046
1047         rlwimi  r4,r7,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r7) */
1048         mtspr   SPRN_MAS0,r4
1049
1050         mfspr   r7,SPRN_MAS1
1051         xori    r6,r7,MAS1_TS           /* Setup TMP mapping in the other Address space */
1052         mtspr   SPRN_MAS1,r6
1053
1054         tlbwe
1055
1056         mfmsr   r6
1057         xori    r6,r6,MSR_IS
1058         mtspr   SPRN_SRR1,r6
1059         bl      1f              /* Find our address */
1060 1:      mflr    r6
1061         addi    r6,r6,(2f - 1b)
1062         mtspr   SPRN_SRR0,r6
1063         rfi
1064 2:
1065
1066 /* 4. Clear out PIDs & Search info
1067  *
1068  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
1069  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
1070  * r5 = MAS3
1071  */
1072         li      r6,0
1073         mtspr   SPRN_MAS6,r6
1074         mtspr   SPRN_PID,r6
1075
1076 /* 5. Invalidate mapping we started in
1077  *
1078  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
1079  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
1080  * r5 = MAS3
1081  */
1082         mtspr   SPRN_MAS0,r3
1083         tlbre
1084         mfspr   r6,SPRN_MAS1
1085         rlwinm  r6,r6,0,2,31    /* clear IPROT and VALID */
1086         mtspr   SPRN_MAS1,r6
1087         tlbwe
1088         sync
1089         isync
1090
1091 /* The mapping only needs to be cache-coherent on SMP */
1092 #ifdef CONFIG_SMP
1093 #define M_IF_SMP        MAS2_M
1094 #else
1095 #define M_IF_SMP        0
1096 #endif
1097
1098 /* 6. Setup KERNELBASE mapping in TLB[0]
1099  *
1100  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
1101  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
1102  * r5 = MAS3
1103  */
1104         rlwinm  r3,r3,0,16,3    /* clear ESEL */
1105         mtspr   SPRN_MAS0,r3
1106         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
1107         ori     r6,r6,(MAS1_TSIZE(BOOK3E_PAGESZ_1GB))@l
1108         mtspr   SPRN_MAS1,r6
1109
1110         LOAD_REG_IMMEDIATE(r6, PAGE_OFFSET | M_IF_SMP)
1111         mtspr   SPRN_MAS2,r6
1112
1113         rlwinm  r5,r5,0,0,25
1114         ori     r5,r5,MAS3_SR | MAS3_SW | MAS3_SX
1115         mtspr   SPRN_MAS3,r5
1116         li      r5,-1
1117         rlwinm  r5,r5,0,0,25
1118
1119         tlbwe
1120
1121 /* 7. Jump to KERNELBASE mapping
1122  *
1123  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
1124  */
1125         /* Now we branch the new virtual address mapped by this entry */
1126         LOAD_REG_IMMEDIATE(r6,2f)
1127         lis     r7,MSR_KERNEL@h
1128         ori     r7,r7,MSR_KERNEL@l
1129         mtspr   SPRN_SRR0,r6
1130         mtspr   SPRN_SRR1,r7
1131         rfi                             /* start execution out of TLB1[0] entry */
1132 2:
1133
1134 /* 8. Clear out the temp mapping
1135  *
1136  * r4 = MAS0 w/TLBSEL & ESEL for the entry we are running in
1137  */
1138         mtspr   SPRN_MAS0,r4
1139         tlbre
1140         mfspr   r5,SPRN_MAS1
1141         rlwinm  r5,r5,0,2,31    /* clear IPROT and VALID */
1142         mtspr   SPRN_MAS1,r5
1143         tlbwe
1144         sync
1145         isync
1146
1147         /* We translate LR and return */
1148         tovirt(r8,r8)
1149         mtlr    r8
1150         blr
1151
1152 have_hes:
1153         /* Setup MAS 0,1,2,3 and 7 for tlbwe of a 1G entry that maps the
1154          * kernel linear mapping. We also set MAS8 once for all here though
1155          * that will have to be made dependent on whether we are running under
1156          * a hypervisor I suppose.
1157          */
1158
1159         /* BEWARE, MAGIC
1160          * This code is called as an ordinary function on the boot CPU. But to
1161          * avoid duplication, this code is also used in SCOM bringup of
1162          * secondary CPUs. We read the code between the initial_tlb_code_start
1163          * and initial_tlb_code_end labels one instruction at a time and RAM it
1164          * into the new core via SCOM. That doesn't process branches, so there
1165          * must be none between those two labels. It also means if this code
1166          * ever takes any parameters, the SCOM code must also be updated to
1167          * provide them.
1168          */
1169         .globl a2_tlbinit_code_start
1170 a2_tlbinit_code_start:
1171
1172         ori     r11,r3,MAS0_WQ_ALLWAYS
1173         oris    r11,r11,MAS0_ESEL(3)@h /* Use way 3: workaround A2 erratum 376 */
1174         mtspr   SPRN_MAS0,r11
1175         lis     r3,(MAS1_VALID | MAS1_IPROT)@h
1176         ori     r3,r3,BOOK3E_PAGESZ_1GB << MAS1_TSIZE_SHIFT
1177         mtspr   SPRN_MAS1,r3
1178         LOAD_REG_IMMEDIATE(r3, PAGE_OFFSET | MAS2_M)
1179         mtspr   SPRN_MAS2,r3
1180         li      r3,MAS3_SR | MAS3_SW | MAS3_SX
1181         mtspr   SPRN_MAS7_MAS3,r3
1182         li      r3,0
1183         mtspr   SPRN_MAS8,r3
1184
1185         /* Write the TLB entry */
1186         tlbwe
1187
1188         .globl a2_tlbinit_after_linear_map
1189 a2_tlbinit_after_linear_map:
1190
1191         /* Now we branch the new virtual address mapped by this entry */
1192         LOAD_REG_IMMEDIATE(r3,1f)
1193         mtctr   r3
1194         bctr
1195
1196 1:      /* We are now running at PAGE_OFFSET, clean the TLB of everything
1197          * else (including IPROTed things left by firmware)
1198          * r4 = TLBnCFG
1199          * r3 = current address (more or less)
1200          */
1201
1202         li      r5,0
1203         mtspr   SPRN_MAS6,r5
1204         tlbsx   0,r3
1205
1206         rlwinm  r9,r4,0,TLBnCFG_N_ENTRY
1207         rlwinm  r10,r4,8,0xff
1208         addi    r10,r10,-1      /* Get inner loop mask */
1209
1210         li      r3,1
1211
1212         mfspr   r5,SPRN_MAS1
1213         rlwinm  r5,r5,0,(~(MAS1_VALID|MAS1_IPROT))
1214
1215         mfspr   r6,SPRN_MAS2
1216         rldicr  r6,r6,0,51              /* Extract EPN */
1217
1218         mfspr   r7,SPRN_MAS0
1219         rlwinm  r7,r7,0,0xffff0fff      /* Clear HES and WQ */
1220
1221         rlwinm  r8,r7,16,0xfff          /* Extract ESEL */
1222
1223 2:      add     r4,r3,r8
1224         and     r4,r4,r10
1225
1226         rlwimi  r7,r4,16,MAS0_ESEL_MASK
1227
1228         mtspr   SPRN_MAS0,r7
1229         mtspr   SPRN_MAS1,r5
1230         mtspr   SPRN_MAS2,r6
1231         tlbwe
1232
1233         addi    r3,r3,1
1234         and.    r4,r3,r10
1235
1236         bne     3f
1237         addis   r6,r6,(1<<30)@h
1238 3:
1239         cmpw    r3,r9
1240         blt     2b
1241
1242         .globl  a2_tlbinit_after_iprot_flush
1243 a2_tlbinit_after_iprot_flush:
1244
1245 #ifdef CONFIG_PPC_EARLY_DEBUG_WSP
1246         /* Now establish early debug mappings if applicable */
1247         /* Restore the MAS0 we used for linear mapping load */
1248         mtspr   SPRN_MAS0,r11
1249
1250         lis     r3,(MAS1_VALID | MAS1_IPROT)@h
1251         ori     r3,r3,(BOOK3E_PAGESZ_4K << MAS1_TSIZE_SHIFT)
1252         mtspr   SPRN_MAS1,r3
1253         LOAD_REG_IMMEDIATE(r3, WSP_UART_VIRT | MAS2_I | MAS2_G)
1254         mtspr   SPRN_MAS2,r3
1255         LOAD_REG_IMMEDIATE(r3, WSP_UART_PHYS | MAS3_SR | MAS3_SW)
1256         mtspr   SPRN_MAS7_MAS3,r3
1257         /* re-use the MAS8 value from the linear mapping */
1258         tlbwe
1259 #endif /* CONFIG_PPC_EARLY_DEBUG_WSP */
1260
1261         PPC_TLBILX(0,0,R0)
1262         sync
1263         isync
1264
1265         .globl a2_tlbinit_code_end
1266 a2_tlbinit_code_end:
1267
1268         /* We translate LR and return */
1269         mflr    r3
1270         tovirt(r3,r3)
1271         mtlr    r3
1272         blr
1273
1274 /*
1275  * Main entry (boot CPU, thread 0)
1276  *
1277  * We enter here from head_64.S, possibly after the prom_init trampoline
1278  * with r3 and r4 already saved to r31 and 30 respectively and in 64 bits
1279  * mode. Anything else is as it was left by the bootloader
1280  *
1281  * Initial requirements of this port:
1282  *
1283  * - Kernel loaded at 0 physical
1284  * - A good lump of memory mapped 0:0 by UTLB entry 0
1285  * - MSR:IS & MSR:DS set to 0
1286  *
1287  * Note that some of the above requirements will be relaxed in the future
1288  * as the kernel becomes smarter at dealing with different initial conditions
1289  * but for now you have to be careful
1290  */
1291 _GLOBAL(start_initialization_book3e)
1292         mflr    r28
1293
1294         /* First, we need to setup some initial TLBs to map the kernel
1295          * text, data and bss at PAGE_OFFSET. We don't have a real mode
1296          * and always use AS 0, so we just set it up to match our link
1297          * address and never use 0 based addresses.
1298          */
1299         bl      .initial_tlb_book3e
1300
1301         /* Init global core bits */
1302         bl      .init_core_book3e
1303
1304         /* Init per-thread bits */
1305         bl      .init_thread_book3e
1306
1307         /* Return to common init code */
1308         tovirt(r28,r28)
1309         mtlr    r28
1310         blr
1311
1312
1313 /*
1314  * Secondary core/processor entry
1315  *
1316  * This is entered for thread 0 of a secondary core, all other threads
1317  * are expected to be stopped. It's similar to start_initialization_book3e
1318  * except that it's generally entered from the holding loop in head_64.S
1319  * after CPUs have been gathered by Open Firmware.
1320  *
1321  * We assume we are in 32 bits mode running with whatever TLB entry was
1322  * set for us by the firmware or POR engine.
1323  */
1324 _GLOBAL(book3e_secondary_core_init_tlb_set)
1325         li      r4,1
1326         b       .generic_secondary_smp_init
1327
1328 _GLOBAL(book3e_secondary_core_init)
1329         mflr    r28
1330
1331         /* Do we need to setup initial TLB entry ? */
1332         cmplwi  r4,0
1333         bne     2f
1334
1335         /* Setup TLB for this core */
1336         bl      .initial_tlb_book3e
1337
1338         /* We can return from the above running at a different
1339          * address, so recalculate r2 (TOC)
1340          */
1341         bl      .relative_toc
1342
1343         /* Init global core bits */
1344 2:      bl      .init_core_book3e
1345
1346         /* Init per-thread bits */
1347 3:      bl      .init_thread_book3e
1348
1349         /* Return to common init code at proper virtual address.
1350          *
1351          * Due to various previous assumptions, we know we entered this
1352          * function at either the final PAGE_OFFSET mapping or using a
1353          * 1:1 mapping at 0, so we don't bother doing a complicated check
1354          * here, we just ensure the return address has the right top bits.
1355          *
1356          * Note that if we ever want to be smarter about where we can be
1357          * started from, we have to be careful that by the time we reach
1358          * the code below we may already be running at a different location
1359          * than the one we were called from since initial_tlb_book3e can
1360          * have moved us already.
1361          */
1362         cmpdi   cr0,r28,0
1363         blt     1f
1364         lis     r3,PAGE_OFFSET@highest
1365         sldi    r3,r3,32
1366         or      r28,r28,r3
1367 1:      mtlr    r28
1368         blr
1369
1370 _GLOBAL(book3e_secondary_thread_init)
1371         mflr    r28
1372         b       3b
1373
1374 _STATIC(init_core_book3e)
1375         /* Establish the interrupt vector base */
1376         LOAD_REG_IMMEDIATE(r3, interrupt_base_book3e)
1377         mtspr   SPRN_IVPR,r3
1378         sync
1379         blr
1380
1381 _STATIC(init_thread_book3e)
1382         lis     r3,(SPRN_EPCR_ICM | SPRN_EPCR_GICM)@h
1383         mtspr   SPRN_EPCR,r3
1384
1385         /* Make sure interrupts are off */
1386         wrteei  0
1387
1388         /* disable all timers and clear out status */
1389         li      r3,0
1390         mtspr   SPRN_TCR,r3
1391         mfspr   r3,SPRN_TSR
1392         mtspr   SPRN_TSR,r3
1393
1394         blr
1395
1396 _GLOBAL(__setup_base_ivors)
1397         SET_IVOR(0, 0x020) /* Critical Input */
1398         SET_IVOR(1, 0x000) /* Machine Check */
1399         SET_IVOR(2, 0x060) /* Data Storage */
1400         SET_IVOR(3, 0x080) /* Instruction Storage */
1401         SET_IVOR(4, 0x0a0) /* External Input */
1402         SET_IVOR(5, 0x0c0) /* Alignment */
1403         SET_IVOR(6, 0x0e0) /* Program */
1404         SET_IVOR(7, 0x100) /* FP Unavailable */
1405         SET_IVOR(8, 0x120) /* System Call */
1406         SET_IVOR(9, 0x140) /* Auxiliary Processor Unavailable */
1407         SET_IVOR(10, 0x160) /* Decrementer */
1408         SET_IVOR(11, 0x180) /* Fixed Interval Timer */
1409         SET_IVOR(12, 0x1a0) /* Watchdog Timer */
1410         SET_IVOR(13, 0x1c0) /* Data TLB Error */
1411         SET_IVOR(14, 0x1e0) /* Instruction TLB Error */
1412         SET_IVOR(15, 0x040) /* Debug */
1413
1414         sync
1415
1416         blr
1417
1418 _GLOBAL(setup_altivec_ivors)
1419         SET_IVOR(32, 0x200) /* AltiVec Unavailable */
1420         SET_IVOR(33, 0x220) /* AltiVec Assist */
1421         blr
1422
1423 _GLOBAL(setup_perfmon_ivor)
1424         SET_IVOR(35, 0x260) /* Performance Monitor */
1425         blr
1426
1427 _GLOBAL(setup_doorbell_ivors)
1428         SET_IVOR(36, 0x280) /* Processor Doorbell */
1429         SET_IVOR(37, 0x2a0) /* Processor Doorbell Crit */
1430         blr
1431
1432 _GLOBAL(setup_ehv_ivors)
1433         SET_IVOR(40, 0x300) /* Embedded Hypervisor System Call */
1434         SET_IVOR(41, 0x320) /* Embedded Hypervisor Privilege */
1435         SET_IVOR(38, 0x2c0) /* Guest Processor Doorbell */
1436         SET_IVOR(39, 0x2e0) /* Guest Processor Doorbell Crit/MC */
1437         blr
1438
1439 _GLOBAL(setup_lrat_ivor)
1440         SET_IVOR(42, 0x340) /* LRAT Error */
1441         blr