arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33
  34 /* Macro to make the code more readable. */
  35 #ifdef CONFIG_8xx_CPU6
  36 #define SPRN_MI_TWC_ADDR        0x2b80
  37 #define SPRN_MI_RPN_ADDR        0x2d80
  38 #define SPRN_MD_TWC_ADDR        0x3b80
  39 #define SPRN_MD_RPN_ADDR        0x3d80
  40
  41 #define MTSPR_CPU6(spr, reg, treg)      \
  42         li      treg, spr##_ADDR;       \
  43         stw     treg, 12(r0);           \
  44         lwz     treg, 12(r0);           \
  45         mtspr   spr, reg
  46 #else
  47 #define MTSPR_CPU6(spr, reg, treg)      \
  48         mtspr   spr, reg
  49 #endif
  50
  51 /*
  52  * Value for the bits that have fixed value in RPN entries.
  53  * Also used for tagging DAR for DTLBerror.
  54  */
  55 #ifdef CONFIG_PPC_16K_PAGES
  56 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  57 #else
  58 #define RPN_PATTERN     0x00f0
  59 #endif
  60
  61         __HEAD
  62 _ENTRY(_stext);
  63 _ENTRY(_start);
  64
  65 /* MPC8xx
  66  * This port was done on an MBX board with an 860.  Right now I only
  67  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  68  * code there loads up some registers before calling us:
  69  *   r3: ptr to board info data
  70  *   r4: initrd_start or if no initrd then 0
  71  *   r5: initrd_end - unused if r4 is 0
  72  *   r6: Start of command line string
  73  *   r7: End of command line string
  74  *
  75  * I decided to use conditional compilation instead of checking PVR and
  76  * adding more processor specific branches around code I don't need.
  77  * Since this is an embedded processor, I also appreciate any memory
  78  * savings I can get.
  79  *
  80  * The MPC8xx does not have any BATs, but it supports large page sizes.
  81  * We first initialize the MMU to support 8M byte pages, then load one
  82  * entry into each of the instruction and data TLBs to map the first
  83  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  84  * the "internal" processor registers before MMU_init is called.
  85  *
  86  *      -- Dan
  87  */
  88         .globl  __start
  89 __start:
  90         mr      r31,r3                  /* save device tree ptr */
  91
  92         /* We have to turn on the MMU right away so we get cache modes
  93          * set correctly.
  94          */
  95         bl      initial_mmu
  96
  97 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  98  * ready to work.
  99  */
 100
 101 turn_on_mmu:
 102         mfmsr   r0
 103         ori     r0,r0,MSR_DR|MSR_IR
 104         mtspr   SPRN_SRR1,r0
 105         lis     r0,start_here@h
 106         ori     r0,r0,start_here@l
 107         mtspr   SPRN_SRR0,r0
 108         SYNC
 109         rfi                             /* enables MMU */
 110
 111 /*
 112  * Exception entry code.  This code runs with address translation
 113  * turned off, i.e. using physical addresses.
 114  * We assume sprg3 has the physical address of the current
 115  * task's thread_struct.
 116  */
 117 #define EXCEPTION_PROLOG        \
 118         EXCEPTION_PROLOG_0;     \
 119         mfcr    r10;            \
 120         EXCEPTION_PROLOG_1;     \
 121         EXCEPTION_PROLOG_2
 122
 123 #define EXCEPTION_PROLOG_0      \
 124         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 125         mtspr   SPRN_SPRG_SCRATCH1,r11
 126
 127 #define EXCEPTION_PROLOG_1      \
 128         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 129         andi.   r11,r11,MSR_PR; \
 130         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 131         beq     1f;             \
 132         mfspr   r11,SPRN_SPRG_THREAD;   \
 133         lwz     r11,THREAD_INFO-THREAD(r11);    \
 134         addi    r11,r11,THREAD_SIZE;    \
 135         tophys(r11,r11);        \
 136 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 137
 138
 139 #define EXCEPTION_PROLOG_2      \
 140         CLR_TOP32(r11);         \
 141         stw     r10,_CCR(r11);          /* save registers */ \
 142         stw     r12,GPR12(r11); \
 143         stw     r9,GPR9(r11);   \
 144         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 145         stw     r10,GPR10(r11); \
 146         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 147         stw     r12,GPR11(r11); \
 148         mflr    r10;            \
 149         stw     r10,_LINK(r11); \
 150         mfspr   r12,SPRN_SRR0;  \
 151         mfspr   r9,SPRN_SRR1;   \
 152         stw     r1,GPR1(r11);   \
 153         stw     r1,0(r11);      \
 154         tovirt(r1,r11);                 /* set new kernel sp */ \
 155         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 156         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 157         stw     r0,GPR0(r11);   \
 158         SAVE_4GPRS(3, r11);     \
 159         SAVE_2GPRS(7, r11)
 160
 161 /*
 162  * Exception exit code.
 163  */
 164 #define EXCEPTION_EPILOG_0      \
 165         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 166         mfspr   r11,SPRN_SPRG_SCRATCH1
 167
 168 /*
 169  * Note: code which follows this uses cr0.eq (set if from kernel),
 170  * r11, r12 (SRR0), and r9 (SRR1).
 171  *
 172  * Note2: once we have set r1 we are in a position to take exceptions
 173  * again, and we could thus set MSR:RI at that point.
 174  */
 175
 176 /*
 177  * Exception vectors.
 178  */
 179 #define EXCEPTION(n, label, hdlr, xfer)         \
 180         . = n;                                  \
 181 label:                                          \
 182         EXCEPTION_PROLOG;                       \
 183         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 184         xfer(n, hdlr)
 185
 186 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 187         li      r10,trap;                                       \
 188         stw     r10,_TRAP(r11);                                 \
 189         li      r10,MSR_KERNEL;                                 \
 190         copyee(r10, r9);                                        \
 191         bl      tfer;                                           \
 192 i##n:                                                           \
 193         .long   hdlr;                                           \
 194         .long   ret
 195
 196 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 197 #define NOCOPY(d, s)
 198
 199 #define EXC_XFER_STD(n, hdlr)           \
 200         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 201                           ret_from_except_full)
 202
 203 #define EXC_XFER_LITE(n, hdlr)          \
 204         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 205                           ret_from_except)
 206
 207 #define EXC_XFER_EE(n, hdlr)            \
 208         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 209                           ret_from_except_full)
 210
 211 #define EXC_XFER_EE_LITE(n, hdlr)       \
 212         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 213                           ret_from_except)
 214
 215 /* System reset */
 216         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 217
 218 /* Machine check */
 219         . = 0x200
 220 MachineCheck:
 221         EXCEPTION_PROLOG
 222         mfspr r4,SPRN_DAR
 223         stw r4,_DAR(r11)
 224         li r5,RPN_PATTERN
 225         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 226         mfspr r5,SPRN_DSISR
 227         stw r5,_DSISR(r11)
 228         addi r3,r1,STACK_FRAME_OVERHEAD
 229         EXC_XFER_STD(0x200, machine_check_exception)
 230
 231 /* Data access exception.
 232  * This is "never generated" by the MPC8xx.
 233  */
 234         . = 0x300
 235 DataAccess:
 236
 237 /* Instruction access exception.
 238  * This is "never generated" by the MPC8xx.
 239  */
 240         . = 0x400
 241 InstructionAccess:
 242
 243 /* External interrupt */
 244         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 245
 246 /* Alignment exception */
 247         . = 0x600
 248 Alignment:
 249         EXCEPTION_PROLOG
 250         mfspr   r4,SPRN_DAR
 251         stw     r4,_DAR(r11)
 252         li      r5,RPN_PATTERN
 253         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 254         mfspr   r5,SPRN_DSISR
 255         stw     r5,_DSISR(r11)
 256         addi    r3,r1,STACK_FRAME_OVERHEAD
 257         EXC_XFER_EE(0x600, alignment_exception)
 258
 259 /* Program check exception */
 260         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 261
 262 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 263 */
 264         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 265
 266 /* Decrementer */
 267         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 268
 269         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 270         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 271
 272 /* System call */
 273         . = 0xc00
 274 SystemCall:
 275         EXCEPTION_PROLOG
 276         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 277
 278 /* Single step - not used on 601 */
 279         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 280         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 281         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 282
 283 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 284  * for all unimplemented and illegal instructions.
 285  */
 286         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 287
 288         . = 0x1100
 289 /*
 290  * For the MPC8xx, this is a software tablewalk to load the instruction
 291  * TLB.  The task switch loads the M_TW register with the pointer to the first
 292  * level table.
 293  * If we discover there is no second level table (value is zero) or if there
 294  * is an invalid pte, we load that into the TLB, which causes another fault
 295  * into the TLB Error interrupt where we can handle such problems.
 296  * We have to use the MD_xxx registers for the tablewalk because the
 297  * equivalent MI_xxx registers only perform the attribute functions.
 298  */
 299
 300 #ifdef CONFIG_8xx_CPU15
 301 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)      \
 302         addi    tmp, addr, PAGE_SIZE;   \
 303         tlbie   tmp;                    \
 304         addi    tmp, addr, -PAGE_SIZE;  \
 305         tlbie   tmp
 306 #else
 307 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)
 308 #endif
 309
 310 InstructionTLBMiss:
 311 #ifdef CONFIG_8xx_CPU6
 312         mtspr   SPRN_SPRG_SCRATCH2, r3
 313 #endif
 314         EXCEPTION_PROLOG_0
 315
 316         /* If we are faulting a kernel address, we have to use the
 317          * kernel page tables.
 318          */
 319 #ifdef CONFIG_MODULES
 320         /* Only modules will cause ITLB Misses as we always
 321          * pin the first 8MB of kernel memory */
 322         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 323         INVALIDATE_ADJACENT_PAGES_CPU15(r10, r11)
 324         mfcr    r10
 325         andis.  r11, r11, 0x8000        /* Address >= 0x80000000 */
 326         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 327         beq     3f
 328         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 329 3:
 330         mtcr    r10
 331         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 332 #else
 333         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 334         INVALIDATE_ADJACENT_PAGES_CPU15(r11, r10)
 335         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 336 #endif
 337         /* Insert level 1 index */
 338         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 339         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 340
 341         /* Load the MI_TWC with the attributes for this "segment." */
 342         MTSPR_CPU6(SPRN_MI_TWC, r11, r3)        /* Set segment attributes */
 343         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 344         /* Extract level 2 index */
 345         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 346         lwzx    r10, r10, r11   /* Get the pte */
 347
 348 #ifdef CONFIG_SWAP
 349         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 350         and     r11, r11, r10
 351         rlwimi  r10, r11, 0, _PAGE_PRESENT
 352 #endif
 353         li      r11, RPN_PATTERN
 354         /* The Linux PTE won't go exactly into the MMU TLB.
 355          * Software indicator bits 21 and 28 must be clear.
 356          * Software indicator bits 24, 25, 26, and 27 must be
 357          * set.  All other Linux PTE bits control the behavior
 358          * of the MMU.
 359          */
 360         rlwimi  r10, r11, 0, 0x07f8     /* Set 24-27, clear 21-23,28 */
 361         MTSPR_CPU6(SPRN_MI_RPN, r10, r3)        /* Update TLB entry */
 362
 363         /* Restore registers */
 364 #ifdef CONFIG_8xx_CPU6
 365         mfspr   r3, SPRN_SPRG_SCRATCH2
 366 #endif
 367         EXCEPTION_EPILOG_0
 368         rfi
 369
 370         . = 0x1200
 371 DataStoreTLBMiss:
 372 #ifdef CONFIG_8xx_CPU6
 373         mtspr   SPRN_SPRG_SCRATCH2, r3
 374 #endif
 375         EXCEPTION_PROLOG_0
 376         mfcr    r10
 377
 378         /* If we are faulting a kernel address, we have to use the
 379          * kernel page tables.
 380          */
 381         mfspr   r11, SPRN_MD_EPN
 382         andis.  r11, r11, 0x8000
 383         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 384         beq     3f
 385         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 386 3:
 387         mtcr    r10
 388         mfspr   r10, SPRN_MD_EPN
 389
 390         /* Insert level 1 index */
 391         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 392         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 393
 394         /* We have a pte table, so load fetch the pte from the table.
 395          */
 396         /* Extract level 2 index */
 397         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 398         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 399         lwz     r10, 0(r10)     /* Get the pte */
 400
 401         /* Insert the Guarded flag into the TWC from the Linux PTE.
 402          * It is bit 27 of both the Linux PTE and the TWC (at least
 403          * I got that right :-).  It will be better when we can put
 404          * this into the Linux pgd/pmd and load it in the operation
 405          * above.
 406          */
 407         rlwimi  r11, r10, 0, 27, 27
 408         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 409          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 410          */
 411         rlwimi  r11, r10, 32-5, 30, 30
 412         MTSPR_CPU6(SPRN_MD_TWC, r11, r3)
 413
 414         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 415          * We also need to know if the insn is a load/store, so:
 416          * Clear _PAGE_PRESENT and load that which will
 417          * trap into DTLB Error with store bit set accordinly.
 418          */
 419         /* PRESENT=0x1, ACCESSED=0x20
 420          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 421          * r10 = (r10 & ~PRESENT) | r11;
 422          */
 423 #ifdef CONFIG_SWAP
 424         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 425         and     r11, r11, r10
 426         rlwimi  r10, r11, 0, _PAGE_PRESENT
 427 #endif
 428         /* The Linux PTE won't go exactly into the MMU TLB.
 429          * Software indicator bits 22 and 28 must be clear.
 430          * Software indicator bits 24, 25, 26, and 27 must be
 431          * set.  All other Linux PTE bits control the behavior
 432          * of the MMU.
 433          */
 434         li      r11, RPN_PATTERN
 435         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 436         MTSPR_CPU6(SPRN_MD_RPN, r10, r3)        /* Update TLB entry */
 437
 438         /* Restore registers */
 439 #ifdef CONFIG_8xx_CPU6
 440         mfspr   r3, SPRN_SPRG_SCRATCH2
 441 #endif
 442         mtspr   SPRN_DAR, r11   /* Tag DAR */
 443         EXCEPTION_EPILOG_0
 444         rfi
 445
 446 /* This is an instruction TLB error on the MPC8xx.  This could be due
 447  * to many reasons, such as executing guarded memory or illegal instruction
 448  * addresses.  There is nothing to do but handle a big time error fault.
 449  */
 450         . = 0x1300
 451 InstructionTLBError:
 452         EXCEPTION_PROLOG
 453         mr      r4,r12
 454         mr      r5,r9
 455         andis.  r10,r5,0x4000
 456         beq+    1f
 457         tlbie   r4
 458         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 459 1:      EXC_XFER_LITE(0x400, handle_page_fault)
 460
 461 /* This is the data TLB error on the MPC8xx.  This could be due to
 462  * many reasons, including a dirty update to a pte.  We bail out to
 463  * a higher level function that can handle it.
 464  */
 465         . = 0x1400
 466 DataTLBError:
 467         EXCEPTION_PROLOG_0
 468         mfcr    r10
 469
 470         mfspr   r11, SPRN_DAR
 471         cmpwi   cr0, r11, RPN_PATTERN
 472         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 473 DARFixed:/* Return from dcbx instruction bug workaround */
 474         EXCEPTION_PROLOG_1
 475         EXCEPTION_PROLOG_2
 476         mfspr   r5,SPRN_DSISR
 477         stw     r5,_DSISR(r11)
 478         mfspr   r4,SPRN_DAR
 479         andis.  r10,r5,0x4000
 480         beq+    1f
 481         tlbie   r4
 482 1:      li      r10,RPN_PATTERN
 483         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 484         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 485         EXC_XFER_LITE(0x300, handle_page_fault)
 486
 487         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 488         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 489         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 490         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 491         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 492         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 493         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 494
 495 /* On the MPC8xx, these next four traps are used for development
 496  * support of breakpoints and such.  Someday I will get around to
 497  * using them.
 498  */
 499         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 500         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 501         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 502         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 503
 504         . = 0x2000
 505
 506 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 507  * by decoding the registers used by the dcbx instruction and adding them.
 508  * DAR is set to the calculated address.
 509  */
 510  /* define if you don't want to use self modifying code */
 511 #define NO_SELF_MODIFYING_CODE
 512 FixupDAR:/* Entry point for dcbx workaround. */
 513         mtspr   SPRN_SPRG_SCRATCH2, r10
 514         /* fetch instruction from memory. */
 515         mfspr   r10, SPRN_SRR0
 516         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 517         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 518         beq     3f
 519         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 520         /* Insert level 1 index */
 521 3:      rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 522         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 523         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 524         /* Insert level 2 index */
 525         rlwimi  r11, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 526         lwz     r11, 0(r11)     /* Get the pte */
 527         /* concat physical page address(r11) and page offset(r10) */
 528         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 529         lwz     r11,0(r11)
 530 /* Check if it really is a dcbx instruction. */
 531 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 532  * no need to include them here */
 533         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 534         rlwinm  r10, r10, 0, 21, 5
 535         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 536         beq+    142f
 537         cmpwi   cr0, r10, 940   /* Is dcbi? */
 538         beq+    142f
 539         cmpwi   cr0, r10, 108   /* Is dcbst? */
 540         beq+    144f            /* Fix up store bit! */
 541         cmpwi   cr0, r10, 172   /* Is dcbf? */
 542         beq+    142f
 543         cmpwi   cr0, r10, 1964  /* Is icbi? */
 544         beq+    142f
 545 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 546         b       DARFixed        /* Nope, go back to normal TLB processing */
 547
 548 144:    mfspr   r10, SPRN_DSISR
 549         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 550         mtspr   SPRN_DSISR, r10
 551 142:    /* continue, it was a dcbx, dcbi instruction. */
 552 #ifndef NO_SELF_MODIFYING_CODE
 553         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 554         li      r10,modified_instr@l
 555         dcbtst  r0,r10          /* touch for store */
 556         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 557         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 558         ori     r11,r11,532
 559         stw     r11,0(r10)      /* store add/and instruction */
 560         dcbf    0,r10           /* flush new instr. to memory. */
 561         icbi    0,r10           /* invalidate instr. cache line */
 562         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 563         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 564         isync                   /* Wait until new instr is loaded from memory */
 565 modified_instr:
 566         .space  4               /* this is where the add instr. is stored */
 567         bne+    143f
 568         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 569 143:    mtdar   r10             /* store faulting EA in DAR */
 570         mfspr   r10,SPRN_SPRG_SCRATCH2
 571         b       DARFixed        /* Go back to normal TLB handling */
 572 #else
 573         mfctr   r10
 574         mtdar   r10                     /* save ctr reg in DAR */
 575         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 576         addi    r10, r10, 150f@l        /* add start of table */
 577         mtctr   r10                     /* load ctr with jump address */
 578         xor     r10, r10, r10           /* sum starts at zero */
 579         bctr                            /* jump into table */
 580 150:
 581         add     r10, r10, r0    ;b      151f
 582         add     r10, r10, r1    ;b      151f
 583         add     r10, r10, r2    ;b      151f
 584         add     r10, r10, r3    ;b      151f
 585         add     r10, r10, r4    ;b      151f
 586         add     r10, r10, r5    ;b      151f
 587         add     r10, r10, r6    ;b      151f
 588         add     r10, r10, r7    ;b      151f
 589         add     r10, r10, r8    ;b      151f
 590         add     r10, r10, r9    ;b      151f
 591         mtctr   r11     ;b      154f    /* r10 needs special handling */
 592         mtctr   r11     ;b      153f    /* r11 needs special handling */
 593         add     r10, r10, r12   ;b      151f
 594         add     r10, r10, r13   ;b      151f
 595         add     r10, r10, r14   ;b      151f
 596         add     r10, r10, r15   ;b      151f
 597         add     r10, r10, r16   ;b      151f
 598         add     r10, r10, r17   ;b      151f
 599         add     r10, r10, r18   ;b      151f
 600         add     r10, r10, r19   ;b      151f
 601         add     r10, r10, r20   ;b      151f
 602         add     r10, r10, r21   ;b      151f
 603         add     r10, r10, r22   ;b      151f
 604         add     r10, r10, r23   ;b      151f
 605         add     r10, r10, r24   ;b      151f
 606         add     r10, r10, r25   ;b      151f
 607         add     r10, r10, r26   ;b      151f
 608         add     r10, r10, r27   ;b      151f
 609         add     r10, r10, r28   ;b      151f
 610         add     r10, r10, r29   ;b      151f
 611         add     r10, r10, r30   ;b      151f
 612         add     r10, r10, r31
 613 151:
 614         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 615         beq     152f                    /* if reg RA is zero, don't add it */
 616         addi    r11, r11, 150b@l        /* add start of table */
 617         mtctr   r11                     /* load ctr with jump address */
 618         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 619         bctr                            /* jump into table */
 620 152:
 621         mfdar   r11
 622         mtctr   r11                     /* restore ctr reg from DAR */
 623         mtdar   r10                     /* save fault EA to DAR */
 624         mfspr   r10,SPRN_SPRG_SCRATCH2
 625         b       DARFixed                /* Go back to normal TLB handling */
 626
 627         /* special handling for r10,r11 since these are modified already */
 628 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 629         add     r10, r10, r11   /* add it */
 630         mfctr   r11             /* restore r11 */
 631         b       151b
 632 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 633         add     r10, r10, r11   /* add it */
 634         mfctr   r11             /* restore r11 */
 635         b       151b
 636 #endif
 637
 638 /*
 639  * This is where the main kernel code starts.
 640  */
 641 start_here:
 642         /* ptr to current */
 643         lis     r2,init_task@h
 644         ori     r2,r2,init_task@l
 645
 646         /* ptr to phys current thread */
 647         tophys(r4,r2)
 648         addi    r4,r4,THREAD    /* init task's THREAD */
 649         mtspr   SPRN_SPRG_THREAD,r4
 650
 651         /* stack */
 652         lis     r1,init_thread_union@ha
 653         addi    r1,r1,init_thread_union@l
 654         li      r0,0
 655         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 656
 657         bl      early_init      /* We have to do this with MMU on */
 658
 659 /*
 660  * Decide what sort of machine this is and initialize the MMU.
 661  */
 662         li      r3,0
 663         mr      r4,r31
 664         bl      machine_init
 665         bl      MMU_init
 666
 667 /*
 668  * Go back to running unmapped so we can load up new values
 669  * and change to using our exception vectors.
 670  * On the 8xx, all we have to do is invalidate the TLB to clear
 671  * the old 8M byte TLB mappings and load the page table base register.
 672  */
 673         /* The right way to do this would be to track it down through
 674          * init's THREAD like the context switch code does, but this is
 675          * easier......until someone changes init's static structures.
 676          */
 677         lis     r6, swapper_pg_dir@ha
 678         tophys(r6,r6)
 679 #ifdef CONFIG_8xx_CPU6
 680         lis     r4, cpu6_errata_word@h
 681         ori     r4, r4, cpu6_errata_word@l
 682         li      r3, 0x3f80
 683         stw     r3, 12(r4)
 684         lwz     r3, 12(r4)
 685 #endif
 686         mtspr   SPRN_M_TW, r6
 687         lis     r4,2f@h
 688         ori     r4,r4,2f@l
 689         tophys(r4,r4)
 690         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 691         mtspr   SPRN_SRR0,r4
 692         mtspr   SPRN_SRR1,r3
 693         rfi
 694 /* Load up the kernel context */
 695 2:
 696         SYNC                    /* Force all PTE updates to finish */
 697         tlbia                   /* Clear all TLB entries */
 698         sync                    /* wait for tlbia/tlbie to finish */
 699         TLBSYNC                 /* ... on all CPUs */
 700
 701         /* set up the PTE pointers for the Abatron bdiGDB.
 702         */
 703         tovirt(r6,r6)
 704         lis     r5, abatron_pteptrs@h
 705         ori     r5, r5, abatron_pteptrs@l
 706         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 707         tophys(r5,r5)
 708         stw     r6, 0(r5)
 709
 710 /* Now turn on the MMU for real! */
 711         li      r4,MSR_KERNEL
 712         lis     r3,start_kernel@h
 713         ori     r3,r3,start_kernel@l
 714         mtspr   SPRN_SRR0,r3
 715         mtspr   SPRN_SRR1,r4
 716         rfi                     /* enable MMU and jump to start_kernel */
 717
 718 /* Set up the initial MMU state so we can do the first level of
 719  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 720  * virtual to physical.  Also, set the cache mode since that is defined
 721  * by TLB entries and perform any additional mapping (like of the IMMR).
 722  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 723  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 724  * these mappings is mapped by page tables.
 725  */
 726 initial_mmu:
 727         tlbia                   /* Invalidate all TLB entries */
 728 /* Always pin the first 8 MB ITLB to prevent ITLB
 729    misses while mucking around with SRR0/SRR1 in asm
 730 */
 731         lis     r8, MI_RSV4I@h
 732         ori     r8, r8, 0x1c00
 733
 734         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 735
 736 #ifdef CONFIG_PIN_TLB
 737         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 738         ori     r10, r10, 0x1c00
 739         mr      r8, r10
 740 #else
 741         lis     r10, MD_RESETVAL@h
 742 #endif
 743 #ifndef CONFIG_8xx_COPYBACK
 744         oris    r10, r10, MD_WTDEF@h
 745 #endif
 746         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 747
 748         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 749          * we can load the instruction and data TLB registers with the
 750          * same values.
 751          */
 752         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 753         ori     r8, r8, MI_EVALID       /* Mark it valid */
 754         mtspr   SPRN_MI_EPN, r8
 755         mtspr   SPRN_MD_EPN, r8
 756         li      r8, MI_PS8MEG           /* Set 8M byte page */
 757         ori     r8, r8, MI_SVALID       /* Make it valid */
 758         mtspr   SPRN_MI_TWC, r8
 759         mtspr   SPRN_MD_TWC, r8
 760         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 761         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 762         mtspr   SPRN_MD_RPN, r8
 763         lis     r8, MI_Kp@h             /* Set the protection mode */
 764         mtspr   SPRN_MI_AP, r8
 765         mtspr   SPRN_MD_AP, r8
 766
 767         /* Map another 8 MByte at the IMMR to get the processor
 768          * internal registers (among other things).
 769          */
 770 #ifdef CONFIG_PIN_TLB
 771         addi    r10, r10, 0x0100
 772         mtspr   SPRN_MD_CTR, r10
 773 #endif
 774         mfspr   r9, 638                 /* Get current IMMR */
 775         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 776
 777         mr      r8, r9                  /* Create vaddr for TLB */
 778         ori     r8, r8, MD_EVALID       /* Mark it valid */
 779         mtspr   SPRN_MD_EPN, r8
 780         li      r8, MD_PS8MEG           /* Set 8M byte page */
 781         ori     r8, r8, MD_SVALID       /* Make it valid */
 782         mtspr   SPRN_MD_TWC, r8
 783         mr      r8, r9                  /* Create paddr for TLB */
 784         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 785         mtspr   SPRN_MD_RPN, r8
 786
 787 #ifdef CONFIG_PIN_TLB
 788         /* Map two more 8M kernel data pages.
 789         */
 790         addi    r10, r10, 0x0100
 791         mtspr   SPRN_MD_CTR, r10
 792
 793         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 794         addis   r8, r8, 0x0080          /* Add 8M */
 795         ori     r8, r8, MI_EVALID       /* Mark it valid */
 796         mtspr   SPRN_MD_EPN, r8
 797         li      r9, MI_PS8MEG           /* Set 8M byte page */
 798         ori     r9, r9, MI_SVALID       /* Make it valid */
 799         mtspr   SPRN_MD_TWC, r9
 800         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 801         addis   r11, r11, 0x0080        /* Add 8M */
 802         mtspr   SPRN_MD_RPN, r11
 803
 804         addi    r10, r10, 0x0100
 805         mtspr   SPRN_MD_CTR, r10
 806
 807         addis   r8, r8, 0x0080          /* Add 8M */
 808         mtspr   SPRN_MD_EPN, r8
 809         mtspr   SPRN_MD_TWC, r9
 810         addis   r11, r11, 0x0080        /* Add 8M */
 811         mtspr   SPRN_MD_RPN, r11
 812 #endif
 813
 814         /* Since the cache is enabled according to the information we
 815          * just loaded into the TLB, invalidate and enable the caches here.
 816          * We should probably check/set other modes....later.
 817          */
 818         lis     r8, IDC_INVALL@h
 819         mtspr   SPRN_IC_CST, r8
 820         mtspr   SPRN_DC_CST, r8
 821         lis     r8, IDC_ENABLE@h
 822         mtspr   SPRN_IC_CST, r8
 823 #ifdef CONFIG_8xx_COPYBACK
 824         mtspr   SPRN_DC_CST, r8
 825 #else
 826         /* For a debug option, I left this here to easily enable
 827          * the write through cache mode
 828          */
 829         lis     r8, DC_SFWT@h
 830         mtspr   SPRN_DC_CST, r8
 831         lis     r8, IDC_ENABLE@h
 832         mtspr   SPRN_DC_CST, r8
 833 #endif
 834         blr
 835
 836
 837 /*
 838  * Set up to use a given MMU context.
 839  * r3 is context number, r4 is PGD pointer.
 840  *
 841  * We place the physical address of the new task page directory loaded
 842  * into the MMU base register, and set the ASID compare register with
 843  * the new "context."
 844  */
 845 _GLOBAL(set_context)
 846
 847 #ifdef CONFIG_BDI_SWITCH
 848         /* Context switch the PTE pointer for the Abatron BDI2000.
 849          * The PGDIR is passed as second argument.
 850          */
 851         lis     r5, KERNELBASE@h
 852         lwz     r5, 0xf0(r5)
 853         stw     r4, 0x4(r5)
 854 #endif
 855
 856         /* Register M_TW will contain base address of level 1 table minus the
 857          * lower part of the kernel PGDIR base address, so that all accesses to
 858          * level 1 table are done relative to lower part of kernel PGDIR base
 859          * address.
 860          */
 861         li      r5, (swapper_pg_dir-PAGE_OFFSET)@l
 862         sub     r4, r4, r5
 863         tophys  (r4, r4)
 864 #ifdef CONFIG_8xx_CPU6
 865         lis     r6, cpu6_errata_word@h
 866         ori     r6, r6, cpu6_errata_word@l
 867         li      r7, 0x3f80
 868         stw     r7, 12(r6)
 869         lwz     r7, 12(r6)
 870 #endif
 871         mtspr   SPRN_M_TW, r4           /* Update pointeur to level 1 table */
 872 #ifdef CONFIG_8xx_CPU6
 873         li      r7, 0x3380
 874         stw     r7, 12(r6)
 875         lwz     r7, 12(r6)
 876 #endif
 877         mtspr   SPRN_M_CASID, r3        /* Update context */
 878         SYNC
 879         blr
 880
 881 #ifdef CONFIG_8xx_CPU6
 882 /* It's here because it is unique to the 8xx.
 883  * It is important we get called with interrupts disabled.  I used to
 884  * do that, but it appears that all code that calls this already had
 885  * interrupt disabled.
 886  */
 887         .globl  set_dec_cpu6
 888 set_dec_cpu6:
 889         lis     r7, cpu6_errata_word@h
 890         ori     r7, r7, cpu6_errata_word@l
 891         li      r4, 0x2c00
 892         stw     r4, 8(r7)
 893         lwz     r4, 8(r7)
 894         mtspr   22, r3          /* Update Decrementer */
 895         SYNC
 896         blr
 897 #endif
 898
 899 /*
 900  * We put a few things here that have to be page-aligned.
 901  * This stuff goes at the beginning of the data segment,
 902  * which is page-aligned.
 903  */
 904         .data
 905         .globl  sdata
 906 sdata:
 907         .globl  empty_zero_page
 908         .align  PAGE_SHIFT
 909 empty_zero_page:
 910         .space  PAGE_SIZE
 911
 912         .globl  swapper_pg_dir
 913 swapper_pg_dir:
 914         .space  PGD_TABLE_SIZE
 915
 916 /* Room for two PTE table poiners, usually the kernel and current user
 917  * pointer to their respective root page table (pgdir).
 918  */
 919 abatron_pteptrs:
 920         .space  8
 921
 922 #ifdef CONFIG_8xx_CPU6
 923         .globl  cpu6_errata_word
 924 cpu6_errata_word:
 925         .space  16
 926 #endif
 927