arch/powerpc/perf/core-book3s.c

   1 /*
   2  * Performance event support - powerpc architecture code
   3  *
   4  * Copyright 2008-2009 Paul Mackerras, IBM Corporation.
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License
   8  * as published by the Free Software Foundation; either version
   9  * 2 of the License, or (at your option) any later version.
  10  */
  11 #include <linux/kernel.h>
  12 #include <linux/sched.h>
  13 #include <linux/perf_event.h>
  14 #include <linux/percpu.h>
  15 #include <linux/hardirq.h>
  16 #include <asm/reg.h>
  17 #include <asm/pmc.h>
  18 #include <asm/machdep.h>
  19 #include <asm/firmware.h>
  20 #include <asm/ptrace.h>
  21
  22 struct cpu_hw_events {
  23         int n_events;
  24         int n_percpu;
  25         int disabled;
  26         int n_added;
  27         int n_limited;
  28         u8  pmcs_enabled;
  29         struct perf_event *event[MAX_HWEVENTS];
  30         u64 events[MAX_HWEVENTS];
  31         unsigned int flags[MAX_HWEVENTS];
  32         unsigned long mmcr[3];
  33         struct perf_event *limited_counter[MAX_LIMITED_HWCOUNTERS];
  34         u8  limited_hwidx[MAX_LIMITED_HWCOUNTERS];
  35         u64 alternatives[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  36         unsigned long amasks[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  37         unsigned long avalues[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  38
  39         unsigned int group_flag;
  40         int n_txn_start;
  41 };
  42 DEFINE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
  43
  44 struct power_pmu *ppmu;
  45
  46 /*
  47  * Normally, to ignore kernel events we set the FCS (freeze counters
  48  * in supervisor mode) bit in MMCR0, but if the kernel runs with the
  49  * hypervisor bit set in the MSR, or if we are running on a processor
  50  * where the hypervisor bit is forced to 1 (as on Apple G5 processors),
  51  * then we need to use the FCHV bit to ignore kernel events.
  52  */
  53 static unsigned int freeze_events_kernel = MMCR0_FCS;
  54
  55 /*
  56  * 32-bit doesn't have MMCRA but does have an MMCR2,
  57  * and a few other names are different.
  58  */
  59 #ifdef CONFIG_PPC32
  60
  61 #define MMCR0_FCHV              0
  62 #define MMCR0_PMCjCE            MMCR0_PMCnCE
  63
  64 #define SPRN_MMCRA              SPRN_MMCR2
  65 #define MMCRA_SAMPLE_ENABLE     0
  66
  67 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
  68 {
  69         return 0;
  70 }
  71 static inline void perf_get_data_addr(struct pt_regs *regs, u64 *addrp) { }
  72 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
  73 {
  74         return 0;
  75 }
  76 static inline void perf_read_regs(struct pt_regs *regs)
  77 {
  78         regs->result = 0;
  79 }
  80 static inline int perf_intr_is_nmi(struct pt_regs *regs)
  81 {
  82         return 0;
  83 }
  84
  85 static inline int siar_valid(struct pt_regs *regs)
  86 {
  87         return 1;
  88 }
  89
  90 #endif /* CONFIG_PPC32 */
  91
  92 static bool regs_use_siar(struct pt_regs *regs)
  93 {
  94         return !!(regs->result & 1);
  95 }
  96
  97 /*
  98  * Things that are specific to 64-bit implementations.
  99  */
 100 #ifdef CONFIG_PPC64
 101
 102 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
 103 {
 104         unsigned long mmcra = regs->dsisr;
 105
 106         if ((ppmu->flags & PPMU_HAS_SSLOT) && (mmcra & MMCRA_SAMPLE_ENABLE)) {
 107                 unsigned long slot = (mmcra & MMCRA_SLOT) >> MMCRA_SLOT_SHIFT;
 108                 if (slot > 1)
 109                         return 4 * (slot - 1);
 110         }
 111
 112         return 0;
 113 }
 114
 115 /*
 116  * The user wants a data address recorded.
 117  * If we're not doing instruction sampling, give them the SDAR
 118  * (sampled data address).  If we are doing instruction sampling, then
 119  * only give them the SDAR if it corresponds to the instruction
 120  * pointed to by SIAR; this is indicated by the [POWER6_]MMCRA_SDSYNC or
 121  * the [POWER7P_]MMCRA_SDAR_VALID bit in MMCRA.
 122  */
 123 static inline void perf_get_data_addr(struct pt_regs *regs, u64 *addrp)
 124 {
 125         unsigned long mmcra = regs->dsisr;
 126         unsigned long sdsync;
 127
 128         if (ppmu->flags & PPMU_SIAR_VALID)
 129                 sdsync = POWER7P_MMCRA_SDAR_VALID;
 130         else if (ppmu->flags & PPMU_ALT_SIPR)
 131                 sdsync = POWER6_MMCRA_SDSYNC;
 132         else
 133                 sdsync = MMCRA_SDSYNC;
 134
 135         if (!(mmcra & MMCRA_SAMPLE_ENABLE) || (mmcra & sdsync))
 136                 *addrp = mfspr(SPRN_SDAR);
 137 }
 138
 139 static bool regs_sihv(struct pt_regs *regs)
 140 {
 141         unsigned long sihv = MMCRA_SIHV;
 142
 143         if (ppmu->flags & PPMU_ALT_SIPR)
 144                 sihv = POWER6_MMCRA_SIHV;
 145
 146         return !!(regs->dsisr & sihv);
 147 }
 148
 149 static bool regs_sipr(struct pt_regs *regs)
 150 {
 151         unsigned long sipr = MMCRA_SIPR;
 152
 153         if (ppmu->flags & PPMU_ALT_SIPR)
 154                 sipr = POWER6_MMCRA_SIPR;
 155
 156         return !!(regs->dsisr & sipr);
 157 }
 158
 159 static inline u32 perf_flags_from_msr(struct pt_regs *regs)
 160 {
 161         if (regs->msr & MSR_PR)
 162                 return PERF_RECORD_MISC_USER;
 163         if ((regs->msr & MSR_HV) && freeze_events_kernel != MMCR0_FCHV)
 164                 return PERF_RECORD_MISC_HYPERVISOR;
 165         return PERF_RECORD_MISC_KERNEL;
 166 }
 167
 168 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
 169 {
 170         bool use_siar = regs_use_siar(regs);
 171
 172         if (!use_siar)
 173                 return perf_flags_from_msr(regs);
 174
 175         /*
 176          * If we don't have flags in MMCRA, rather than using
 177          * the MSR, we intuit the flags from the address in
 178          * SIAR which should give slightly more reliable
 179          * results
 180          */
 181         if (ppmu->flags & PPMU_NO_SIPR) {
 182                 unsigned long siar = mfspr(SPRN_SIAR);
 183                 if (siar >= PAGE_OFFSET)
 184                         return PERF_RECORD_MISC_KERNEL;
 185                 return PERF_RECORD_MISC_USER;
 186         }
 187
 188         /* PR has priority over HV, so order below is important */
 189         if (regs_sipr(regs))
 190                 return PERF_RECORD_MISC_USER;
 191
 192         if (regs_sihv(regs) && (freeze_events_kernel != MMCR0_FCHV))
 193                 return PERF_RECORD_MISC_HYPERVISOR;
 194
 195         return PERF_RECORD_MISC_KERNEL;
 196 }
 197
 198 /*
 199  * Overload regs->dsisr to store MMCRA so we only need to read it once
 200  * on each interrupt.
 201  * Overload regs->result to specify whether we should use the MSR (result
 202  * is zero) or the SIAR (result is non zero).
 203  */
 204 static inline void perf_read_regs(struct pt_regs *regs)
 205 {
 206         unsigned long mmcra = mfspr(SPRN_MMCRA);
 207         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
 208         int use_siar;
 209
 210         regs->dsisr = mmcra;
 211
 212         /*
 213          * If this isn't a PMU exception (eg a software event) the SIAR is
 214          * not valid. Use pt_regs.
 215          *
 216          * If it is a marked event use the SIAR.
 217          *
 218          * If the PMU doesn't update the SIAR for non marked events use
 219          * pt_regs.
 220          *
 221          * If the PMU has HV/PR flags then check to see if they
 222          * place the exception in userspace. If so, use pt_regs. In
 223          * continuous sampling mode the SIAR and the PMU exception are
 224          * not synchronised, so they may be many instructions apart.
 225          * This can result in confusing backtraces. We still want
 226          * hypervisor samples as well as samples in the kernel with
 227          * interrupts off hence the userspace check.
 228          */
 229         if (TRAP(regs) != 0xf00)
 230                 use_siar = 0;
 231         else if (marked)
 232                 use_siar = 1;
 233         else if ((ppmu->flags & PPMU_NO_CONT_SAMPLING))
 234                 use_siar = 0;
 235         else if (!(ppmu->flags & PPMU_NO_SIPR) && regs_sipr(regs))
 236                 use_siar = 0;
 237         else
 238                 use_siar = 1;
 239
 240         regs->result = use_siar;
 241 }
 242
 243 /*
 244  * If interrupts were soft-disabled when a PMU interrupt occurs, treat
 245  * it as an NMI.
 246  */
 247 static inline int perf_intr_is_nmi(struct pt_regs *regs)
 248 {
 249         return !regs->softe;
 250 }
 251
 252 /*
 253  * On processors like P7+ that have the SIAR-Valid bit, marked instructions
 254  * must be sampled only if the SIAR-valid bit is set.
 255  *
 256  * For unmarked instructions and for processors that don't have the SIAR-Valid
 257  * bit, assume that SIAR is valid.
 258  */
 259 static inline int siar_valid(struct pt_regs *regs)
 260 {
 261         unsigned long mmcra = regs->dsisr;
 262         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
 263
 264         if ((ppmu->flags & PPMU_SIAR_VALID) && marked)
 265                 return mmcra & POWER7P_MMCRA_SIAR_VALID;
 266
 267         return 1;
 268 }
 269
 270 #endif /* CONFIG_PPC64 */
 271
 272 static void perf_event_interrupt(struct pt_regs *regs);
 273
 274 void perf_event_print_debug(void)
 275 {
 276 }
 277
 278 /*
 279  * Read one performance monitor counter (PMC).
 280  */
 281 static unsigned long read_pmc(int idx)
 282 {
 283         unsigned long val;
 284
 285         switch (idx) {
 286         case 1:
 287                 val = mfspr(SPRN_PMC1);
 288                 break;
 289         case 2:
 290                 val = mfspr(SPRN_PMC2);
 291                 break;
 292         case 3:
 293                 val = mfspr(SPRN_PMC3);
 294                 break;
 295         case 4:
 296                 val = mfspr(SPRN_PMC4);
 297                 break;
 298         case 5:
 299                 val = mfspr(SPRN_PMC5);
 300                 break;
 301         case 6:
 302                 val = mfspr(SPRN_PMC6);
 303                 break;
 304 #ifdef CONFIG_PPC64
 305         case 7:
 306                 val = mfspr(SPRN_PMC7);
 307                 break;
 308         case 8:
 309                 val = mfspr(SPRN_PMC8);
 310                 break;
 311 #endif /* CONFIG_PPC64 */
 312         default:
 313                 printk(KERN_ERR "oops trying to read PMC%d\n", idx);
 314                 val = 0;
 315         }
 316         return val;
 317 }
 318
 319 /*
 320  * Write one PMC.
 321  */
 322 static void write_pmc(int idx, unsigned long val)
 323 {
 324         switch (idx) {
 325         case 1:
 326                 mtspr(SPRN_PMC1, val);
 327                 break;
 328         case 2:
 329                 mtspr(SPRN_PMC2, val);
 330                 break;
 331         case 3:
 332                 mtspr(SPRN_PMC3, val);
 333                 break;
 334         case 4:
 335                 mtspr(SPRN_PMC4, val);
 336                 break;
 337         case 5:
 338                 mtspr(SPRN_PMC5, val);
 339                 break;
 340         case 6:
 341                 mtspr(SPRN_PMC6, val);
 342                 break;
 343 #ifdef CONFIG_PPC64
 344         case 7:
 345                 mtspr(SPRN_PMC7, val);
 346                 break;
 347         case 8:
 348                 mtspr(SPRN_PMC8, val);
 349                 break;
 350 #endif /* CONFIG_PPC64 */
 351         default:
 352                 printk(KERN_ERR "oops trying to write PMC%d\n", idx);
 353         }
 354 }
 355
 356 /*
 357  * Check if a set of events can all go on the PMU at once.
 358  * If they can't, this will look at alternative codes for the events
 359  * and see if any combination of alternative codes is feasible.
 360  * The feasible set is returned in event_id[].
 361  */
 362 static int power_check_constraints(struct cpu_hw_events *cpuhw,
 363                                    u64 event_id[], unsigned int cflags[],
 364                                    int n_ev)
 365 {
 366         unsigned long mask, value, nv;
 367         unsigned long smasks[MAX_HWEVENTS], svalues[MAX_HWEVENTS];
 368         int n_alt[MAX_HWEVENTS], choice[MAX_HWEVENTS];
 369         int i, j;
 370         unsigned long addf = ppmu->add_fields;
 371         unsigned long tadd = ppmu->test_adder;
 372
 373         if (n_ev > ppmu->n_counter)
 374                 return -1;
 375
 376         /* First see if the events will go on as-is */
 377         for (i = 0; i < n_ev; ++i) {
 378                 if ((cflags[i] & PPMU_LIMITED_PMC_REQD)
 379                     && !ppmu->limited_pmc_event(event_id[i])) {
 380                         ppmu->get_alternatives(event_id[i], cflags[i],
 381                                                cpuhw->alternatives[i]);
 382                         event_id[i] = cpuhw->alternatives[i][0];
 383                 }
 384                 if (ppmu->get_constraint(event_id[i], &cpuhw->amasks[i][0],
 385                                          &cpuhw->avalues[i][0]))
 386                         return -1;
 387         }
 388         value = mask = 0;
 389         for (i = 0; i < n_ev; ++i) {
 390                 nv = (value | cpuhw->avalues[i][0]) +
 391                         (value & cpuhw->avalues[i][0] & addf);
 392                 if ((((nv + tadd) ^ value) & mask) != 0 ||
 393                     (((nv + tadd) ^ cpuhw->avalues[i][0]) &
 394                      cpuhw->amasks[i][0]) != 0)
 395                         break;
 396                 value = nv;
 397                 mask |= cpuhw->amasks[i][0];
 398         }
 399         if (i == n_ev)
 400                 return 0;       /* all OK */
 401
 402         /* doesn't work, gather alternatives... */
 403         if (!ppmu->get_alternatives)
 404                 return -1;
 405         for (i = 0; i < n_ev; ++i) {
 406                 choice[i] = 0;
 407                 n_alt[i] = ppmu->get_alternatives(event_id[i], cflags[i],
 408                                                   cpuhw->alternatives[i]);
 409                 for (j = 1; j < n_alt[i]; ++j)
 410                         ppmu->get_constraint(cpuhw->alternatives[i][j],
 411                                              &cpuhw->amasks[i][j],
 412                                              &cpuhw->avalues[i][j]);
 413         }
 414
 415         /* enumerate all possibilities and see if any will work */
 416         i = 0;
 417         j = -1;
 418         value = mask = nv = 0;
 419         while (i < n_ev) {
 420                 if (j >= 0) {
 421                         /* we're backtracking, restore context */
 422                         value = svalues[i];
 423                         mask = smasks[i];
 424                         j = choice[i];
 425                 }
 426                 /*
 427                  * See if any alternative k for event_id i,
 428                  * where k > j, will satisfy the constraints.
 429                  */
 430                 while (++j < n_alt[i]) {
 431                         nv = (value | cpuhw->avalues[i][j]) +
 432                                 (value & cpuhw->avalues[i][j] & addf);
 433                         if ((((nv + tadd) ^ value) & mask) == 0 &&
 434                             (((nv + tadd) ^ cpuhw->avalues[i][j])
 435                              & cpuhw->amasks[i][j]) == 0)
 436                                 break;
 437                 }
 438                 if (j >= n_alt[i]) {
 439                         /*
 440                          * No feasible alternative, backtrack
 441                          * to event_id i-1 and continue enumerating its
 442                          * alternatives from where we got up to.
 443                          */
 444                         if (--i < 0)
 445                                 return -1;
 446                 } else {
 447                         /*
 448                          * Found a feasible alternative for event_id i,
 449                          * remember where we got up to with this event_id,
 450                          * go on to the next event_id, and start with
 451                          * the first alternative for it.
 452                          */
 453                         choice[i] = j;
 454                         svalues[i] = value;
 455                         smasks[i] = mask;
 456                         value = nv;
 457                         mask |= cpuhw->amasks[i][j];
 458                         ++i;
 459                         j = -1;
 460                 }
 461         }
 462
 463         /* OK, we have a feasible combination, tell the caller the solution */
 464         for (i = 0; i < n_ev; ++i)
 465                 event_id[i] = cpuhw->alternatives[i][choice[i]];
 466         return 0;
 467 }
 468
 469 /*
 470  * Check if newly-added events have consistent settings for
 471  * exclude_{user,kernel,hv} with each other and any previously
 472  * added events.
 473  */
 474 static int check_excludes(struct perf_event **ctrs, unsigned int cflags[],
 475                           int n_prev, int n_new)
 476 {
 477         int eu = 0, ek = 0, eh = 0;
 478         int i, n, first;
 479         struct perf_event *event;
 480
 481         n = n_prev + n_new;
 482         if (n <= 1)
 483                 return 0;
 484
 485         first = 1;
 486         for (i = 0; i < n; ++i) {
 487                 if (cflags[i] & PPMU_LIMITED_PMC_OK) {
 488                         cflags[i] &= ~PPMU_LIMITED_PMC_REQD;
 489                         continue;
 490                 }
 491                 event = ctrs[i];
 492                 if (first) {
 493                         eu = event->attr.exclude_user;
 494                         ek = event->attr.exclude_kernel;
 495                         eh = event->attr.exclude_hv;
 496                         first = 0;
 497                 } else if (event->attr.exclude_user != eu ||
 498                            event->attr.exclude_kernel != ek ||
 499                            event->attr.exclude_hv != eh) {
 500                         return -EAGAIN;
 501                 }
 502         }
 503
 504         if (eu || ek || eh)
 505                 for (i = 0; i < n; ++i)
 506                         if (cflags[i] & PPMU_LIMITED_PMC_OK)
 507                                 cflags[i] |= PPMU_LIMITED_PMC_REQD;
 508
 509         return 0;
 510 }
 511
 512 static u64 check_and_compute_delta(u64 prev, u64 val)
 513 {
 514         u64 delta = (val - prev) & 0xfffffffful;
 515
 516         /*
 517          * POWER7 can roll back counter values, if the new value is smaller
 518          * than the previous value it will cause the delta and the counter to
 519          * have bogus values unless we rolled a counter over.  If a coutner is
 520          * rolled back, it will be smaller, but within 256, which is the maximum
 521          * number of events to rollback at once.  If we dectect a rollback
 522          * return 0.  This can lead to a small lack of precision in the
 523          * counters.
 524          */
 525         if (prev > val && (prev - val) < 256)
 526                 delta = 0;
 527
 528         return delta;
 529 }
 530
 531 static void power_pmu_read(struct perf_event *event)
 532 {
 533         s64 val, delta, prev;
 534
 535         if (event->hw.state & PERF_HES_STOPPED)
 536                 return;
 537
 538         if (!event->hw.idx)
 539                 return;
 540         /*
 541          * Performance monitor interrupts come even when interrupts
 542          * are soft-disabled, as long as interrupts are hard-enabled.
 543          * Therefore we treat them like NMIs.
 544          */
 545         do {
 546                 prev = local64_read(&event->hw.prev_count);
 547                 barrier();
 548                 val = read_pmc(event->hw.idx);
 549                 delta = check_and_compute_delta(prev, val);
 550                 if (!delta)
 551                         return;
 552         } while (local64_cmpxchg(&event->hw.prev_count, prev, val) != prev);
 553
 554         local64_add(delta, &event->count);
 555         local64_sub(delta, &event->hw.period_left);
 556 }
 557
 558 /*
 559  * On some machines, PMC5 and PMC6 can't be written, don't respect
 560  * the freeze conditions, and don't generate interrupts.  This tells
 561  * us if `event' is using such a PMC.
 562  */
 563 static int is_limited_pmc(int pmcnum)
 564 {
 565         return (ppmu->flags & PPMU_LIMITED_PMC5_6)
 566                 && (pmcnum == 5 || pmcnum == 6);
 567 }
 568
 569 static void freeze_limited_counters(struct cpu_hw_events *cpuhw,
 570                                     unsigned long pmc5, unsigned long pmc6)
 571 {
 572         struct perf_event *event;
 573         u64 val, prev, delta;
 574         int i;
 575
 576         for (i = 0; i < cpuhw->n_limited; ++i) {
 577                 event = cpuhw->limited_counter[i];
 578                 if (!event->hw.idx)
 579                         continue;
 580                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
 581                 prev = local64_read(&event->hw.prev_count);
 582                 event->hw.idx = 0;
 583                 delta = check_and_compute_delta(prev, val);
 584                 if (delta)
 585                         local64_add(delta, &event->count);
 586         }
 587 }
 588
 589 static void thaw_limited_counters(struct cpu_hw_events *cpuhw,
 590                                   unsigned long pmc5, unsigned long pmc6)
 591 {
 592         struct perf_event *event;
 593         u64 val, prev;
 594         int i;
 595
 596         for (i = 0; i < cpuhw->n_limited; ++i) {
 597                 event = cpuhw->limited_counter[i];
 598                 event->hw.idx = cpuhw->limited_hwidx[i];
 599                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
 600                 prev = local64_read(&event->hw.prev_count);
 601                 if (check_and_compute_delta(prev, val))
 602                         local64_set(&event->hw.prev_count, val);
 603                 perf_event_update_userpage(event);
 604         }
 605 }
 606
 607 /*
 608  * Since limited events don't respect the freeze conditions, we
 609  * have to read them immediately after freezing or unfreezing the
 610  * other events.  We try to keep the values from the limited
 611  * events as consistent as possible by keeping the delay (in
 612  * cycles and instructions) between freezing/unfreezing and reading
 613  * the limited events as small and consistent as possible.
 614  * Therefore, if any limited events are in use, we read them
 615  * both, and always in the same order, to minimize variability,
 616  * and do it inside the same asm that writes MMCR0.
 617  */
 618 static void write_mmcr0(struct cpu_hw_events *cpuhw, unsigned long mmcr0)
 619 {
 620         unsigned long pmc5, pmc6;
 621
 622         if (!cpuhw->n_limited) {
 623                 mtspr(SPRN_MMCR0, mmcr0);
 624                 return;
 625         }
 626
 627         /*
 628          * Write MMCR0, then read PMC5 and PMC6 immediately.
 629          * To ensure we don't get a performance monitor interrupt
 630          * between writing MMCR0 and freezing/thawing the limited
 631          * events, we first write MMCR0 with the event overflow
 632          * interrupt enable bits turned off.
 633          */
 634         asm volatile("mtspr %3,%2; mfspr %0,%4; mfspr %1,%5"
 635                      : "=&r" (pmc5), "=&r" (pmc6)
 636                      : "r" (mmcr0 & ~(MMCR0_PMC1CE | MMCR0_PMCjCE)),
 637                        "i" (SPRN_MMCR0),
 638                        "i" (SPRN_PMC5), "i" (SPRN_PMC6));
 639
 640         if (mmcr0 & MMCR0_FC)
 641                 freeze_limited_counters(cpuhw, pmc5, pmc6);
 642         else
 643                 thaw_limited_counters(cpuhw, pmc5, pmc6);
 644
 645         /*
 646          * Write the full MMCR0 including the event overflow interrupt
 647          * enable bits, if necessary.
 648          */
 649         if (mmcr0 & (MMCR0_PMC1CE | MMCR0_PMCjCE))
 650                 mtspr(SPRN_MMCR0, mmcr0);
 651 }
 652
 653 /*
 654  * Disable all events to prevent PMU interrupts and to allow
 655  * events to be added or removed.
 656  */
 657 static void power_pmu_disable(struct pmu *pmu)
 658 {
 659         struct cpu_hw_events *cpuhw;
 660         unsigned long flags;
 661
 662         if (!ppmu)
 663                 return;
 664         local_irq_save(flags);
 665         cpuhw = &__get_cpu_var(cpu_hw_events);
 666
 667         if (!cpuhw->disabled) {
 668                 cpuhw->disabled = 1;
 669                 cpuhw->n_added = 0;
 670
 671                 /*
 672                  * Check if we ever enabled the PMU on this cpu.
 673                  */
 674                 if (!cpuhw->pmcs_enabled) {
 675                         ppc_enable_pmcs();
 676                         cpuhw->pmcs_enabled = 1;
 677                 }
 678
 679                 /*
 680                  * Disable instruction sampling if it was enabled
 681                  */
 682                 if (cpuhw->mmcr[2] & MMCRA_SAMPLE_ENABLE) {
 683                         mtspr(SPRN_MMCRA,
 684                               cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
 685                         mb();
 686                 }
 687
 688                 /*
 689                  * Set the 'freeze counters' bit.
 690                  * The barrier is to make sure the mtspr has been
 691                  * executed and the PMU has frozen the events
 692                  * before we return.
 693                  */
 694                 write_mmcr0(cpuhw, mfspr(SPRN_MMCR0) | MMCR0_FC);
 695                 mb();
 696         }
 697         local_irq_restore(flags);
 698 }
 699
 700 /*
 701  * Re-enable all events if disable == 0.
 702  * If we were previously disabled and events were added, then
 703  * put the new config on the PMU.
 704  */
 705 static void power_pmu_enable(struct pmu *pmu)
 706 {
 707         struct perf_event *event;
 708         struct cpu_hw_events *cpuhw;
 709         unsigned long flags;
 710         long i;
 711         unsigned long val;
 712         s64 left;
 713         unsigned int hwc_index[MAX_HWEVENTS];
 714         int n_lim;
 715         int idx;
 716
 717         if (!ppmu)
 718                 return;
 719         local_irq_save(flags);
 720         cpuhw = &__get_cpu_var(cpu_hw_events);
 721         if (!cpuhw->disabled) {
 722                 local_irq_restore(flags);
 723                 return;
 724         }
 725         cpuhw->disabled = 0;
 726
 727         /*
 728          * If we didn't change anything, or only removed events,
 729          * no need to recalculate MMCR* settings and reset the PMCs.
 730          * Just reenable the PMU with the current MMCR* settings
 731          * (possibly updated for removal of events).
 732          */
 733         if (!cpuhw->n_added) {
 734                 mtspr(SPRN_MMCRA, cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
 735                 mtspr(SPRN_MMCR1, cpuhw->mmcr[1]);
 736                 if (cpuhw->n_events == 0)
 737                         ppc_set_pmu_inuse(0);
 738                 goto out_enable;
 739         }
 740
 741         /*
 742          * Compute MMCR* values for the new set of events
 743          */
 744         if (ppmu->compute_mmcr(cpuhw->events, cpuhw->n_events, hwc_index,
 745                                cpuhw->mmcr)) {
 746                 /* shouldn't ever get here */
 747                 printk(KERN_ERR "oops compute_mmcr failed\n");
 748                 goto out;
 749         }
 750
 751         /*
 752          * Add in MMCR0 freeze bits corresponding to the
 753          * attr.exclude_* bits for the first event.
 754          * We have already checked that all events have the
 755          * same values for these bits as the first event.
 756          */
 757         event = cpuhw->event[0];
 758         if (event->attr.exclude_user)
 759                 cpuhw->mmcr[0] |= MMCR0_FCP;
 760         if (event->attr.exclude_kernel)
 761                 cpuhw->mmcr[0] |= freeze_events_kernel;
 762         if (event->attr.exclude_hv)
 763                 cpuhw->mmcr[0] |= MMCR0_FCHV;
 764
 765         /*
 766          * Write the new configuration to MMCR* with the freeze
 767          * bit set and set the hardware events to their initial values.
 768          * Then unfreeze the events.
 769          */
 770         ppc_set_pmu_inuse(1);
 771         mtspr(SPRN_MMCRA, cpuhw->mmcr[2] & ~MMCRA_SAMPLE_ENABLE);
 772         mtspr(SPRN_MMCR1, cpuhw->mmcr[1]);
 773         mtspr(SPRN_MMCR0, (cpuhw->mmcr[0] & ~(MMCR0_PMC1CE | MMCR0_PMCjCE))
 774                                 | MMCR0_FC);
 775
 776         /*
 777          * Read off any pre-existing events that need to move
 778          * to another PMC.
 779          */
 780         for (i = 0; i < cpuhw->n_events; ++i) {
 781                 event = cpuhw->event[i];
 782                 if (event->hw.idx && event->hw.idx != hwc_index[i] + 1) {
 783                         power_pmu_read(event);
 784                         write_pmc(event->hw.idx, 0);
 785                         event->hw.idx = 0;
 786                 }
 787         }
 788
 789         /*
 790          * Initialize the PMCs for all the new and moved events.
 791          */
 792         cpuhw->n_limited = n_lim = 0;
 793         for (i = 0; i < cpuhw->n_events; ++i) {
 794                 event = cpuhw->event[i];
 795                 if (event->hw.idx)
 796                         continue;
 797                 idx = hwc_index[i] + 1;
 798                 if (is_limited_pmc(idx)) {
 799                         cpuhw->limited_counter[n_lim] = event;
 800                         cpuhw->limited_hwidx[n_lim] = idx;
 801                         ++n_lim;
 802                         continue;
 803                 }
 804                 val = 0;
 805                 if (event->hw.sample_period) {
 806                         left = local64_read(&event->hw.period_left);
 807                         if (left < 0x80000000L)
 808                                 val = 0x80000000L - left;
 809                 }
 810                 local64_set(&event->hw.prev_count, val);
 811                 event->hw.idx = idx;
 812                 if (event->hw.state & PERF_HES_STOPPED)
 813                         val = 0;
 814                 write_pmc(idx, val);
 815                 perf_event_update_userpage(event);
 816         }
 817         cpuhw->n_limited = n_lim;
 818         cpuhw->mmcr[0] |= MMCR0_PMXE | MMCR0_FCECE;
 819
 820  out_enable:
 821         mb();
 822         write_mmcr0(cpuhw, cpuhw->mmcr[0]);
 823
 824         /*
 825          * Enable instruction sampling if necessary
 826          */
 827         if (cpuhw->mmcr[2] & MMCRA_SAMPLE_ENABLE) {
 828                 mb();
 829                 mtspr(SPRN_MMCRA, cpuhw->mmcr[2]);
 830         }
 831
 832  out:
 833         local_irq_restore(flags);
 834 }
 835
 836 static int collect_events(struct perf_event *group, int max_count,
 837                           struct perf_event *ctrs[], u64 *events,
 838                           unsigned int *flags)
 839 {
 840         int n = 0;
 841         struct perf_event *event;
 842
 843         if (!is_software_event(group)) {
 844                 if (n >= max_count)
 845                         return -1;
 846                 ctrs[n] = group;
 847                 flags[n] = group->hw.event_base;
 848                 events[n++] = group->hw.config;
 849         }
 850         list_for_each_entry(event, &group->sibling_list, group_entry) {
 851                 if (!is_software_event(event) &&
 852                     event->state != PERF_EVENT_STATE_OFF) {
 853                         if (n >= max_count)
 854                                 return -1;
 855                         ctrs[n] = event;
 856                         flags[n] = event->hw.event_base;
 857                         events[n++] = event->hw.config;
 858                 }
 859         }
 860         return n;
 861 }
 862
 863 /*
 864  * Add a event to the PMU.
 865  * If all events are not already frozen, then we disable and
 866  * re-enable the PMU in order to get hw_perf_enable to do the
 867  * actual work of reconfiguring the PMU.
 868  */
 869 static int power_pmu_add(struct perf_event *event, int ef_flags)
 870 {
 871         struct cpu_hw_events *cpuhw;
 872         unsigned long flags;
 873         int n0;
 874         int ret = -EAGAIN;
 875
 876         local_irq_save(flags);
 877         perf_pmu_disable(event->pmu);
 878
 879         /*
 880          * Add the event to the list (if there is room)
 881          * and check whether the total set is still feasible.
 882          */
 883         cpuhw = &__get_cpu_var(cpu_hw_events);
 884         n0 = cpuhw->n_events;
 885         if (n0 >= ppmu->n_counter)
 886                 goto out;
 887         cpuhw->event[n0] = event;
 888         cpuhw->events[n0] = event->hw.config;
 889         cpuhw->flags[n0] = event->hw.event_base;
 890
 891         /*
 892          * This event may have been disabled/stopped in record_and_restart()
 893          * because we exceeded the ->event_limit. If re-starting the event,
 894          * clear the ->hw.state (STOPPED and UPTODATE flags), so the user
 895          * notification is re-enabled.
 896          */
 897         if (!(ef_flags & PERF_EF_START))
 898                 event->hw.state = PERF_HES_STOPPED | PERF_HES_UPTODATE;
 899         else
 900                 event->hw.state = 0;
 901
 902         /*
 903          * If group events scheduling transaction was started,
 904          * skip the schedulability test here, it will be performed
 905          * at commit time(->commit_txn) as a whole
 906          */
 907         if (cpuhw->group_flag & PERF_EVENT_TXN)
 908                 goto nocheck;
 909
 910         if (check_excludes(cpuhw->event, cpuhw->flags, n0, 1))
 911                 goto out;
 912         if (power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n0 + 1))
 913                 goto out;
 914         event->hw.config = cpuhw->events[n0];
 915
 916 nocheck:
 917         ++cpuhw->n_events;
 918         ++cpuhw->n_added;
 919
 920         ret = 0;
 921  out:
 922         perf_pmu_enable(event->pmu);
 923         local_irq_restore(flags);
 924         return ret;
 925 }
 926
 927 /*
 928  * Remove a event from the PMU.
 929  */
 930 static void power_pmu_del(struct perf_event *event, int ef_flags)
 931 {
 932         struct cpu_hw_events *cpuhw;
 933         long i;
 934         unsigned long flags;
 935
 936         local_irq_save(flags);
 937         perf_pmu_disable(event->pmu);
 938
 939         power_pmu_read(event);
 940
 941         cpuhw = &__get_cpu_var(cpu_hw_events);
 942         for (i = 0; i < cpuhw->n_events; ++i) {
 943                 if (event == cpuhw->event[i]) {
 944                         while (++i < cpuhw->n_events) {
 945                                 cpuhw->event[i-1] = cpuhw->event[i];
 946                                 cpuhw->events[i-1] = cpuhw->events[i];
 947                                 cpuhw->flags[i-1] = cpuhw->flags[i];
 948                         }
 949                         --cpuhw->n_events;
 950                         ppmu->disable_pmc(event->hw.idx - 1, cpuhw->mmcr);
 951                         if (event->hw.idx) {
 952                                 write_pmc(event->hw.idx, 0);
 953                                 event->hw.idx = 0;
 954                         }
 955                         perf_event_update_userpage(event);
 956                         break;
 957                 }
 958         }
 959         for (i = 0; i < cpuhw->n_limited; ++i)
 960                 if (event == cpuhw->limited_counter[i])
 961                         break;
 962         if (i < cpuhw->n_limited) {
 963                 while (++i < cpuhw->n_limited) {
 964                         cpuhw->limited_counter[i-1] = cpuhw->limited_counter[i];
 965                         cpuhw->limited_hwidx[i-1] = cpuhw->limited_hwidx[i];
 966                 }
 967                 --cpuhw->n_limited;
 968         }
 969         if (cpuhw->n_events == 0) {
 970                 /* disable exceptions if no events are running */
 971                 cpuhw->mmcr[0] &= ~(MMCR0_PMXE | MMCR0_FCECE);
 972         }
 973
 974         perf_pmu_enable(event->pmu);
 975         local_irq_restore(flags);
 976 }
 977
 978 /*
 979  * POWER-PMU does not support disabling individual counters, hence
 980  * program their cycle counter to their max value and ignore the interrupts.
 981  */
 982
 983 static void power_pmu_start(struct perf_event *event, int ef_flags)
 984 {
 985         unsigned long flags;
 986         s64 left;
 987         unsigned long val;
 988
 989         if (!event->hw.idx || !event->hw.sample_period)
 990                 return;
 991
 992         if (!(event->hw.state & PERF_HES_STOPPED))
 993                 return;
 994
 995         if (ef_flags & PERF_EF_RELOAD)
 996                 WARN_ON_ONCE(!(event->hw.state & PERF_HES_UPTODATE));
 997
 998         local_irq_save(flags);
 999         perf_pmu_disable(event->pmu);
1000
1001         event->hw.state = 0;
1002         left = local64_read(&event->hw.period_left);
1003
1004         val = 0;
1005         if (left < 0x80000000L)
1006                 val = 0x80000000L - left;
1007
1008         write_pmc(event->hw.idx, val);
1009
1010         perf_event_update_userpage(event);
1011         perf_pmu_enable(event->pmu);
1012         local_irq_restore(flags);
1013 }
1014
1015 static void power_pmu_stop(struct perf_event *event, int ef_flags)
1016 {
1017         unsigned long flags;
1018
1019         if (!event->hw.idx || !event->hw.sample_period)
1020                 return;
1021
1022         if (event->hw.state & PERF_HES_STOPPED)
1023                 return;
1024
1025         local_irq_save(flags);
1026         perf_pmu_disable(event->pmu);
1027
1028         power_pmu_read(event);
1029         event->hw.state |= PERF_HES_STOPPED | PERF_HES_UPTODATE;
1030         write_pmc(event->hw.idx, 0);
1031
1032         perf_event_update_userpage(event);
1033         perf_pmu_enable(event->pmu);
1034         local_irq_restore(flags);
1035 }
1036
1037 /*
1038  * Start group events scheduling transaction
1039  * Set the flag to make pmu::enable() not perform the
1040  * schedulability test, it will be performed at commit time
1041  */
1042 void power_pmu_start_txn(struct pmu *pmu)
1043 {
1044         struct cpu_hw_events *cpuhw = &__get_cpu_var(cpu_hw_events);
1045
1046         perf_pmu_disable(pmu);
1047         cpuhw->group_flag |= PERF_EVENT_TXN;
1048         cpuhw->n_txn_start = cpuhw->n_events;
1049 }
1050
1051 /*
1052  * Stop group events scheduling transaction
1053  * Clear the flag and pmu::enable() will perform the
1054  * schedulability test.
1055  */
1056 void power_pmu_cancel_txn(struct pmu *pmu)
1057 {
1058         struct cpu_hw_events *cpuhw = &__get_cpu_var(cpu_hw_events);
1059
1060         cpuhw->group_flag &= ~PERF_EVENT_TXN;
1061         perf_pmu_enable(pmu);
1062 }
1063
1064 /*
1065  * Commit group events scheduling transaction
1066  * Perform the group schedulability test as a whole
1067  * Return 0 if success
1068  */
1069 int power_pmu_commit_txn(struct pmu *pmu)
1070 {
1071         struct cpu_hw_events *cpuhw;
1072         long i, n;
1073
1074         if (!ppmu)
1075                 return -EAGAIN;
1076         cpuhw = &__get_cpu_var(cpu_hw_events);
1077         n = cpuhw->n_events;
1078         if (check_excludes(cpuhw->event, cpuhw->flags, 0, n))
1079                 return -EAGAIN;
1080         i = power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n);
1081         if (i < 0)
1082                 return -EAGAIN;
1083
1084         for (i = cpuhw->n_txn_start; i < n; ++i)
1085                 cpuhw->event[i]->hw.config = cpuhw->events[i];
1086
1087         cpuhw->group_flag &= ~PERF_EVENT_TXN;
1088         perf_pmu_enable(pmu);
1089         return 0;
1090 }
1091
1092 /*
1093  * Return 1 if we might be able to put event on a limited PMC,
1094  * or 0 if not.
1095  * A event can only go on a limited PMC if it counts something
1096  * that a limited PMC can count, doesn't require interrupts, and
1097  * doesn't exclude any processor mode.
1098  */
1099 static int can_go_on_limited_pmc(struct perf_event *event, u64 ev,
1100                                  unsigned int flags)
1101 {
1102         int n;
1103         u64 alt[MAX_EVENT_ALTERNATIVES];
1104
1105         if (event->attr.exclude_user
1106             || event->attr.exclude_kernel
1107             || event->attr.exclude_hv
1108             || event->attr.sample_period)
1109                 return 0;
1110
1111         if (ppmu->limited_pmc_event(ev))
1112                 return 1;
1113
1114         /*
1115          * The requested event_id isn't on a limited PMC already;
1116          * see if any alternative code goes on a limited PMC.
1117          */
1118         if (!ppmu->get_alternatives)
1119                 return 0;
1120
1121         flags |= PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD;
1122         n = ppmu->get_alternatives(ev, flags, alt);
1123
1124         return n > 0;
1125 }
1126
1127 /*
1128  * Find an alternative event_id that goes on a normal PMC, if possible,
1129  * and return the event_id code, or 0 if there is no such alternative.
1130  * (Note: event_id code 0 is "don't count" on all machines.)
1131  */
1132 static u64 normal_pmc_alternative(u64 ev, unsigned long flags)
1133 {
1134         u64 alt[MAX_EVENT_ALTERNATIVES];
1135         int n;
1136
1137         flags &= ~(PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD);
1138         n = ppmu->get_alternatives(ev, flags, alt);
1139         if (!n)
1140                 return 0;
1141         return alt[0];
1142 }
1143
1144 /* Number of perf_events counting hardware events */
1145 static atomic_t num_events;
1146 /* Used to avoid races in calling reserve/release_pmc_hardware */
1147 static DEFINE_MUTEX(pmc_reserve_mutex);
1148
1149 /*
1150  * Release the PMU if this is the last perf_event.
1151  */
1152 static void hw_perf_event_destroy(struct perf_event *event)
1153 {
1154         if (!atomic_add_unless(&num_events, -1, 1)) {
1155                 mutex_lock(&pmc_reserve_mutex);
1156                 if (atomic_dec_return(&num_events) == 0)
1157                         release_pmc_hardware();
1158                 mutex_unlock(&pmc_reserve_mutex);
1159         }
1160 }
1161
1162 /*
1163  * Translate a generic cache event_id config to a raw event_id code.
1164  */
1165 static int hw_perf_cache_event(u64 config, u64 *eventp)
1166 {
1167         unsigned long type, op, result;
1168         int ev;
1169
1170         if (!ppmu->cache_events)
1171                 return -EINVAL;
1172
1173         /* unpack config */
1174         type = config & 0xff;
1175         op = (config >> 8) & 0xff;
1176         result = (config >> 16) & 0xff;
1177
1178         if (type >= PERF_COUNT_HW_CACHE_MAX ||
1179             op >= PERF_COUNT_HW_CACHE_OP_MAX ||
1180             result >= PERF_COUNT_HW_CACHE_RESULT_MAX)
1181                 return -EINVAL;
1182
1183         ev = (*ppmu->cache_events)[type][op][result];
1184         if (ev == 0)
1185                 return -EOPNOTSUPP;
1186         if (ev == -1)
1187                 return -EINVAL;
1188         *eventp = ev;
1189         return 0;
1190 }
1191
1192 static int power_pmu_event_init(struct perf_event *event)
1193 {
1194         u64 ev;
1195         unsigned long flags;
1196         struct perf_event *ctrs[MAX_HWEVENTS];
1197         u64 events[MAX_HWEVENTS];
1198         unsigned int cflags[MAX_HWEVENTS];
1199         int n;
1200         int err;
1201         struct cpu_hw_events *cpuhw;
1202
1203         if (!ppmu)
1204                 return -ENOENT;
1205
1206         /* does not support taken branch sampling */
1207         if (has_branch_stack(event))
1208                 return -EOPNOTSUPP;
1209
1210         switch (event->attr.type) {
1211         case PERF_TYPE_HARDWARE:
1212                 ev = event->attr.config;
1213                 if (ev >= ppmu->n_generic || ppmu->generic_events[ev] == 0)
1214                         return -EOPNOTSUPP;
1215                 ev = ppmu->generic_events[ev];
1216                 break;
1217         case PERF_TYPE_HW_CACHE:
1218                 err = hw_perf_cache_event(event->attr.config, &ev);
1219                 if (err)
1220                         return err;
1221                 break;
1222         case PERF_TYPE_RAW:
1223                 ev = event->attr.config;
1224                 break;
1225         default:
1226                 return -ENOENT;
1227         }
1228
1229         event->hw.config_base = ev;
1230         event->hw.idx = 0;
1231
1232         /*
1233          * If we are not running on a hypervisor, force the
1234          * exclude_hv bit to 0 so that we don't care what
1235          * the user set it to.
1236          */
1237         if (!firmware_has_feature(FW_FEATURE_LPAR))
1238                 event->attr.exclude_hv = 0;
1239
1240         /*
1241          * If this is a per-task event, then we can use
1242          * PM_RUN_* events interchangeably with their non RUN_*
1243          * equivalents, e.g. PM_RUN_CYC instead of PM_CYC.
1244          * XXX we should check if the task is an idle task.
1245          */
1246         flags = 0;
1247         if (event->attach_state & PERF_ATTACH_TASK)
1248                 flags |= PPMU_ONLY_COUNT_RUN;
1249
1250         /*
1251          * If this machine has limited events, check whether this
1252          * event_id could go on a limited event.
1253          */
1254         if (ppmu->flags & PPMU_LIMITED_PMC5_6) {
1255                 if (can_go_on_limited_pmc(event, ev, flags)) {
1256                         flags |= PPMU_LIMITED_PMC_OK;
1257                 } else if (ppmu->limited_pmc_event(ev)) {
1258                         /*
1259                          * The requested event_id is on a limited PMC,
1260                          * but we can't use a limited PMC; see if any
1261                          * alternative goes on a normal PMC.
1262                          */
1263                         ev = normal_pmc_alternative(ev, flags);
1264                         if (!ev)
1265                                 return -EINVAL;
1266                 }
1267         }
1268
1269         /*
1270          * If this is in a group, check if it can go on with all the
1271          * other hardware events in the group.  We assume the event
1272          * hasn't been linked into its leader's sibling list at this point.
1273          */
1274         n = 0;
1275         if (event->group_leader != event) {
1276                 n = collect_events(event->group_leader, ppmu->n_counter - 1,
1277                                    ctrs, events, cflags);
1278                 if (n < 0)
1279                         return -EINVAL;
1280         }
1281         events[n] = ev;
1282         ctrs[n] = event;
1283         cflags[n] = flags;
1284         if (check_excludes(ctrs, cflags, n, 1))
1285                 return -EINVAL;
1286
1287         cpuhw = &get_cpu_var(cpu_hw_events);
1288         err = power_check_constraints(cpuhw, events, cflags, n + 1);
1289         put_cpu_var(cpu_hw_events);
1290         if (err)
1291                 return -EINVAL;
1292
1293         event->hw.config = events[n];
1294         event->hw.event_base = cflags[n];
1295         event->hw.last_period = event->hw.sample_period;
1296         local64_set(&event->hw.period_left, event->hw.last_period);
1297
1298         /*
1299          * See if we need to reserve the PMU.
1300          * If no events are currently in use, then we have to take a
1301          * mutex to ensure that we don't race with another task doing
1302          * reserve_pmc_hardware or release_pmc_hardware.
1303          */
1304         err = 0;
1305         if (!atomic_inc_not_zero(&num_events)) {
1306                 mutex_lock(&pmc_reserve_mutex);
1307                 if (atomic_read(&num_events) == 0 &&
1308                     reserve_pmc_hardware(perf_event_interrupt))
1309                         err = -EBUSY;
1310                 else
1311                         atomic_inc(&num_events);
1312                 mutex_unlock(&pmc_reserve_mutex);
1313         }
1314         event->destroy = hw_perf_event_destroy;
1315
1316         return err;
1317 }
1318
1319 static int power_pmu_event_idx(struct perf_event *event)
1320 {
1321         return event->hw.idx;
1322 }
1323
1324 ssize_t power_events_sysfs_show(struct device *dev,
1325                                 struct device_attribute *attr, char *page)
1326 {
1327         struct perf_pmu_events_attr *pmu_attr;
1328
1329         pmu_attr = container_of(attr, struct perf_pmu_events_attr, attr);
1330
1331         return sprintf(page, "event=0x%02llx\n", pmu_attr->id);
1332 }
1333
1334 struct pmu power_pmu = {
1335         .pmu_enable     = power_pmu_enable,
1336         .pmu_disable    = power_pmu_disable,
1337         .event_init     = power_pmu_event_init,
1338         .add            = power_pmu_add,
1339         .del            = power_pmu_del,
1340         .start          = power_pmu_start,
1341         .stop           = power_pmu_stop,
1342         .read           = power_pmu_read,
1343         .start_txn      = power_pmu_start_txn,
1344         .cancel_txn     = power_pmu_cancel_txn,
1345         .commit_txn     = power_pmu_commit_txn,
1346         .event_idx      = power_pmu_event_idx,
1347 };
1348
1349
1350 /*
1351  * A counter has overflowed; update its count and record
1352  * things if requested.  Note that interrupts are hard-disabled
1353  * here so there is no possibility of being interrupted.
1354  */
1355 static void record_and_restart(struct perf_event *event, unsigned long val,
1356                                struct pt_regs *regs)
1357 {
1358         u64 period = event->hw.sample_period;
1359         s64 prev, delta, left;
1360         int record = 0;
1361
1362         if (event->hw.state & PERF_HES_STOPPED) {
1363                 write_pmc(event->hw.idx, 0);
1364                 return;
1365         }
1366
1367         /* we don't have to worry about interrupts here */
1368         prev = local64_read(&event->hw.prev_count);
1369         delta = check_and_compute_delta(prev, val);
1370         local64_add(delta, &event->count);
1371
1372         /*
1373          * See if the total period for this event has expired,
1374          * and update for the next period.
1375          */
1376         val = 0;
1377         left = local64_read(&event->hw.period_left) - delta;
1378         if (delta == 0)
1379                 left++;
1380         if (period) {
1381                 if (left <= 0) {
1382                         left += period;
1383                         if (left <= 0)
1384                                 left = period;
1385                         record = siar_valid(regs);
1386                         event->hw.last_period = event->hw.sample_period;
1387                 }
1388                 if (left < 0x80000000LL)
1389                         val = 0x80000000LL - left;
1390         }
1391
1392         write_pmc(event->hw.idx, val);
1393         local64_set(&event->hw.prev_count, val);
1394         local64_set(&event->hw.period_left, left);
1395         perf_event_update_userpage(event);
1396
1397         /*
1398          * Finally record data if requested.
1399          */
1400         if (record) {
1401                 struct perf_sample_data data;
1402
1403                 perf_sample_data_init(&data, ~0ULL, event->hw.last_period);
1404
1405                 if (event->attr.sample_type & PERF_SAMPLE_ADDR)
1406                         perf_get_data_addr(regs, &data.addr);
1407
1408                 if (perf_event_overflow(event, &data, regs))
1409                         power_pmu_stop(event, 0);
1410         }
1411 }
1412
1413 /*
1414  * Called from generic code to get the misc flags (i.e. processor mode)
1415  * for an event_id.
1416  */
1417 unsigned long perf_misc_flags(struct pt_regs *regs)
1418 {
1419         u32 flags = perf_get_misc_flags(regs);
1420
1421         if (flags)
1422                 return flags;
1423         return user_mode(regs) ? PERF_RECORD_MISC_USER :
1424                 PERF_RECORD_MISC_KERNEL;
1425 }
1426
1427 /*
1428  * Called from generic code to get the instruction pointer
1429  * for an event_id.
1430  */
1431 unsigned long perf_instruction_pointer(struct pt_regs *regs)
1432 {
1433         bool use_siar = regs_use_siar(regs);
1434
1435         if (use_siar && siar_valid(regs))
1436                 return mfspr(SPRN_SIAR) + perf_ip_adjust(regs);
1437         else if (use_siar)
1438                 return 0;               // no valid instruction pointer
1439         else
1440                 return regs->nip;
1441 }
1442
1443 static bool pmc_overflow_power7(unsigned long val)
1444 {
1445         /*
1446          * Events on POWER7 can roll back if a speculative event doesn't
1447          * eventually complete. Unfortunately in some rare cases they will
1448          * raise a performance monitor exception. We need to catch this to
1449          * ensure we reset the PMC. In all cases the PMC will be 256 or less
1450          * cycles from overflow.
1451          *
1452          * We only do this if the first pass fails to find any overflowing
1453          * PMCs because a user might set a period of less than 256 and we
1454          * don't want to mistakenly reset them.
1455          */
1456         if ((0x80000000 - val) <= 256)
1457                 return true;
1458
1459         return false;
1460 }
1461
1462 static bool pmc_overflow(unsigned long val)
1463 {
1464         if ((int)val < 0)
1465                 return true;
1466
1467         return false;
1468 }
1469
1470 /*
1471  * Performance monitor interrupt stuff
1472  */
1473 static void perf_event_interrupt(struct pt_regs *regs)
1474 {
1475         int i, j;
1476         struct cpu_hw_events *cpuhw = &__get_cpu_var(cpu_hw_events);
1477         struct perf_event *event;
1478         unsigned long val[8];
1479         int found, active;
1480         int nmi;
1481
1482         if (cpuhw->n_limited)
1483                 freeze_limited_counters(cpuhw, mfspr(SPRN_PMC5),
1484                                         mfspr(SPRN_PMC6));
1485
1486         perf_read_regs(regs);
1487
1488         nmi = perf_intr_is_nmi(regs);
1489         if (nmi)
1490                 nmi_enter();
1491         else
1492                 irq_enter();
1493
1494         /* Read all the PMCs since we'll need them a bunch of times */
1495         for (i = 0; i < ppmu->n_counter; ++i)
1496                 val[i] = read_pmc(i + 1);
1497
1498         /* Try to find what caused the IRQ */
1499         found = 0;
1500         for (i = 0; i < ppmu->n_counter; ++i) {
1501                 if (!pmc_overflow(val[i]))
1502                         continue;
1503                 if (is_limited_pmc(i + 1))
1504                         continue; /* these won't generate IRQs */
1505                 /*
1506                  * We've found one that's overflowed.  For active
1507                  * counters we need to log this.  For inactive
1508                  * counters, we need to reset it anyway
1509                  */
1510                 found = 1;
1511                 active = 0;
1512                 for (j = 0; j < cpuhw->n_events; ++j) {
1513                         event = cpuhw->event[j];
1514                         if (event->hw.idx == (i + 1)) {
1515                                 active = 1;
1516                                 record_and_restart(event, val[i], regs);
1517                                 break;
1518                         }
1519                 }
1520                 if (!active)
1521                         /* reset non active counters that have overflowed */
1522                         write_pmc(i + 1, 0);
1523         }
1524         if (!found && pvr_version_is(PVR_POWER7)) {
1525                 /* check active counters for special buggy p7 overflow */
1526                 for (i = 0; i < cpuhw->n_events; ++i) {
1527                         event = cpuhw->event[i];
1528                         if (!event->hw.idx || is_limited_pmc(event->hw.idx))
1529                                 continue;
1530                         if (pmc_overflow_power7(val[event->hw.idx - 1])) {
1531                                 /* event has overflowed in a buggy way*/
1532                                 found = 1;
1533                                 record_and_restart(event,
1534                                                    val[event->hw.idx - 1],
1535                                                    regs);
1536                         }
1537                 }
1538         }
1539         if ((!found) && printk_ratelimit())
1540                 printk(KERN_WARNING "Can't find PMC that caused IRQ\n");
1541
1542         /*
1543          * Reset MMCR0 to its normal value.  This will set PMXE and
1544          * clear FC (freeze counters) and PMAO (perf mon alert occurred)
1545          * and thus allow interrupts to occur again.
1546          * XXX might want to use MSR.PM to keep the events frozen until
1547          * we get back out of this interrupt.
1548          */
1549         write_mmcr0(cpuhw, cpuhw->mmcr[0]);
1550
1551         if (nmi)
1552                 nmi_exit();
1553         else
1554                 irq_exit();
1555 }
1556
1557 static void power_pmu_setup(int cpu)
1558 {
1559         struct cpu_hw_events *cpuhw = &per_cpu(cpu_hw_events, cpu);
1560
1561         if (!ppmu)
1562                 return;
1563         memset(cpuhw, 0, sizeof(*cpuhw));
1564         cpuhw->mmcr[0] = MMCR0_FC;
1565 }
1566
1567 static int __cpuinit
1568 power_pmu_notifier(struct notifier_block *self, unsigned long action, void *hcpu)
1569 {
1570         unsigned int cpu = (long)hcpu;
1571
1572         switch (action & ~CPU_TASKS_FROZEN) {
1573         case CPU_UP_PREPARE:
1574                 power_pmu_setup(cpu);
1575                 break;
1576
1577         default:
1578                 break;
1579         }
1580
1581         return NOTIFY_OK;
1582 }
1583
1584 int __cpuinit register_power_pmu(struct power_pmu *pmu)
1585 {
1586         if (ppmu)
1587                 return -EBUSY;          /* something's already registered */
1588
1589         ppmu = pmu;
1590         pr_info("%s performance monitor hardware support registered\n",
1591                 pmu->name);
1592
1593         power_pmu.attr_groups = ppmu->attr_groups;
1594
1595 #ifdef MSR_HV
1596         /*
1597          * Use FCHV to ignore kernel events if MSR.HV is set.
1598          */
1599         if (mfmsr() & MSR_HV)
1600                 freeze_events_kernel = MMCR0_FCHV;
1601 #endif /* CONFIG_PPC64 */
1602
1603         perf_pmu_register(&power_pmu, "cpu", PERF_TYPE_RAW);
1604         perf_cpu_notifier(power_pmu_notifier);
1605
1606         return 0;
1607 }