arch/x86/include/asm/processor.h

   1 #ifndef _ASM_X86_PROCESSOR_H
   2 #define _ASM_X86_PROCESSOR_H
   3
   4 #include <asm/processor-flags.h>
   5
   6 /* Forward declaration, a strange C thing */
   7 struct task_struct;
   8 struct mm_struct;
   9
  10 #include <asm/vm86.h>
  11 #include <asm/math_emu.h>
  12 #include <asm/segment.h>
  13 #include <asm/types.h>
  14 #include <asm/sigcontext.h>
  15 #include <asm/current.h>
  16 #include <asm/cpufeature.h>
  17 #include <asm/page.h>
  18 #include <asm/pgtable_types.h>
  19 #include <asm/percpu.h>
  20 #include <asm/msr.h>
  21 #include <asm/desc_defs.h>
  22 #include <asm/nops.h>
  23 #include <asm/special_insns.h>
  24 #include <asm/fpu/types.h>
  25
  26 #include <linux/personality.h>
  27 #include <linux/cpumask.h>
  28 #include <linux/cache.h>
  29 #include <linux/threads.h>
  30 #include <linux/math64.h>
  31 #include <linux/err.h>
  32 #include <linux/irqflags.h>
  33
  34 /*
  35  * We handle most unaligned accesses in hardware.  On the other hand
  36  * unaligned DMA can be quite expensive on some Nehalem processors.
  37  *
  38  * Based on this we disable the IP header alignment in network drivers.
  39  */
  40 #define NET_IP_ALIGN    0
  41
  42 #define HBP_NUM 4
  43 /*
  44  * Default implementation of macro that returns current
  45  * instruction pointer ("program counter").
  46  */
  47 static inline void *current_text_addr(void)
  48 {
  49         void *pc;
  50
  51         asm volatile("mov $1f, %0; 1:":"=r" (pc));
  52
  53         return pc;
  54 }
  55
  56 #ifdef CONFIG_X86_VSMP
  57 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  58 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  59 #else
  60 # define ARCH_MIN_TASKALIGN             16
  61 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  62 #endif
  63
  64 enum tlb_infos {
  65         ENTRIES,
  66         NR_INFO
  67 };
  68
  69 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  70 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  71 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  72 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  73 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  74 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  75 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  76
  77 /*
  78  *  CPU type and hardware bug flags. Kept separately for each CPU.
  79  *  Members of this structure are referenced in head.S, so think twice
  80  *  before touching them. [mj]
  81  */
  82
  83 struct cpuinfo_x86 {
  84         __u8                    x86;            /* CPU family */
  85         __u8                    x86_vendor;     /* CPU vendor */
  86         __u8                    x86_model;
  87         __u8                    x86_mask;
  88 #ifdef CONFIG_X86_32
  89         char                    wp_works_ok;    /* It doesn't on 386's */
  90
  91         /* Problems on some 486Dx4's and old 386's: */
  92         char                    rfu;
  93         char                    pad0;
  94         char                    pad1;
  95 #else
  96         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
  97         int                     x86_tlbsize;
  98 #endif
  99         __u8                    x86_virt_bits;
 100         __u8                    x86_phys_bits;
 101         /* CPUID returned core id bits: */
 102         __u8                    x86_coreid_bits;
 103         /* Max extended CPUID function supported: */
 104         __u32                   extended_cpuid_level;
 105         /* Maximum supported CPUID level, -1=no CPUID: */
 106         int                     cpuid_level;
 107         __u32                   x86_capability[NCAPINTS + NBUGINTS];
 108         char                    x86_vendor_id[16];
 109         char                    x86_model_id[64];
 110         /* in KB - valid for CPUS which support this call: */
 111         int                     x86_cache_size;
 112         int                     x86_cache_alignment;    /* In bytes */
 113         /* Cache QoS architectural values: */
 114         int                     x86_cache_max_rmid;     /* max index */
 115         int                     x86_cache_occ_scale;    /* scale to bytes */
 116         int                     x86_power;
 117         unsigned long           loops_per_jiffy;
 118         /* cpuid returned max cores value: */
 119         u16                      x86_max_cores;
 120         u16                     apicid;
 121         u16                     initial_apicid;
 122         u16                     x86_clflush_size;
 123         /* number of cores as seen by the OS: */
 124         u16                     booted_cores;
 125         /* Physical processor id: */
 126         u16                     phys_proc_id;
 127         /* Core id: */
 128         u16                     cpu_core_id;
 129         /* Compute unit id */
 130         u8                      compute_unit_id;
 131         /* Index into per_cpu list: */
 132         u16                     cpu_index;
 133         u32                     microcode;
 134 };
 135
 136 #define X86_VENDOR_INTEL        0
 137 #define X86_VENDOR_CYRIX        1
 138 #define X86_VENDOR_AMD          2
 139 #define X86_VENDOR_UMC          3
 140 #define X86_VENDOR_CENTAUR      5
 141 #define X86_VENDOR_TRANSMETA    7
 142 #define X86_VENDOR_NSC          8
 143 #define X86_VENDOR_NUM          9
 144
 145 #define X86_VENDOR_UNKNOWN      0xff
 146
 147 /*
 148  * capabilities of CPUs
 149  */
 150 extern struct cpuinfo_x86       boot_cpu_data;
 151 extern struct cpuinfo_x86       new_cpu_data;
 152
 153 extern struct tss_struct        doublefault_tss;
 154 extern __u32                    cpu_caps_cleared[NCAPINTS];
 155 extern __u32                    cpu_caps_set[NCAPINTS];
 156
 157 #ifdef CONFIG_SMP
 158 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 159 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 160 #else
 161 #define cpu_info                boot_cpu_data
 162 #define cpu_data(cpu)           boot_cpu_data
 163 #endif
 164
 165 extern const struct seq_operations cpuinfo_op;
 166
 167 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 168
 169 extern void cpu_detect(struct cpuinfo_x86 *c);
 170
 171 extern void early_cpu_init(void);
 172 extern void identify_boot_cpu(void);
 173 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 174 extern void print_cpu_info(struct cpuinfo_x86 *);
 175 void print_cpu_msr(struct cpuinfo_x86 *);
 176 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
 177 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
 178 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
 179
 180 extern void detect_extended_topology(struct cpuinfo_x86 *c);
 181 extern void detect_ht(struct cpuinfo_x86 *c);
 182
 183 #ifdef CONFIG_X86_32
 184 extern int have_cpuid_p(void);
 185 #else
 186 static inline int have_cpuid_p(void)
 187 {
 188         return 1;
 189 }
 190 #endif
 191 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 192                                 unsigned int *ecx, unsigned int *edx)
 193 {
 194         /* ecx is often an input as well as an output. */
 195         asm volatile("cpuid"
 196             : "=a" (*eax),
 197               "=b" (*ebx),
 198               "=c" (*ecx),
 199               "=d" (*edx)
 200             : "0" (*eax), "2" (*ecx)
 201             : "memory");
 202 }
 203
 204 static inline void load_cr3(pgd_t *pgdir)
 205 {
 206         write_cr3(__pa(pgdir));
 207 }
 208
 209 #ifdef CONFIG_X86_32
 210 /* This is the TSS defined by the hardware. */
 211 struct x86_hw_tss {
 212         unsigned short          back_link, __blh;
 213         unsigned long           sp0;
 214         unsigned short          ss0, __ss0h;
 215         unsigned long           sp1;
 216
 217         /*
 218          * We don't use ring 1, so ss1 is a convenient scratch space in
 219          * the same cacheline as sp0.  We use ss1 to cache the value in
 220          * MSR_IA32_SYSENTER_CS.  When we context switch
 221          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 222          * written matches ss1, and, if it's not, then we wrmsr the new
 223          * value and update ss1.
 224          *
 225          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 226          * that we set it to zero in vm86 tasks to avoid corrupting the
 227          * stack if we were to go through the sysenter path from vm86
 228          * mode.
 229          */
 230         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 231
 232         unsigned short          __ss1h;
 233         unsigned long           sp2;
 234         unsigned short          ss2, __ss2h;
 235         unsigned long           __cr3;
 236         unsigned long           ip;
 237         unsigned long           flags;
 238         unsigned long           ax;
 239         unsigned long           cx;
 240         unsigned long           dx;
 241         unsigned long           bx;
 242         unsigned long           sp;
 243         unsigned long           bp;
 244         unsigned long           si;
 245         unsigned long           di;
 246         unsigned short          es, __esh;
 247         unsigned short          cs, __csh;
 248         unsigned short          ss, __ssh;
 249         unsigned short          ds, __dsh;
 250         unsigned short          fs, __fsh;
 251         unsigned short          gs, __gsh;
 252         unsigned short          ldt, __ldth;
 253         unsigned short          trace;
 254         unsigned short          io_bitmap_base;
 255
 256 } __attribute__((packed));
 257 #else
 258 struct x86_hw_tss {
 259         u32                     reserved1;
 260         u64                     sp0;
 261         u64                     sp1;
 262         u64                     sp2;
 263         u64                     reserved2;
 264         u64                     ist[7];
 265         u32                     reserved3;
 266         u32                     reserved4;
 267         u16                     reserved5;
 268         u16                     io_bitmap_base;
 269
 270 } __attribute__((packed)) ____cacheline_aligned;
 271 #endif
 272
 273 /*
 274  * IO-bitmap sizes:
 275  */
 276 #define IO_BITMAP_BITS                  65536
 277 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
 278 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
 279 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
 280 #define INVALID_IO_BITMAP_OFFSET        0x8000
 281
 282 struct tss_struct {
 283         /*
 284          * The hardware state:
 285          */
 286         struct x86_hw_tss       x86_tss;
 287
 288         /*
 289          * The extra 1 is there because the CPU will access an
 290          * additional byte beyond the end of the IO permission
 291          * bitmap. The extra byte must be all 1 bits, and must
 292          * be within the limit.
 293          */
 294         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
 295
 296         /*
 297          * Space for the temporary SYSENTER stack:
 298          */
 299         unsigned long           SYSENTER_stack[64];
 300
 301 } ____cacheline_aligned;
 302
 303 DECLARE_PER_CPU_SHARED_ALIGNED(struct tss_struct, cpu_tss);
 304
 305 #ifdef CONFIG_X86_32
 306 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 307 #endif
 308
 309 /*
 310  * Save the original ist values for checking stack pointers during debugging
 311  */
 312 struct orig_ist {
 313         unsigned long           ist[7];
 314 };
 315
 316 #ifdef CONFIG_X86_64
 317 DECLARE_PER_CPU(struct orig_ist, orig_ist);
 318
 319 union irq_stack_union {
 320         char irq_stack[IRQ_STACK_SIZE];
 321         /*
 322          * GCC hardcodes the stack canary as %gs:40.  Since the
 323          * irq_stack is the object at %gs:0, we reserve the bottom
 324          * 48 bytes of the irq stack for the canary.
 325          */
 326         struct {
 327                 char gs_base[40];
 328                 unsigned long stack_canary;
 329         };
 330 };
 331
 332 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
 333 DECLARE_INIT_PER_CPU(irq_stack_union);
 334
 335 DECLARE_PER_CPU(char *, irq_stack_ptr);
 336 DECLARE_PER_CPU(unsigned int, irq_count);
 337 extern asmlinkage void ignore_sysret(void);
 338 #else   /* X86_64 */
 339 #ifdef CONFIG_CC_STACKPROTECTOR
 340 /*
 341  * Make sure stack canary segment base is cached-aligned:
 342  *   "For Intel Atom processors, avoid non zero segment base address
 343  *    that is not aligned to cache line boundary at all cost."
 344  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 345  */
 346 struct stack_canary {
 347         char __pad[20];         /* canary at %gs:20 */
 348         unsigned long canary;
 349 };
 350 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 351 #endif
 352 /*
 353  * per-CPU IRQ handling stacks
 354  */
 355 struct irq_stack {
 356         u32                     stack[THREAD_SIZE/sizeof(u32)];
 357 } __aligned(THREAD_SIZE);
 358
 359 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
 360 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
 361 #endif  /* X86_64 */
 362
 363 extern unsigned int xstate_size;
 364
 365 struct perf_event;
 366
 367 struct thread_struct {
 368         /* Cached TLS descriptors: */
 369         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 370         unsigned long           sp0;
 371         unsigned long           sp;
 372 #ifdef CONFIG_X86_32
 373         unsigned long           sysenter_cs;
 374 #else
 375         unsigned short          es;
 376         unsigned short          ds;
 377         unsigned short          fsindex;
 378         unsigned short          gsindex;
 379 #endif
 380 #ifdef CONFIG_X86_32
 381         unsigned long           ip;
 382 #endif
 383 #ifdef CONFIG_X86_64
 384         unsigned long           fs;
 385 #endif
 386         unsigned long           gs;
 387
 388         /* Floating point and extended processor state */
 389         struct fpu              fpu;
 390
 391         /* Save middle states of ptrace breakpoints */
 392         struct perf_event       *ptrace_bps[HBP_NUM];
 393         /* Debug status used for traps, single steps, etc... */
 394         unsigned long           debugreg6;
 395         /* Keep track of the exact dr7 value set by the user */
 396         unsigned long           ptrace_dr7;
 397         /* Fault info: */
 398         unsigned long           cr2;
 399         unsigned long           trap_nr;
 400         unsigned long           error_code;
 401 #ifdef CONFIG_X86_32
 402         /* Virtual 86 mode info */
 403         struct vm86_struct __user *vm86_info;
 404         unsigned long           screen_bitmap;
 405         unsigned long           v86flags;
 406         unsigned long           v86mask;
 407         unsigned long           saved_sp0;
 408         unsigned int            saved_fs;
 409         unsigned int            saved_gs;
 410 #endif
 411         /* IO permissions: */
 412         unsigned long           *io_bitmap_ptr;
 413         unsigned long           iopl;
 414         /* Max allowed port in the bitmap, in bytes: */
 415         unsigned                io_bitmap_max;
 416 };
 417
 418 /*
 419  * Set IOPL bits in EFLAGS from given mask
 420  */
 421 static inline void native_set_iopl_mask(unsigned mask)
 422 {
 423 #ifdef CONFIG_X86_32
 424         unsigned int reg;
 425
 426         asm volatile ("pushfl;"
 427                       "popl %0;"
 428                       "andl %1, %0;"
 429                       "orl %2, %0;"
 430                       "pushl %0;"
 431                       "popfl"
 432                       : "=&r" (reg)
 433                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
 434 #endif
 435 }
 436
 437 static inline void
 438 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
 439 {
 440         tss->x86_tss.sp0 = thread->sp0;
 441 #ifdef CONFIG_X86_32
 442         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
 443         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
 444                 tss->x86_tss.ss1 = thread->sysenter_cs;
 445                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
 446         }
 447 #endif
 448 }
 449
 450 static inline void native_swapgs(void)
 451 {
 452 #ifdef CONFIG_X86_64
 453         asm volatile("swapgs" ::: "memory");
 454 #endif
 455 }
 456
 457 static inline unsigned long current_top_of_stack(void)
 458 {
 459 #ifdef CONFIG_X86_64
 460         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
 461 #else
 462         /* sp0 on x86_32 is special in and around vm86 mode. */
 463         return this_cpu_read_stable(cpu_current_top_of_stack);
 464 #endif
 465 }
 466
 467 #ifdef CONFIG_PARAVIRT
 468 #include <asm/paravirt.h>
 469 #else
 470 #define __cpuid                 native_cpuid
 471 #define paravirt_enabled()      0
 472
 473 static inline void load_sp0(struct tss_struct *tss,
 474                             struct thread_struct *thread)
 475 {
 476         native_load_sp0(tss, thread);
 477 }
 478
 479 #define set_iopl_mask native_set_iopl_mask
 480 #endif /* CONFIG_PARAVIRT */
 481
 482 typedef struct {
 483         unsigned long           seg;
 484 } mm_segment_t;
 485
 486
 487 /* Free all resources held by a thread. */
 488 extern void release_thread(struct task_struct *);
 489
 490 unsigned long get_wchan(struct task_struct *p);
 491
 492 /*
 493  * Generic CPUID function
 494  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 495  * resulting in stale register contents being returned.
 496  */
 497 static inline void cpuid(unsigned int op,
 498                          unsigned int *eax, unsigned int *ebx,
 499                          unsigned int *ecx, unsigned int *edx)
 500 {
 501         *eax = op;
 502         *ecx = 0;
 503         __cpuid(eax, ebx, ecx, edx);
 504 }
 505
 506 /* Some CPUID calls want 'count' to be placed in ecx */
 507 static inline void cpuid_count(unsigned int op, int count,
 508                                unsigned int *eax, unsigned int *ebx,
 509                                unsigned int *ecx, unsigned int *edx)
 510 {
 511         *eax = op;
 512         *ecx = count;
 513         __cpuid(eax, ebx, ecx, edx);
 514 }
 515
 516 /*
 517  * CPUID functions returning a single datum
 518  */
 519 static inline unsigned int cpuid_eax(unsigned int op)
 520 {
 521         unsigned int eax, ebx, ecx, edx;
 522
 523         cpuid(op, &eax, &ebx, &ecx, &edx);
 524
 525         return eax;
 526 }
 527
 528 static inline unsigned int cpuid_ebx(unsigned int op)
 529 {
 530         unsigned int eax, ebx, ecx, edx;
 531
 532         cpuid(op, &eax, &ebx, &ecx, &edx);
 533
 534         return ebx;
 535 }
 536
 537 static inline unsigned int cpuid_ecx(unsigned int op)
 538 {
 539         unsigned int eax, ebx, ecx, edx;
 540
 541         cpuid(op, &eax, &ebx, &ecx, &edx);
 542
 543         return ecx;
 544 }
 545
 546 static inline unsigned int cpuid_edx(unsigned int op)
 547 {
 548         unsigned int eax, ebx, ecx, edx;
 549
 550         cpuid(op, &eax, &ebx, &ecx, &edx);
 551
 552         return edx;
 553 }
 554
 555 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 556 static inline void rep_nop(void)
 557 {
 558         asm volatile("rep; nop" ::: "memory");
 559 }
 560
 561 static inline void cpu_relax(void)
 562 {
 563         rep_nop();
 564 }
 565
 566 #define cpu_relax_lowlatency() cpu_relax()
 567
 568 /* Stop speculative execution and prefetching of modified code. */
 569 static inline void sync_core(void)
 570 {
 571         int tmp;
 572
 573 #ifdef CONFIG_M486
 574         /*
 575          * Do a CPUID if available, otherwise do a jump.  The jump
 576          * can conveniently enough be the jump around CPUID.
 577          */
 578         asm volatile("cmpl %2,%1\n\t"
 579                      "jl 1f\n\t"
 580                      "cpuid\n"
 581                      "1:"
 582                      : "=a" (tmp)
 583                      : "rm" (boot_cpu_data.cpuid_level), "ri" (0), "0" (1)
 584                      : "ebx", "ecx", "edx", "memory");
 585 #else
 586         /*
 587          * CPUID is a barrier to speculative execution.
 588          * Prefetched instructions are automatically
 589          * invalidated when modified.
 590          */
 591         asm volatile("cpuid"
 592                      : "=a" (tmp)
 593                      : "0" (1)
 594                      : "ebx", "ecx", "edx", "memory");
 595 #endif
 596 }
 597
 598 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 599 extern void init_amd_e400_c1e_mask(void);
 600
 601 extern unsigned long            boot_option_idle_override;
 602 extern bool                     amd_e400_c1e_detected;
 603
 604 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 605                          IDLE_POLL};
 606
 607 extern void enable_sep_cpu(void);
 608 extern int sysenter_setup(void);
 609
 610 extern void early_trap_init(void);
 611 void early_trap_pf_init(void);
 612
 613 /* Defined in head.S */
 614 extern struct desc_ptr          early_gdt_descr;
 615
 616 extern void cpu_set_gdt(int);
 617 extern void switch_to_new_gdt(int);
 618 extern void load_percpu_segment(int);
 619 extern void cpu_init(void);
 620
 621 static inline unsigned long get_debugctlmsr(void)
 622 {
 623         unsigned long debugctlmsr = 0;
 624
 625 #ifndef CONFIG_X86_DEBUGCTLMSR
 626         if (boot_cpu_data.x86 < 6)
 627                 return 0;
 628 #endif
 629         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 630
 631         return debugctlmsr;
 632 }
 633
 634 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 635 {
 636 #ifndef CONFIG_X86_DEBUGCTLMSR
 637         if (boot_cpu_data.x86 < 6)
 638                 return;
 639 #endif
 640         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 641 }
 642
 643 extern void set_task_blockstep(struct task_struct *task, bool on);
 644
 645 /*
 646  * from system description table in BIOS. Mostly for MCA use, but
 647  * others may find it useful:
 648  */
 649 extern unsigned int             machine_id;
 650 extern unsigned int             machine_submodel_id;
 651 extern unsigned int             BIOS_revision;
 652
 653 /* Boot loader type from the setup header: */
 654 extern int                      bootloader_type;
 655 extern int                      bootloader_version;
 656
 657 extern char                     ignore_fpu_irq;
 658
 659 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 660 #define ARCH_HAS_PREFETCHW
 661 #define ARCH_HAS_SPINLOCK_PREFETCH
 662
 663 #ifdef CONFIG_X86_32
 664 # define BASE_PREFETCH          ""
 665 # define ARCH_HAS_PREFETCH
 666 #else
 667 # define BASE_PREFETCH          "prefetcht0 %P1"
 668 #endif
 669
 670 /*
 671  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 672  *
 673  * It's not worth to care about 3dnow prefetches for the K6
 674  * because they are microcoded there and very slow.
 675  */
 676 static inline void prefetch(const void *x)
 677 {
 678         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 679                           X86_FEATURE_XMM,
 680                           "m" (*(const char *)x));
 681 }
 682
 683 /*
 684  * 3dnow prefetch to get an exclusive cache line.
 685  * Useful for spinlocks to avoid one state transition in the
 686  * cache coherency protocol:
 687  */
 688 static inline void prefetchw(const void *x)
 689 {
 690         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 691                           X86_FEATURE_3DNOWPREFETCH,
 692                           "m" (*(const char *)x));
 693 }
 694
 695 static inline void spin_lock_prefetch(const void *x)
 696 {
 697         prefetchw(x);
 698 }
 699
 700 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 701                            TOP_OF_KERNEL_STACK_PADDING)
 702
 703 #ifdef CONFIG_X86_32
 704 /*
 705  * User space process size: 3GB (default).
 706  */
 707 #define TASK_SIZE               PAGE_OFFSET
 708 #define TASK_SIZE_MAX           TASK_SIZE
 709 #define STACK_TOP               TASK_SIZE
 710 #define STACK_TOP_MAX           STACK_TOP
 711
 712 #define INIT_THREAD  {                                                    \
 713         .sp0                    = TOP_OF_INIT_STACK,                      \
 714         .vm86_info              = NULL,                                   \
 715         .sysenter_cs            = __KERNEL_CS,                            \
 716         .io_bitmap_ptr          = NULL,                                   \
 717 }
 718
 719 extern unsigned long thread_saved_pc(struct task_struct *tsk);
 720
 721 /*
 722  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
 723  * This is necessary to guarantee that the entire "struct pt_regs"
 724  * is accessible even if the CPU haven't stored the SS/ESP registers
 725  * on the stack (interrupt gate does not save these registers
 726  * when switching to the same priv ring).
 727  * Therefore beware: accessing the ss/esp fields of the
 728  * "struct pt_regs" is possible, but they may contain the
 729  * completely wrong values.
 730  */
 731 #define task_pt_regs(task) \
 732 ({                                                                      \
 733         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 734         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 735         ((struct pt_regs *)__ptr) - 1;                                  \
 736 })
 737
 738 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 739
 740 #else
 741 /*
 742  * User space process size. 47bits minus one guard page.  The guard
 743  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
 744  * the highest possible canonical userspace address, then that
 745  * syscall will enter the kernel with a non-canonical return
 746  * address, and SYSRET will explode dangerously.  We avoid this
 747  * particular problem by preventing anything from being mapped
 748  * at the maximum canonical address.
 749  */
 750 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
 751
 752 /* This decides where the kernel will search for a free chunk of vm
 753  * space during mmap's.
 754  */
 755 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 756                                         0xc0000000 : 0xFFFFe000)
 757
 758 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 759                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 760 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 761                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 762
 763 #define STACK_TOP               TASK_SIZE
 764 #define STACK_TOP_MAX           TASK_SIZE_MAX
 765
 766 #define INIT_THREAD  { \
 767         .sp0 = TOP_OF_INIT_STACK \
 768 }
 769
 770 /*
 771  * Return saved PC of a blocked thread.
 772  * What is this good for? it will be always the scheduler or ret_from_fork.
 773  */
 774 #define thread_saved_pc(t)      (*(unsigned long *)((t)->thread.sp - 8))
 775
 776 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
 777 extern unsigned long KSTK_ESP(struct task_struct *task);
 778
 779 #endif /* CONFIG_X86_64 */
 780
 781 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 782                                                unsigned long new_sp);
 783
 784 /*
 785  * This decides where the kernel will search for a free chunk of vm
 786  * space during mmap's.
 787  */
 788 #define TASK_UNMAPPED_BASE      (PAGE_ALIGN(TASK_SIZE / 3))
 789
 790 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 791
 792 /* Get/set a process' ability to use the timestamp counter instruction */
 793 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 794 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 795
 796 extern int get_tsc_mode(unsigned long adr);
 797 extern int set_tsc_mode(unsigned int val);
 798
 799 /* Register/unregister a process' MPX related resource */
 800 #define MPX_ENABLE_MANAGEMENT(tsk)      mpx_enable_management((tsk))
 801 #define MPX_DISABLE_MANAGEMENT(tsk)     mpx_disable_management((tsk))
 802
 803 #ifdef CONFIG_X86_INTEL_MPX
 804 extern int mpx_enable_management(struct task_struct *tsk);
 805 extern int mpx_disable_management(struct task_struct *tsk);
 806 #else
 807 static inline int mpx_enable_management(struct task_struct *tsk)
 808 {
 809         return -EINVAL;
 810 }
 811 static inline int mpx_disable_management(struct task_struct *tsk)
 812 {
 813         return -EINVAL;
 814 }
 815 #endif /* CONFIG_X86_INTEL_MPX */
 816
 817 extern u16 amd_get_nb_id(int cpu);
 818
 819 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 820 {
 821         uint32_t base, eax, signature[3];
 822
 823         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 824                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 825
 826                 if (!memcmp(sig, signature, 12) &&
 827                     (leaves == 0 || ((eax - base) >= leaves)))
 828                         return base;
 829         }
 830
 831         return 0;
 832 }
 833
 834 extern unsigned long arch_align_stack(unsigned long sp);
 835 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
 836
 837 void default_idle(void);
 838 #ifdef  CONFIG_XEN
 839 bool xen_set_default_idle(void);
 840 #else
 841 #define xen_set_default_idle 0
 842 #endif
 843
 844 void stop_this_cpu(void *dummy);
 845 void df_debug(struct pt_regs *regs, long error_code);
 846 #endif /* _ASM_X86_PROCESSOR_H */