docs/CodeGenerator.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <title>The LLVM Target-Independent Code Generator</title>
   6   <link rel="stylesheet" href="llvm.css" type="text/css">
   7 </head>
   8 <body>
   9
  10 <div class="doc_title">
  11   The LLVM Target-Independent Code Generator
  12 </div>
  13
  14 <ol>
  15   <li><a href="#introduction">Introduction</a>
  16     <ul>
  17       <li><a href="#required">Required components in the code generator</a></li>
  18       <li><a href="#high-level-design">The high-level design of the code
  19           generator</a></li>
  20       <li><a href="#tablegen">Using TableGen for target description</a></li>
  21     </ul>
  22   </li>
  23   <li><a href="#targetdesc">Target description classes</a>
  24     <ul>
  25       <li><a href="#targetmachine">The <tt>TargetMachine</tt> class</a></li>
  26       <li><a href="#targetdata">The <tt>TargetData</tt> class</a></li>
  27       <li><a href="#targetlowering">The <tt>TargetLowering</tt> class</a></li>
  28       <li><a href="#mregisterinfo">The <tt>MRegisterInfo</tt> class</a></li>
  29       <li><a href="#targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a></li>
  30       <li><a href="#targetframeinfo">The <tt>TargetFrameInfo</tt> class</a></li>
  31       <li><a href="#targetsubtarget">The <tt>TargetSubtarget</tt> class</a></li>
  32       <li><a href="#targetjitinfo">The <tt>TargetJITInfo</tt> class</a></li>
  33     </ul>
  34   </li>
  35   <li><a href="#codegendesc">Machine code description classes</a>
  36     <ul>
  37     <li><a href="#machineinstr">The <tt>MachineInstr</tt> class</a></li>
  38     <li><a href="#machinebasicblock">The <tt>MachineBasicBlock</tt>
  39                                      class</a></li>
  40     <li><a href="#machinefunction">The <tt>MachineFunction</tt> class</a></li>
  41     </ul>
  42   </li>
  43   <li><a href="#codegenalgs">Target-independent code generation algorithms</a>
  44     <ul>
  45     <li><a href="#instselect">Instruction Selection</a>
  46       <ul>
  47       <li><a href="#selectiondag_intro">Introduction to SelectionDAGs</a></li>
  48       <li><a href="#selectiondag_process">SelectionDAG Code Generation
  49                                           Process</a></li>
  50       <li><a href="#selectiondag_build">Initial SelectionDAG
  51                                         Construction</a></li>
  52       <li><a href="#selectiondag_legalize">SelectionDAG Legalize Phase</a></li>
  53       <li><a href="#selectiondag_optimize">SelectionDAG Optimization
  54                                            Phase: the DAG Combiner</a></li>
  55       <li><a href="#selectiondag_select">SelectionDAG Select Phase</a></li>
  56       <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation
  57                                         Phase</a></li>
  58       <li><a href="#selectiondag_future">Future directions for the
  59                                          SelectionDAG</a></li>
  60       </ul></li>
  61      <li><a href="#liveintervals">Live Intervals</a>
  62        <ul>
  63        <li><a href="#livevariable_analysis">Live Variable Analysis</a></li>
  64        <li><a href="#liveintervals_analysis">Live Intervals Analysis</a></li>
  65        </ul></li>
  66     <li><a href="#regalloc">Register Allocation</a>
  67       <ul>
  68       <li><a href="#regAlloc_represent">How registers are represented in
  69                                         LLVM</a></li>
  70       <li><a href="#regAlloc_howTo">Mapping virtual registers to physical
  71                                     registers</a></li>
  72       <li><a href="#regAlloc_twoAddr">Handling two address instructions</a></li>
  73       <li><a href="#regAlloc_ssaDecon">The SSA deconstruction phase</a></li>
  74       <li><a href="#regAlloc_fold">Instruction folding</a></li>
  75       <li><a href="#regAlloc_builtIn">Built in register allocators</a></li>
  76       </ul></li>
  77     <li><a href="#codeemit">Code Emission</a>
  78         <ul>
  79         <li><a href="#codeemit_asm">Generating Assembly Code</a></li>
  80         <li><a href="#codeemit_bin">Generating Binary Machine Code</a></li>
  81         </ul></li>
  82     </ul>
  83   </li>
  84   <li><a href="#targetimpls">Target-specific Implementation Notes</a>
  85     <ul>
  86     <li><a href="#x86">The X86 backend</a></li>
  87     <li><a href="#ppc">The PowerPC backend</a></li>
  88       <ul>
  89       <li><a href="#ppc_abi">LLVM PowerPC ABI</a></li>
  90       <li><a href="#ppc_frame">Frame Layout</a></li>
  91       <li><a href="#ppc_prolog">Prolog/Epilog</a></li>
  92       <li><a href="#ppc_dynamic">Dynamic Allocation</a></li>
  93       </ul>
  94     </ul>
  95   </li>
  96
  97 </ol>
  98
  99 <div class="doc_author">
 100   <p>Written by <a href="mailto:sabre@nondot.org">Chris Lattner</a>,
 101                 <a href="mailto:isanbard@gmail.com">Bill Wendling</a>, and
 102                 <a href="mailto:pronesto@gmail.com">Fernando Magno Quintao
 103                                                     Pereira</a></p>
 104 </div>
 105
 106 <div class="doc_warning">
 107   <p>Warning: This is a work in progress.</p>
 108 </div>
 109
 110 <!-- *********************************************************************** -->
 111 <div class="doc_section">
 112   <a name="introduction">Introduction</a>
 113 </div>
 114 <!-- *********************************************************************** -->
 115
 116 <div class="doc_text">
 117
 118 <p>The LLVM target-independent code generator is a framework that provides a
 119 suite of reusable components for translating the LLVM internal representation to
 120 the machine code for a specified target&mdash;either in assembly form (suitable
 121 for a static compiler) or in binary machine code format (usable for a JIT
 122 compiler). The LLVM target-independent code generator consists of five main
 123 components:</p>
 124
 125 <ol>
 126 <li><a href="#targetdesc">Abstract target description</a> interfaces which
 127 capture important properties about various aspects of the machine, independently
 128 of how they will be used.  These interfaces are defined in
 129 <tt>include/llvm/Target/</tt>.</li>
 130
 131 <li>Classes used to represent the <a href="#codegendesc">machine code</a> being
 132 generated for a target.  These classes are intended to be abstract enough to
 133 represent the machine code for <i>any</i> target machine.  These classes are
 134 defined in <tt>include/llvm/CodeGen/</tt>.</li>
 135
 136 <li><a href="#codegenalgs">Target-independent algorithms</a> used to implement
 137 various phases of native code generation (register allocation, scheduling, stack
 138 frame representation, etc).  This code lives in <tt>lib/CodeGen/</tt>.</li>
 139
 140 <li><a href="#targetimpls">Implementations of the abstract target description
 141 interfaces</a> for particular targets.  These machine descriptions make use of
 142 the components provided by LLVM, and can optionally provide custom
 143 target-specific passes, to build complete code generators for a specific target.
 144 Target descriptions live in <tt>lib/Target/</tt>.</li>
 145
 146 <li><a href="#jit">The target-independent JIT components</a>.  The LLVM JIT is
 147 completely target independent (it uses the <tt>TargetJITInfo</tt> structure to
 148 interface for target-specific issues.  The code for the target-independent
 149 JIT lives in <tt>lib/ExecutionEngine/JIT</tt>.</li>
 150
 151 </ol>
 152
 153 <p>
 154 Depending on which part of the code generator you are interested in working on,
 155 different pieces of this will be useful to you.  In any case, you should be
 156 familiar with the <a href="#targetdesc">target description</a> and <a
 157 href="#codegendesc">machine code representation</a> classes.  If you want to add
 158 a backend for a new target, you will need to <a href="#targetimpls">implement the
 159 target description</a> classes for your new target and understand the <a
 160 href="LangRef.html">LLVM code representation</a>.  If you are interested in
 161 implementing a new <a href="#codegenalgs">code generation algorithm</a>, it
 162 should only depend on the target-description and machine code representation
 163 classes, ensuring that it is portable.
 164 </p>
 165
 166 </div>
 167
 168 <!-- ======================================================================= -->
 169 <div class="doc_subsection">
 170  <a name="required">Required components in the code generator</a>
 171 </div>
 172
 173 <div class="doc_text">
 174
 175 <p>The two pieces of the LLVM code generator are the high-level interface to the
 176 code generator and the set of reusable components that can be used to build
 177 target-specific backends.  The two most important interfaces (<a
 178 href="#targetmachine"><tt>TargetMachine</tt></a> and <a
 179 href="#targetdata"><tt>TargetData</tt></a>) are the only ones that are
 180 required to be defined for a backend to fit into the LLVM system, but the others
 181 must be defined if the reusable code generator components are going to be
 182 used.</p>
 183
 184 <p>This design has two important implications.  The first is that LLVM can
 185 support completely non-traditional code generation targets.  For example, the C
 186 backend does not require register allocation, instruction selection, or any of
 187 the other standard components provided by the system.  As such, it only
 188 implements these two interfaces, and does its own thing.  Another example of a
 189 code generator like this is a (purely hypothetical) backend that converts LLVM
 190 to the GCC RTL form and uses GCC to emit machine code for a target.</p>
 191
 192 <p>This design also implies that it is possible to design and
 193 implement radically different code generators in the LLVM system that do not
 194 make use of any of the built-in components.  Doing so is not recommended at all,
 195 but could be required for radically different targets that do not fit into the
 196 LLVM machine description model: FPGAs for example.</p>
 197
 198 </div>
 199
 200 <!-- ======================================================================= -->
 201 <div class="doc_subsection">
 202  <a name="high-level-design">The high-level design of the code generator</a>
 203 </div>
 204
 205 <div class="doc_text">
 206
 207 <p>The LLVM target-independent code generator is designed to support efficient and
 208 quality code generation for standard register-based microprocessors.  Code
 209 generation in this model is divided into the following stages:</p>
 210
 211 <ol>
 212 <li><b><a href="#instselect">Instruction Selection</a></b> - This phase
 213 determines an efficient way to express the input LLVM code in the target
 214 instruction set.
 215 This stage produces the initial code for the program in the target instruction
 216 set, then makes use of virtual registers in SSA form and physical registers that
 217 represent any required register assignments due to target constraints or calling
 218 conventions.  This step turns the LLVM code into a DAG of target
 219 instructions.</li>
 220
 221 <li><b><a href="#selectiondag_sched">Scheduling and Formation</a></b> - This
 222 phase takes the DAG of target instructions produced by the instruction selection
 223 phase, determines an ordering of the instructions, then emits the instructions
 224 as <tt><a href="#machineinstr">MachineInstr</a></tt>s with that ordering.  Note
 225 that we describe this in the <a href="#instselect">instruction selection
 226 section</a> because it operates on a <a
 227 href="#selectiondag_intro">SelectionDAG</a>.
 228 </li>
 229
 230 <li><b><a href="#ssamco">SSA-based Machine Code Optimizations</a></b> - This
 231 optional stage consists of a series of machine-code optimizations that
 232 operate on the SSA-form produced by the instruction selector.  Optimizations
 233 like modulo-scheduling or peephole optimization work here.
 234 </li>
 235
 236 <li><b><a href="#regalloc">Register Allocation</a></b> - The
 237 target code is transformed from an infinite virtual register file in SSA form
 238 to the concrete register file used by the target.  This phase introduces spill
 239 code and eliminates all virtual register references from the program.</li>
 240
 241 <li><b><a href="#proepicode">Prolog/Epilog Code Insertion</a></b> - Once the
 242 machine code has been generated for the function and the amount of stack space
 243 required is known (used for LLVM alloca's and spill slots), the prolog and
 244 epilog code for the function can be inserted and "abstract stack location
 245 references" can be eliminated.  This stage is responsible for implementing
 246 optimizations like frame-pointer elimination and stack packing.</li>
 247
 248 <li><b><a href="#latemco">Late Machine Code Optimizations</a></b> - Optimizations
 249 that operate on "final" machine code can go here, such as spill code scheduling
 250 and peephole optimizations.</li>
 251
 252 <li><b><a href="#codeemit">Code Emission</a></b> - The final stage actually
 253 puts out the code for the current function, either in the target assembler
 254 format or in machine code.</li>
 255
 256 </ol>
 257
 258 <p>The code generator is based on the assumption that the instruction selector
 259 will use an optimal pattern matching selector to create high-quality sequences of
 260 native instructions.  Alternative code generator designs based on pattern
 261 expansion and aggressive iterative peephole optimization are much slower.  This
 262 design permits efficient compilation (important for JIT environments) and
 263 aggressive optimization (used when generating code offline) by allowing
 264 components of varying levels of sophistication to be used for any step of
 265 compilation.</p>
 266
 267 <p>In addition to these stages, target implementations can insert arbitrary
 268 target-specific passes into the flow.  For example, the X86 target uses a
 269 special pass to handle the 80x87 floating point stack architecture.  Other
 270 targets with unusual requirements can be supported with custom passes as
 271 needed.</p>
 272
 273 </div>
 274
 275
 276 <!-- ======================================================================= -->
 277 <div class="doc_subsection">
 278  <a name="tablegen">Using TableGen for target description</a>
 279 </div>
 280
 281 <div class="doc_text">
 282
 283 <p>The target description classes require a detailed description of the target
 284 architecture.  These target descriptions often have a large amount of common
 285 information (e.g., an <tt>add</tt> instruction is almost identical to a
 286 <tt>sub</tt> instruction).
 287 In order to allow the maximum amount of commonality to be factored out, the LLVM
 288 code generator uses the <a href="TableGenFundamentals.html">TableGen</a> tool to
 289 describe big chunks of the target machine, which allows the use of
 290 domain-specific and target-specific abstractions to reduce the amount of
 291 repetition.</p>
 292
 293 <p>As LLVM continues to be developed and refined, we plan to move more and more
 294 of the target description to the <tt>.td</tt> form.  Doing so gives us a
 295 number of advantages.  The most important is that it makes it easier to port
 296 LLVM because it reduces the amount of C++ code that has to be written, and the
 297 surface area of the code generator that needs to be understood before someone
 298 can get something working.  Second, it makes it easier to change things. In
 299 particular, if tables and other things are all emitted by <tt>tblgen</tt>, we
 300 only need a change in one place (<tt>tblgen</tt>) to update all of the targets
 301 to a new interface.</p>
 302
 303 </div>
 304
 305 <!-- *********************************************************************** -->
 306 <div class="doc_section">
 307   <a name="targetdesc">Target description classes</a>
 308 </div>
 309 <!-- *********************************************************************** -->
 310
 311 <div class="doc_text">
 312
 313 <p>The LLVM target description classes (located in the
 314 <tt>include/llvm/Target</tt> directory) provide an abstract description of the
 315 target machine independent of any particular client.  These classes are
 316 designed to capture the <i>abstract</i> properties of the target (such as the
 317 instructions and registers it has), and do not incorporate any particular pieces
 318 of code generation algorithms.</p>
 319
 320 <p>All of the target description classes (except the <tt><a
 321 href="#targetdata">TargetData</a></tt> class) are designed to be subclassed by
 322 the concrete target implementation, and have virtual methods implemented.  To
 323 get to these implementations, the <tt><a
 324 href="#targetmachine">TargetMachine</a></tt> class provides accessors that
 325 should be implemented by the target.</p>
 326
 327 </div>
 328
 329 <!-- ======================================================================= -->
 330 <div class="doc_subsection">
 331   <a name="targetmachine">The <tt>TargetMachine</tt> class</a>
 332 </div>
 333
 334 <div class="doc_text">
 335
 336 <p>The <tt>TargetMachine</tt> class provides virtual methods that are used to
 337 access the target-specific implementations of the various target description
 338 classes via the <tt>get*Info</tt> methods (<tt>getInstrInfo</tt>,
 339 <tt>getRegisterInfo</tt>, <tt>getFrameInfo</tt>, etc.).  This class is
 340 designed to be specialized by
 341 a concrete target implementation (e.g., <tt>X86TargetMachine</tt>) which
 342 implements the various virtual methods.  The only required target description
 343 class is the <a href="#targetdata"><tt>TargetData</tt></a> class, but if the
 344 code generator components are to be used, the other interfaces should be
 345 implemented as well.</p>
 346
 347 </div>
 348
 349
 350 <!-- ======================================================================= -->
 351 <div class="doc_subsection">
 352   <a name="targetdata">The <tt>TargetData</tt> class</a>
 353 </div>
 354
 355 <div class="doc_text">
 356
 357 <p>The <tt>TargetData</tt> class is the only required target description class,
 358 and it is the only class that is not extensible (you cannot derived  a new
 359 class from it).  <tt>TargetData</tt> specifies information about how the target
 360 lays out memory for structures, the alignment requirements for various data
 361 types, the size of pointers in the target, and whether the target is
 362 little-endian or big-endian.</p>
 363
 364 </div>
 365
 366 <!-- ======================================================================= -->
 367 <div class="doc_subsection">
 368   <a name="targetlowering">The <tt>TargetLowering</tt> class</a>
 369 </div>
 370
 371 <div class="doc_text">
 372
 373 <p>The <tt>TargetLowering</tt> class is used by SelectionDAG based instruction
 374 selectors primarily to describe how LLVM code should be lowered to SelectionDAG
 375 operations.  Among other things, this class indicates:</p>
 376
 377 <ul>
 378   <li>an initial register class to use for various <tt>ValueType</tt>s</li>
 379   <li>which operations are natively supported by the target machine</li>
 380   <li>the return type of <tt>setcc</tt> operations</li>
 381   <li>the type to use for shift amounts</li>
 382   <li>various high-level characteristics, like whether it is profitable to turn
 383       division by a constant into a multiplication sequence</li>
 384 </ol>
 385
 386 </div>
 387
 388 <!-- ======================================================================= -->
 389 <div class="doc_subsection">
 390   <a name="mregisterinfo">The <tt>MRegisterInfo</tt> class</a>
 391 </div>
 392
 393 <div class="doc_text">
 394
 395 <p>The <tt>MRegisterInfo</tt> class (which will eventually be renamed to
 396 <tt>TargetRegisterInfo</tt>) is used to describe the register file of the
 397 target and any interactions between the registers.</p>
 398
 399 <p>Registers in the code generator are represented in the code generator by
 400 unsigned integers.  Physical registers (those that actually exist in the target
 401 description) are unique small numbers, and virtual registers are generally
 402 large.  Note that register #0 is reserved as a flag value.</p>
 403
 404 <p>Each register in the processor description has an associated
 405 <tt>TargetRegisterDesc</tt> entry, which provides a textual name for the
 406 register (used for assembly output and debugging dumps) and a set of aliases
 407 (used to indicate whether one register overlaps with another).
 408 </p>
 409
 410 <p>In addition to the per-register description, the <tt>MRegisterInfo</tt> class
 411 exposes a set of processor specific register classes (instances of the
 412 <tt>TargetRegisterClass</tt> class).  Each register class contains sets of
 413 registers that have the same properties (for example, they are all 32-bit
 414 integer registers).  Each SSA virtual register created by the instruction
 415 selector has an associated register class.  When the register allocator runs, it
 416 replaces virtual registers with a physical register in the set.</p>
 417
 418 <p>
 419 The target-specific implementations of these classes is auto-generated from a <a
 420 href="TableGenFundamentals.html">TableGen</a> description of the register file.
 421 </p>
 422
 423 </div>
 424
 425 <!-- ======================================================================= -->
 426 <div class="doc_subsection">
 427   <a name="targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a>
 428 </div>
 429
 430 <div class="doc_text">
 431   <p>The <tt>TargetInstrInfo</tt> class is used to describe the machine
 432   instructions supported by the target. It is essentially an array of
 433   <tt>TargetInstrDescriptor</tt> objects, each of which describes one
 434   instruction the target supports. Descriptors define things like the mnemonic
 435   for the opcode, the number of operands, the list of implicit register uses
 436   and defs, whether the instruction has certain target-independent properties
 437   (accesses memory, is commutable, etc), and holds any target-specific
 438   flags.</p>
 439 </div>
 440
 441 <!-- ======================================================================= -->
 442 <div class="doc_subsection">
 443   <a name="targetframeinfo">The <tt>TargetFrameInfo</tt> class</a>
 444 </div>
 445
 446 <div class="doc_text">
 447   <p>The <tt>TargetFrameInfo</tt> class is used to provide information about the
 448   stack frame layout of the target. It holds the direction of stack growth,
 449   the known stack alignment on entry to each function, and the offset to the
 450   local area.  The offset to the local area is the offset from the stack
 451   pointer on function entry to the first location where function data (local
 452   variables, spill locations) can be stored.</p>
 453 </div>
 454
 455 <!-- ======================================================================= -->
 456 <div class="doc_subsection">
 457   <a name="targetsubtarget">The <tt>TargetSubtarget</tt> class</a>
 458 </div>
 459
 460 <div class="doc_text">
 461   <p>The <tt>TargetSubtarget</tt> class is used to provide information about the
 462   specific chip set being targeted.  A sub-target informs code generation of
 463   which instructions are supported, instruction latencies and instruction
 464   execution itinerary; i.e., which processing units are used, in what order, and
 465   for how long.</p>
 466 </div>
 467
 468
 469 <!-- ======================================================================= -->
 470 <div class="doc_subsection">
 471   <a name="targetjitinfo">The <tt>TargetJITInfo</tt> class</a>
 472 </div>
 473
 474 <div class="doc_text">
 475   <p>The <tt>TargetJITInfo</tt> class exposes an abstract interface used by the
 476   Just-In-Time code generator to perform target-specific activities, such as
 477   emitting stubs.  If a <tt>TargetMachine</tt> supports JIT code generation, it
 478   should provide one of these objects through the <tt>getJITInfo</tt>
 479   method.</p>
 480 </div>
 481
 482 <!-- *********************************************************************** -->
 483 <div class="doc_section">
 484   <a name="codegendesc">Machine code description classes</a>
 485 </div>
 486 <!-- *********************************************************************** -->
 487
 488 <div class="doc_text">
 489
 490 <p>At the high-level, LLVM code is translated to a machine specific
 491 representation formed out of
 492 <a href="#machinefunction"><tt>MachineFunction</tt></a>,
 493 <a href="#machinebasicblock"><tt>MachineBasicBlock</tt></a>, and <a
 494 href="#machineinstr"><tt>MachineInstr</tt></a> instances
 495 (defined in <tt>include/llvm/CodeGen</tt>).  This representation is completely
 496 target agnostic, representing instructions in their most abstract form: an
 497 opcode and a series of operands.  This representation is designed to support
 498 both an SSA representation for machine code, as well as a register allocated,
 499 non-SSA form.</p>
 500
 501 </div>
 502
 503 <!-- ======================================================================= -->
 504 <div class="doc_subsection">
 505   <a name="machineinstr">The <tt>MachineInstr</tt> class</a>
 506 </div>
 507
 508 <div class="doc_text">
 509
 510 <p>Target machine instructions are represented as instances of the
 511 <tt>MachineInstr</tt> class.  This class is an extremely abstract way of
 512 representing machine instructions.  In particular, it only keeps track of
 513 an opcode number and a set of operands.</p>
 514
 515 <p>The opcode number is a simple unsigned integer that only has meaning to a
 516 specific backend.  All of the instructions for a target should be defined in
 517 the <tt>*InstrInfo.td</tt> file for the target. The opcode enum values
 518 are auto-generated from this description.  The <tt>MachineInstr</tt> class does
 519 not have any information about how to interpret the instruction (i.e., what the
 520 semantics of the instruction are); for that you must refer to the
 521 <tt><a href="#targetinstrinfo">TargetInstrInfo</a></tt> class.</p>
 522
 523 <p>The operands of a machine instruction can be of several different types:
 524 a register reference, a constant integer, a basic block reference, etc.  In
 525 addition, a machine operand should be marked as a def or a use of the value
 526 (though only registers are allowed to be defs).</p>
 527
 528 <p>By convention, the LLVM code generator orders instruction operands so that
 529 all register definitions come before the register uses, even on architectures
 530 that are normally printed in other orders.  For example, the SPARC add
 531 instruction: "<tt>add %i1, %i2, %i3</tt>" adds the "%i1", and "%i2" registers
 532 and stores the result into the "%i3" register.  In the LLVM code generator,
 533 the operands should be stored as "<tt>%i3, %i1, %i2</tt>": with the destination
 534 first.</p>
 535
 536 <p>Keeping destination (definition) operands at the beginning of the operand
 537 list has several advantages.  In particular, the debugging printer will print
 538 the instruction like this:</p>
 539
 540 <div class="doc_code">
 541 <pre>
 542 %r3 = add %i1, %i2
 543 </pre>
 544 </div>
 545
 546 <p>Also if the first operand is a def, it is easier to <a
 547 href="#buildmi">create instructions</a> whose only def is the first
 548 operand.</p>
 549
 550 </div>
 551
 552 <!-- _______________________________________________________________________ -->
 553 <div class="doc_subsubsection">
 554   <a name="buildmi">Using the <tt>MachineInstrBuilder.h</tt> functions</a>
 555 </div>
 556
 557 <div class="doc_text">
 558
 559 <p>Machine instructions are created by using the <tt>BuildMI</tt> functions,
 560 located in the <tt>include/llvm/CodeGen/MachineInstrBuilder.h</tt> file.  The
 561 <tt>BuildMI</tt> functions make it easy to build arbitrary machine
 562 instructions.  Usage of the <tt>BuildMI</tt> functions look like this:</p>
 563
 564 <div class="doc_code">
 565 <pre>
 566 // Create a 'DestReg = mov 42' (rendered in X86 assembly as 'mov DestReg, 42')
 567 // instruction.  The '1' specifies how many operands will be added.
 568 MachineInstr *MI = BuildMI(X86::MOV32ri, 1, DestReg).addImm(42);
 569
 570 // Create the same instr, but insert it at the end of a basic block.
 571 MachineBasicBlock &amp;MBB = ...
 572 BuildMI(MBB, X86::MOV32ri, 1, DestReg).addImm(42);
 573
 574 // Create the same instr, but insert it before a specified iterator point.
 575 MachineBasicBlock::iterator MBBI = ...
 576 BuildMI(MBB, MBBI, X86::MOV32ri, 1, DestReg).addImm(42);
 577
 578 // Create a 'cmp Reg, 0' instruction, no destination reg.
 579 MI = BuildMI(X86::CMP32ri, 2).addReg(Reg).addImm(0);
 580 // Create an 'sahf' instruction which takes no operands and stores nothing.
 581 MI = BuildMI(X86::SAHF, 0);
 582
 583 // Create a self looping branch instruction.
 584 BuildMI(MBB, X86::JNE, 1).addMBB(&amp;MBB);
 585 </pre>
 586 </div>
 587
 588 <p>The key thing to remember with the <tt>BuildMI</tt> functions is that you
 589 have to specify the number of operands that the machine instruction will take.
 590 This allows for efficient memory allocation.  You also need to specify if
 591 operands default to be uses of values, not definitions.  If you need to add a
 592 definition operand (other than the optional destination register), you must
 593 explicitly mark it as such:</p>
 594
 595 <div class="doc_code">
 596 <pre>
 597 MI.addReg(Reg, MachineOperand::Def);
 598 </pre>
 599 </div>
 600
 601 </div>
 602
 603 <!-- _______________________________________________________________________ -->
 604 <div class="doc_subsubsection">
 605   <a name="fixedregs">Fixed (preassigned) registers</a>
 606 </div>
 607
 608 <div class="doc_text">
 609
 610 <p>One important issue that the code generator needs to be aware of is the
 611 presence of fixed registers.  In particular, there are often places in the
 612 instruction stream where the register allocator <em>must</em> arrange for a
 613 particular value to be in a particular register.  This can occur due to
 614 limitations of the instruction set (e.g., the X86 can only do a 32-bit divide
 615 with the <tt>EAX</tt>/<tt>EDX</tt> registers), or external factors like calling
 616 conventions.  In any case, the instruction selector should emit code that
 617 copies a virtual register into or out of a physical register when needed.</p>
 618
 619 <p>For example, consider this simple LLVM example:</p>
 620
 621 <div class="doc_code">
 622 <pre>
 623 int %test(int %X, int %Y) {
 624   %Z = div int %X, %Y
 625   ret int %Z
 626 }
 627 </pre>
 628 </div>
 629
 630 <p>The X86 instruction selector produces this machine code for the <tt>div</tt>
 631 and <tt>ret</tt> (use
 632 "<tt>llc X.bc -march=x86 -print-machineinstrs</tt>" to get this):</p>
 633
 634 <div class="doc_code">
 635 <pre>
 636 ;; Start of div
 637 %EAX = mov %reg1024           ;; Copy X (in reg1024) into EAX
 638 %reg1027 = sar %reg1024, 31
 639 %EDX = mov %reg1027           ;; Sign extend X into EDX
 640 idiv %reg1025                 ;; Divide by Y (in reg1025)
 641 %reg1026 = mov %EAX           ;; Read the result (Z) out of EAX
 642
 643 ;; Start of ret
 644 %EAX = mov %reg1026           ;; 32-bit return value goes in EAX
 645 ret
 646 </pre>
 647 </div>
 648
 649 <p>By the end of code generation, the register allocator has coalesced
 650 the registers and deleted the resultant identity moves producing the
 651 following code:</p>
 652
 653 <div class="doc_code">
 654 <pre>
 655 ;; X is in EAX, Y is in ECX
 656 mov %EAX, %EDX
 657 sar %EDX, 31
 658 idiv %ECX
 659 ret
 660 </pre>
 661 </div>
 662
 663 <p>This approach is extremely general (if it can handle the X86 architecture,
 664 it can handle anything!) and allows all of the target specific
 665 knowledge about the instruction stream to be isolated in the instruction
 666 selector.  Note that physical registers should have a short lifetime for good
 667 code generation, and all physical registers are assumed dead on entry to and
 668 exit from basic blocks (before register allocation).  Thus, if you need a value
 669 to be live across basic block boundaries, it <em>must</em> live in a virtual
 670 register.</p>
 671
 672 </div>
 673
 674 <!-- _______________________________________________________________________ -->
 675 <div class="doc_subsubsection">
 676   <a name="ssa">Machine code in SSA form</a>
 677 </div>
 678
 679 <div class="doc_text">
 680
 681 <p><tt>MachineInstr</tt>'s are initially selected in SSA-form, and
 682 are maintained in SSA-form until register allocation happens.  For the most
 683 part, this is trivially simple since LLVM is already in SSA form; LLVM PHI nodes
 684 become machine code PHI nodes, and virtual registers are only allowed to have a
 685 single definition.</p>
 686
 687 <p>After register allocation, machine code is no longer in SSA-form because there
 688 are no virtual registers left in the code.</p>
 689
 690 </div>
 691
 692 <!-- ======================================================================= -->
 693 <div class="doc_subsection">
 694   <a name="machinebasicblock">The <tt>MachineBasicBlock</tt> class</a>
 695 </div>
 696
 697 <div class="doc_text">
 698
 699 <p>The <tt>MachineBasicBlock</tt> class contains a list of machine instructions
 700 (<tt><a href="#machineinstr">MachineInstr</a></tt> instances).  It roughly
 701 corresponds to the LLVM code input to the instruction selector, but there can be
 702 a one-to-many mapping (i.e. one LLVM basic block can map to multiple machine
 703 basic blocks). The <tt>MachineBasicBlock</tt> class has a
 704 "<tt>getBasicBlock</tt>" method, which returns the LLVM basic block that it
 705 comes from.</p>
 706
 707 </div>
 708
 709 <!-- ======================================================================= -->
 710 <div class="doc_subsection">
 711   <a name="machinefunction">The <tt>MachineFunction</tt> class</a>
 712 </div>
 713
 714 <div class="doc_text">
 715
 716 <p>The <tt>MachineFunction</tt> class contains a list of machine basic blocks
 717 (<tt><a href="#machinebasicblock">MachineBasicBlock</a></tt> instances).  It
 718 corresponds one-to-one with the LLVM function input to the instruction selector.
 719 In addition to a list of basic blocks, the <tt>MachineFunction</tt> contains a
 720 a <tt>MachineConstantPool</tt>, a <tt>MachineFrameInfo</tt>, a
 721 <tt>MachineFunctionInfo</tt>, a <tt>SSARegMap</tt>, and a set of live in and
 722 live out registers for the function.  See
 723 <tt>include/llvm/CodeGen/MachineFunction.h</tt> for more information.</p>
 724
 725 </div>
 726
 727 <!-- *********************************************************************** -->
 728 <div class="doc_section">
 729   <a name="codegenalgs">Target-independent code generation algorithms</a>
 730 </div>
 731 <!-- *********************************************************************** -->
 732
 733 <div class="doc_text">
 734
 735 <p>This section documents the phases described in the <a
 736 href="#high-level-design">high-level design of the code generator</a>.  It
 737 explains how they work and some of the rationale behind their design.</p>
 738
 739 </div>
 740
 741 <!-- ======================================================================= -->
 742 <div class="doc_subsection">
 743   <a name="instselect">Instruction Selection</a>
 744 </div>
 745
 746 <div class="doc_text">
 747 <p>
 748 Instruction Selection is the process of translating LLVM code presented to the
 749 code generator into target-specific machine instructions.  There are several
 750 well-known ways to do this in the literature.  In LLVM there are two main forms:
 751 the SelectionDAG based instruction selector framework and an old-style 'simple'
 752 instruction selector, which effectively peephole selects each LLVM instruction
 753 into a series of machine instructions.  We recommend that all targets use the
 754 SelectionDAG infrastructure.
 755 </p>
 756
 757 <p>Portions of the DAG instruction selector are generated from the target
 758 description (<tt>*.td</tt>) files.  Our goal is for the entire instruction
 759 selector to be generated from these <tt>.td</tt> files.</p>
 760 </div>
 761
 762 <!-- _______________________________________________________________________ -->
 763 <div class="doc_subsubsection">
 764   <a name="selectiondag_intro">Introduction to SelectionDAGs</a>
 765 </div>
 766
 767 <div class="doc_text">
 768
 769 <p>The SelectionDAG provides an abstraction for code representation in a way
 770 that is amenable to instruction selection using automatic techniques
 771 (e.g. dynamic-programming based optimal pattern matching selectors). It is also
 772 well-suited to other phases of code generation; in particular,
 773 instruction scheduling (SelectionDAG's are very close to scheduling DAGs
 774 post-selection).  Additionally, the SelectionDAG provides a host representation
 775 where a large variety of very-low-level (but target-independent)
 776 <a href="#selectiondag_optimize">optimizations</a> may be
 777 performed; ones which require extensive information about the instructions
 778 efficiently supported by the target.</p>
 779
 780 <p>The SelectionDAG is a Directed-Acyclic-Graph whose nodes are instances of the
 781 <tt>SDNode</tt> class.  The primary payload of the <tt>SDNode</tt> is its
 782 operation code (Opcode) that indicates what operation the node performs and
 783 the operands to the operation.
 784 The various operation node types are described at the top of the
 785 <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt> file.</p>
 786
 787 <p>Although most operations define a single value, each node in the graph may
 788 define multiple values.  For example, a combined div/rem operation will define
 789 both the dividend and the remainder. Many other situations require multiple
 790 values as well.  Each node also has some number of operands, which are edges
 791 to the node defining the used value.  Because nodes may define multiple values,
 792 edges are represented by instances of the <tt>SDOperand</tt> class, which is
 793 a <tt>&lt;SDNode, unsigned&gt;</tt> pair, indicating the node and result
 794 value being used, respectively.  Each value produced by an <tt>SDNode</tt> has
 795 an associated <tt>MVT::ValueType</tt> indicating what type the value is.</p>
 796
 797 <p>SelectionDAGs contain two different kinds of values: those that represent
 798 data flow and those that represent control flow dependencies.  Data values are
 799 simple edges with an integer or floating point value type.  Control edges are
 800 represented as "chain" edges which are of type <tt>MVT::Other</tt>.  These edges
 801 provide an ordering between nodes that have side effects (such as
 802 loads, stores, calls, returns, etc).  All nodes that have side effects should
 803 take a token chain as input and produce a new one as output.  By convention,
 804 token chain inputs are always operand #0, and chain results are always the last
 805 value produced by an operation.</p>
 806
 807 <p>A SelectionDAG has designated "Entry" and "Root" nodes.  The Entry node is
 808 always a marker node with an Opcode of <tt>ISD::EntryToken</tt>.  The Root node
 809 is the final side-effecting node in the token chain. For example, in a single
 810 basic block function it would be the return node.</p>
 811
 812 <p>One important concept for SelectionDAGs is the notion of a "legal" vs.
 813 "illegal" DAG.  A legal DAG for a target is one that only uses supported
 814 operations and supported types.  On a 32-bit PowerPC, for example, a DAG with
 815 a value of type i1, i8, i16, or i64 would be illegal, as would a DAG that uses a
 816 SREM or UREM operation.  The
 817 <a href="#selectiondag_legalize">legalize</a> phase is responsible for turning
 818 an illegal DAG into a legal DAG.</p>
 819
 820 </div>
 821
 822 <!-- _______________________________________________________________________ -->
 823 <div class="doc_subsubsection">
 824   <a name="selectiondag_process">SelectionDAG Instruction Selection Process</a>
 825 </div>
 826
 827 <div class="doc_text">
 828
 829 <p>SelectionDAG-based instruction selection consists of the following steps:</p>
 830
 831 <ol>
 832 <li><a href="#selectiondag_build">Build initial DAG</a> - This stage
 833     performs a simple translation from the input LLVM code to an illegal
 834     SelectionDAG.</li>
 835 <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> - This stage
 836     performs simple optimizations on the SelectionDAG to simplify it, and
 837     recognize meta instructions (like rotates and <tt>div</tt>/<tt>rem</tt>
 838     pairs) for targets that support these meta operations.  This makes the
 839     resultant code more efficient and the <a href="#selectiondag_select">select
 840     instructions from DAG</a> phase (below) simpler.</li>
 841 <li><a href="#selectiondag_legalize">Legalize SelectionDAG</a> - This stage
 842     converts the illegal SelectionDAG to a legal SelectionDAG by eliminating
 843     unsupported operations and data types.</li>
 844 <li><a href="#selectiondag_optimize">Optimize SelectionDAG (#2)</a> - This
 845     second run of the SelectionDAG optimizes the newly legalized DAG to
 846     eliminate inefficiencies introduced by legalization.</li>
 847 <li><a href="#selectiondag_select">Select instructions from DAG</a> - Finally,
 848     the target instruction selector matches the DAG operations to target
 849     instructions.  This process translates the target-independent input DAG into
 850     another DAG of target instructions.</li>
 851 <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation</a>
 852     - The last phase assigns a linear order to the instructions in the
 853     target-instruction DAG and emits them into the MachineFunction being
 854     compiled.  This step uses traditional prepass scheduling techniques.</li>
 855 </ol>
 856
 857 <p>After all of these steps are complete, the SelectionDAG is destroyed and the
 858 rest of the code generation passes are run.</p>
 859
 860 <p>One great way to visualize what is going on here is to take advantage of a
 861 few LLC command line options.  In particular, the <tt>-view-isel-dags</tt>
 862 option pops up a window with the SelectionDAG input to the Select phase for all
 863 of the code compiled (if you only get errors printed to the console while using
 864 this, you probably <a href="ProgrammersManual.html#ViewGraph">need to configure
 865 your system</a> to add support for it).  The <tt>-view-sched-dags</tt> option
 866 views the SelectionDAG output from the Select phase and input to the Scheduler
 867 phase.</p>
 868
 869 </div>
 870
 871 <!-- _______________________________________________________________________ -->
 872 <div class="doc_subsubsection">
 873   <a name="selectiondag_build">Initial SelectionDAG Construction</a>
 874 </div>
 875
 876 <div class="doc_text">
 877
 878 <p>The initial SelectionDAG is na&iuml;vely peephole expanded from the LLVM
 879 input by the <tt>SelectionDAGLowering</tt> class in the
 880 <tt>lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp</tt> file.  The intent of this
 881 pass is to expose as much low-level, target-specific details to the SelectionDAG
 882 as possible.  This pass is mostly hard-coded (e.g. an LLVM <tt>add</tt> turns
 883 into an <tt>SDNode add</tt> while a <tt>geteelementptr</tt> is expanded into the
 884 obvious arithmetic). This pass requires target-specific hooks to lower calls,
 885 returns, varargs, etc.  For these features, the
 886 <tt><a href="#targetlowering">TargetLowering</a></tt> interface is used.</p>
 887
 888 </div>
 889
 890 <!-- _______________________________________________________________________ -->
 891 <div class="doc_subsubsection">
 892   <a name="selectiondag_legalize">SelectionDAG Legalize Phase</a>
 893 </div>
 894
 895 <div class="doc_text">
 896
 897 <p>The Legalize phase is in charge of converting a DAG to only use the types and
 898 operations that are natively supported by the target.  This involves two major
 899 tasks:</p>
 900
 901 <ol>
 902 <li><p>Convert values of unsupported types to values of supported types.</p>
 903     <p>There are two main ways of doing this: converting small types to
 904        larger types ("promoting"), and breaking up large integer types
 905        into smaller ones ("expanding").  For example, a target might require
 906        that all f32 values are promoted to f64 and that all i1/i8/i16 values
 907        are promoted to i32.  The same target might require that all i64 values
 908        be expanded into i32 values.  These changes can insert sign and zero
 909        extensions as needed to make sure that the final code has the same
 910        behavior as the input.</p>
 911     <p>A target implementation tells the legalizer which types are supported
 912        (and which register class to use for them) by calling the
 913        <tt>addRegisterClass</tt> method in its TargetLowering constructor.</p>
 914 </li>
 915
 916 <li><p>Eliminate operations that are not supported by the target.</p>
 917     <p>Targets often have weird constraints, such as not supporting every
 918        operation on every supported datatype (e.g. X86 does not support byte
 919        conditional moves and PowerPC does not support sign-extending loads from
 920        a 16-bit memory location).  Legalize takes care of this by open-coding
 921        another sequence of operations to emulate the operation ("expansion"), by
 922        promoting one type to a larger type that supports the operation
 923        ("promotion"), or by using a target-specific hook to implement the
 924        legalization ("custom").</p>
 925     <p>A target implementation tells the legalizer which operations are not
 926        supported (and which of the above three actions to take) by calling the
 927        <tt>setOperationAction</tt> method in its <tt>TargetLowering</tt>
 928        constructor.</p>
 929 </li>
 930 </ol>
 931
 932 <p>Prior to the existance of the Legalize pass, we required that every target
 933 <a href="#selectiondag_optimize">selector</a> supported and handled every
 934 operator and type even if they are not natively supported.  The introduction of
 935 the Legalize phase allows all of the cannonicalization patterns to be shared
 936 across targets, and makes it very easy to optimize the cannonicalized code
 937 because it is still in the form of a DAG.</p>
 938
 939 </div>
 940
 941 <!-- _______________________________________________________________________ -->
 942 <div class="doc_subsubsection">
 943   <a name="selectiondag_optimize">SelectionDAG Optimization Phase: the DAG
 944   Combiner</a>
 945 </div>
 946
 947 <div class="doc_text">
 948
 949 <p>The SelectionDAG optimization phase is run twice for code generation: once
 950 immediately after the DAG is built and once after legalization.  The first run
 951 of the pass allows the initial code to be cleaned up (e.g. performing
 952 optimizations that depend on knowing that the operators have restricted type
 953 inputs).  The second run of the pass cleans up the messy code generated by the
 954 Legalize pass, which allows Legalize to be very simple (it can focus on making
 955 code legal instead of focusing on generating <em>good</em> and legal code).</p>
 956
 957 <p>One important class of optimizations performed is optimizing inserted sign
 958 and zero extension instructions.  We currently use ad-hoc techniques, but could
 959 move to more rigorous techniques in the future.  Here are some good papers on
 960 the subject:</p>
 961
 962 <p>
 963  "<a href="http://www.eecs.harvard.edu/~nr/pubs/widen-abstract.html">Widening
 964  integer arithmetic</a>"<br>
 965  Kevin Redwine and Norman Ramsey<br>
 966  International Conference on Compiler Construction (CC) 2004
 967 </p>
 968
 969
 970 <p>
 971  "<a href="http://portal.acm.org/citation.cfm?doid=512529.512552">Effective
 972  sign extension elimination</a>"<br>
 973  Motohiro Kawahito, Hideaki Komatsu, and Toshio Nakatani<br>
 974  Proceedings of the ACM SIGPLAN 2002 Conference on Programming Language Design
 975  and Implementation.
 976 </p>
 977
 978 </div>
 979
 980 <!-- _______________________________________________________________________ -->
 981 <div class="doc_subsubsection">
 982   <a name="selectiondag_select">SelectionDAG Select Phase</a>
 983 </div>
 984
 985 <div class="doc_text">
 986
 987 <p>The Select phase is the bulk of the target-specific code for instruction
 988 selection.  This phase takes a legal SelectionDAG as input, pattern matches the
 989 instructions supported by the target to this DAG, and produces a new DAG of
 990 target code.  For example, consider the following LLVM fragment:</p>
 991
 992 <div class="doc_code">
 993 <pre>
 994 %t1 = add float %W, %X
 995 %t2 = mul float %t1, %Y
 996 %t3 = add float %t2, %Z
 997 </pre>
 998 </div>
 999
1000 <p>This LLVM code corresponds to a SelectionDAG that looks basically like
1001 this:</p>
1002
1003 <div class="doc_code">
1004 <pre>
1005 (fadd:f32 (fmul:f32 (fadd:f32 W, X), Y), Z)
1006 </pre>
1007 </div>
1008
1009 <p>If a target supports floating point multiply-and-add (FMA) operations, one
1010 of the adds can be merged with the multiply.  On the PowerPC, for example, the
1011 output of the instruction selector might look like this DAG:</p>
1012
1013 <div class="doc_code">
1014 <pre>
1015 (FMADDS (FADDS W, X), Y, Z)
1016 </pre>
1017 </div>
1018
1019 <p>The <tt>FMADDS</tt> instruction is a ternary instruction that multiplies its
1020 first two operands and adds the third (as single-precision floating-point
1021 numbers).  The <tt>FADDS</tt> instruction is a simple binary single-precision
1022 add instruction.  To perform this pattern match, the PowerPC backend includes
1023 the following instruction definitions:</p>
1024
1025 <div class="doc_code">
1026 <pre>
1027 def FMADDS : AForm_1&lt;59, 29,
1028                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1029                     "fmadds $FRT, $FRA, $FRC, $FRB",
1030                     [<b>(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1031                                            F4RC:$FRB))</b>]&gt;;
1032 def FADDS : AForm_2&lt;59, 21,
1033                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
1034                     "fadds $FRT, $FRA, $FRB",
1035                     [<b>(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))</b>]&gt;;
1036 </pre>
1037 </div>
1038
1039 <p>The portion of the instruction definition in bold indicates the pattern used
1040 to match the instruction.  The DAG operators (like <tt>fmul</tt>/<tt>fadd</tt>)
1041 are defined in the <tt>lib/Target/TargetSelectionDAG.td</tt> file.
1042 "<tt>F4RC</tt>" is the register class of the input and result values.<p>
1043
1044 <p>The TableGen DAG instruction selector generator reads the instruction
1045 patterns in the <tt>.td</tt> file and automatically builds parts of the pattern
1046 matching code for your target.  It has the following strengths:</p>
1047
1048 <ul>
1049 <li>At compiler-compiler time, it analyzes your instruction patterns and tells
1050     you if your patterns make sense or not.</li>
1051 <li>It can handle arbitrary constraints on operands for the pattern match.  In
1052     particular, it is straight-forward to say things like "match any immediate
1053     that is a 13-bit sign-extended value".  For examples, see the
1054     <tt>immSExt16</tt> and related <tt>tblgen</tt> classes in the PowerPC
1055     backend.</li>
1056 <li>It knows several important identities for the patterns defined.  For
1057     example, it knows that addition is commutative, so it allows the
1058     <tt>FMADDS</tt> pattern above to match "<tt>(fadd X, (fmul Y, Z))</tt>" as
1059     well as "<tt>(fadd (fmul X, Y), Z)</tt>", without the target author having
1060     to specially handle this case.</li>
1061 <li>It has a full-featured type-inferencing system.  In particular, you should
1062     rarely have to explicitly tell the system what type parts of your patterns
1063     are.  In the <tt>FMADDS</tt> case above, we didn't have to tell
1064     <tt>tblgen</tt> that all of the nodes in the pattern are of type 'f32'.  It
1065     was able to infer and propagate this knowledge from the fact that
1066     <tt>F4RC</tt> has type 'f32'.</li>
1067 <li>Targets can define their own (and rely on built-in) "pattern fragments".
1068     Pattern fragments are chunks of reusable patterns that get inlined into your
1069     patterns during compiler-compiler time.  For example, the integer
1070     "<tt>(not x)</tt>" operation is actually defined as a pattern fragment that
1071     expands as "<tt>(xor x, -1)</tt>", since the SelectionDAG does not have a
1072     native '<tt>not</tt>' operation.  Targets can define their own short-hand
1073     fragments as they see fit.  See the definition of '<tt>not</tt>' and
1074     '<tt>ineg</tt>' for examples.</li>
1075 <li>In addition to instructions, targets can specify arbitrary patterns that
1076     map to one or more instructions using the 'Pat' class.  For example,
1077     the PowerPC has no way to load an arbitrary integer immediate into a
1078     register in one instruction. To tell tblgen how to do this, it defines:
1079     <br>
1080     <br>
1081     <div class="doc_code">
1082     <pre>
1083 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1084 def : Pat&lt;(i32 imm:$imm),
1085           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))&gt;;
1086     </pre>
1087     </div>
1088     <br>
1089     If none of the single-instruction patterns for loading an immediate into a
1090     register match, this will be used.  This rule says "match an arbitrary i32
1091     immediate, turning it into an <tt>ORI</tt> ('or a 16-bit immediate') and an
1092     <tt>LIS</tt> ('load 16-bit immediate, where the immediate is shifted to the
1093     left 16 bits') instruction".  To make this work, the
1094     <tt>LO16</tt>/<tt>HI16</tt> node transformations are used to manipulate the
1095     input immediate (in this case, take the high or low 16-bits of the
1096     immediate).</li>
1097 <li>While the system does automate a lot, it still allows you to write custom
1098     C++ code to match special cases if there is something that is hard to
1099     express.</li>
1100 </ul>
1101
1102 <p>While it has many strengths, the system currently has some limitations,
1103 primarily because it is a work in progress and is not yet finished:</p>
1104
1105 <ul>
1106 <li>Overall, there is no way to define or match SelectionDAG nodes that define
1107     multiple values (e.g. <tt>ADD_PARTS</tt>, <tt>LOAD</tt>, <tt>CALL</tt>,
1108     etc).  This is the biggest reason that you currently still <em>have to</em>
1109     write custom C++ code for your instruction selector.</li>
1110 <li>There is no great way to support matching complex addressing modes yet.  In
1111     the future, we will extend pattern fragments to allow them to define
1112     multiple values (e.g. the four operands of the <a href="#x86_memory">X86
1113     addressing mode</a>).  In addition, we'll extend fragments so that a
1114     fragment can match multiple different patterns.</li>
1115 <li>We don't automatically infer flags like isStore/isLoad yet.</li>
1116 <li>We don't automatically generate the set of supported registers and
1117     operations for the <a href="#"selectiondag_legalize>Legalizer</a> yet.</li>
1118 <li>We don't have a way of tying in custom legalized nodes yet.</li>
1119 </ul>
1120
1121 <p>Despite these limitations, the instruction selector generator is still quite
1122 useful for most of the binary and logical operations in typical instruction
1123 sets.  If you run into any problems or can't figure out how to do something,
1124 please let Chris know!</p>
1125
1126 </div>
1127
1128 <!-- _______________________________________________________________________ -->
1129 <div class="doc_subsubsection">
1130   <a name="selectiondag_sched">SelectionDAG Scheduling and Formation Phase</a>
1131 </div>
1132
1133 <div class="doc_text">
1134
1135 <p>The scheduling phase takes the DAG of target instructions from the selection
1136 phase and assigns an order.  The scheduler can pick an order depending on
1137 various constraints of the machines (i.e. order for minimal register pressure or
1138 try to cover instruction latencies).  Once an order is established, the DAG is
1139 converted to a list of <tt><a href="#machineinstr">MachineInstr</a></tt>s and
1140 the SelectionDAG is destroyed.</p>
1141
1142 <p>Note that this phase is logically separate from the instruction selection
1143 phase, but is tied to it closely in the code because it operates on
1144 SelectionDAGs.</p>
1145
1146 </div>
1147
1148 <!-- _______________________________________________________________________ -->
1149 <div class="doc_subsubsection">
1150   <a name="selectiondag_future">Future directions for the SelectionDAG</a>
1151 </div>
1152
1153 <div class="doc_text">
1154
1155 <ol>
1156 <li>Optional function-at-a-time selection.</li>
1157 <li>Auto-generate entire selector from <tt>.td</tt> file.</li>
1158 </li>
1159 </ol>
1160
1161 </div>
1162
1163 <!-- ======================================================================= -->
1164 <div class="doc_subsection">
1165   <a name="ssamco">SSA-based Machine Code Optimizations</a>
1166 </div>
1167 <div class="doc_text"><p>To Be Written</p></div>
1168
1169 <!-- ======================================================================= -->
1170 <div class="doc_subsection">
1171   <a name="liveintervals">Live Intervals</a>
1172 </div>
1173
1174 <div class="doc_text">
1175
1176 <p>Live Intervals are the ranges (intervals) where a variable is <i>live</i>.
1177 They are used by some <a href="#regalloc">register allocator</a> passes to
1178 determine if two or more virtual registers which require the same physical
1179 register are live at the same point in the program (i.e., they conflict).  When
1180 this situation occurs, one virtual register must be <i>spilled</i>.</p>
1181
1182 </div>
1183
1184 <!-- _______________________________________________________________________ -->
1185 <div class="doc_subsubsection">
1186   <a name="livevariable_analysis">Live Variable Analysis</a>
1187 </div>
1188
1189 <div class="doc_text">
1190
1191 <p>The first step in determining the live intervals of variables is to
1192 calculate the set of registers that are immediately dead after the
1193 instruction (i.e., the instruction calculates the value, but it is
1194 never used) and the set of registers that are used by the instruction,
1195 but are never used after the instruction (i.e., they are killed). Live
1196 variable information is computed for each <i>virtual</i> register and
1197 <i>register allocatable</i> physical register in the function.  This
1198 is done in a very efficient manner because it uses SSA to sparsely
1199 compute lifetime information for virtual registers (which are in SSA
1200 form) and only has to track physical registers within a block.  Before
1201 register allocation, LLVM can assume that physical registers are only
1202 live within a single basic block.  This allows it to do a single,
1203 local analysis to resolve physical register lifetimes within each
1204 basic block. If a physical register is not register allocatable (e.g.,
1205 a stack pointer or condition codes), it is not tracked.</p>
1206
1207 <p>Physical registers may be live in to or out of a function. Live in values
1208 are typically arguments in registers. Live out values are typically return
1209 values in registers. Live in values are marked as such, and are given a dummy
1210 "defining" instruction during live intervals analysis. If the last basic block
1211 of a function is a <tt>return</tt>, then it's marked as using all live out
1212 values in the function.</p>
1213
1214 <p><tt>PHI</tt> nodes need to be handled specially, because the calculation
1215 of the live variable information from a depth first traversal of the CFG of
1216 the function won't guarantee that a virtual register used by the <tt>PHI</tt>
1217 node is defined before it's used. When a <tt>PHI</tt> node is encounted, only
1218 the definition is handled, because the uses will be handled in other basic
1219 blocks.</p>
1220
1221 <p>For each <tt>PHI</tt> node of the current basic block, we simulate an
1222 assignment at the end of the current basic block and traverse the successor
1223 basic blocks. If a successor basic block has a <tt>PHI</tt> node and one of
1224 the <tt>PHI</tt> node's operands is coming from the current basic block,
1225 then the variable is marked as <i>alive</i> within the current basic block
1226 and all of its predecessor basic blocks, until the basic block with the
1227 defining instruction is encountered.</p>
1228
1229 </div>
1230
1231 <!-- _______________________________________________________________________ -->
1232 <div class="doc_subsubsection">
1233   <a name="liveintervals_analysis">Live Intervals Analysis</a>
1234 </div>
1235
1236 <div class="doc_text">
1237
1238 <p>We now have the information available to perform the live intervals analysis
1239 and build the live intervals themselves.  We start off by numbering the basic
1240 blocks and machine instructions.  We then handle the "live-in" values.  These
1241 are in physical registers, so the physical register is assumed to be killed by
1242 the end of the basic block.  Live intervals for virtual registers are computed
1243 for some ordering of the machine instructions <tt>[1, N]</tt>.  A live interval
1244 is an interval <tt>[i, j)</tt>, where <tt>1 <= i <= j < N</tt>, for which a
1245 variable is live.</p>
1246
1247 <p><i><b>More to come...</b></i></p>
1248
1249 </ol>
1250
1251 </div>
1252
1253 <!-- ======================================================================= -->
1254 <div class="doc_subsection">
1255   <a name="regalloc">Register Allocation</a>
1256 </div>
1257
1258 <div class="doc_text">
1259
1260 <p>The <i>Register Allocation problem</i> consists in mapping a program
1261 <i>P<sub>v</sub></i>, that can use an unbounded number of virtual
1262 registers, to a program <i>P<sub>p</sub></i> that contains a finite
1263 (possibly small) number of physical registers. Each target architecture has
1264 a different number of physical registers. If the number of physical
1265 registers is not enough to accommodate all the virtual registers, some of
1266 them will have to be mapped into memory. These virtuals are called
1267 <i>spilled virtuals</i>.</p>
1268
1269 </div>
1270
1271 <!-- _______________________________________________________________________ -->
1272
1273 <div class="doc_subsubsection">
1274   <a name="regAlloc_represent">How registers are represented in LLVM</a>
1275 </div>
1276
1277 <div class="doc_text">
1278
1279 <p>In LLVM, physical registers are denoted by integer numbers that
1280 normally range from 1 to 1023. To see how this numbering is defined
1281 for a particular architecture, you can read the
1282 <tt>GenRegisterNames.inc</tt> file for that architecture. For
1283 instance, by inspecting
1284 <tt>lib/Target/X86/X86GenRegisterNames.inc</tt> we see that the 32-bit
1285 register <tt>EAX</tt> is denoted by 15, and the MMX register
1286 <tt>MM0</tt> is mapped to 48.</p>
1287
1288 <p>Some architectures contain registers that share the same physical
1289 location. A notable example is the X86 platform. For instance, in the
1290 X86 architecture, the registers <tt>EAX</tt>, <tt>AX</tt> and
1291 <tt>AL</tt> share the first eight bits. These physical registers are
1292 marked as <i>aliased</i> in LLVM. Given a particular architecture, you
1293 can check which registers are aliased by inspecting its
1294 <tt>RegisterInfo.td</tt> file. Moreover, the method
1295 <tt>MRegisterInfo::getAliasSet(p_reg)</tt> returns an array containing
1296 all the physical registers aliased to the register <tt>p_reg</tt>.</p>
1297
1298 <p>Physical registers, in LLVM, are grouped in <i>Register Classes</i>.
1299 Elements in the same register class are functionally equivalent, and can
1300 be interchangeably used. Each virtual register can only be mapped to
1301 physical registers of a particular class. For instance, in the X86
1302 architecture, some virtuals can only be allocated to 8 bit registers.
1303 A register class is described by <tt>TargetRegisterClass</tt> objects.
1304 To discover if a virtual register is compatible with a given physical,
1305 this code can be used:
1306 </p>
1307
1308 <div class="doc_code">
1309 <pre>
1310 bool RegMapping_Fer::compatible_class(MachineFunction &mf,
1311                                       unsigned v_reg,
1312                                       unsigned p_reg) {
1313   assert(MRegisterInfo::isPhysicalRegister(p_reg) &&
1314          "Target register must be physical");
1315   const TargetRegisterClass *trc = mf.getSSARegMap()->getRegClass(v_reg);
1316   return trc->contains(p_reg);
1317 }
1318 </pre>
1319 </div>
1320
1321 <p>Sometimes, mostly for debugging purposes, it is useful to change
1322 the number of physical registers available in the target
1323 architecture. This must be done statically, inside the
1324 <tt>TargetRegsterInfo.td</tt> file. Just <tt>grep</tt> for
1325 <tt>RegisterClass</tt>, the last parameter of which is a list of
1326 registers. Just commenting some out is one simple way to avoid them
1327 being used. A more polite way is to explicitly exclude some registers
1328 from the <i>allocation order</i>. See the definition of the
1329 <tt>GR</tt> register class in
1330 <tt>lib/Target/IA64/IA64RegisterInfo.td</tt> for an example of this
1331 (e.g., <tt>numReservedRegs</tt> registers are hidden.)</p>
1332
1333 <p>Virtual registers are also denoted by integer numbers. Contrary to
1334 physical registers, different virtual registers never share the same
1335 number. The smallest virtual register is normally assigned the number
1336 1024. This may change, so, in order to know which is the first virtual
1337 register, you should access
1338 <tt>MRegisterInfo::FirstVirtualRegister</tt>. Any register whose
1339 number is greater than or equal to
1340 <tt>MRegisterInfo::FirstVirtualRegister</tt> is considered a virtual
1341 register. Whereas physical registers are statically defined in a
1342 <tt>TargetRegisterInfo.td</tt> file and cannot be created by the
1343 application developer, that is not the case with virtual registers.
1344 In order to create new virtual registers, use the method
1345 <tt>SSARegMap::createVirtualRegister()</tt>. This method will return a
1346 virtual register with the highest code.
1347 </p>
1348
1349 <p>Before register allocation, the operands of an instruction are
1350 mostly virtual registers, although physical registers may also be
1351 used. In order to check if a given machine operand is a register, use
1352 the boolean function <tt>MachineOperand::isRegister()</tt>. To obtain
1353 the integer code of a register, use
1354 <tt>MachineOperand::getReg()</tt>. An instruction may define or use a
1355 register. For instance, <tt>ADD reg:1026 := reg:1025 reg:1024</tt>
1356 defines the registers 1024, and uses registers 1025 and 1026. Given a
1357 register operand, the method <tt>MachineOperand::isUse()</tt> informs
1358 if that register is being used by the instruction. The method
1359 <tt>MachineOperand::isDef()</tt> informs if that registers is being
1360 defined.</p>
1361
1362 <p>We will call physical registers present in the LLVM bytecode before
1363 register allocation <i>pre-colored registers</i>. Pre-colored
1364 registers are used in many different situations, for instance, to pass
1365 parameters of functions calls, and to store results of particular
1366 instructions. There are two types of pre-colored registers: the ones
1367 <i>implicitly</i> defined, and those <i>explicitly</i>
1368 defined. Explicitly defined registers are normal operands, and can be
1369 accessed with <tt>MachineInstr::getOperand(int)::getReg()</tt>.  In
1370 order to check which registers are implicitly defined by an
1371 instruction, use the
1372 <tt>TargetInstrInfo::get(opcode)::ImplicitDefs</tt>, where
1373 <tt>opcode</tt> is the opcode of the target instruction. One important
1374 difference between explicit and implicit physical registers is that
1375 the latter are defined statically for each instruction, whereas the
1376 former may vary depending on the program being compiled. For example,
1377 an instruction that represents a function call will always implicitly
1378 define or use the same set of physical registers. To read the
1379 registers implicitly used by an instruction, use
1380 <tt>TargetInstrInfo::get(opcode)::ImplicitUses</tt>. Pre-colored
1381 registers impose constraints on any register allocation algorithm. The
1382 register allocator must make sure that none of them is been
1383 overwritten by the values of virtual registers while still alive.</p>
1384
1385 </div>
1386
1387 <!-- _______________________________________________________________________ -->
1388
1389 <div class="doc_subsubsection">
1390   <a name="regAlloc_howTo">Mapping virtual registers to physical registers</a>
1391 </div>
1392
1393 <div class="doc_text">
1394
1395 <p>There are two ways to map virtual registers to physical registers (or to
1396 memory slots). The first way, that we will call <i>direct mapping</i>,
1397 is based on the use of methods of the classes <tt>MRegisterInfo</tt>,
1398 and <tt>MachineOperand</tt>. The second way, that we will call
1399 <i>indirect mapping</i>, relies on the <tt>VirtRegMap</tt> class in
1400 order to insert loads and stores sending and getting values to and from
1401 memory.</p>
1402
1403 <p>The direct mapping provides more flexibility to the developer of
1404 the register allocator; however, it is more error prone, and demands
1405 more implementation work.  Basically, the programmer will have to
1406 specify where load and store instructions should be inserted in the
1407 target function being compiled in order to get and store values in
1408 memory. To assign a physical register to a virtual register present in
1409 a given operand, use <tt>MachineOperand::setReg(p_reg)</tt>. To insert
1410 a store instruction, use
1411 <tt>MRegisterInfo::storeRegToStackSlot(...)</tt>, and to insert a load
1412 instruction, use <tt>MRegisterInfo::loadRegFromStackSlot</tt>.</p>
1413
1414 <p>The indirect mapping shields the application developer from the
1415 complexities of inserting load and store instructions. In order to map
1416 a virtual register to a physical one, use
1417 <tt>VirtRegMap::assignVirt2Phys(vreg, preg)</tt>.  In order to map a
1418 certain virtual register to memory, use
1419 <tt>VirtRegMap::assignVirt2StackSlot(vreg)</tt>. This method will
1420 return the stack slot where <tt>vreg</tt>'s value will be located.  If
1421 it is necessary to map another virtual register to the same stack
1422 slot, use <tt>VirtRegMap::assignVirt2StackSlot(vreg,
1423 stack_location)</tt>. One important point to consider when using the
1424 indirect mapping, is that even if a virtual register is mapped to
1425 memory, it still needs to be mapped to a physical register. This
1426 physical register is the location where the virtual register is
1427 supposed to be found before being stored or after being reloaded.</p>
1428
1429 <p>If the indirect strategy is used, after all the virtual registers
1430 have been mapped to physical registers or stack slots, it is necessary
1431 to use a spiller object to place load and store instructions in the
1432 code. Every virtual that has been mapped to a stack slot will be
1433 stored to memory after been defined and will be loaded before being
1434 used. The implementation of the spiller tries to recycle load/store
1435 instructions, avoiding unnecessary instructions. For an example of how
1436 to invoke the spiller, see
1437 <tt>RegAllocLinearScan::runOnMachineFunction</tt> in
1438 <tt>lib/CodeGen/RegAllocLinearScan.cpp</tt>.</p>
1439
1440 </div>
1441
1442 <!-- _______________________________________________________________________ -->
1443 <div class="doc_subsubsection">
1444   <a name="regAlloc_twoAddr">Handling two address instructions</a>
1445 </div>
1446
1447 <div class="doc_text">
1448
1449 <p>With very rare exceptions (e.g., function calls), the LLVM machine
1450 code instructions are three address instructions. That is, each
1451 instruction is expected to define at most one register, and to use at
1452 most two registers.  However, some architectures use two address
1453 instructions. In this case, the defined register is also one of the
1454 used register. For instance, an instruction such as <tt>ADD %EAX,
1455 %EBX</tt>, in X86 is actually equivalent to <tt>%EAX = %EAX +
1456 %EBX</tt>.</p>
1457
1458 <p>In order to produce correct code, LLVM must convert three address
1459 instructions that represent two address instructions into true two
1460 address instructions. LLVM provides the pass
1461 <tt>TwoAddressInstructionPass</tt> for this specific purpose. It must
1462 be run before register allocation takes place. After its execution,
1463 the resulting code may no longer be in SSA form. This happens, for
1464 instance, in situations where an instruction such as <tt>%a = ADD %b
1465 %c</tt> is converted to two instructions such as:</p>
1466
1467 <div class="doc_code">
1468 <pre>
1469 %a = MOVE %b
1470 %a = ADD %a %b
1471 </pre>
1472 </div>
1473
1474 <p>Notice that, internally, the second instruction is represented as
1475 <tt>ADD %a[def/use] %b</tt>. I.e., the register operand <tt>%a</tt> is
1476 both used and defined by the instruction.</p>
1477
1478 </div>
1479
1480 <!-- _______________________________________________________________________ -->
1481 <div class="doc_subsubsection">
1482   <a name="regAlloc_ssaDecon">The SSA deconstruction phase</a>
1483 </div>
1484
1485 <div class="doc_text">
1486
1487 <p>An important transformation that happens during register allocation is called
1488 the <i>SSA Deconstruction Phase</i>. The SSA form simplifies many
1489 analyses that are performed on the control flow graph of
1490 programs. However, traditional instruction sets do not implement
1491 PHI instructions. Thus, in order to generate executable code, compilers
1492 must replace PHI instructions with other instructions that preserve their
1493 semantics.</p>
1494
1495 <p>There are many ways in which PHI instructions can safely be removed
1496 from the target code. The most traditional PHI deconstruction
1497 algorithm replaces PHI instructions with copy instructions. That is
1498 the strategy adopted by LLVM. The SSA deconstruction algorithm is
1499 implemented in n<tt>lib/CodeGen/>PHIElimination.cpp</tt>. In order to
1500 invoke this pass, the identifier <tt>PHIEliminationID</tt> must be
1501 marked as required in the code of the register allocator.</p>
1502
1503 </div>
1504
1505 <!-- _______________________________________________________________________ -->
1506 <div class="doc_subsubsection">
1507   <a name="regAlloc_fold">Instruction folding</a>
1508 </div>
1509
1510 <div class="doc_text">
1511
1512 <p><i>Instruction folding</i> is an optimization performed during
1513 register allocation that removes unnecessary copy instructions. For
1514 instance, a sequence of instructions such as:</p>
1515
1516 <div class="doc_code">
1517 <pre>
1518 %EBX = LOAD %mem_address
1519 %EAX = COPY %EBX
1520 </pre>
1521 </div>
1522
1523 <p>can be safely substituted by the single instruction:
1524
1525 <div class="doc_code">
1526 <pre>
1527 %EAX = LOAD %mem_address
1528 </pre>
1529 </div>
1530
1531 <p>Instructions can be folded with the
1532 <tt>MRegisterInfo::foldMemoryOperand(...)</tt> method. Care must be
1533 taken when folding instructions; a folded instruction can be quite
1534 different from the original instruction. See
1535 <tt>LiveIntervals::addIntervalsForSpills</tt> in
1536 <tt>lib/CodeGen/LiveIntervalAnalysis.cpp</tt> for an example of its use.</p>
1537
1538 </div>
1539
1540 <!-- _______________________________________________________________________ -->
1541
1542 <div class="doc_subsubsection">
1543   <a name="regAlloc_builtIn">Built in register allocators</a>
1544 </div>
1545
1546 <div class="doc_text">
1547
1548 <p>The LLVM infrastructure provides the application developer with
1549 three different register allocators:</p>
1550
1551 <ul>
1552   <li><i>Simple</i> - This is a very simple implementation that does
1553       not keep values in registers across instructions. This register
1554       allocator immediately spills every value right after it is
1555       computed, and reloads all used operands from memory to temporary
1556       registers before each instruction.</li>
1557   <li><i>Local</i> - This register allocator is an improvement on the
1558       <i>Simple</i> implementation. It allocates registers on a basic
1559       block level, attempting to keep values in registers and reusing
1560       registers as appropriate.</li>
1561   <li><i>Linear Scan</i> - <i>The default allocator</i>. This is the
1562       well-know linear scan register allocator. Whereas the
1563       <i>Simple</i> and <i>Local</i> algorithms use a direct mapping
1564       implementation technique, the <i>Linear Scan</i> implementation
1565       uses a spiller in order to place load and stores.</li>
1566 </ul>
1567
1568 <p>The type of register allocator used in <tt>llc</tt> can be chosen with the
1569 command line option <tt>-regalloc=...</tt>:</p>
1570
1571 <div class="doc_code">
1572 <pre>
1573 $ llc -f -regalloc=simple file.bc -o sp.s;
1574 $ llc -f -regalloc=local file.bc -o lc.s;
1575 $ llc -f -regalloc=linearscan file.bc -o ln.s;
1576 </pre>
1577 </div>
1578
1579 </div>
1580
1581 <!-- ======================================================================= -->
1582 <div class="doc_subsection">
1583   <a name="proepicode">Prolog/Epilog Code Insertion</a>
1584 </div>
1585 <div class="doc_text"><p>To Be Written</p></div>
1586 <!-- ======================================================================= -->
1587 <div class="doc_subsection">
1588   <a name="latemco">Late Machine Code Optimizations</a>
1589 </div>
1590 <div class="doc_text"><p>To Be Written</p></div>
1591 <!-- ======================================================================= -->
1592 <div class="doc_subsection">
1593   <a name="codeemit">Code Emission</a>
1594 </div>
1595 <div class="doc_text"><p>To Be Written</p></div>
1596 <!-- _______________________________________________________________________ -->
1597 <div class="doc_subsubsection">
1598   <a name="codeemit_asm">Generating Assembly Code</a>
1599 </div>
1600 <div class="doc_text"><p>To Be Written</p></div>
1601 <!-- _______________________________________________________________________ -->
1602 <div class="doc_subsubsection">
1603   <a name="codeemit_bin">Generating Binary Machine Code</a>
1604 </div>
1605
1606 <div class="doc_text">
1607    <p>For the JIT or <tt>.o</tt> file writer</p>
1608 </div>
1609
1610
1611 <!-- *********************************************************************** -->
1612 <div class="doc_section">
1613   <a name="targetimpls">Target-specific Implementation Notes</a>
1614 </div>
1615 <!-- *********************************************************************** -->
1616
1617 <div class="doc_text">
1618
1619 <p>This section of the document explains features or design decisions that
1620 are specific to the code generator for a particular target.</p>
1621
1622 </div>
1623
1624
1625 <!-- ======================================================================= -->
1626 <div class="doc_subsection">
1627   <a name="x86">The X86 backend</a>
1628 </div>
1629
1630 <div class="doc_text">
1631
1632 <p>The X86 code generator lives in the <tt>lib/Target/X86</tt> directory.  This
1633 code generator currently targets a generic P6-like processor.  As such, it
1634 produces a few P6-and-above instructions (like conditional moves), but it does
1635 not make use of newer features like MMX or SSE.  In the future, the X86 backend
1636 will have sub-target support added for specific processor families and
1637 implementations.</p>
1638
1639 </div>
1640
1641 <!-- _______________________________________________________________________ -->
1642 <div class="doc_subsubsection">
1643   <a name="x86_tt">X86 Target Triples Supported</a>
1644 </div>
1645
1646 <div class="doc_text">
1647
1648 <p>The following are the known target triples that are supported by the X86
1649 backend.  This is not an exhaustive list, and it would be useful to add those
1650 that people test.</p>
1651
1652 <ul>
1653 <li><b>i686-pc-linux-gnu</b> - Linux</li>
1654 <li><b>i386-unknown-freebsd5.3</b> - FreeBSD 5.3</li>
1655 <li><b>i686-pc-cygwin</b> - Cygwin on Win32</li>
1656 <li><b>i686-pc-mingw32</b> - MingW on Win32</li>
1657 <li><b>i386-pc-mingw32msvc</b> - MingW crosscompiler on Linux</li>
1658 <li><b>i686-apple-darwin*</b> - Apple Darwin on X86</li>
1659 </ul>
1660
1661 </div>
1662
1663 <!-- _______________________________________________________________________ -->
1664 <div class="doc_subsubsection">
1665   <a name="x86_cc">X86 Calling Conventions supported</a>
1666 </div>
1667
1668
1669 <div class="doc_text">
1670
1671 <p>The folowing target-specific calling conventions are known to backend:</p>
1672
1673 <ul>
1674 <li><b>x86_StdCall</b> - stdcall calling convention seen on Microsoft Windows
1675 platform (CC ID = 64).</li>
1676 <li><b>x86_FastCall</b> - fastcall calling convention seen on Microsoft Windows
1677 platform (CC ID = 65).</li>
1678 </ul>
1679
1680 </div>
1681
1682 <!-- _______________________________________________________________________ -->
1683 <div class="doc_subsubsection">
1684   <a name="x86_memory">Representing X86 addressing modes in MachineInstrs</a>
1685 </div>
1686
1687 <div class="doc_text">
1688
1689 <p>The x86 has a very flexible way of accessing memory.  It is capable of
1690 forming memory addresses of the following expression directly in integer
1691 instructions (which use ModR/M addressing):</p>
1692
1693 <div class="doc_code">
1694 <pre>
1695 Base + [1,2,4,8] * IndexReg + Disp32
1696 </pre>
1697 </div>
1698
1699 <p>In order to represent this, LLVM tracks no less than 4 operands for each
1700 memory operand of this form.  This means that the "load" form of '<tt>mov</tt>'
1701 has the following <tt>MachineOperand</tt>s in this order:</p>
1702
1703 <pre>
1704 Index:        0     |    1        2       3           4
1705 Meaning:   DestReg, | BaseReg,  Scale, IndexReg, Displacement
1706 OperandTy: VirtReg, | VirtReg, UnsImm, VirtReg,   SignExtImm
1707 </pre>
1708
1709 <p>Stores, and all other instructions, treat the four memory operands in the
1710 same way and in the same order.</p>
1711
1712 </div>
1713
1714 <!-- _______________________________________________________________________ -->
1715 <div class="doc_subsubsection">
1716   <a name="x86_names">Instruction naming</a>
1717 </div>
1718
1719 <div class="doc_text">
1720
1721 <p>An instruction name consists of the base name, a default operand size, and a
1722 a character per operand with an optional special size. For example:</p>
1723
1724 <p>
1725 <tt>ADD8rr</tt> -&gt; add, 8-bit register, 8-bit register<br>
1726 <tt>IMUL16rmi</tt> -&gt; imul, 16-bit register, 16-bit memory, 16-bit immediate<br>
1727 <tt>IMUL16rmi8</tt> -&gt; imul, 16-bit register, 16-bit memory, 8-bit immediate<br>
1728 <tt>MOVSX32rm16</tt> -&gt; movsx, 32-bit register, 16-bit memory
1729 </p>
1730
1731 </div>
1732
1733 <!-- ======================================================================= -->
1734 <div class="doc_subsection">
1735   <a name="ppc">The PowerPC backend</a>
1736 </div>
1737
1738 <div class="doc_text">
1739 <p>The PowerPC code generator lives in the lib/Target/PowerPC directory.  The
1740 code generation is retargetable to several variations or <i>subtargets</i> of
1741 the PowerPC ISA; including ppc32, ppc64 and altivec.
1742 </p>
1743 </div>
1744
1745 <!-- _______________________________________________________________________ -->
1746 <div class="doc_subsubsection">
1747   <a name="ppc_abi">LLVM PowerPC ABI</a>
1748 </div>
1749
1750 <div class="doc_text">
1751 <p>LLVM follows the AIX PowerPC ABI, with two deviations. LLVM uses a PC
1752 relative (PIC) or static addressing for accessing global values, so no TOC (r2)
1753 is used. Second, r31 is used as a frame pointer to allow dynamic growth of a
1754 stack frame.  LLVM takes advantage of having no TOC to provide space to save
1755 the frame pointer in the PowerPC linkage area of the caller frame.  Other
1756 details of PowerPC ABI can be found at <a
1757 href="http://developer.apple.com/documentation/DeveloperTools/Conceptual/
1758 LowLevelABI/Articles/32bitPowerPC.html" target="_blank">PowerPC ABI.</a> Note:
1759 This link describes the 32 bit ABI.  The 64 bit ABI is similar except space for
1760 GPRs are 8 bytes wide (not 4) and r13 is reserved for system use.</p>
1761 </div>
1762
1763 <!-- _______________________________________________________________________ -->
1764 <div class="doc_subsubsection">
1765   <a name="ppc_frame">Frame Layout</a>
1766 </div>
1767
1768 <div class="doc_text">
1769 <p>The size of a PowerPC frame is usually fixed for the duration of a
1770 function&apos;s invocation.  Since the frame is fixed size, all references into
1771 the frame can be accessed via fixed offsets from the stack pointer.  The
1772 exception to this is when dynamic alloca or variable sized arrays are present,
1773 then a base pointer (r31) is used as a proxy for the stack pointer and stack
1774 pointer is free to grow or shrink.  A base pointer is also used if llvm-gcc is
1775 not passed the -fomit-frame-pointer flag. The stack pointer is always aligned to
1776 16 bytes, so that space allocated for altivec vectors will be properly
1777 aligned.</p>
1778 <p>An invocation frame is layed out as follows (low memory at top);</p>
1779 </div>
1780
1781 <div class="doc_text">
1782 <table class="layout">
1783         <tr>
1784                 <td>Linkage<br><br></td>
1785         </tr>
1786         <tr>
1787                 <td>Parameter area<br><br></td>
1788         </tr>
1789         <tr>
1790                 <td>Dynamic area<br><br></td>
1791         </tr>
1792         <tr>
1793                 <td>Locals area<br><br></td>
1794         </tr>
1795         <tr>
1796                 <td>Saved registers area<br><br></td>
1797         </tr>
1798         <tr style="border-style: none hidden none hidden;">
1799                 <td><br></td>
1800         </tr>
1801         <tr>
1802                 <td>Previous Frame<br><br></td>
1803         </tr>
1804 </table>
1805 </div>
1806
1807 <div class="doc_text">
1808 <p>The <i>linkage</i> area is used by a callee to save special registers prior
1809 to allocating its own frame.  Only three entries are relevant to LLVM. The
1810 first entry is the previous stack pointer (sp), aka link.  This allows probing
1811 tools like gdb or exception handlers to quickly scan the frames in the stack.  A
1812 function epilog can also use the link to pop the frame from the stack.  The
1813 third entry in the linkage area is used to save the return address from the lr
1814 register. Finally, as mentioned above, the last entry is used to save the
1815 previous frame pointer (r31.)  The entries in the linkage area are the size of a
1816 GPR, thus the linkage area is 24 bytes long in 32 bit mode and 48 bytes in 64
1817 bit mode.</p>
1818 </div>
1819
1820 <div class="doc_text">
1821 <p>32 bit linkage area</p>
1822 <table class="layout">
1823         <tr>
1824                 <td>0</td>
1825                 <td>Saved SP (r1)</td>
1826         </tr>
1827         <tr>
1828                 <td>4</td>
1829                 <td>Saved CR</td>
1830         </tr>
1831         <tr>
1832                 <td>8</td>
1833                 <td>Saved LR</td>
1834         </tr>
1835         <tr>
1836                 <td>12</td>
1837                 <td>Reserved</td>
1838         </tr>
1839         <tr>
1840                 <td>16</td>
1841                 <td>Reserved</td>
1842         </tr>
1843         <tr>
1844                 <td>20</td>
1845                 <td>Saved FP (r31)</td>
1846         </tr>
1847 </table>
1848 </div>
1849
1850 <div class="doc_text">
1851 <p>64 bit linkage area</p>
1852 <table class="layout">
1853         <tr>
1854                 <td>0</td>
1855                 <td>Saved SP (r1)</td>
1856         </tr>
1857         <tr>
1858                 <td>8</td>
1859                 <td>Saved CR</td>
1860         </tr>
1861         <tr>
1862                 <td>16</td>
1863                 <td>Saved LR</td>
1864         </tr>
1865         <tr>
1866                 <td>24</td>
1867                 <td>Reserved</td>
1868         </tr>
1869         <tr>
1870                 <td>32</td>
1871                 <td>Reserved</td>
1872         </tr>
1873         <tr>
1874                 <td>40</td>
1875                 <td>Saved FP (r31)</td>
1876         </tr>
1877 </table>
1878 </div>
1879
1880 <div class="doc_text">
1881 <p>The <i>parameter area</i> is used to store arguments being passed to a callee
1882 function.  Following the PowerPC ABI, the first few arguments are actually
1883 passed in registers, with the space in the parameter area unused.  However, if
1884 there are not enough registers or the callee is a thunk or vararg function,
1885 these register arguments can be spilled into the parameter area.  Thus, the
1886 parameter area must be large enough to store all the parameters for the largest
1887 call sequence made by the caller.  The size must also be mimimally large enough
1888 to spill registers r3-r10.  This allows callees blind to the call signature,
1889 such as thunks and vararg functions, enough space to cache the argument
1890 registers.  Therefore, the parameter area is minimally 32 bytes (64 bytes in 64
1891 bit mode.)  Also note that since the parameter area is a fixed offset from the
1892 top of the frame, that a callee can access its spilt arguments using fixed
1893 offsets from the stack pointer (or base pointer.)</p>
1894 </div>
1895
1896 <div class="doc_text">
1897 <p>Combining the information about the linkage, parameter areas and alignment. A
1898 stack frame is minimally 64 bytes in 32 bit mode and 128 bytes in 64 bit
1899 mode.</p>
1900 </div>
1901
1902 <div class="doc_text">
1903 <p>The <i>dynamic area</i> starts out as size zero.  If a function uses dynamic
1904 alloca then space is added to the stack, the linkage and parameter areas are
1905 shifted to top of stack, and the new space is available immediately below the
1906 linkage and parameter areas.  The cost of shifting the linkage and parameter
1907 areas is minor since only the link value needs to be copied.  The link value can
1908 be easily fetched by adding the original frame size to the base pointer.  Note
1909 that allocations in the dynamic space need to observe 16 byte aligment.</p>
1910 </div>
1911
1912 <div class="doc_text">
1913 <p>The <i>locals area</i> is where the llvm compiler reserves space for local
1914 variables.</p>
1915 </div>
1916
1917 <div class="doc_text">
1918 <p>The <i>saved registers area</i> is where the llvm compiler spills callee saved
1919 registers on entry to the callee.</p>
1920 </div>
1921
1922 <!-- _______________________________________________________________________ -->
1923 <div class="doc_subsubsection">
1924   <a name="ppc_prolog">Prolog/Epilog</a>
1925 </div>
1926
1927 <div class="doc_text">
1928 <p>The llvm prolog and epilog are the same as described in the PowerPC ABI, with
1929 the following exceptions.  Callee saved registers are spilled after the frame is
1930 created.  This allows the llvm epilog/prolog support to be common with other
1931 targets.  The base pointer callee saved register r31 is saved in the TOC slot of
1932 linkage area.  This simplifies allocation of space for the base pointer and
1933 makes it convenient to locate programatically and during debugging.</p>
1934 </div>
1935
1936 <!-- _______________________________________________________________________ -->
1937 <div class="doc_subsubsection">
1938   <a name="ppc_dynamic">Dynamic Allocation</a>
1939 </div>
1940
1941 <div class="doc_text">
1942 <p></p>
1943 </div>
1944
1945 <i>TODO - More to come.</i>
1946
1947
1948 <!-- *********************************************************************** -->
1949 <hr>
1950 <address>
1951   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
1952   src="http://jigsaw.w3.org/css-validator/images/vcss" alt="Valid CSS!"></a>
1953   <a href="http://validator.w3.org/check/referer"><img
1954   src="http://www.w3.org/Icons/valid-html401" alt="Valid HTML 4.01!" /></a>
1955
1956   <a href="mailto:sabre@nondot.org">Chris Lattner</a><br>
1957   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a><br>
1958   Last modified: $Date$
1959 </address>
1960
1961 </body>
1962 </html>