drivers/ata/pata_hpt37x.c

   1 /*
   2  * Libata driver for the highpoint 37x and 30x UDMA66 ATA controllers.
   3  *
   4  * This driver is heavily based upon:
   5  *
   6  * linux/drivers/ide/pci/hpt366.c               Version 0.36    April 25, 2003
   7  *
   8  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   9  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
  10  * Portions Copyright (C) 2003          Red Hat Inc
  11  * Portions Copyright (C) 2005-2009     MontaVista Software, Inc.
  12  *
  13  * TODO
  14  *      Look into engine reset on timeout errors. Should not be required.
  15  */
  16
  17 #include <linux/kernel.h>
  18 #include <linux/module.h>
  19 #include <linux/pci.h>
  20 #include <linux/init.h>
  21 #include <linux/blkdev.h>
  22 #include <linux/delay.h>
  23 #include <scsi/scsi_host.h>
  24 #include <linux/libata.h>
  25
  26 #define DRV_NAME        "pata_hpt37x"
  27 #define DRV_VERSION     "0.6.14"
  28
  29 struct hpt_clock {
  30         u8      xfer_speed;
  31         u32     timing;
  32 };
  33
  34 struct hpt_chip {
  35         const char *name;
  36         unsigned int base;
  37         struct hpt_clock const *clocks[4];
  38 };
  39
  40 /* key for bus clock timings
  41  * bit
  42  * 0:3    data_high_time. inactive time of DIOW_/DIOR_ for PIO and MW
  43  *        DMA. cycles = value + 1
  44  * 4:8    data_low_time. active time of DIOW_/DIOR_ for PIO and MW
  45  *        DMA. cycles = value + 1
  46  * 9:12   cmd_high_time. inactive time of DIOW_/DIOR_ during task file
  47  *        register access.
  48  * 13:17  cmd_low_time. active time of DIOW_/DIOR_ during task file
  49  *        register access.
  50  * 18:21  udma_cycle_time. clock freq and clock cycles for UDMA xfer.
  51  *        during task file register access.
  52  * 22:24  pre_high_time. time to initialize 1st cycle for PIO and MW DMA
  53  *        xfer.
  54  * 25:27  cmd_pre_high_time. time to initialize 1st PIO cycle for task
  55  *        register access.
  56  * 28     UDMA enable
  57  * 29     DMA enable
  58  * 30     PIO_MST enable. if set, the chip is in bus master mode during
  59  *        PIO.
  60  * 31     FIFO enable.
  61  */
  62
  63 static struct hpt_clock hpt37x_timings_33[] = {
  64         { XFER_UDMA_6,          0x12446231 },   /* 0x12646231 ?? */
  65         { XFER_UDMA_5,          0x12446231 },
  66         { XFER_UDMA_4,          0x12446231 },
  67         { XFER_UDMA_3,          0x126c6231 },
  68         { XFER_UDMA_2,          0x12486231 },
  69         { XFER_UDMA_1,          0x124c6233 },
  70         { XFER_UDMA_0,          0x12506297 },
  71
  72         { XFER_MW_DMA_2,        0x22406c31 },
  73         { XFER_MW_DMA_1,        0x22406c33 },
  74         { XFER_MW_DMA_0,        0x22406c97 },
  75
  76         { XFER_PIO_4,           0x06414e31 },
  77         { XFER_PIO_3,           0x06414e42 },
  78         { XFER_PIO_2,           0x06414e53 },
  79         { XFER_PIO_1,           0x06814e93 },
  80         { XFER_PIO_0,           0x06814ea7 }
  81 };
  82
  83 static struct hpt_clock hpt37x_timings_50[] = {
  84         { XFER_UDMA_6,          0x12848242 },
  85         { XFER_UDMA_5,          0x12848242 },
  86         { XFER_UDMA_4,          0x12ac8242 },
  87         { XFER_UDMA_3,          0x128c8242 },
  88         { XFER_UDMA_2,          0x120c8242 },
  89         { XFER_UDMA_1,          0x12148254 },
  90         { XFER_UDMA_0,          0x121882ea },
  91
  92         { XFER_MW_DMA_2,        0x22808242 },
  93         { XFER_MW_DMA_1,        0x22808254 },
  94         { XFER_MW_DMA_0,        0x228082ea },
  95
  96         { XFER_PIO_4,           0x0a81f442 },
  97         { XFER_PIO_3,           0x0a81f443 },
  98         { XFER_PIO_2,           0x0a81f454 },
  99         { XFER_PIO_1,           0x0ac1f465 },
 100         { XFER_PIO_0,           0x0ac1f48a }
 101 };
 102
 103 static struct hpt_clock hpt37x_timings_66[] = {
 104         { XFER_UDMA_6,          0x1c869c62 },
 105         { XFER_UDMA_5,          0x1cae9c62 },   /* 0x1c8a9c62 */
 106         { XFER_UDMA_4,          0x1c8a9c62 },
 107         { XFER_UDMA_3,          0x1c8e9c62 },
 108         { XFER_UDMA_2,          0x1c929c62 },
 109         { XFER_UDMA_1,          0x1c9a9c62 },
 110         { XFER_UDMA_0,          0x1c829c62 },
 111
 112         { XFER_MW_DMA_2,        0x2c829c62 },
 113         { XFER_MW_DMA_1,        0x2c829c66 },
 114         { XFER_MW_DMA_0,        0x2c829d2e },
 115
 116         { XFER_PIO_4,           0x0c829c62 },
 117         { XFER_PIO_3,           0x0c829c84 },
 118         { XFER_PIO_2,           0x0c829ca6 },
 119         { XFER_PIO_1,           0x0d029d26 },
 120         { XFER_PIO_0,           0x0d029d5e }
 121 };
 122
 123
 124 static const struct hpt_chip hpt370 = {
 125         "HPT370",
 126         48,
 127         {
 128                 hpt37x_timings_33,
 129                 NULL,
 130                 NULL,
 131                 NULL
 132         }
 133 };
 134
 135 static const struct hpt_chip hpt370a = {
 136         "HPT370A",
 137         48,
 138         {
 139                 hpt37x_timings_33,
 140                 NULL,
 141                 hpt37x_timings_50,
 142                 NULL
 143         }
 144 };
 145
 146 static const struct hpt_chip hpt372 = {
 147         "HPT372",
 148         55,
 149         {
 150                 hpt37x_timings_33,
 151                 NULL,
 152                 hpt37x_timings_50,
 153                 hpt37x_timings_66
 154         }
 155 };
 156
 157 static const struct hpt_chip hpt302 = {
 158         "HPT302",
 159         66,
 160         {
 161                 hpt37x_timings_33,
 162                 NULL,
 163                 hpt37x_timings_50,
 164                 hpt37x_timings_66
 165         }
 166 };
 167
 168 static const struct hpt_chip hpt371 = {
 169         "HPT371",
 170         66,
 171         {
 172                 hpt37x_timings_33,
 173                 NULL,
 174                 hpt37x_timings_50,
 175                 hpt37x_timings_66
 176         }
 177 };
 178
 179 static const struct hpt_chip hpt372a = {
 180         "HPT372A",
 181         66,
 182         {
 183                 hpt37x_timings_33,
 184                 NULL,
 185                 hpt37x_timings_50,
 186                 hpt37x_timings_66
 187         }
 188 };
 189
 190 static const struct hpt_chip hpt374 = {
 191         "HPT374",
 192         48,
 193         {
 194                 hpt37x_timings_33,
 195                 NULL,
 196                 NULL,
 197                 NULL
 198         }
 199 };
 200
 201 /**
 202  *      hpt37x_find_mode        -       reset the hpt37x bus
 203  *      @ap: ATA port
 204  *      @speed: transfer mode
 205  *
 206  *      Return the 32bit register programming information for this channel
 207  *      that matches the speed provided.
 208  */
 209
 210 static u32 hpt37x_find_mode(struct ata_port *ap, int speed)
 211 {
 212         struct hpt_clock *clocks = ap->host->private_data;
 213
 214         while(clocks->xfer_speed) {
 215                 if (clocks->xfer_speed == speed)
 216                         return clocks->timing;
 217                 clocks++;
 218         }
 219         BUG();
 220         return 0xffffffffU;     /* silence compiler warning */
 221 }
 222
 223 static int hpt_dma_blacklisted(const struct ata_device *dev, char *modestr, const char *list[])
 224 {
 225         unsigned char model_num[ATA_ID_PROD_LEN + 1];
 226         int i = 0;
 227
 228         ata_id_c_string(dev->id, model_num, ATA_ID_PROD, sizeof(model_num));
 229
 230         while (list[i] != NULL) {
 231                 if (!strcmp(list[i], model_num)) {
 232                         printk(KERN_WARNING DRV_NAME ": %s is not supported for %s.\n",
 233                                 modestr, list[i]);
 234                         return 1;
 235                 }
 236                 i++;
 237         }
 238         return 0;
 239 }
 240
 241 static const char *bad_ata33[] = {
 242         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 243         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 244         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 245         "Maxtor 90510D4",
 246         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 247         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 248         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 249         NULL
 250 };
 251
 252 static const char *bad_ata100_5[] = {
 253         "IBM-DTLA-307075",
 254         "IBM-DTLA-307060",
 255         "IBM-DTLA-307045",
 256         "IBM-DTLA-307030",
 257         "IBM-DTLA-307020",
 258         "IBM-DTLA-307015",
 259         "IBM-DTLA-305040",
 260         "IBM-DTLA-305030",
 261         "IBM-DTLA-305020",
 262         "IC35L010AVER07-0",
 263         "IC35L020AVER07-0",
 264         "IC35L030AVER07-0",
 265         "IC35L040AVER07-0",
 266         "IC35L060AVER07-0",
 267         "WDC AC310200R",
 268         NULL
 269 };
 270
 271 /**
 272  *      hpt370_filter   -       mode selection filter
 273  *      @adev: ATA device
 274  *
 275  *      Block UDMA on devices that cause trouble with this controller.
 276  */
 277
 278 static unsigned long hpt370_filter(struct ata_device *adev, unsigned long mask)
 279 {
 280         if (adev->class == ATA_DEV_ATA) {
 281                 if (hpt_dma_blacklisted(adev, "UDMA", bad_ata33))
 282                         mask &= ~ATA_MASK_UDMA;
 283                 if (hpt_dma_blacklisted(adev, "UDMA100", bad_ata100_5))
 284                         mask &= ~(0xE0 << ATA_SHIFT_UDMA);
 285         }
 286         return ata_bmdma_mode_filter(adev, mask);
 287 }
 288
 289 /**
 290  *      hpt370a_filter  -       mode selection filter
 291  *      @adev: ATA device
 292  *
 293  *      Block UDMA on devices that cause trouble with this controller.
 294  */
 295
 296 static unsigned long hpt370a_filter(struct ata_device *adev, unsigned long mask)
 297 {
 298         if (adev->class == ATA_DEV_ATA) {
 299                 if (hpt_dma_blacklisted(adev, "UDMA100", bad_ata100_5))
 300                         mask &= ~(0xE0 << ATA_SHIFT_UDMA);
 301         }
 302         return ata_bmdma_mode_filter(adev, mask);
 303 }
 304
 305 /**
 306  *      hpt37x_pre_reset        -       reset the hpt37x bus
 307  *      @link: ATA link to reset
 308  *      @deadline: deadline jiffies for the operation
 309  *
 310  *      Perform the initial reset handling for the 370/372 and 374 func 0
 311  */
 312
 313 static int hpt37x_pre_reset(struct ata_link *link, unsigned long deadline)
 314 {
 315         u8 scr2, ata66;
 316         struct ata_port *ap = link->ap;
 317         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 318         static const struct pci_bits hpt37x_enable_bits[] = {
 319                 { 0x50, 1, 0x04, 0x04 },
 320                 { 0x54, 1, 0x04, 0x04 }
 321         };
 322         if (!pci_test_config_bits(pdev, &hpt37x_enable_bits[ap->port_no]))
 323                 return -ENOENT;
 324
 325         pci_read_config_byte(pdev, 0x5B, &scr2);
 326         pci_write_config_byte(pdev, 0x5B, scr2 & ~0x01);
 327         /* Cable register now active */
 328         pci_read_config_byte(pdev, 0x5A, &ata66);
 329         /* Restore state */
 330         pci_write_config_byte(pdev, 0x5B, scr2);
 331
 332         if (ata66 & (2 >> ap->port_no))
 333                 ap->cbl = ATA_CBL_PATA40;
 334         else
 335                 ap->cbl = ATA_CBL_PATA80;
 336
 337         /* Reset the state machine */
 338         pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 339         udelay(100);
 340
 341         return ata_sff_prereset(link, deadline);
 342 }
 343
 344 static int hpt374_fn1_pre_reset(struct ata_link *link, unsigned long deadline)
 345 {
 346         static const struct pci_bits hpt37x_enable_bits[] = {
 347                 { 0x50, 1, 0x04, 0x04 },
 348                 { 0x54, 1, 0x04, 0x04 }
 349         };
 350         u16 mcr3;
 351         u8 ata66;
 352         struct ata_port *ap = link->ap;
 353         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 354         unsigned int mcrbase = 0x50 + 4 * ap->port_no;
 355
 356         if (!pci_test_config_bits(pdev, &hpt37x_enable_bits[ap->port_no]))
 357                 return -ENOENT;
 358
 359         /* Do the extra channel work */
 360         pci_read_config_word(pdev, mcrbase + 2, &mcr3);
 361         /* Set bit 15 of 0x52 to enable TCBLID as input
 362          */
 363         pci_write_config_word(pdev, mcrbase + 2, mcr3 | 0x8000);
 364         pci_read_config_byte(pdev, 0x5A, &ata66);
 365         /* Reset TCBLID/FCBLID to output */
 366         pci_write_config_word(pdev, mcrbase + 2, mcr3);
 367
 368         if (ata66 & (2 >> ap->port_no))
 369                 ap->cbl = ATA_CBL_PATA40;
 370         else
 371                 ap->cbl = ATA_CBL_PATA80;
 372
 373         /* Reset the state machine */
 374         pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 375         udelay(100);
 376
 377         return ata_sff_prereset(link, deadline);
 378 }
 379
 380 /**
 381  *      hpt370_set_piomode              -       PIO setup
 382  *      @ap: ATA interface
 383  *      @adev: device on the interface
 384  *
 385  *      Perform PIO mode setup.
 386  */
 387
 388 static void hpt370_set_piomode(struct ata_port *ap, struct ata_device *adev)
 389 {
 390         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 391         u32 addr1, addr2;
 392         u32 reg;
 393         u32 mode;
 394         u8 fast;
 395
 396         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 397         addr2 = 0x51 + 4 * ap->port_no;
 398
 399         /* Fast interrupt prediction disable, hold off interrupt disable */
 400         pci_read_config_byte(pdev, addr2, &fast);
 401         fast &= ~0x02;
 402         fast |= 0x01;
 403         pci_write_config_byte(pdev, addr2, fast);
 404
 405         pci_read_config_dword(pdev, addr1, &reg);
 406         mode = hpt37x_find_mode(ap, adev->pio_mode);
 407         mode &= 0xCFC3FFFF;     /* Leave DMA bits alone */
 408         reg &= ~0xCFC3FFFF;     /* Strip timing bits */
 409         pci_write_config_dword(pdev, addr1, reg | mode);
 410 }
 411
 412 /**
 413  *      hpt370_set_dmamode              -       DMA timing setup
 414  *      @ap: ATA interface
 415  *      @adev: Device being configured
 416  *
 417  *      Set up the channel for MWDMA or UDMA modes. Much the same as with
 418  *      PIO, load the mode number and then set MWDMA or UDMA flag.
 419  */
 420
 421 static void hpt370_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 422 {
 423         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 424         u32 addr1, addr2;
 425         u32 reg, mode, mask;
 426         u8 fast;
 427
 428         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 429         addr2 = 0x51 + 4 * ap->port_no;
 430
 431         /* Fast interrupt prediction disable, hold off interrupt disable */
 432         pci_read_config_byte(pdev, addr2, &fast);
 433         fast &= ~0x02;
 434         fast |= 0x01;
 435         pci_write_config_byte(pdev, addr2, fast);
 436
 437         mask = adev->dma_mode < XFER_UDMA_0 ? 0x31C001FF : 0x303C0000;
 438
 439         pci_read_config_dword(pdev, addr1, &reg);
 440         mode = hpt37x_find_mode(ap, adev->dma_mode);
 441         mode &= mask;
 442         reg &= ~mask;
 443         pci_write_config_dword(pdev, addr1, reg | mode);
 444 }
 445
 446 /**
 447  *      hpt370_bmdma_end                -       DMA engine stop
 448  *      @qc: ATA command
 449  *
 450  *      Work around the HPT370 DMA engine.
 451  */
 452
 453 static void hpt370_bmdma_stop(struct ata_queued_cmd *qc)
 454 {
 455         struct ata_port *ap = qc->ap;
 456         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 457         u8 dma_stat = ioread8(ap->ioaddr.bmdma_addr + 2);
 458         u8 dma_cmd;
 459         void __iomem *bmdma = ap->ioaddr.bmdma_addr;
 460
 461         if (dma_stat & 0x01) {
 462                 udelay(20);
 463                 dma_stat = ioread8(bmdma + 2);
 464         }
 465         if (dma_stat & 0x01) {
 466                 /* Clear the engine */
 467                 pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 468                 udelay(10);
 469                 /* Stop DMA */
 470                 dma_cmd = ioread8(bmdma );
 471                 iowrite8(dma_cmd & 0xFE, bmdma);
 472                 /* Clear Error */
 473                 dma_stat = ioread8(bmdma + 2);
 474                 iowrite8(dma_stat | 0x06 , bmdma + 2);
 475                 /* Clear the engine */
 476                 pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 477                 udelay(10);
 478         }
 479         ata_bmdma_stop(qc);
 480 }
 481
 482 /**
 483  *      hpt372_set_piomode              -       PIO setup
 484  *      @ap: ATA interface
 485  *      @adev: device on the interface
 486  *
 487  *      Perform PIO mode setup.
 488  */
 489
 490 static void hpt372_set_piomode(struct ata_port *ap, struct ata_device *adev)
 491 {
 492         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 493         u32 addr1, addr2;
 494         u32 reg;
 495         u32 mode;
 496         u8 fast;
 497
 498         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 499         addr2 = 0x51 + 4 * ap->port_no;
 500
 501         /* Fast interrupt prediction disable, hold off interrupt disable */
 502         pci_read_config_byte(pdev, addr2, &fast);
 503         fast &= ~0x07;
 504         pci_write_config_byte(pdev, addr2, fast);
 505
 506         pci_read_config_dword(pdev, addr1, &reg);
 507         mode = hpt37x_find_mode(ap, adev->pio_mode);
 508
 509         printk("Find mode for %d reports %X\n", adev->pio_mode, mode);
 510         mode &= 0xCFC3FFFF;     /* Leave DMA bits alone */
 511         reg &= ~0xCFC3FFFF;     /* Strip timing bits */
 512         pci_write_config_dword(pdev, addr1, reg | mode);
 513 }
 514
 515 /**
 516  *      hpt372_set_dmamode              -       DMA timing setup
 517  *      @ap: ATA interface
 518  *      @adev: Device being configured
 519  *
 520  *      Set up the channel for MWDMA or UDMA modes. Much the same as with
 521  *      PIO, load the mode number and then set MWDMA or UDMA flag.
 522  */
 523
 524 static void hpt372_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 525 {
 526         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 527         u32 addr1, addr2;
 528         u32 reg, mode, mask;
 529         u8 fast;
 530
 531         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 532         addr2 = 0x51 + 4 * ap->port_no;
 533
 534         /* Fast interrupt prediction disable, hold off interrupt disable */
 535         pci_read_config_byte(pdev, addr2, &fast);
 536         fast &= ~0x07;
 537         pci_write_config_byte(pdev, addr2, fast);
 538
 539         mask = adev->dma_mode < XFER_UDMA_0 ? 0x31C001FF : 0x303C0000;
 540
 541         pci_read_config_dword(pdev, addr1, &reg);
 542         mode = hpt37x_find_mode(ap, adev->dma_mode);
 543         printk("Find mode for DMA %d reports %X\n", adev->dma_mode, mode);
 544         mode &= mask;
 545         reg &= ~mask;
 546         pci_write_config_dword(pdev, addr1, reg | mode);
 547 }
 548
 549 /**
 550  *      hpt37x_bmdma_end                -       DMA engine stop
 551  *      @qc: ATA command
 552  *
 553  *      Clean up after the HPT372 and later DMA engine
 554  */
 555
 556 static void hpt37x_bmdma_stop(struct ata_queued_cmd *qc)
 557 {
 558         struct ata_port *ap = qc->ap;
 559         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 560         int mscreg = 0x50 + 4 * ap->port_no;
 561         u8 bwsr_stat, msc_stat;
 562
 563         pci_read_config_byte(pdev, 0x6A, &bwsr_stat);
 564         pci_read_config_byte(pdev, mscreg, &msc_stat);
 565         if (bwsr_stat & (1 << ap->port_no))
 566                 pci_write_config_byte(pdev, mscreg, msc_stat | 0x30);
 567         ata_bmdma_stop(qc);
 568 }
 569
 570
 571 static struct scsi_host_template hpt37x_sht = {
 572         ATA_BMDMA_SHT(DRV_NAME),
 573 };
 574
 575 /*
 576  *      Configuration for HPT370
 577  */
 578
 579 static struct ata_port_operations hpt370_port_ops = {
 580         .inherits       = &ata_bmdma_port_ops,
 581
 582         .bmdma_stop     = hpt370_bmdma_stop,
 583
 584         .mode_filter    = hpt370_filter,
 585         .set_piomode    = hpt370_set_piomode,
 586         .set_dmamode    = hpt370_set_dmamode,
 587         .prereset       = hpt37x_pre_reset,
 588 };
 589
 590 /*
 591  *      Configuration for HPT370A. Close to 370 but less filters
 592  */
 593
 594 static struct ata_port_operations hpt370a_port_ops = {
 595         .inherits       = &hpt370_port_ops,
 596         .mode_filter    = hpt370a_filter,
 597 };
 598
 599 /*
 600  *      Configuration for HPT372, HPT371, HPT302. Slightly different PIO
 601  *      and DMA mode setting functionality.
 602  */
 603
 604 static struct ata_port_operations hpt372_port_ops = {
 605         .inherits       = &ata_bmdma_port_ops,
 606
 607         .bmdma_stop     = hpt37x_bmdma_stop,
 608
 609         .set_piomode    = hpt372_set_piomode,
 610         .set_dmamode    = hpt372_set_dmamode,
 611         .prereset       = hpt37x_pre_reset,
 612 };
 613
 614 /*
 615  *      Configuration for HPT374. Mode setting works like 372 and friends
 616  *      but we have a different cable detection procedure for function 1.
 617  */
 618
 619 static struct ata_port_operations hpt374_fn1_port_ops = {
 620         .inherits       = &hpt372_port_ops,
 621         .prereset       = hpt374_fn1_pre_reset,
 622 };
 623
 624 /**
 625  *      hpt37x_clock_slot       -       Turn timing to PC clock entry
 626  *      @freq: Reported frequency timing
 627  *      @base: Base timing
 628  *
 629  *      Turn the timing data intoa clock slot (0 for 33, 1 for 40, 2 for 50
 630  *      and 3 for 66Mhz)
 631  */
 632
 633 static int hpt37x_clock_slot(unsigned int freq, unsigned int base)
 634 {
 635         unsigned int f = (base * freq) / 192;   /* Mhz */
 636         if (f < 40)
 637                 return 0;       /* 33Mhz slot */
 638         if (f < 45)
 639                 return 1;       /* 40Mhz slot */
 640         if (f < 55)
 641                 return 2;       /* 50Mhz slot */
 642         return 3;               /* 60Mhz slot */
 643 }
 644
 645 /**
 646  *      hpt37x_calibrate_dpll           -       Calibrate the DPLL loop
 647  *      @dev: PCI device
 648  *
 649  *      Perform a calibration cycle on the HPT37x DPLL. Returns 1 if this
 650  *      succeeds
 651  */
 652
 653 static int hpt37x_calibrate_dpll(struct pci_dev *dev)
 654 {
 655         u8 reg5b;
 656         u32 reg5c;
 657         int tries;
 658
 659         for(tries = 0; tries < 0x5000; tries++) {
 660                 udelay(50);
 661                 pci_read_config_byte(dev, 0x5b, &reg5b);
 662                 if (reg5b & 0x80) {
 663                         /* See if it stays set */
 664                         for(tries = 0; tries < 0x1000; tries ++) {
 665                                 pci_read_config_byte(dev, 0x5b, &reg5b);
 666                                 /* Failed ? */
 667                                 if ((reg5b & 0x80) == 0)
 668                                         return 0;
 669                         }
 670                         /* Turn off tuning, we have the DPLL set */
 671                         pci_read_config_dword(dev, 0x5c, &reg5c);
 672                         pci_write_config_dword(dev, 0x5c, reg5c & ~ 0x100);
 673                         return 1;
 674                 }
 675         }
 676         /* Never went stable */
 677         return 0;
 678 }
 679
 680 static u32 hpt374_read_freq(struct pci_dev *pdev)
 681 {
 682         u32 freq;
 683         unsigned long io_base = pci_resource_start(pdev, 4);
 684         if (PCI_FUNC(pdev->devfn) & 1) {
 685                 struct pci_dev *pdev_0;
 686
 687                 pdev_0 = pci_get_slot(pdev->bus, pdev->devfn - 1);
 688                 /* Someone hot plugged the controller on us ? */
 689                 if (pdev_0 == NULL)
 690                         return 0;
 691                 io_base = pci_resource_start(pdev_0, 4);
 692                 freq = inl(io_base + 0x90);
 693                 pci_dev_put(pdev_0);
 694         } else
 695                 freq = inl(io_base + 0x90);
 696         return freq;
 697 }
 698
 699 /**
 700  *      hpt37x_init_one         -       Initialise an HPT37X/302
 701  *      @dev: PCI device
 702  *      @id: Entry in match table
 703  *
 704  *      Initialise an HPT37x device. There are some interesting complications
 705  *      here. Firstly the chip may report 366 and be one of several variants.
 706  *      Secondly all the timings depend on the clock for the chip which we must
 707  *      detect and look up
 708  *
 709  *      This is the known chip mappings. It may be missing a couple of later
 710  *      releases.
 711  *
 712  *      Chip version            PCI             Rev     Notes
 713  *      HPT366                  4 (HPT366)      0       Other driver
 714  *      HPT366                  4 (HPT366)      1       Other driver
 715  *      HPT368                  4 (HPT366)      2       Other driver
 716  *      HPT370                  4 (HPT366)      3       UDMA100
 717  *      HPT370A                 4 (HPT366)      4       UDMA100
 718  *      HPT372                  4 (HPT366)      5       UDMA133 (1)
 719  *      HPT372N                 4 (HPT366)      6       Other driver
 720  *      HPT372A                 5 (HPT372)      1       UDMA133 (1)
 721  *      HPT372N                 5 (HPT372)      2       Other driver
 722  *      HPT302                  6 (HPT302)      1       UDMA133
 723  *      HPT302N                 6 (HPT302)      2       Other driver
 724  *      HPT371                  7 (HPT371)      *       UDMA133
 725  *      HPT374                  8 (HPT374)      *       UDMA133 4 channel
 726  *      HPT372N                 9 (HPT372N)     *       Other driver
 727  *
 728  *      (1) UDMA133 support depends on the bus clock
 729  */
 730
 731 static int hpt37x_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 732 {
 733         /* HPT370 - UDMA100 */
 734         static const struct ata_port_info info_hpt370 = {
 735                 .flags = ATA_FLAG_SLAVE_POSS,
 736                 .pio_mask = ATA_PIO4,
 737                 .mwdma_mask = ATA_MWDMA2,
 738                 .udma_mask = ATA_UDMA5,
 739                 .port_ops = &hpt370_port_ops
 740         };
 741         /* HPT370A - UDMA100 */
 742         static const struct ata_port_info info_hpt370a = {
 743                 .flags = ATA_FLAG_SLAVE_POSS,
 744                 .pio_mask = ATA_PIO4,
 745                 .mwdma_mask = ATA_MWDMA2,
 746                 .udma_mask = ATA_UDMA5,
 747                 .port_ops = &hpt370a_port_ops
 748         };
 749         /* HPT370 - UDMA100 */
 750         static const struct ata_port_info info_hpt370_33 = {
 751                 .flags = ATA_FLAG_SLAVE_POSS,
 752                 .pio_mask = ATA_PIO4,
 753                 .mwdma_mask = ATA_MWDMA2,
 754                 .udma_mask = ATA_UDMA5,
 755                 .port_ops = &hpt370_port_ops
 756         };
 757         /* HPT370A - UDMA100 */
 758         static const struct ata_port_info info_hpt370a_33 = {
 759                 .flags = ATA_FLAG_SLAVE_POSS,
 760                 .pio_mask = ATA_PIO4,
 761                 .mwdma_mask = ATA_MWDMA2,
 762                 .udma_mask = ATA_UDMA5,
 763                 .port_ops = &hpt370a_port_ops
 764         };
 765         /* HPT371, 372 and friends - UDMA133 */
 766         static const struct ata_port_info info_hpt372 = {
 767                 .flags = ATA_FLAG_SLAVE_POSS,
 768                 .pio_mask = ATA_PIO4,
 769                 .mwdma_mask = ATA_MWDMA2,
 770                 .udma_mask = ATA_UDMA6,
 771                 .port_ops = &hpt372_port_ops
 772         };
 773         /* HPT374 - UDMA100, function 1 uses different prereset method */
 774         static const struct ata_port_info info_hpt374_fn0 = {
 775                 .flags = ATA_FLAG_SLAVE_POSS,
 776                 .pio_mask = ATA_PIO4,
 777                 .mwdma_mask = ATA_MWDMA2,
 778                 .udma_mask = ATA_UDMA5,
 779                 .port_ops = &hpt372_port_ops
 780         };
 781         static const struct ata_port_info info_hpt374_fn1 = {
 782                 .flags = ATA_FLAG_SLAVE_POSS,
 783                 .pio_mask = ATA_PIO4,
 784                 .mwdma_mask = ATA_MWDMA2,
 785                 .udma_mask = ATA_UDMA5,
 786                 .port_ops = &hpt374_fn1_port_ops
 787         };
 788
 789         static const int MHz[4] = { 33, 40, 50, 66 };
 790         void *private_data = NULL;
 791         const struct ata_port_info *ppi[] = { NULL, NULL };
 792         u8 rev = dev->revision;
 793         u8 irqmask;
 794         u8 mcr1;
 795         u32 freq;
 796         int prefer_dpll = 1;
 797
 798         unsigned long iobase = pci_resource_start(dev, 4);
 799
 800         const struct hpt_chip *chip_table;
 801         int clock_slot;
 802         int rc;
 803
 804         rc = pcim_enable_device(dev);
 805         if (rc)
 806                 return rc;
 807
 808         if (dev->device == PCI_DEVICE_ID_TTI_HPT366) {
 809                 /* May be a later chip in disguise. Check */
 810                 /* Older chips are in the HPT366 driver. Ignore them */
 811                 if (rev < 3)
 812                         return -ENODEV;
 813                 /* N series chips have their own driver. Ignore */
 814                 if (rev == 6)
 815                         return -ENODEV;
 816
 817                 switch(rev) {
 818                         case 3:
 819                                 ppi[0] = &info_hpt370;
 820                                 chip_table = &hpt370;
 821                                 prefer_dpll = 0;
 822                                 break;
 823                         case 4:
 824                                 ppi[0] = &info_hpt370a;
 825                                 chip_table = &hpt370a;
 826                                 prefer_dpll = 0;
 827                                 break;
 828                         case 5:
 829                                 ppi[0] = &info_hpt372;
 830                                 chip_table = &hpt372;
 831                                 break;
 832                         default:
 833                                 printk(KERN_ERR "pata_hpt37x: Unknown HPT366 "
 834                                        "subtype, please report (%d).\n", rev);
 835                                 return -ENODEV;
 836                 }
 837         } else {
 838                 switch(dev->device) {
 839                         case PCI_DEVICE_ID_TTI_HPT372:
 840                                 /* 372N if rev >= 2*/
 841                                 if (rev >= 2)
 842                                         return -ENODEV;
 843                                 ppi[0] = &info_hpt372;
 844                                 chip_table = &hpt372a;
 845                                 break;
 846                         case PCI_DEVICE_ID_TTI_HPT302:
 847                                 /* 302N if rev > 1 */
 848                                 if (rev > 1)
 849                                         return -ENODEV;
 850                                 ppi[0] = &info_hpt372;
 851                                 /* Check this */
 852                                 chip_table = &hpt302;
 853                                 break;
 854                         case PCI_DEVICE_ID_TTI_HPT371:
 855                                 if (rev > 1)
 856                                         return -ENODEV;
 857                                 ppi[0] = &info_hpt372;
 858                                 chip_table = &hpt371;
 859                                 /* Single channel device, master is not present
 860                                    but the BIOS (or us for non x86) must mark it
 861                                    absent */
 862                                 pci_read_config_byte(dev, 0x50, &mcr1);
 863                                 mcr1 &= ~0x04;
 864                                 pci_write_config_byte(dev, 0x50, mcr1);
 865                                 break;
 866                         case PCI_DEVICE_ID_TTI_HPT374:
 867                                 chip_table = &hpt374;
 868                                 if (!(PCI_FUNC(dev->devfn) & 1))
 869                                         *ppi = &info_hpt374_fn0;
 870                                 else
 871                                         *ppi = &info_hpt374_fn1;
 872                                 break;
 873                         default:
 874                                 printk(KERN_ERR "pata_hpt37x: PCI table is bogus please report (%d).\n", dev->device);
 875                                 return -ENODEV;
 876                 }
 877         }
 878         /* Ok so this is a chip we support */
 879
 880         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 881         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 882         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 883         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 884
 885         pci_read_config_byte(dev, 0x5A, &irqmask);
 886         irqmask &= ~0x10;
 887         pci_write_config_byte(dev, 0x5a, irqmask);
 888
 889         /*
 890          * default to pci clock. make sure MA15/16 are set to output
 891          * to prevent drives having problems with 40-pin cables. Needed
 892          * for some drives such as IBM-DTLA which will not enter ready
 893          * state on reset when PDIAG is a input.
 894          */
 895
 896         pci_write_config_byte(dev, 0x5b, 0x23);
 897
 898         /*
 899          * HighPoint does this for HPT372A.
 900          * NOTE: This register is only writeable via I/O space.
 901          */
 902         if (chip_table == &hpt372a)
 903                 outb(0x0e, iobase + 0x9c);
 904
 905         /* Some devices do not let this value be accessed via PCI space
 906            according to the old driver. In addition we must use the value
 907            from FN 0 on the HPT374 */
 908
 909         if (chip_table == &hpt374) {
 910                 freq = hpt374_read_freq(dev);
 911                 if (freq == 0)
 912                         return -ENODEV;
 913         } else
 914                 freq = inl(iobase + 0x90);
 915
 916         if ((freq >> 12) != 0xABCDE) {
 917                 int i;
 918                 u8 sr;
 919                 u32 total = 0;
 920
 921                 printk(KERN_WARNING "pata_hpt37x: BIOS has not set timing clocks.\n");
 922
 923                 /* This is the process the HPT371 BIOS is reported to use */
 924                 for(i = 0; i < 128; i++) {
 925                         pci_read_config_byte(dev, 0x78, &sr);
 926                         total += sr & 0x1FF;
 927                         udelay(15);
 928                 }
 929                 freq = total / 128;
 930         }
 931         freq &= 0x1FF;
 932
 933         /*
 934          *      Turn the frequency check into a band and then find a timing
 935          *      table to match it.
 936          */
 937
 938         clock_slot = hpt37x_clock_slot(freq, chip_table->base);
 939         if (chip_table->clocks[clock_slot] == NULL || prefer_dpll) {
 940                 /*
 941                  *      We need to try PLL mode instead
 942                  *
 943                  *      For non UDMA133 capable devices we should
 944                  *      use a 50MHz DPLL by choice
 945                  */
 946                 unsigned int f_low, f_high;
 947                 int dpll, adjust;
 948
 949                 /* Compute DPLL */
 950                 dpll = (ppi[0]->udma_mask & 0xC0) ? 3 : 2;
 951
 952                 f_low = (MHz[clock_slot] * 48) / MHz[dpll];
 953                 f_high = f_low + 2;
 954                 if (clock_slot > 1)
 955                         f_high += 2;
 956
 957                 /* Select the DPLL clock. */
 958                 pci_write_config_byte(dev, 0x5b, 0x21);
 959                 pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low | 0x100);
 960
 961                 for(adjust = 0; adjust < 8; adjust++) {
 962                         if (hpt37x_calibrate_dpll(dev))
 963                                 break;
 964                         /* See if it'll settle at a fractionally different clock */
 965                         if (adjust & 1)
 966                                 f_low -= adjust >> 1;
 967                         else
 968                                 f_high += adjust >> 1;
 969                         pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low | 0x100);
 970                 }
 971                 if (adjust == 8) {
 972                         printk(KERN_ERR "pata_hpt37x: DPLL did not stabilize!\n");
 973                         return -ENODEV;
 974                 }
 975                 if (dpll == 3)
 976                         private_data = (void *)hpt37x_timings_66;
 977                 else
 978                         private_data = (void *)hpt37x_timings_50;
 979
 980                 printk(KERN_INFO "pata_hpt37x: bus clock %dMHz, using %dMHz DPLL.\n",
 981                        MHz[clock_slot], MHz[dpll]);
 982         } else {
 983                 private_data = (void *)chip_table->clocks[clock_slot];
 984                 /*
 985                  *      Perform a final fixup. Note that we will have used the
 986                  *      DPLL on the HPT372 which means we don't have to worry
 987                  *      about lack of UDMA133 support on lower clocks
 988                  */
 989
 990                 if (clock_slot < 2 && ppi[0] == &info_hpt370)
 991                         ppi[0] = &info_hpt370_33;
 992                 if (clock_slot < 2 && ppi[0] == &info_hpt370a)
 993                         ppi[0] = &info_hpt370a_33;
 994                 printk(KERN_INFO "pata_hpt37x: %s using %dMHz bus clock.\n",
 995                        chip_table->name, MHz[clock_slot]);
 996         }
 997
 998         /* Now kick off ATA set up */
 999         return ata_pci_sff_init_one(dev, ppi, &hpt37x_sht, private_data);
1000 }
1001
1002 static const struct pci_device_id hpt37x[] = {
1003         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366), },
1004         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371), },
1005         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372), },
1006         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374), },
1007         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302), },
1008
1009         { },
1010 };
1011
1012 static struct pci_driver hpt37x_pci_driver = {
1013         .name           = DRV_NAME,
1014         .id_table       = hpt37x,
1015         .probe          = hpt37x_init_one,
1016         .remove         = ata_pci_remove_one
1017 };
1018
1019 static int __init hpt37x_init(void)
1020 {
1021         return pci_register_driver(&hpt37x_pci_driver);
1022 }
1023
1024 static void __exit hpt37x_exit(void)
1025 {
1026         pci_unregister_driver(&hpt37x_pci_driver);
1027 }
1028
1029 MODULE_AUTHOR("Alan Cox");
1030 MODULE_DESCRIPTION("low-level driver for the Highpoint HPT37x/30x");
1031 MODULE_LICENSE("GPL");
1032 MODULE_DEVICE_TABLE(pci, hpt37x);
1033 MODULE_VERSION(DRV_VERSION);
1034
1035 module_init(hpt37x_init);
1036 module_exit(hpt37x_exit);