drivers/dma/fsldma.c

   1 /*
   2  * Freescale MPC85xx, MPC83xx DMA Engine support
   3  *
   4  * Copyright (C) 2007-2010 Freescale Semiconductor, Inc. All rights reserved.
   5  *
   6  * Author:
   7  *   Zhang Wei <wei.zhang@freescale.com>, Jul 2007
   8  *   Ebony Zhu <ebony.zhu@freescale.com>, May 2007
   9  *
  10  * Description:
  11  *   DMA engine driver for Freescale MPC8540 DMA controller, which is
  12  *   also fit for MPC8560, MPC8555, MPC8548, MPC8641, and etc.
  13  *   The support for MPC8349 DMA controller is also added.
  14  *
  15  * This driver instructs the DMA controller to issue the PCI Read Multiple
  16  * command for PCI read operations, instead of using the default PCI Read Line
  17  * command. Please be aware that this setting may result in read pre-fetching
  18  * on some platforms.
  19  *
  20  * This is free software; you can redistribute it and/or modify
  21  * it under the terms of the GNU General Public License as published by
  22  * the Free Software Foundation; either version 2 of the License, or
  23  * (at your option) any later version.
  24  *
  25  */
  26
  27 #include <linux/init.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/slab.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/dmaengine.h>
  33 #include <linux/delay.h>
  34 #include <linux/dma-mapping.h>
  35 #include <linux/dmapool.h>
  36 #include <linux/of_platform.h>
  37
  38 #include "fsldma.h"
  39
  40 #define chan_dbg(chan, fmt, arg...)                                     \
  41         dev_dbg(chan->dev, "%s: " fmt, chan->name, ##arg)
  42 #define chan_err(chan, fmt, arg...)                                     \
  43         dev_err(chan->dev, "%s: " fmt, chan->name, ##arg)
  44
  45 static const char msg_ld_oom[] = "No free memory for link descriptor";
  46
  47 /*
  48  * Register Helpers
  49  */
  50
  51 static void set_sr(struct fsldma_chan *chan, u32 val)
  52 {
  53         DMA_OUT(chan, &chan->regs->sr, val, 32);
  54 }
  55
  56 static u32 get_sr(struct fsldma_chan *chan)
  57 {
  58         return DMA_IN(chan, &chan->regs->sr, 32);
  59 }
  60
  61 static void set_cdar(struct fsldma_chan *chan, dma_addr_t addr)
  62 {
  63         DMA_OUT(chan, &chan->regs->cdar, addr | FSL_DMA_SNEN, 64);
  64 }
  65
  66 static dma_addr_t get_cdar(struct fsldma_chan *chan)
  67 {
  68         return DMA_IN(chan, &chan->regs->cdar, 64) & ~FSL_DMA_SNEN;
  69 }
  70
  71 static dma_addr_t get_ndar(struct fsldma_chan *chan)
  72 {
  73         return DMA_IN(chan, &chan->regs->ndar, 64);
  74 }
  75
  76 static u32 get_bcr(struct fsldma_chan *chan)
  77 {
  78         return DMA_IN(chan, &chan->regs->bcr, 32);
  79 }
  80
  81 /*
  82  * Descriptor Helpers
  83  */
  84
  85 static void set_desc_cnt(struct fsldma_chan *chan,
  86                                 struct fsl_dma_ld_hw *hw, u32 count)
  87 {
  88         hw->count = CPU_TO_DMA(chan, count, 32);
  89 }
  90
  91 static void set_desc_src(struct fsldma_chan *chan,
  92                                 struct fsl_dma_ld_hw *hw, dma_addr_t src)
  93 {
  94         u64 snoop_bits;
  95
  96         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
  97                 ? ((u64)FSL_DMA_SATR_SREADTYPE_SNOOP_READ << 32) : 0;
  98         hw->src_addr = CPU_TO_DMA(chan, snoop_bits | src, 64);
  99 }
 100
 101 static void set_desc_dst(struct fsldma_chan *chan,
 102                                 struct fsl_dma_ld_hw *hw, dma_addr_t dst)
 103 {
 104         u64 snoop_bits;
 105
 106         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
 107                 ? ((u64)FSL_DMA_DATR_DWRITETYPE_SNOOP_WRITE << 32) : 0;
 108         hw->dst_addr = CPU_TO_DMA(chan, snoop_bits | dst, 64);
 109 }
 110
 111 static void set_desc_next(struct fsldma_chan *chan,
 112                                 struct fsl_dma_ld_hw *hw, dma_addr_t next)
 113 {
 114         u64 snoop_bits;
 115
 116         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
 117                 ? FSL_DMA_SNEN : 0;
 118         hw->next_ln_addr = CPU_TO_DMA(chan, snoop_bits | next, 64);
 119 }
 120
 121 static void set_ld_eol(struct fsldma_chan *chan,
 122                         struct fsl_desc_sw *desc)
 123 {
 124         u64 snoop_bits;
 125
 126         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
 127                 ? FSL_DMA_SNEN : 0;
 128
 129         desc->hw.next_ln_addr = CPU_TO_DMA(chan,
 130                 DMA_TO_CPU(chan, desc->hw.next_ln_addr, 64) | FSL_DMA_EOL
 131                         | snoop_bits, 64);
 132 }
 133
 134 /*
 135  * DMA Engine Hardware Control Helpers
 136  */
 137
 138 static void dma_init(struct fsldma_chan *chan)
 139 {
 140         /* Reset the channel */
 141         DMA_OUT(chan, &chan->regs->mr, 0, 32);
 142
 143         switch (chan->feature & FSL_DMA_IP_MASK) {
 144         case FSL_DMA_IP_85XX:
 145                 /* Set the channel to below modes:
 146                  * EIE - Error interrupt enable
 147                  * EOSIE - End of segments interrupt enable (basic mode)
 148                  * EOLNIE - End of links interrupt enable
 149                  * BWC - Bandwidth sharing among channels
 150                  */
 151                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_BWC
 152                                 | FSL_DMA_MR_EIE | FSL_DMA_MR_EOLNIE
 153                                 | FSL_DMA_MR_EOSIE, 32);
 154                 break;
 155         case FSL_DMA_IP_83XX:
 156                 /* Set the channel to below modes:
 157                  * EOTIE - End-of-transfer interrupt enable
 158                  * PRC_RM - PCI read multiple
 159                  */
 160                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_EOTIE
 161                                 | FSL_DMA_MR_PRC_RM, 32);
 162                 break;
 163         }
 164 }
 165
 166 static int dma_is_idle(struct fsldma_chan *chan)
 167 {
 168         u32 sr = get_sr(chan);
 169         return (!(sr & FSL_DMA_SR_CB)) || (sr & FSL_DMA_SR_CH);
 170 }
 171
 172 static void dma_start(struct fsldma_chan *chan)
 173 {
 174         u32 mode;
 175
 176         mode = DMA_IN(chan, &chan->regs->mr, 32);
 177
 178         if ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX) {
 179                 if (chan->feature & FSL_DMA_CHAN_PAUSE_EXT) {
 180                         DMA_OUT(chan, &chan->regs->bcr, 0, 32);
 181                         mode |= FSL_DMA_MR_EMP_EN;
 182                 } else {
 183                         mode &= ~FSL_DMA_MR_EMP_EN;
 184                 }
 185         }
 186
 187         if (chan->feature & FSL_DMA_CHAN_START_EXT)
 188                 mode |= FSL_DMA_MR_EMS_EN;
 189         else
 190                 mode |= FSL_DMA_MR_CS;
 191
 192         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 193 }
 194
 195 static void dma_halt(struct fsldma_chan *chan)
 196 {
 197         u32 mode;
 198         int i;
 199
 200         mode = DMA_IN(chan, &chan->regs->mr, 32);
 201         mode |= FSL_DMA_MR_CA;
 202         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 203
 204         mode &= ~(FSL_DMA_MR_CS | FSL_DMA_MR_EMS_EN | FSL_DMA_MR_CA);
 205         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 206
 207         for (i = 0; i < 100; i++) {
 208                 if (dma_is_idle(chan))
 209                         return;
 210
 211                 udelay(10);
 212         }
 213
 214         if (!dma_is_idle(chan))
 215                 chan_err(chan, "DMA halt timeout!\n");
 216 }
 217
 218 /**
 219  * fsl_chan_set_src_loop_size - Set source address hold transfer size
 220  * @chan : Freescale DMA channel
 221  * @size     : Address loop size, 0 for disable loop
 222  *
 223  * The set source address hold transfer size. The source
 224  * address hold or loop transfer size is when the DMA transfer
 225  * data from source address (SA), if the loop size is 4, the DMA will
 226  * read data from SA, SA + 1, SA + 2, SA + 3, then loop back to SA,
 227  * SA + 1 ... and so on.
 228  */
 229 static void fsl_chan_set_src_loop_size(struct fsldma_chan *chan, int size)
 230 {
 231         u32 mode;
 232
 233         mode = DMA_IN(chan, &chan->regs->mr, 32);
 234
 235         switch (size) {
 236         case 0:
 237                 mode &= ~FSL_DMA_MR_SAHE;
 238                 break;
 239         case 1:
 240         case 2:
 241         case 4:
 242         case 8:
 243                 mode |= FSL_DMA_MR_SAHE | (__ilog2(size) << 14);
 244                 break;
 245         }
 246
 247         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 248 }
 249
 250 /**
 251  * fsl_chan_set_dst_loop_size - Set destination address hold transfer size
 252  * @chan : Freescale DMA channel
 253  * @size     : Address loop size, 0 for disable loop
 254  *
 255  * The set destination address hold transfer size. The destination
 256  * address hold or loop transfer size is when the DMA transfer
 257  * data to destination address (TA), if the loop size is 4, the DMA will
 258  * write data to TA, TA + 1, TA + 2, TA + 3, then loop back to TA,
 259  * TA + 1 ... and so on.
 260  */
 261 static void fsl_chan_set_dst_loop_size(struct fsldma_chan *chan, int size)
 262 {
 263         u32 mode;
 264
 265         mode = DMA_IN(chan, &chan->regs->mr, 32);
 266
 267         switch (size) {
 268         case 0:
 269                 mode &= ~FSL_DMA_MR_DAHE;
 270                 break;
 271         case 1:
 272         case 2:
 273         case 4:
 274         case 8:
 275                 mode |= FSL_DMA_MR_DAHE | (__ilog2(size) << 16);
 276                 break;
 277         }
 278
 279         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 280 }
 281
 282 /**
 283  * fsl_chan_set_request_count - Set DMA Request Count for external control
 284  * @chan : Freescale DMA channel
 285  * @size     : Number of bytes to transfer in a single request
 286  *
 287  * The Freescale DMA channel can be controlled by the external signal DREQ#.
 288  * The DMA request count is how many bytes are allowed to transfer before
 289  * pausing the channel, after which a new assertion of DREQ# resumes channel
 290  * operation.
 291  *
 292  * A size of 0 disables external pause control. The maximum size is 1024.
 293  */
 294 static void fsl_chan_set_request_count(struct fsldma_chan *chan, int size)
 295 {
 296         u32 mode;
 297
 298         BUG_ON(size > 1024);
 299
 300         mode = DMA_IN(chan, &chan->regs->mr, 32);
 301         mode |= (__ilog2(size) << 24) & 0x0f000000;
 302
 303         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 304 }
 305
 306 /**
 307  * fsl_chan_toggle_ext_pause - Toggle channel external pause status
 308  * @chan : Freescale DMA channel
 309  * @enable   : 0 is disabled, 1 is enabled.
 310  *
 311  * The Freescale DMA channel can be controlled by the external signal DREQ#.
 312  * The DMA Request Count feature should be used in addition to this feature
 313  * to set the number of bytes to transfer before pausing the channel.
 314  */
 315 static void fsl_chan_toggle_ext_pause(struct fsldma_chan *chan, int enable)
 316 {
 317         if (enable)
 318                 chan->feature |= FSL_DMA_CHAN_PAUSE_EXT;
 319         else
 320                 chan->feature &= ~FSL_DMA_CHAN_PAUSE_EXT;
 321 }
 322
 323 /**
 324  * fsl_chan_toggle_ext_start - Toggle channel external start status
 325  * @chan : Freescale DMA channel
 326  * @enable   : 0 is disabled, 1 is enabled.
 327  *
 328  * If enable the external start, the channel can be started by an
 329  * external DMA start pin. So the dma_start() does not start the
 330  * transfer immediately. The DMA channel will wait for the
 331  * control pin asserted.
 332  */
 333 static void fsl_chan_toggle_ext_start(struct fsldma_chan *chan, int enable)
 334 {
 335         if (enable)
 336                 chan->feature |= FSL_DMA_CHAN_START_EXT;
 337         else
 338                 chan->feature &= ~FSL_DMA_CHAN_START_EXT;
 339 }
 340
 341 static void append_ld_queue(struct fsldma_chan *chan,
 342                             struct fsl_desc_sw *desc)
 343 {
 344         struct fsl_desc_sw *tail = to_fsl_desc(chan->ld_pending.prev);
 345
 346         if (list_empty(&chan->ld_pending))
 347                 goto out_splice;
 348
 349         /*
 350          * Add the hardware descriptor to the chain of hardware descriptors
 351          * that already exists in memory.
 352          *
 353          * This will un-set the EOL bit of the existing transaction, and the
 354          * last link in this transaction will become the EOL descriptor.
 355          */
 356         set_desc_next(chan, &tail->hw, desc->async_tx.phys);
 357
 358         /*
 359          * Add the software descriptor and all children to the list
 360          * of pending transactions
 361          */
 362 out_splice:
 363         list_splice_tail_init(&desc->tx_list, &chan->ld_pending);
 364 }
 365
 366 static dma_cookie_t fsl_dma_tx_submit(struct dma_async_tx_descriptor *tx)
 367 {
 368         struct fsldma_chan *chan = to_fsl_chan(tx->chan);
 369         struct fsl_desc_sw *desc = tx_to_fsl_desc(tx);
 370         struct fsl_desc_sw *child;
 371         unsigned long flags;
 372         dma_cookie_t cookie;
 373
 374         spin_lock_irqsave(&chan->desc_lock, flags);
 375
 376         /*
 377          * assign cookies to all of the software descriptors
 378          * that make up this transaction
 379          */
 380         cookie = chan->common.cookie;
 381         list_for_each_entry(child, &desc->tx_list, node) {
 382                 cookie++;
 383                 if (cookie < 0)
 384                         cookie = 1;
 385
 386                 child->async_tx.cookie = cookie;
 387         }
 388
 389         chan->common.cookie = cookie;
 390
 391         /* put this transaction onto the tail of the pending queue */
 392         append_ld_queue(chan, desc);
 393
 394         spin_unlock_irqrestore(&chan->desc_lock, flags);
 395
 396         return cookie;
 397 }
 398
 399 /**
 400  * fsl_dma_alloc_descriptor - Allocate descriptor from channel's DMA pool.
 401  * @chan : Freescale DMA channel
 402  *
 403  * Return - The descriptor allocated. NULL for failed.
 404  */
 405 static struct fsl_desc_sw *fsl_dma_alloc_descriptor(
 406                                         struct fsldma_chan *chan)
 407 {
 408         struct fsl_desc_sw *desc;
 409         dma_addr_t pdesc;
 410
 411         desc = dma_pool_alloc(chan->desc_pool, GFP_ATOMIC, &pdesc);
 412         if (!desc) {
 413                 chan_dbg(chan, "out of memory for link descriptor\n");
 414                 return NULL;
 415         }
 416
 417         memset(desc, 0, sizeof(*desc));
 418         INIT_LIST_HEAD(&desc->tx_list);
 419         dma_async_tx_descriptor_init(&desc->async_tx, &chan->common);
 420         desc->async_tx.tx_submit = fsl_dma_tx_submit;
 421         desc->async_tx.phys = pdesc;
 422
 423         return desc;
 424 }
 425
 426
 427 /**
 428  * fsl_dma_alloc_chan_resources - Allocate resources for DMA channel.
 429  * @chan : Freescale DMA channel
 430  *
 431  * This function will create a dma pool for descriptor allocation.
 432  *
 433  * Return - The number of descriptors allocated.
 434  */
 435 static int fsl_dma_alloc_chan_resources(struct dma_chan *dchan)
 436 {
 437         struct fsldma_chan *chan = to_fsl_chan(dchan);
 438
 439         /* Has this channel already been allocated? */
 440         if (chan->desc_pool)
 441                 return 1;
 442
 443         /*
 444          * We need the descriptor to be aligned to 32bytes
 445          * for meeting FSL DMA specification requirement.
 446          */
 447         chan->desc_pool = dma_pool_create(chan->name, chan->dev,
 448                                           sizeof(struct fsl_desc_sw),
 449                                           __alignof__(struct fsl_desc_sw), 0);
 450         if (!chan->desc_pool) {
 451                 chan_err(chan, "unable to allocate descriptor pool\n");
 452                 return -ENOMEM;
 453         }
 454
 455         /* there is at least one descriptor free to be allocated */
 456         return 1;
 457 }
 458
 459 /**
 460  * fsldma_free_desc_list - Free all descriptors in a queue
 461  * @chan: Freescae DMA channel
 462  * @list: the list to free
 463  *
 464  * LOCKING: must hold chan->desc_lock
 465  */
 466 static void fsldma_free_desc_list(struct fsldma_chan *chan,
 467                                   struct list_head *list)
 468 {
 469         struct fsl_desc_sw *desc, *_desc;
 470
 471         list_for_each_entry_safe(desc, _desc, list, node) {
 472                 list_del(&desc->node);
 473                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
 474         }
 475 }
 476
 477 static void fsldma_free_desc_list_reverse(struct fsldma_chan *chan,
 478                                           struct list_head *list)
 479 {
 480         struct fsl_desc_sw *desc, *_desc;
 481
 482         list_for_each_entry_safe_reverse(desc, _desc, list, node) {
 483                 list_del(&desc->node);
 484                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
 485         }
 486 }
 487
 488 /**
 489  * fsl_dma_free_chan_resources - Free all resources of the channel.
 490  * @chan : Freescale DMA channel
 491  */
 492 static void fsl_dma_free_chan_resources(struct dma_chan *dchan)
 493 {
 494         struct fsldma_chan *chan = to_fsl_chan(dchan);
 495         unsigned long flags;
 496
 497         chan_dbg(chan, "free all channel resources\n");
 498         spin_lock_irqsave(&chan->desc_lock, flags);
 499         fsldma_free_desc_list(chan, &chan->ld_pending);
 500         fsldma_free_desc_list(chan, &chan->ld_running);
 501         spin_unlock_irqrestore(&chan->desc_lock, flags);
 502
 503         dma_pool_destroy(chan->desc_pool);
 504         chan->desc_pool = NULL;
 505 }
 506
 507 static struct dma_async_tx_descriptor *
 508 fsl_dma_prep_interrupt(struct dma_chan *dchan, unsigned long flags)
 509 {
 510         struct fsldma_chan *chan;
 511         struct fsl_desc_sw *new;
 512
 513         if (!dchan)
 514                 return NULL;
 515
 516         chan = to_fsl_chan(dchan);
 517
 518         new = fsl_dma_alloc_descriptor(chan);
 519         if (!new) {
 520                 chan_err(chan, "%s\n", msg_ld_oom);
 521                 return NULL;
 522         }
 523
 524         new->async_tx.cookie = -EBUSY;
 525         new->async_tx.flags = flags;
 526
 527         /* Insert the link descriptor to the LD ring */
 528         list_add_tail(&new->node, &new->tx_list);
 529
 530         /* Set End-of-link to the last link descriptor of new list*/
 531         set_ld_eol(chan, new);
 532
 533         return &new->async_tx;
 534 }
 535
 536 static struct dma_async_tx_descriptor *fsl_dma_prep_memcpy(
 537         struct dma_chan *dchan, dma_addr_t dma_dst, dma_addr_t dma_src,
 538         size_t len, unsigned long flags)
 539 {
 540         struct fsldma_chan *chan;
 541         struct fsl_desc_sw *first = NULL, *prev = NULL, *new;
 542         size_t copy;
 543
 544         if (!dchan)
 545                 return NULL;
 546
 547         if (!len)
 548                 return NULL;
 549
 550         chan = to_fsl_chan(dchan);
 551
 552         do {
 553
 554                 /* Allocate the link descriptor from DMA pool */
 555                 new = fsl_dma_alloc_descriptor(chan);
 556                 if (!new) {
 557                         chan_err(chan, "%s\n", msg_ld_oom);
 558                         goto fail;
 559                 }
 560 #ifdef FSL_DMA_LD_DEBUG
 561                 chan_dbg(chan, "new link desc alloc %p\n", new);
 562 #endif
 563
 564                 copy = min(len, (size_t)FSL_DMA_BCR_MAX_CNT);
 565
 566                 set_desc_cnt(chan, &new->hw, copy);
 567                 set_desc_src(chan, &new->hw, dma_src);
 568                 set_desc_dst(chan, &new->hw, dma_dst);
 569
 570                 if (!first)
 571                         first = new;
 572                 else
 573                         set_desc_next(chan, &prev->hw, new->async_tx.phys);
 574
 575                 new->async_tx.cookie = 0;
 576                 async_tx_ack(&new->async_tx);
 577
 578                 prev = new;
 579                 len -= copy;
 580                 dma_src += copy;
 581                 dma_dst += copy;
 582
 583                 /* Insert the link descriptor to the LD ring */
 584                 list_add_tail(&new->node, &first->tx_list);
 585         } while (len);
 586
 587         new->async_tx.flags = flags; /* client is in control of this ack */
 588         new->async_tx.cookie = -EBUSY;
 589
 590         /* Set End-of-link to the last link descriptor of new list*/
 591         set_ld_eol(chan, new);
 592
 593         return &first->async_tx;
 594
 595 fail:
 596         if (!first)
 597                 return NULL;
 598
 599         fsldma_free_desc_list_reverse(chan, &first->tx_list);
 600         return NULL;
 601 }
 602
 603 static struct dma_async_tx_descriptor *fsl_dma_prep_sg(struct dma_chan *dchan,
 604         struct scatterlist *dst_sg, unsigned int dst_nents,
 605         struct scatterlist *src_sg, unsigned int src_nents,
 606         unsigned long flags)
 607 {
 608         struct fsl_desc_sw *first = NULL, *prev = NULL, *new = NULL;
 609         struct fsldma_chan *chan = to_fsl_chan(dchan);
 610         size_t dst_avail, src_avail;
 611         dma_addr_t dst, src;
 612         size_t len;
 613
 614         /* basic sanity checks */
 615         if (dst_nents == 0 || src_nents == 0)
 616                 return NULL;
 617
 618         if (dst_sg == NULL || src_sg == NULL)
 619                 return NULL;
 620
 621         /*
 622          * TODO: should we check that both scatterlists have the same
 623          * TODO: number of bytes in total? Is that really an error?
 624          */
 625
 626         /* get prepared for the loop */
 627         dst_avail = sg_dma_len(dst_sg);
 628         src_avail = sg_dma_len(src_sg);
 629
 630         /* run until we are out of scatterlist entries */
 631         while (true) {
 632
 633                 /* create the largest transaction possible */
 634                 len = min_t(size_t, src_avail, dst_avail);
 635                 len = min_t(size_t, len, FSL_DMA_BCR_MAX_CNT);
 636                 if (len == 0)
 637                         goto fetch;
 638
 639                 dst = sg_dma_address(dst_sg) + sg_dma_len(dst_sg) - dst_avail;
 640                 src = sg_dma_address(src_sg) + sg_dma_len(src_sg) - src_avail;
 641
 642                 /* allocate and populate the descriptor */
 643                 new = fsl_dma_alloc_descriptor(chan);
 644                 if (!new) {
 645                         chan_err(chan, "%s\n", msg_ld_oom);
 646                         goto fail;
 647                 }
 648 #ifdef FSL_DMA_LD_DEBUG
 649                 chan_dbg(chan, "new link desc alloc %p\n", new);
 650 #endif
 651
 652                 set_desc_cnt(chan, &new->hw, len);
 653                 set_desc_src(chan, &new->hw, src);
 654                 set_desc_dst(chan, &new->hw, dst);
 655
 656                 if (!first)
 657                         first = new;
 658                 else
 659                         set_desc_next(chan, &prev->hw, new->async_tx.phys);
 660
 661                 new->async_tx.cookie = 0;
 662                 async_tx_ack(&new->async_tx);
 663                 prev = new;
 664
 665                 /* Insert the link descriptor to the LD ring */
 666                 list_add_tail(&new->node, &first->tx_list);
 667
 668                 /* update metadata */
 669                 dst_avail -= len;
 670                 src_avail -= len;
 671
 672 fetch:
 673                 /* fetch the next dst scatterlist entry */
 674                 if (dst_avail == 0) {
 675
 676                         /* no more entries: we're done */
 677                         if (dst_nents == 0)
 678                                 break;
 679
 680                         /* fetch the next entry: if there are no more: done */
 681                         dst_sg = sg_next(dst_sg);
 682                         if (dst_sg == NULL)
 683                                 break;
 684
 685                         dst_nents--;
 686                         dst_avail = sg_dma_len(dst_sg);
 687                 }
 688
 689                 /* fetch the next src scatterlist entry */
 690                 if (src_avail == 0) {
 691
 692                         /* no more entries: we're done */
 693                         if (src_nents == 0)
 694                                 break;
 695
 696                         /* fetch the next entry: if there are no more: done */
 697                         src_sg = sg_next(src_sg);
 698                         if (src_sg == NULL)
 699                                 break;
 700
 701                         src_nents--;
 702                         src_avail = sg_dma_len(src_sg);
 703                 }
 704         }
 705
 706         new->async_tx.flags = flags; /* client is in control of this ack */
 707         new->async_tx.cookie = -EBUSY;
 708
 709         /* Set End-of-link to the last link descriptor of new list */
 710         set_ld_eol(chan, new);
 711
 712         return &first->async_tx;
 713
 714 fail:
 715         if (!first)
 716                 return NULL;
 717
 718         fsldma_free_desc_list_reverse(chan, &first->tx_list);
 719         return NULL;
 720 }
 721
 722 /**
 723  * fsl_dma_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
 724  * @chan: DMA channel
 725  * @sgl: scatterlist to transfer to/from
 726  * @sg_len: number of entries in @scatterlist
 727  * @direction: DMA direction
 728  * @flags: DMAEngine flags
 729  *
 730  * Prepare a set of descriptors for a DMA_SLAVE transaction. Following the
 731  * DMA_SLAVE API, this gets the device-specific information from the
 732  * chan->private variable.
 733  */
 734 static struct dma_async_tx_descriptor *fsl_dma_prep_slave_sg(
 735         struct dma_chan *dchan, struct scatterlist *sgl, unsigned int sg_len,
 736         enum dma_data_direction direction, unsigned long flags)
 737 {
 738         /*
 739          * This operation is not supported on the Freescale DMA controller
 740          *
 741          * However, we need to provide the function pointer to allow the
 742          * device_control() method to work.
 743          */
 744         return NULL;
 745 }
 746
 747 static int fsl_dma_device_control(struct dma_chan *dchan,
 748                                   enum dma_ctrl_cmd cmd, unsigned long arg)
 749 {
 750         struct dma_slave_config *config;
 751         struct fsldma_chan *chan;
 752         unsigned long flags;
 753         int size;
 754
 755         if (!dchan)
 756                 return -EINVAL;
 757
 758         chan = to_fsl_chan(dchan);
 759
 760         switch (cmd) {
 761         case DMA_TERMINATE_ALL:
 762                 /* Halt the DMA engine */
 763                 dma_halt(chan);
 764
 765                 spin_lock_irqsave(&chan->desc_lock, flags);
 766
 767                 /* Remove and free all of the descriptors in the LD queue */
 768                 fsldma_free_desc_list(chan, &chan->ld_pending);
 769                 fsldma_free_desc_list(chan, &chan->ld_running);
 770
 771                 spin_unlock_irqrestore(&chan->desc_lock, flags);
 772                 return 0;
 773
 774         case DMA_SLAVE_CONFIG:
 775                 config = (struct dma_slave_config *)arg;
 776
 777                 /* make sure the channel supports setting burst size */
 778                 if (!chan->set_request_count)
 779                         return -ENXIO;
 780
 781                 /* we set the controller burst size depending on direction */
 782                 if (config->direction == DMA_TO_DEVICE)
 783                         size = config->dst_addr_width * config->dst_maxburst;
 784                 else
 785                         size = config->src_addr_width * config->src_maxburst;
 786
 787                 chan->set_request_count(chan, size);
 788                 return 0;
 789
 790         case FSLDMA_EXTERNAL_START:
 791
 792                 /* make sure the channel supports external start */
 793                 if (!chan->toggle_ext_start)
 794                         return -ENXIO;
 795
 796                 chan->toggle_ext_start(chan, arg);
 797                 return 0;
 798
 799         default:
 800                 return -ENXIO;
 801         }
 802
 803         return 0;
 804 }
 805
 806 /**
 807  * fsl_dma_update_completed_cookie - Update the completed cookie.
 808  * @chan : Freescale DMA channel
 809  *
 810  * CONTEXT: hardirq
 811  */
 812 static void fsl_dma_update_completed_cookie(struct fsldma_chan *chan)
 813 {
 814         struct fsl_desc_sw *desc;
 815         unsigned long flags;
 816         dma_cookie_t cookie;
 817
 818         spin_lock_irqsave(&chan->desc_lock, flags);
 819
 820         if (list_empty(&chan->ld_running)) {
 821                 chan_dbg(chan, "no running descriptors\n");
 822                 goto out_unlock;
 823         }
 824
 825         /* Get the last descriptor, update the cookie to that */
 826         desc = to_fsl_desc(chan->ld_running.prev);
 827         if (dma_is_idle(chan))
 828                 cookie = desc->async_tx.cookie;
 829         else {
 830                 cookie = desc->async_tx.cookie - 1;
 831                 if (unlikely(cookie < DMA_MIN_COOKIE))
 832                         cookie = DMA_MAX_COOKIE;
 833         }
 834
 835         chan->completed_cookie = cookie;
 836
 837 out_unlock:
 838         spin_unlock_irqrestore(&chan->desc_lock, flags);
 839 }
 840
 841 /**
 842  * fsldma_desc_status - Check the status of a descriptor
 843  * @chan: Freescale DMA channel
 844  * @desc: DMA SW descriptor
 845  *
 846  * This function will return the status of the given descriptor
 847  */
 848 static enum dma_status fsldma_desc_status(struct fsldma_chan *chan,
 849                                           struct fsl_desc_sw *desc)
 850 {
 851         return dma_async_is_complete(desc->async_tx.cookie,
 852                                      chan->completed_cookie,
 853                                      chan->common.cookie);
 854 }
 855
 856 /**
 857  * fsl_chan_ld_cleanup - Clean up link descriptors
 858  * @chan : Freescale DMA channel
 859  *
 860  * This function clean up the ld_queue of DMA channel.
 861  */
 862 static void fsl_chan_ld_cleanup(struct fsldma_chan *chan)
 863 {
 864         struct fsl_desc_sw *desc, *_desc;
 865         unsigned long flags;
 866
 867         spin_lock_irqsave(&chan->desc_lock, flags);
 868
 869         chan_dbg(chan, "chan completed_cookie = %d\n", chan->completed_cookie);
 870         list_for_each_entry_safe(desc, _desc, &chan->ld_running, node) {
 871                 dma_async_tx_callback callback;
 872                 void *callback_param;
 873
 874                 if (fsldma_desc_status(chan, desc) == DMA_IN_PROGRESS)
 875                         break;
 876
 877                 /* Remove from the list of running transactions */
 878                 list_del(&desc->node);
 879
 880                 /* Run the link descriptor callback function */
 881                 callback = desc->async_tx.callback;
 882                 callback_param = desc->async_tx.callback_param;
 883                 if (callback) {
 884                         spin_unlock_irqrestore(&chan->desc_lock, flags);
 885                         chan_dbg(chan, "LD %p callback\n", desc);
 886                         callback(callback_param);
 887                         spin_lock_irqsave(&chan->desc_lock, flags);
 888                 }
 889
 890                 /* Run any dependencies, then free the descriptor */
 891                 dma_run_dependencies(&desc->async_tx);
 892                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
 893         }
 894
 895         spin_unlock_irqrestore(&chan->desc_lock, flags);
 896 }
 897
 898 /**
 899  * fsl_chan_xfer_ld_queue - transfer any pending transactions
 900  * @chan : Freescale DMA channel
 901  *
 902  * This will make sure that any pending transactions will be run.
 903  * If the DMA controller is idle, it will be started. Otherwise,
 904  * the DMA controller's interrupt handler will start any pending
 905  * transactions when it becomes idle.
 906  */
 907 static void fsl_chan_xfer_ld_queue(struct fsldma_chan *chan)
 908 {
 909         struct fsl_desc_sw *desc;
 910         unsigned long flags;
 911
 912         spin_lock_irqsave(&chan->desc_lock, flags);
 913
 914         /*
 915          * If the list of pending descriptors is empty, then we
 916          * don't need to do any work at all
 917          */
 918         if (list_empty(&chan->ld_pending)) {
 919                 chan_dbg(chan, "no pending LDs\n");
 920                 goto out_unlock;
 921         }
 922
 923         /*
 924          * The DMA controller is not idle, which means the interrupt
 925          * handler will start any queued transactions when it runs
 926          * at the end of the current transaction
 927          */
 928         if (!dma_is_idle(chan)) {
 929                 chan_dbg(chan, "DMA controller still busy\n");
 930                 goto out_unlock;
 931         }
 932
 933         /*
 934          * TODO:
 935          * make sure the dma_halt() function really un-wedges the
 936          * controller as much as possible
 937          */
 938         dma_halt(chan);
 939
 940         /*
 941          * If there are some link descriptors which have not been
 942          * transferred, we need to start the controller
 943          */
 944
 945         /*
 946          * Move all elements from the queue of pending transactions
 947          * onto the list of running transactions
 948          */
 949         desc = list_first_entry(&chan->ld_pending, struct fsl_desc_sw, node);
 950         list_splice_tail_init(&chan->ld_pending, &chan->ld_running);
 951
 952         /*
 953          * Program the descriptor's address into the DMA controller,
 954          * then start the DMA transaction
 955          */
 956         set_cdar(chan, desc->async_tx.phys);
 957         dma_start(chan);
 958
 959 out_unlock:
 960         spin_unlock_irqrestore(&chan->desc_lock, flags);
 961 }
 962
 963 /**
 964  * fsl_dma_memcpy_issue_pending - Issue the DMA start command
 965  * @chan : Freescale DMA channel
 966  */
 967 static void fsl_dma_memcpy_issue_pending(struct dma_chan *dchan)
 968 {
 969         struct fsldma_chan *chan = to_fsl_chan(dchan);
 970         fsl_chan_xfer_ld_queue(chan);
 971 }
 972
 973 /**
 974  * fsl_tx_status - Determine the DMA status
 975  * @chan : Freescale DMA channel
 976  */
 977 static enum dma_status fsl_tx_status(struct dma_chan *dchan,
 978                                         dma_cookie_t cookie,
 979                                         struct dma_tx_state *txstate)
 980 {
 981         struct fsldma_chan *chan = to_fsl_chan(dchan);
 982         dma_cookie_t last_used;
 983         dma_cookie_t last_complete;
 984
 985         fsl_chan_ld_cleanup(chan);
 986
 987         last_used = dchan->cookie;
 988         last_complete = chan->completed_cookie;
 989
 990         dma_set_tx_state(txstate, last_complete, last_used, 0);
 991
 992         return dma_async_is_complete(cookie, last_complete, last_used);
 993 }
 994
 995 /*----------------------------------------------------------------------------*/
 996 /* Interrupt Handling                                                         */
 997 /*----------------------------------------------------------------------------*/
 998
 999 static irqreturn_t fsldma_chan_irq(int irq, void *data)
1000 {
1001         struct fsldma_chan *chan = data;
1002         int update_cookie = 0;
1003         int xfer_ld_q = 0;
1004         u32 stat;
1005
1006         /* save and clear the status register */
1007         stat = get_sr(chan);
1008         set_sr(chan, stat);
1009         chan_dbg(chan, "irq: stat = 0x%x\n", stat);
1010
1011         stat &= ~(FSL_DMA_SR_CB | FSL_DMA_SR_CH);
1012         if (!stat)
1013                 return IRQ_NONE;
1014
1015         if (stat & FSL_DMA_SR_TE)
1016                 chan_err(chan, "Transfer Error!\n");
1017
1018         /*
1019          * Programming Error
1020          * The DMA_INTERRUPT async_tx is a NULL transfer, which will
1021          * triger a PE interrupt.
1022          */
1023         if (stat & FSL_DMA_SR_PE) {
1024                 chan_dbg(chan, "irq: Programming Error INT\n");
1025                 if (get_bcr(chan) == 0) {
1026                         /* BCR register is 0, this is a DMA_INTERRUPT async_tx.
1027                          * Now, update the completed cookie, and continue the
1028                          * next uncompleted transfer.
1029                          */
1030                         update_cookie = 1;
1031                         xfer_ld_q = 1;
1032                 }
1033                 stat &= ~FSL_DMA_SR_PE;
1034         }
1035
1036         /*
1037          * If the link descriptor segment transfer finishes,
1038          * we will recycle the used descriptor.
1039          */
1040         if (stat & FSL_DMA_SR_EOSI) {
1041                 chan_dbg(chan, "irq: End-of-segments INT\n");
1042                 chan_dbg(chan, "irq: clndar 0x%llx, nlndar 0x%llx\n",
1043                         (unsigned long long)get_cdar(chan),
1044                         (unsigned long long)get_ndar(chan));
1045                 stat &= ~FSL_DMA_SR_EOSI;
1046                 update_cookie = 1;
1047         }
1048
1049         /*
1050          * For MPC8349, EOCDI event need to update cookie
1051          * and start the next transfer if it exist.
1052          */
1053         if (stat & FSL_DMA_SR_EOCDI) {
1054                 chan_dbg(chan, "irq: End-of-Chain link INT\n");
1055                 stat &= ~FSL_DMA_SR_EOCDI;
1056                 update_cookie = 1;
1057                 xfer_ld_q = 1;
1058         }
1059
1060         /*
1061          * If it current transfer is the end-of-transfer,
1062          * we should clear the Channel Start bit for
1063          * prepare next transfer.
1064          */
1065         if (stat & FSL_DMA_SR_EOLNI) {
1066                 chan_dbg(chan, "irq: End-of-link INT\n");
1067                 stat &= ~FSL_DMA_SR_EOLNI;
1068                 xfer_ld_q = 1;
1069         }
1070
1071         if (update_cookie)
1072                 fsl_dma_update_completed_cookie(chan);
1073         if (xfer_ld_q)
1074                 fsl_chan_xfer_ld_queue(chan);
1075         if (stat)
1076                 chan_dbg(chan, "irq: unhandled sr 0x%08x\n", stat);
1077
1078         chan_dbg(chan, "irq: Exit\n");
1079         tasklet_schedule(&chan->tasklet);
1080         return IRQ_HANDLED;
1081 }
1082
1083 static void dma_do_tasklet(unsigned long data)
1084 {
1085         struct fsldma_chan *chan = (struct fsldma_chan *)data;
1086         fsl_chan_ld_cleanup(chan);
1087 }
1088
1089 static irqreturn_t fsldma_ctrl_irq(int irq, void *data)
1090 {
1091         struct fsldma_device *fdev = data;
1092         struct fsldma_chan *chan;
1093         unsigned int handled = 0;
1094         u32 gsr, mask;
1095         int i;
1096
1097         gsr = (fdev->feature & FSL_DMA_BIG_ENDIAN) ? in_be32(fdev->regs)
1098                                                    : in_le32(fdev->regs);
1099         mask = 0xff000000;
1100         dev_dbg(fdev->dev, "IRQ: gsr 0x%.8x\n", gsr);
1101
1102         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1103                 chan = fdev->chan[i];
1104                 if (!chan)
1105                         continue;
1106
1107                 if (gsr & mask) {
1108                         dev_dbg(fdev->dev, "IRQ: chan %d\n", chan->id);
1109                         fsldma_chan_irq(irq, chan);
1110                         handled++;
1111                 }
1112
1113                 gsr &= ~mask;
1114                 mask >>= 8;
1115         }
1116
1117         return IRQ_RETVAL(handled);
1118 }
1119
1120 static void fsldma_free_irqs(struct fsldma_device *fdev)
1121 {
1122         struct fsldma_chan *chan;
1123         int i;
1124
1125         if (fdev->irq != NO_IRQ) {
1126                 dev_dbg(fdev->dev, "free per-controller IRQ\n");
1127                 free_irq(fdev->irq, fdev);
1128                 return;
1129         }
1130
1131         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1132                 chan = fdev->chan[i];
1133                 if (chan && chan->irq != NO_IRQ) {
1134                         chan_dbg(chan, "free per-channel IRQ\n");
1135                         free_irq(chan->irq, chan);
1136                 }
1137         }
1138 }
1139
1140 static int fsldma_request_irqs(struct fsldma_device *fdev)
1141 {
1142         struct fsldma_chan *chan;
1143         int ret;
1144         int i;
1145
1146         /* if we have a per-controller IRQ, use that */
1147         if (fdev->irq != NO_IRQ) {
1148                 dev_dbg(fdev->dev, "request per-controller IRQ\n");
1149                 ret = request_irq(fdev->irq, fsldma_ctrl_irq, IRQF_SHARED,
1150                                   "fsldma-controller", fdev);
1151                 return ret;
1152         }
1153
1154         /* no per-controller IRQ, use the per-channel IRQs */
1155         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1156                 chan = fdev->chan[i];
1157                 if (!chan)
1158                         continue;
1159
1160                 if (chan->irq == NO_IRQ) {
1161                         chan_err(chan, "interrupts property missing in device tree\n");
1162                         ret = -ENODEV;
1163                         goto out_unwind;
1164                 }
1165
1166                 chan_dbg(chan, "request per-channel IRQ\n");
1167                 ret = request_irq(chan->irq, fsldma_chan_irq, IRQF_SHARED,
1168                                   "fsldma-chan", chan);
1169                 if (ret) {
1170                         chan_err(chan, "unable to request per-channel IRQ\n");
1171                         goto out_unwind;
1172                 }
1173         }
1174
1175         return 0;
1176
1177 out_unwind:
1178         for (/* none */; i >= 0; i--) {
1179                 chan = fdev->chan[i];
1180                 if (!chan)
1181                         continue;
1182
1183                 if (chan->irq == NO_IRQ)
1184                         continue;
1185
1186                 free_irq(chan->irq, chan);
1187         }
1188
1189         return ret;
1190 }
1191
1192 /*----------------------------------------------------------------------------*/
1193 /* OpenFirmware Subsystem                                                     */
1194 /*----------------------------------------------------------------------------*/
1195
1196 static int __devinit fsl_dma_chan_probe(struct fsldma_device *fdev,
1197         struct device_node *node, u32 feature, const char *compatible)
1198 {
1199         struct fsldma_chan *chan;
1200         struct resource res;
1201         int err;
1202
1203         /* alloc channel */
1204         chan = kzalloc(sizeof(*chan), GFP_KERNEL);
1205         if (!chan) {
1206                 dev_err(fdev->dev, "no free memory for DMA channels!\n");
1207                 err = -ENOMEM;
1208                 goto out_return;
1209         }
1210
1211         /* ioremap registers for use */
1212         chan->regs = of_iomap(node, 0);
1213         if (!chan->regs) {
1214                 dev_err(fdev->dev, "unable to ioremap registers\n");
1215                 err = -ENOMEM;
1216                 goto out_free_chan;
1217         }
1218
1219         err = of_address_to_resource(node, 0, &res);
1220         if (err) {
1221                 dev_err(fdev->dev, "unable to find 'reg' property\n");
1222                 goto out_iounmap_regs;
1223         }
1224
1225         chan->feature = feature;
1226         if (!fdev->feature)
1227                 fdev->feature = chan->feature;
1228
1229         /*
1230          * If the DMA device's feature is different than the feature
1231          * of its channels, report the bug
1232          */
1233         WARN_ON(fdev->feature != chan->feature);
1234
1235         chan->dev = fdev->dev;
1236         chan->id = ((res.start - 0x100) & 0xfff) >> 7;
1237         if (chan->id >= FSL_DMA_MAX_CHANS_PER_DEVICE) {
1238                 dev_err(fdev->dev, "too many channels for device\n");
1239                 err = -EINVAL;
1240                 goto out_iounmap_regs;
1241         }
1242
1243         fdev->chan[chan->id] = chan;
1244         tasklet_init(&chan->tasklet, dma_do_tasklet, (unsigned long)chan);
1245         snprintf(chan->name, sizeof(chan->name), "chan%d", chan->id);
1246
1247         /* Initialize the channel */
1248         dma_init(chan);
1249
1250         /* Clear cdar registers */
1251         set_cdar(chan, 0);
1252
1253         switch (chan->feature & FSL_DMA_IP_MASK) {
1254         case FSL_DMA_IP_85XX:
1255                 chan->toggle_ext_pause = fsl_chan_toggle_ext_pause;
1256         case FSL_DMA_IP_83XX:
1257                 chan->toggle_ext_start = fsl_chan_toggle_ext_start;
1258                 chan->set_src_loop_size = fsl_chan_set_src_loop_size;
1259                 chan->set_dst_loop_size = fsl_chan_set_dst_loop_size;
1260                 chan->set_request_count = fsl_chan_set_request_count;
1261         }
1262
1263         spin_lock_init(&chan->desc_lock);
1264         INIT_LIST_HEAD(&chan->ld_pending);
1265         INIT_LIST_HEAD(&chan->ld_running);
1266
1267         chan->common.device = &fdev->common;
1268
1269         /* find the IRQ line, if it exists in the device tree */
1270         chan->irq = irq_of_parse_and_map(node, 0);
1271
1272         /* Add the channel to DMA device channel list */
1273         list_add_tail(&chan->common.device_node, &fdev->common.channels);
1274         fdev->common.chancnt++;
1275
1276         dev_info(fdev->dev, "#%d (%s), irq %d\n", chan->id, compatible,
1277                  chan->irq != NO_IRQ ? chan->irq : fdev->irq);
1278
1279         return 0;
1280
1281 out_iounmap_regs:
1282         iounmap(chan->regs);
1283 out_free_chan:
1284         kfree(chan);
1285 out_return:
1286         return err;
1287 }
1288
1289 static void fsl_dma_chan_remove(struct fsldma_chan *chan)
1290 {
1291         irq_dispose_mapping(chan->irq);
1292         list_del(&chan->common.device_node);
1293         iounmap(chan->regs);
1294         kfree(chan);
1295 }
1296
1297 static int __devinit fsldma_of_probe(struct platform_device *op,
1298                         const struct of_device_id *match)
1299 {
1300         struct fsldma_device *fdev;
1301         struct device_node *child;
1302         int err;
1303
1304         fdev = kzalloc(sizeof(*fdev), GFP_KERNEL);
1305         if (!fdev) {
1306                 dev_err(&op->dev, "No enough memory for 'priv'\n");
1307                 err = -ENOMEM;
1308                 goto out_return;
1309         }
1310
1311         fdev->dev = &op->dev;
1312         INIT_LIST_HEAD(&fdev->common.channels);
1313
1314         /* ioremap the registers for use */
1315         fdev->regs = of_iomap(op->dev.of_node, 0);
1316         if (!fdev->regs) {
1317                 dev_err(&op->dev, "unable to ioremap registers\n");
1318                 err = -ENOMEM;
1319                 goto out_free_fdev;
1320         }
1321
1322         /* map the channel IRQ if it exists, but don't hookup the handler yet */
1323         fdev->irq = irq_of_parse_and_map(op->dev.of_node, 0);
1324
1325         dma_cap_set(DMA_MEMCPY, fdev->common.cap_mask);
1326         dma_cap_set(DMA_INTERRUPT, fdev->common.cap_mask);
1327         dma_cap_set(DMA_SG, fdev->common.cap_mask);
1328         dma_cap_set(DMA_SLAVE, fdev->common.cap_mask);
1329         fdev->common.device_alloc_chan_resources = fsl_dma_alloc_chan_resources;
1330         fdev->common.device_free_chan_resources = fsl_dma_free_chan_resources;
1331         fdev->common.device_prep_dma_interrupt = fsl_dma_prep_interrupt;
1332         fdev->common.device_prep_dma_memcpy = fsl_dma_prep_memcpy;
1333         fdev->common.device_prep_dma_sg = fsl_dma_prep_sg;
1334         fdev->common.device_tx_status = fsl_tx_status;
1335         fdev->common.device_issue_pending = fsl_dma_memcpy_issue_pending;
1336         fdev->common.device_prep_slave_sg = fsl_dma_prep_slave_sg;
1337         fdev->common.device_control = fsl_dma_device_control;
1338         fdev->common.dev = &op->dev;
1339
1340         dma_set_mask(&(op->dev), DMA_BIT_MASK(36));
1341
1342         dev_set_drvdata(&op->dev, fdev);
1343
1344         /*
1345          * We cannot use of_platform_bus_probe() because there is no
1346          * of_platform_bus_remove(). Instead, we manually instantiate every DMA
1347          * channel object.
1348          */
1349         for_each_child_of_node(op->dev.of_node, child) {
1350                 if (of_device_is_compatible(child, "fsl,eloplus-dma-channel")) {
1351                         fsl_dma_chan_probe(fdev, child,
1352                                 FSL_DMA_IP_85XX | FSL_DMA_BIG_ENDIAN,
1353                                 "fsl,eloplus-dma-channel");
1354                 }
1355
1356                 if (of_device_is_compatible(child, "fsl,elo-dma-channel")) {
1357                         fsl_dma_chan_probe(fdev, child,
1358                                 FSL_DMA_IP_83XX | FSL_DMA_LITTLE_ENDIAN,
1359                                 "fsl,elo-dma-channel");
1360                 }
1361         }
1362
1363         /*
1364          * Hookup the IRQ handler(s)
1365          *
1366          * If we have a per-controller interrupt, we prefer that to the
1367          * per-channel interrupts to reduce the number of shared interrupt
1368          * handlers on the same IRQ line
1369          */
1370         err = fsldma_request_irqs(fdev);
1371         if (err) {
1372                 dev_err(fdev->dev, "unable to request IRQs\n");
1373                 goto out_free_fdev;
1374         }
1375
1376         dma_async_device_register(&fdev->common);
1377         return 0;
1378
1379 out_free_fdev:
1380         irq_dispose_mapping(fdev->irq);
1381         kfree(fdev);
1382 out_return:
1383         return err;
1384 }
1385
1386 static int fsldma_of_remove(struct platform_device *op)
1387 {
1388         struct fsldma_device *fdev;
1389         unsigned int i;
1390
1391         fdev = dev_get_drvdata(&op->dev);
1392         dma_async_device_unregister(&fdev->common);
1393
1394         fsldma_free_irqs(fdev);
1395
1396         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1397                 if (fdev->chan[i])
1398                         fsl_dma_chan_remove(fdev->chan[i]);
1399         }
1400
1401         iounmap(fdev->regs);
1402         dev_set_drvdata(&op->dev, NULL);
1403         kfree(fdev);
1404
1405         return 0;
1406 }
1407
1408 static const struct of_device_id fsldma_of_ids[] = {
1409         { .compatible = "fsl,eloplus-dma", },
1410         { .compatible = "fsl,elo-dma", },
1411         {}
1412 };
1413
1414 static struct of_platform_driver fsldma_of_driver = {
1415         .driver = {
1416                 .name = "fsl-elo-dma",
1417                 .owner = THIS_MODULE,
1418                 .of_match_table = fsldma_of_ids,
1419         },
1420         .probe = fsldma_of_probe,
1421         .remove = fsldma_of_remove,
1422 };
1423
1424 /*----------------------------------------------------------------------------*/
1425 /* Module Init / Exit                                                         */
1426 /*----------------------------------------------------------------------------*/
1427
1428 static __init int fsldma_init(void)
1429 {
1430         int ret;
1431
1432         pr_info("Freescale Elo / Elo Plus DMA driver\n");
1433
1434         ret = of_register_platform_driver(&fsldma_of_driver);
1435         if (ret)
1436                 pr_err("fsldma: failed to register platform driver\n");
1437
1438         return ret;
1439 }
1440
1441 static void __exit fsldma_exit(void)
1442 {
1443         of_unregister_platform_driver(&fsldma_of_driver);
1444 }
1445
1446 subsys_initcall(fsldma_init);
1447 module_exit(fsldma_exit);
1448
1449 MODULE_DESCRIPTION("Freescale Elo / Elo Plus DMA driver");
1450 MODULE_LICENSE("GPL");