drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_family.h"
  51 #include "amdgpu_mode.h"
  52 #include "amdgpu_ih.h"
  53 #include "amdgpu_irq.h"
  54 #include "amdgpu_ucode.h"
  55 #include "amdgpu_gds.h"
  56
  57 /*
  58  * Modules parameters.
  59  */
  60 extern int amdgpu_modeset;
  61 extern int amdgpu_vram_limit;
  62 extern int amdgpu_gart_size;
  63 extern int amdgpu_benchmarking;
  64 extern int amdgpu_testing;
  65 extern int amdgpu_audio;
  66 extern int amdgpu_disp_priority;
  67 extern int amdgpu_hw_i2c;
  68 extern int amdgpu_pcie_gen2;
  69 extern int amdgpu_msi;
  70 extern int amdgpu_lockup_timeout;
  71 extern int amdgpu_dpm;
  72 extern int amdgpu_smc_load_fw;
  73 extern int amdgpu_aspm;
  74 extern int amdgpu_runtime_pm;
  75 extern int amdgpu_hard_reset;
  76 extern unsigned amdgpu_ip_block_mask;
  77 extern int amdgpu_bapm;
  78 extern int amdgpu_deep_color;
  79 extern int amdgpu_vm_size;
  80 extern int amdgpu_vm_block_size;
  81
  82 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  83 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  84 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  85 #define AMDGPU_IB_POOL_SIZE                     16
  86 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  87 #define AMDGPUFB_CONN_LIMIT                     4
  88 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  89
  90 /* max number of rings */
  91 #define AMDGPU_MAX_RINGS                        16
  92 #define AMDGPU_MAX_GFX_RINGS                    1
  93 #define AMDGPU_MAX_COMPUTE_RINGS                8
  94 #define AMDGPU_MAX_VCE_RINGS                    2
  95
  96 /* number of hw syncs before falling back on blocking */
  97 #define AMDGPU_NUM_SYNCS                        4
  98
  99 /* hardcode that limit for now */
 100 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 101
 102 /* hard reset data */
 103 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 104
 105 /* reset flags */
 106 #define AMDGPU_RESET_GFX                        (1 << 0)
 107 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 108 #define AMDGPU_RESET_DMA                        (1 << 2)
 109 #define AMDGPU_RESET_CP                         (1 << 3)
 110 #define AMDGPU_RESET_GRBM                       (1 << 4)
 111 #define AMDGPU_RESET_DMA1                       (1 << 5)
 112 #define AMDGPU_RESET_RLC                        (1 << 6)
 113 #define AMDGPU_RESET_SEM                        (1 << 7)
 114 #define AMDGPU_RESET_IH                         (1 << 8)
 115 #define AMDGPU_RESET_VMC                        (1 << 9)
 116 #define AMDGPU_RESET_MC                         (1 << 10)
 117 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 118 #define AMDGPU_RESET_UVD                        (1 << 12)
 119 #define AMDGPU_RESET_VCE                        (1 << 13)
 120 #define AMDGPU_RESET_VCE1                       (1 << 14)
 121
 122 /* CG block flags */
 123 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 124 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 125 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 126 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 127 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 128 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 129 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 130
 131 /* CG flags */
 132 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 133 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 134 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 135 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 136 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 138 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 139 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 140 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 141 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 142 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 143 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 144 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 145 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 146 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 147 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 148 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 149
 150 /* PG flags */
 151 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 152 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 153 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 154 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 155 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 156 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 157 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 158 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 159 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 160 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 161 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 162
 163 /* GFX current status */
 164 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 165 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 166 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 167 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 168 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 169
 170 /* max cursor sizes (in pixels) */
 171 #define CIK_CURSOR_WIDTH 128
 172 #define CIK_CURSOR_HEIGHT 128
 173
 174 struct amdgpu_device;
 175 struct amdgpu_fence;
 176 struct amdgpu_ib;
 177 struct amdgpu_vm;
 178 struct amdgpu_ring;
 179 struct amdgpu_semaphore;
 180 struct amdgpu_cs_parser;
 181 struct amdgpu_irq_src;
 182 struct amdgpu_fpriv;
 183
 184 enum amdgpu_cp_irq {
 185         AMDGPU_CP_IRQ_GFX_EOP = 0,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 194
 195         AMDGPU_CP_IRQ_LAST
 196 };
 197
 198 enum amdgpu_sdma_irq {
 199         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 200         AMDGPU_SDMA_IRQ_TRAP1,
 201
 202         AMDGPU_SDMA_IRQ_LAST
 203 };
 204
 205 enum amdgpu_thermal_irq {
 206         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 207         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 208
 209         AMDGPU_THERMAL_IRQ_LAST
 210 };
 211
 212 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 213                                   enum amd_ip_block_type block_type,
 214                                   enum amd_clockgating_state state);
 215 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 216                                   enum amd_ip_block_type block_type,
 217                                   enum amd_powergating_state state);
 218
 219 struct amdgpu_ip_block_version {
 220         enum amd_ip_block_type type;
 221         u32 major;
 222         u32 minor;
 223         u32 rev;
 224         const struct amd_ip_funcs *funcs;
 225 };
 226
 227 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 228                                 enum amd_ip_block_type type,
 229                                 u32 major, u32 minor);
 230
 231 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 232                                         struct amdgpu_device *adev,
 233                                         enum amd_ip_block_type type);
 234
 235 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 236 struct amdgpu_buffer_funcs {
 237         /* maximum bytes in a single operation */
 238         uint32_t        copy_max_bytes;
 239
 240         /* number of dw to reserve per operation */
 241         unsigned        copy_num_dw;
 242
 243         /* used for buffer migration */
 244         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 245                                  /* src addr in bytes */
 246                                  uint64_t src_offset,
 247                                  /* dst addr in bytes */
 248                                  uint64_t dst_offset,
 249                                  /* number of byte to transfer */
 250                                  uint32_t byte_count);
 251
 252         /* maximum bytes in a single operation */
 253         uint32_t        fill_max_bytes;
 254
 255         /* number of dw to reserve per operation */
 256         unsigned        fill_num_dw;
 257
 258         /* used for buffer clearing */
 259         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 260                                  /* value to write to memory */
 261                                  uint32_t src_data,
 262                                  /* dst addr in bytes */
 263                                  uint64_t dst_offset,
 264                                  /* number of byte to fill */
 265                                  uint32_t byte_count);
 266 };
 267
 268 /* provided by hw blocks that can write ptes, e.g., sdma */
 269 struct amdgpu_vm_pte_funcs {
 270         /* copy pte entries from GART */
 271         void (*copy_pte)(struct amdgpu_ib *ib,
 272                          uint64_t pe, uint64_t src,
 273                          unsigned count);
 274         /* write pte one entry at a time with addr mapping */
 275         void (*write_pte)(struct amdgpu_ib *ib,
 276                           uint64_t pe,
 277                           uint64_t addr, unsigned count,
 278                           uint32_t incr, uint32_t flags);
 279         /* for linear pte/pde updates without addr mapping */
 280         void (*set_pte_pde)(struct amdgpu_ib *ib,
 281                             uint64_t pe,
 282                             uint64_t addr, unsigned count,
 283                             uint32_t incr, uint32_t flags);
 284         /* pad the indirect buffer to the necessary number of dw */
 285         void (*pad_ib)(struct amdgpu_ib *ib);
 286 };
 287
 288 /* provided by the gmc block */
 289 struct amdgpu_gart_funcs {
 290         /* flush the vm tlb via mmio */
 291         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 292                               uint32_t vmid);
 293         /* write pte/pde updates using the cpu */
 294         int (*set_pte_pde)(struct amdgpu_device *adev,
 295                            void *cpu_pt_addr, /* cpu addr of page table */
 296                            uint32_t gpu_page_idx, /* pte/pde to update */
 297                            uint64_t addr, /* addr to write into pte/pde */
 298                            uint32_t flags); /* access flags */
 299 };
 300
 301 /* provided by the ih block */
 302 struct amdgpu_ih_funcs {
 303         /* ring read/write ptr handling, called from interrupt context */
 304         u32 (*get_wptr)(struct amdgpu_device *adev);
 305         void (*decode_iv)(struct amdgpu_device *adev,
 306                           struct amdgpu_iv_entry *entry);
 307         void (*set_rptr)(struct amdgpu_device *adev);
 308 };
 309
 310 /* provided by hw blocks that expose a ring buffer for commands */
 311 struct amdgpu_ring_funcs {
 312         /* ring read/write ptr handling */
 313         u32 (*get_rptr)(struct amdgpu_ring *ring);
 314         u32 (*get_wptr)(struct amdgpu_ring *ring);
 315         void (*set_wptr)(struct amdgpu_ring *ring);
 316         /* validating and patching of IBs */
 317         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 318         /* command emit functions */
 319         void (*emit_ib)(struct amdgpu_ring *ring,
 320                         struct amdgpu_ib *ib);
 321         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 322                            uint64_t seq, unsigned flags);
 323         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 324                                struct amdgpu_semaphore *semaphore,
 325                                bool emit_wait);
 326         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 327                               uint64_t pd_addr);
 328         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 329         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 330                                 uint32_t gds_base, uint32_t gds_size,
 331                                 uint32_t gws_base, uint32_t gws_size,
 332                                 uint32_t oa_base, uint32_t oa_size);
 333         /* testing functions */
 334         int (*test_ring)(struct amdgpu_ring *ring);
 335         int (*test_ib)(struct amdgpu_ring *ring);
 336         bool (*is_lockup)(struct amdgpu_ring *ring);
 337 };
 338
 339 /*
 340  * BIOS.
 341  */
 342 bool amdgpu_get_bios(struct amdgpu_device *adev);
 343 bool amdgpu_read_bios(struct amdgpu_device *adev);
 344
 345 /*
 346  * Dummy page
 347  */
 348 struct amdgpu_dummy_page {
 349         struct page     *page;
 350         dma_addr_t      addr;
 351 };
 352 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 353 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 354
 355
 356 /*
 357  * Clocks
 358  */
 359
 360 #define AMDGPU_MAX_PPLL 3
 361
 362 struct amdgpu_clock {
 363         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 364         struct amdgpu_pll spll;
 365         struct amdgpu_pll mpll;
 366         /* 10 Khz units */
 367         uint32_t default_mclk;
 368         uint32_t default_sclk;
 369         uint32_t default_dispclk;
 370         uint32_t current_dispclk;
 371         uint32_t dp_extclk;
 372         uint32_t max_pixel_clock;
 373 };
 374
 375 /*
 376  * Fences.
 377  */
 378 struct amdgpu_fence_driver {
 379         struct amdgpu_ring              *ring;
 380         uint64_t                        gpu_addr;
 381         volatile uint32_t               *cpu_addr;
 382         /* sync_seq is protected by ring emission lock */
 383         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 384         atomic64_t                      last_seq;
 385         bool                            initialized;
 386         bool                            delayed_irq;
 387         struct amdgpu_irq_src           *irq_src;
 388         unsigned                        irq_type;
 389         struct delayed_work             lockup_work;
 390 };
 391
 392 /* some special values for the owner field */
 393 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 394 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 395 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 396
 397 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 398 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 399
 400 struct amdgpu_fence {
 401         struct fence base;
 402
 403         /* RB, DMA, etc. */
 404         struct amdgpu_ring              *ring;
 405         uint64_t                        seq;
 406
 407         /* filp or special value for fence creator */
 408         void                            *owner;
 409
 410         wait_queue_t                    fence_wake;
 411 };
 412
 413 struct amdgpu_user_fence {
 414         /* write-back bo */
 415         struct amdgpu_bo        *bo;
 416         /* write-back address offset to bo start */
 417         uint32_t                offset;
 418         /* resulting sequence number */
 419         uint64_t                sequence;
 420 };
 421
 422 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 423 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 424 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 425
 426 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 427 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 428                                    struct amdgpu_irq_src *irq_src,
 429                                    unsigned irq_type);
 430 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 431                       struct amdgpu_fence **fence);
 432 void amdgpu_fence_process(struct amdgpu_ring *ring);
 433 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 434 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 435 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 436
 437 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 438 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 439 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 440                           struct amdgpu_fence **fences,
 441                           bool intr);
 442 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 443 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 444
 445 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 446                             struct amdgpu_ring *ring);
 447 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 448                             struct amdgpu_ring *ring);
 449
 450 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 451                                                       struct amdgpu_fence *b)
 452 {
 453         if (!a) {
 454                 return b;
 455         }
 456
 457         if (!b) {
 458                 return a;
 459         }
 460
 461         BUG_ON(a->ring != b->ring);
 462
 463         if (a->seq > b->seq) {
 464                 return a;
 465         } else {
 466                 return b;
 467         }
 468 }
 469
 470 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 471                                            struct amdgpu_fence *b)
 472 {
 473         if (!a) {
 474                 return false;
 475         }
 476
 477         if (!b) {
 478                 return true;
 479         }
 480
 481         BUG_ON(a->ring != b->ring);
 482
 483         return a->seq < b->seq;
 484 }
 485
 486 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 487                            void *owner, struct amdgpu_fence **fence);
 488
 489 /*
 490  * TTM.
 491  */
 492 struct amdgpu_mman {
 493         struct ttm_bo_global_ref        bo_global_ref;
 494         struct drm_global_reference     mem_global_ref;
 495         struct ttm_bo_device            bdev;
 496         bool                            mem_global_referenced;
 497         bool                            initialized;
 498
 499 #if defined(CONFIG_DEBUG_FS)
 500         struct dentry                   *vram;
 501         struct dentry                   *gtt;
 502 #endif
 503
 504         /* buffer handling */
 505         const struct amdgpu_buffer_funcs        *buffer_funcs;
 506         struct amdgpu_ring                      *buffer_funcs_ring;
 507 };
 508
 509 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 510                        uint64_t src_offset,
 511                        uint64_t dst_offset,
 512                        uint32_t byte_count,
 513                        struct reservation_object *resv,
 514                        struct amdgpu_fence **fence);
 515 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 516
 517 struct amdgpu_bo_list_entry {
 518         struct amdgpu_bo                *robj;
 519         struct ttm_validate_buffer      tv;
 520         struct amdgpu_bo_va             *bo_va;
 521         unsigned                        prefered_domains;
 522         unsigned                        allowed_domains;
 523         uint32_t                        priority;
 524 };
 525
 526 struct amdgpu_bo_va_mapping {
 527         struct list_head                list;
 528         struct interval_tree_node       it;
 529         uint64_t                        offset;
 530         uint32_t                        flags;
 531 };
 532
 533 /* bo virtual addresses in a specific vm */
 534 struct amdgpu_bo_va {
 535         /* protected by bo being reserved */
 536         struct list_head                bo_list;
 537         uint64_t                        addr;
 538         struct amdgpu_fence             *last_pt_update;
 539         unsigned                        ref_count;
 540
 541         /* protected by vm mutex */
 542         struct list_head                mappings;
 543         struct list_head                vm_status;
 544
 545         /* constant after initialization */
 546         struct amdgpu_vm                *vm;
 547         struct amdgpu_bo                *bo;
 548 };
 549
 550 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 551
 552 struct amdgpu_bo {
 553         /* Protected by gem.mutex */
 554         struct list_head                list;
 555         /* Protected by tbo.reserved */
 556         u32                             initial_domain;
 557         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 558         struct ttm_placement            placement;
 559         struct ttm_buffer_object        tbo;
 560         struct ttm_bo_kmap_obj          kmap;
 561         u64                             flags;
 562         unsigned                        pin_count;
 563         void                            *kptr;
 564         u64                             tiling_flags;
 565         u64                             metadata_flags;
 566         void                            *metadata;
 567         u32                             metadata_size;
 568         /* list of all virtual address to which this bo
 569          * is associated to
 570          */
 571         struct list_head                va;
 572         /* Constant after initialization */
 573         struct amdgpu_device            *adev;
 574         struct drm_gem_object           gem_base;
 575
 576         struct ttm_bo_kmap_obj          dma_buf_vmap;
 577         pid_t                           pid;
 578         struct amdgpu_mn                *mn;
 579         struct list_head                mn_list;
 580 };
 581 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 582
 583 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 584 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 585                                 struct drm_file *file_priv);
 586 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 587                                 struct drm_file *file_priv);
 588 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 589 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 590 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 591                                                         struct dma_buf_attachment *attach,
 592                                                         struct sg_table *sg);
 593 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 594                                         struct drm_gem_object *gobj,
 595                                         int flags);
 596 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 597 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 598 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 599 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 600 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 601 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 602
 603 /* sub-allocation manager, it has to be protected by another lock.
 604  * By conception this is an helper for other part of the driver
 605  * like the indirect buffer or semaphore, which both have their
 606  * locking.
 607  *
 608  * Principe is simple, we keep a list of sub allocation in offset
 609  * order (first entry has offset == 0, last entry has the highest
 610  * offset).
 611  *
 612  * When allocating new object we first check if there is room at
 613  * the end total_size - (last_object_offset + last_object_size) >=
 614  * alloc_size. If so we allocate new object there.
 615  *
 616  * When there is not enough room at the end, we start waiting for
 617  * each sub object until we reach object_offset+object_size >=
 618  * alloc_size, this object then become the sub object we return.
 619  *
 620  * Alignment can't be bigger than page size.
 621  *
 622  * Hole are not considered for allocation to keep things simple.
 623  * Assumption is that there won't be hole (all object on same
 624  * alignment).
 625  */
 626 struct amdgpu_sa_manager {
 627         wait_queue_head_t       wq;
 628         struct amdgpu_bo        *bo;
 629         struct list_head        *hole;
 630         struct list_head        flist[AMDGPU_MAX_RINGS];
 631         struct list_head        olist;
 632         unsigned                size;
 633         uint64_t                gpu_addr;
 634         void                    *cpu_ptr;
 635         uint32_t                domain;
 636         uint32_t                align;
 637 };
 638
 639 struct amdgpu_sa_bo;
 640
 641 /* sub-allocation buffer */
 642 struct amdgpu_sa_bo {
 643         struct list_head                olist;
 644         struct list_head                flist;
 645         struct amdgpu_sa_manager        *manager;
 646         unsigned                        soffset;
 647         unsigned                        eoffset;
 648         struct amdgpu_fence             *fence;
 649 };
 650
 651 /*
 652  * GEM objects.
 653  */
 654 struct amdgpu_gem {
 655         struct mutex            mutex;
 656         struct list_head        objects;
 657 };
 658
 659 int amdgpu_gem_init(struct amdgpu_device *adev);
 660 void amdgpu_gem_fini(struct amdgpu_device *adev);
 661 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 662                                 int alignment, u32 initial_domain,
 663                                 u64 flags, bool kernel,
 664                                 struct drm_gem_object **obj);
 665
 666 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 667                             struct drm_device *dev,
 668                             struct drm_mode_create_dumb *args);
 669 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 670                           struct drm_device *dev,
 671                           uint32_t handle, uint64_t *offset_p);
 672
 673 /*
 674  * Semaphores.
 675  */
 676 struct amdgpu_semaphore {
 677         struct amdgpu_sa_bo     *sa_bo;
 678         signed                  waiters;
 679         uint64_t                gpu_addr;
 680 };
 681
 682 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 683                             struct amdgpu_semaphore **semaphore);
 684 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 685                                   struct amdgpu_semaphore *semaphore);
 686 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 687                                 struct amdgpu_semaphore *semaphore);
 688 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 689                            struct amdgpu_semaphore **semaphore,
 690                            struct amdgpu_fence *fence);
 691
 692 /*
 693  * Synchronization
 694  */
 695 struct amdgpu_sync {
 696         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 697         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 698         struct amdgpu_fence     *last_vm_update;
 699 };
 700
 701 void amdgpu_sync_create(struct amdgpu_sync *sync);
 702 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 703                       struct fence *f);
 704 int amdgpu_sync_resv(struct amdgpu_device *adev,
 705                      struct amdgpu_sync *sync,
 706                      struct reservation_object *resv,
 707                      void *owner);
 708 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 709                       struct amdgpu_ring *ring);
 710 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 711                       struct amdgpu_fence *fence);
 712
 713 /*
 714  * GART structures, functions & helpers
 715  */
 716 struct amdgpu_mc;
 717
 718 #define AMDGPU_GPU_PAGE_SIZE 4096
 719 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 720 #define AMDGPU_GPU_PAGE_SHIFT 12
 721 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 722
 723 struct amdgpu_gart {
 724         dma_addr_t                      table_addr;
 725         struct amdgpu_bo                *robj;
 726         void                            *ptr;
 727         unsigned                        num_gpu_pages;
 728         unsigned                        num_cpu_pages;
 729         unsigned                        table_size;
 730         struct page                     **pages;
 731         dma_addr_t                      *pages_addr;
 732         bool                            ready;
 733         const struct amdgpu_gart_funcs *gart_funcs;
 734 };
 735
 736 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 737 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 738 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 739 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 740 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 741 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 742 int amdgpu_gart_init(struct amdgpu_device *adev);
 743 void amdgpu_gart_fini(struct amdgpu_device *adev);
 744 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 745                         int pages);
 746 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 747                      int pages, struct page **pagelist,
 748                      dma_addr_t *dma_addr, uint32_t flags);
 749
 750 /*
 751  * GPU MC structures, functions & helpers
 752  */
 753 struct amdgpu_mc {
 754         resource_size_t         aper_size;
 755         resource_size_t         aper_base;
 756         resource_size_t         agp_base;
 757         /* for some chips with <= 32MB we need to lie
 758          * about vram size near mc fb location */
 759         u64                     mc_vram_size;
 760         u64                     visible_vram_size;
 761         u64                     gtt_size;
 762         u64                     gtt_start;
 763         u64                     gtt_end;
 764         u64                     vram_start;
 765         u64                     vram_end;
 766         unsigned                vram_width;
 767         u64                     real_vram_size;
 768         int                     vram_mtrr;
 769         u64                     gtt_base_align;
 770         u64                     mc_mask;
 771         const struct firmware   *fw;    /* MC firmware */
 772         uint32_t                fw_version;
 773         struct amdgpu_irq_src   vm_fault;
 774         uint32_t                vram_type;
 775 };
 776
 777 /*
 778  * GPU doorbell structures, functions & helpers
 779  */
 780 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 781 {
 782         AMDGPU_DOORBELL_KIQ                     = 0x000,
 783         AMDGPU_DOORBELL_HIQ                     = 0x001,
 784         AMDGPU_DOORBELL_DIQ                     = 0x002,
 785         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 786         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 787         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 788         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 789         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 790         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 791         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 792         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 793         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 794         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 795         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 796         AMDGPU_DOORBELL_IH                      = 0x1E8,
 797         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 798         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 799 } AMDGPU_DOORBELL_ASSIGNMENT;
 800
 801 struct amdgpu_doorbell {
 802         /* doorbell mmio */
 803         resource_size_t         base;
 804         resource_size_t         size;
 805         u32 __iomem             *ptr;
 806         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 807 };
 808
 809 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 810                                 phys_addr_t *aperture_base,
 811                                 size_t *aperture_size,
 812                                 size_t *start_offset);
 813
 814 /*
 815  * IRQS.
 816  */
 817
 818 struct amdgpu_flip_work {
 819         struct work_struct              flip_work;
 820         struct work_struct              unpin_work;
 821         struct amdgpu_device            *adev;
 822         int                             crtc_id;
 823         uint64_t                        base;
 824         struct drm_pending_vblank_event *event;
 825         struct amdgpu_bo                *old_rbo;
 826         struct fence                    *fence;
 827 };
 828
 829
 830 /*
 831  * CP & rings.
 832  */
 833
 834 struct amdgpu_ib {
 835         struct amdgpu_sa_bo             *sa_bo;
 836         uint32_t                        length_dw;
 837         uint64_t                        gpu_addr;
 838         uint32_t                        *ptr;
 839         struct amdgpu_ring              *ring;
 840         struct amdgpu_fence             *fence;
 841         struct amdgpu_user_fence        *user;
 842         struct amdgpu_vm                *vm;
 843         struct amdgpu_ctx               *ctx;
 844         struct amdgpu_sync              sync;
 845         uint32_t                        gds_base, gds_size;
 846         uint32_t                        gws_base, gws_size;
 847         uint32_t                        oa_base, oa_size;
 848         uint32_t                        flags;
 849 };
 850
 851 enum amdgpu_ring_type {
 852         AMDGPU_RING_TYPE_GFX,
 853         AMDGPU_RING_TYPE_COMPUTE,
 854         AMDGPU_RING_TYPE_SDMA,
 855         AMDGPU_RING_TYPE_UVD,
 856         AMDGPU_RING_TYPE_VCE
 857 };
 858
 859 struct amdgpu_ring {
 860         struct amdgpu_device            *adev;
 861         const struct amdgpu_ring_funcs  *funcs;
 862         struct amdgpu_fence_driver      fence_drv;
 863
 864         struct mutex            *ring_lock;
 865         struct amdgpu_bo        *ring_obj;
 866         volatile uint32_t       *ring;
 867         unsigned                rptr_offs;
 868         u64                     next_rptr_gpu_addr;
 869         volatile u32            *next_rptr_cpu_addr;
 870         unsigned                wptr;
 871         unsigned                wptr_old;
 872         unsigned                ring_size;
 873         unsigned                ring_free_dw;
 874         int                     count_dw;
 875         atomic_t                last_rptr;
 876         atomic64_t              last_activity;
 877         uint64_t                gpu_addr;
 878         uint32_t                align_mask;
 879         uint32_t                ptr_mask;
 880         bool                    ready;
 881         u32                     nop;
 882         u32                     idx;
 883         u64                     last_semaphore_signal_addr;
 884         u64                     last_semaphore_wait_addr;
 885         u32                     me;
 886         u32                     pipe;
 887         u32                     queue;
 888         struct amdgpu_bo        *mqd_obj;
 889         u32                     doorbell_index;
 890         bool                    use_doorbell;
 891         unsigned                wptr_offs;
 892         unsigned                next_rptr_offs;
 893         unsigned                fence_offs;
 894         struct amdgpu_ctx       *current_ctx;
 895         enum amdgpu_ring_type   type;
 896         char                    name[16];
 897 };
 898
 899 /*
 900  * VM
 901  */
 902
 903 /* maximum number of VMIDs */
 904 #define AMDGPU_NUM_VM   16
 905
 906 /* number of entries in page table */
 907 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 908
 909 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 910 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 911 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 912 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 913
 914 #define AMDGPU_PTE_VALID        (1 << 0)
 915 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 916 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 917
 918 /* VI only */
 919 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 920
 921 #define AMDGPU_PTE_READABLE     (1 << 5)
 922 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 923
 924 /* PTE (Page Table Entry) fragment field for different page sizes */
 925 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 926 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 927 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 928
 929 struct amdgpu_vm_pt {
 930         struct amdgpu_bo                *bo;
 931         uint64_t                        addr;
 932 };
 933
 934 struct amdgpu_vm_id {
 935         unsigned                id;
 936         uint64_t                pd_gpu_addr;
 937         /* last flushed PD/PT update */
 938         struct amdgpu_fence     *flushed_updates;
 939         /* last use of vmid */
 940         struct amdgpu_fence     *last_id_use;
 941 };
 942
 943 struct amdgpu_vm {
 944         struct mutex            mutex;
 945
 946         struct rb_root          va;
 947
 948         /* protecting invalidated and freed */
 949         spinlock_t              status_lock;
 950
 951         /* BOs moved, but not yet updated in the PT */
 952         struct list_head        invalidated;
 953
 954         /* BOs freed, but not yet updated in the PT */
 955         struct list_head        freed;
 956
 957         /* contains the page directory */
 958         struct amdgpu_bo        *page_directory;
 959         unsigned                max_pde_used;
 960
 961         /* array of page tables, one for each page directory entry */
 962         struct amdgpu_vm_pt     *page_tables;
 963
 964         /* for id and flush management per ring */
 965         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 966 };
 967
 968 struct amdgpu_vm_manager {
 969         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 970         uint32_t                        max_pfn;
 971         /* number of VMIDs */
 972         unsigned                        nvm;
 973         /* vram base address for page table entry  */
 974         u64                             vram_base_offset;
 975         /* is vm enabled? */
 976         bool                            enabled;
 977         /* for hw to save the PD addr on suspend/resume */
 978         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 979         /* vm pte handling */
 980         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 981         struct amdgpu_ring                      *vm_pte_funcs_ring;
 982 };
 983
 984 /*
 985  * context related structures
 986  */
 987
 988 #define AMDGPU_CTX_MAX_CS_PENDING       16
 989
 990 struct amdgpu_ctx_ring {
 991         uint64_t        sequence;
 992         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
 993 };
 994
 995 struct amdgpu_ctx {
 996         struct kref             refcount;
 997         unsigned                reset_counter;
 998         spinlock_t              ring_lock;
 999         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1000 };
1001
1002 struct amdgpu_ctx_mgr {
1003         struct amdgpu_device    *adev;
1004         struct mutex            lock;
1005         /* protected by lock */
1006         struct idr              ctx_handles;
1007 };
1008
1009 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1010                      uint32_t *id);
1011 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1012                     uint32_t id);
1013
1014 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1015
1016 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1017 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1018
1019 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1020                               struct fence *fence);
1021 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1022                                    struct amdgpu_ring *ring, uint64_t seq);
1023
1024 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1025                      struct drm_file *filp);
1026
1027
1028 /*
1029  * file private structure
1030  */
1031
1032 struct amdgpu_fpriv {
1033         struct amdgpu_vm        vm;
1034         struct mutex            bo_list_lock;
1035         struct idr              bo_list_handles;
1036         struct amdgpu_ctx_mgr   ctx_mgr;
1037 };
1038
1039 /*
1040  * residency list
1041  */
1042
1043 struct amdgpu_bo_list {
1044         struct mutex lock;
1045         struct amdgpu_bo *gds_obj;
1046         struct amdgpu_bo *gws_obj;
1047         struct amdgpu_bo *oa_obj;
1048         bool has_userptr;
1049         unsigned num_entries;
1050         struct amdgpu_bo_list_entry *array;
1051 };
1052
1053 struct amdgpu_bo_list *
1054 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1055 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1056 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1057
1058 /*
1059  * GFX stuff
1060  */
1061 #include "clearstate_defs.h"
1062
1063 struct amdgpu_rlc {
1064         /* for power gating */
1065         struct amdgpu_bo        *save_restore_obj;
1066         uint64_t                save_restore_gpu_addr;
1067         volatile uint32_t       *sr_ptr;
1068         const u32               *reg_list;
1069         u32                     reg_list_size;
1070         /* for clear state */
1071         struct amdgpu_bo        *clear_state_obj;
1072         uint64_t                clear_state_gpu_addr;
1073         volatile uint32_t       *cs_ptr;
1074         const struct cs_section_def   *cs_data;
1075         u32                     clear_state_size;
1076         /* for cp tables */
1077         struct amdgpu_bo        *cp_table_obj;
1078         uint64_t                cp_table_gpu_addr;
1079         volatile uint32_t       *cp_table_ptr;
1080         u32                     cp_table_size;
1081 };
1082
1083 struct amdgpu_mec {
1084         struct amdgpu_bo        *hpd_eop_obj;
1085         u64                     hpd_eop_gpu_addr;
1086         u32 num_pipe;
1087         u32 num_mec;
1088         u32 num_queue;
1089 };
1090
1091 /*
1092  * GPU scratch registers structures, functions & helpers
1093  */
1094 struct amdgpu_scratch {
1095         unsigned                num_reg;
1096         uint32_t                reg_base;
1097         bool                    free[32];
1098         uint32_t                reg[32];
1099 };
1100
1101 /*
1102  * GFX configurations
1103  */
1104 struct amdgpu_gca_config {
1105         unsigned max_shader_engines;
1106         unsigned max_tile_pipes;
1107         unsigned max_cu_per_sh;
1108         unsigned max_sh_per_se;
1109         unsigned max_backends_per_se;
1110         unsigned max_texture_channel_caches;
1111         unsigned max_gprs;
1112         unsigned max_gs_threads;
1113         unsigned max_hw_contexts;
1114         unsigned sc_prim_fifo_size_frontend;
1115         unsigned sc_prim_fifo_size_backend;
1116         unsigned sc_hiz_tile_fifo_size;
1117         unsigned sc_earlyz_tile_fifo_size;
1118
1119         unsigned num_tile_pipes;
1120         unsigned backend_enable_mask;
1121         unsigned mem_max_burst_length_bytes;
1122         unsigned mem_row_size_in_kb;
1123         unsigned shader_engine_tile_size;
1124         unsigned num_gpus;
1125         unsigned multi_gpu_tile_size;
1126         unsigned mc_arb_ramcfg;
1127         unsigned gb_addr_config;
1128
1129         uint32_t tile_mode_array[32];
1130         uint32_t macrotile_mode_array[16];
1131 };
1132
1133 struct amdgpu_gfx {
1134         struct mutex                    gpu_clock_mutex;
1135         struct amdgpu_gca_config        config;
1136         struct amdgpu_rlc               rlc;
1137         struct amdgpu_mec               mec;
1138         struct amdgpu_scratch           scratch;
1139         const struct firmware           *me_fw; /* ME firmware */
1140         uint32_t                        me_fw_version;
1141         const struct firmware           *pfp_fw; /* PFP firmware */
1142         uint32_t                        pfp_fw_version;
1143         const struct firmware           *ce_fw; /* CE firmware */
1144         uint32_t                        ce_fw_version;
1145         const struct firmware           *rlc_fw; /* RLC firmware */
1146         uint32_t                        rlc_fw_version;
1147         const struct firmware           *mec_fw; /* MEC firmware */
1148         uint32_t                        mec_fw_version;
1149         const struct firmware           *mec2_fw; /* MEC2 firmware */
1150         uint32_t                        mec2_fw_version;
1151         uint32_t                        me_feature_version;
1152         uint32_t                        ce_feature_version;
1153         uint32_t                        pfp_feature_version;
1154         uint32_t                        rlc_feature_version;
1155         uint32_t                        mec_feature_version;
1156         uint32_t                        mec2_feature_version;
1157         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1158         unsigned                        num_gfx_rings;
1159         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1160         unsigned                        num_compute_rings;
1161         struct amdgpu_irq_src           eop_irq;
1162         struct amdgpu_irq_src           priv_reg_irq;
1163         struct amdgpu_irq_src           priv_inst_irq;
1164         /* gfx status */
1165         uint32_t gfx_current_status;
1166         /* sync signal for const engine */
1167         unsigned ce_sync_offs;
1168         /* ce ram size*/
1169         unsigned ce_ram_size;
1170 };
1171
1172 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1173                   unsigned size, struct amdgpu_ib *ib);
1174 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1175 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1176                        struct amdgpu_ib *ib, void *owner);
1177 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1178 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1179 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1180 /* Ring access between begin & end cannot sleep */
1181 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1182 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1183 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1184 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1185 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1186 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1187 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1188 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1189 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1190 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1191                             uint32_t **data);
1192 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1193                         unsigned size, uint32_t *data);
1194 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1195                      unsigned ring_size, u32 nop, u32 align_mask,
1196                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1197                      enum amdgpu_ring_type ring_type);
1198 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1199
1200 /*
1201  * CS.
1202  */
1203 struct amdgpu_cs_chunk {
1204         uint32_t                chunk_id;
1205         uint32_t                length_dw;
1206         uint32_t                *kdata;
1207         void __user             *user_ptr;
1208 };
1209
1210 struct amdgpu_cs_parser {
1211         struct amdgpu_device    *adev;
1212         struct drm_file         *filp;
1213         struct amdgpu_ctx       *ctx;
1214         struct amdgpu_bo_list *bo_list;
1215         /* chunks */
1216         unsigned                nchunks;
1217         struct amdgpu_cs_chunk  *chunks;
1218         /* relocations */
1219         struct amdgpu_bo_list_entry     *vm_bos;
1220         struct list_head        validated;
1221
1222         struct amdgpu_ib        *ibs;
1223         uint32_t                num_ibs;
1224
1225         struct ww_acquire_ctx   ticket;
1226
1227         /* user fence */
1228         struct amdgpu_user_fence uf;
1229 };
1230
1231 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1232 {
1233         return p->ibs[ib_idx].ptr[idx];
1234 }
1235
1236 /*
1237  * Writeback
1238  */
1239 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1240
1241 struct amdgpu_wb {
1242         struct amdgpu_bo        *wb_obj;
1243         volatile uint32_t       *wb;
1244         uint64_t                gpu_addr;
1245         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1246         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1247 };
1248
1249 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1250 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1251
1252 /**
1253  * struct amdgpu_pm - power management datas
1254  * It keeps track of various data needed to take powermanagement decision.
1255  */
1256
1257 enum amdgpu_pm_state_type {
1258         /* not used for dpm */
1259         POWER_STATE_TYPE_DEFAULT,
1260         POWER_STATE_TYPE_POWERSAVE,
1261         /* user selectable states */
1262         POWER_STATE_TYPE_BATTERY,
1263         POWER_STATE_TYPE_BALANCED,
1264         POWER_STATE_TYPE_PERFORMANCE,
1265         /* internal states */
1266         POWER_STATE_TYPE_INTERNAL_UVD,
1267         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1268         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1269         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1270         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1271         POWER_STATE_TYPE_INTERNAL_BOOT,
1272         POWER_STATE_TYPE_INTERNAL_THERMAL,
1273         POWER_STATE_TYPE_INTERNAL_ACPI,
1274         POWER_STATE_TYPE_INTERNAL_ULV,
1275         POWER_STATE_TYPE_INTERNAL_3DPERF,
1276 };
1277
1278 enum amdgpu_int_thermal_type {
1279         THERMAL_TYPE_NONE,
1280         THERMAL_TYPE_EXTERNAL,
1281         THERMAL_TYPE_EXTERNAL_GPIO,
1282         THERMAL_TYPE_RV6XX,
1283         THERMAL_TYPE_RV770,
1284         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1285         THERMAL_TYPE_EVERGREEN,
1286         THERMAL_TYPE_SUMO,
1287         THERMAL_TYPE_NI,
1288         THERMAL_TYPE_SI,
1289         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1290         THERMAL_TYPE_CI,
1291         THERMAL_TYPE_KV,
1292 };
1293
1294 enum amdgpu_dpm_auto_throttle_src {
1295         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1296         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1297 };
1298
1299 enum amdgpu_dpm_event_src {
1300         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1301         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1302         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1303         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1304         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1305 };
1306
1307 #define AMDGPU_MAX_VCE_LEVELS 6
1308
1309 enum amdgpu_vce_level {
1310         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1311         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1312         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1313         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1314         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1315         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1316 };
1317
1318 struct amdgpu_ps {
1319         u32 caps; /* vbios flags */
1320         u32 class; /* vbios flags */
1321         u32 class2; /* vbios flags */
1322         /* UVD clocks */
1323         u32 vclk;
1324         u32 dclk;
1325         /* VCE clocks */
1326         u32 evclk;
1327         u32 ecclk;
1328         bool vce_active;
1329         enum amdgpu_vce_level vce_level;
1330         /* asic priv */
1331         void *ps_priv;
1332 };
1333
1334 struct amdgpu_dpm_thermal {
1335         /* thermal interrupt work */
1336         struct work_struct work;
1337         /* low temperature threshold */
1338         int                min_temp;
1339         /* high temperature threshold */
1340         int                max_temp;
1341         /* was last interrupt low to high or high to low */
1342         bool               high_to_low;
1343         /* interrupt source */
1344         struct amdgpu_irq_src   irq;
1345 };
1346
1347 enum amdgpu_clk_action
1348 {
1349         AMDGPU_SCLK_UP = 1,
1350         AMDGPU_SCLK_DOWN
1351 };
1352
1353 struct amdgpu_blacklist_clocks
1354 {
1355         u32 sclk;
1356         u32 mclk;
1357         enum amdgpu_clk_action action;
1358 };
1359
1360 struct amdgpu_clock_and_voltage_limits {
1361         u32 sclk;
1362         u32 mclk;
1363         u16 vddc;
1364         u16 vddci;
1365 };
1366
1367 struct amdgpu_clock_array {
1368         u32 count;
1369         u32 *values;
1370 };
1371
1372 struct amdgpu_clock_voltage_dependency_entry {
1373         u32 clk;
1374         u16 v;
1375 };
1376
1377 struct amdgpu_clock_voltage_dependency_table {
1378         u32 count;
1379         struct amdgpu_clock_voltage_dependency_entry *entries;
1380 };
1381
1382 union amdgpu_cac_leakage_entry {
1383         struct {
1384                 u16 vddc;
1385                 u32 leakage;
1386         };
1387         struct {
1388                 u16 vddc1;
1389                 u16 vddc2;
1390                 u16 vddc3;
1391         };
1392 };
1393
1394 struct amdgpu_cac_leakage_table {
1395         u32 count;
1396         union amdgpu_cac_leakage_entry *entries;
1397 };
1398
1399 struct amdgpu_phase_shedding_limits_entry {
1400         u16 voltage;
1401         u32 sclk;
1402         u32 mclk;
1403 };
1404
1405 struct amdgpu_phase_shedding_limits_table {
1406         u32 count;
1407         struct amdgpu_phase_shedding_limits_entry *entries;
1408 };
1409
1410 struct amdgpu_uvd_clock_voltage_dependency_entry {
1411         u32 vclk;
1412         u32 dclk;
1413         u16 v;
1414 };
1415
1416 struct amdgpu_uvd_clock_voltage_dependency_table {
1417         u8 count;
1418         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1419 };
1420
1421 struct amdgpu_vce_clock_voltage_dependency_entry {
1422         u32 ecclk;
1423         u32 evclk;
1424         u16 v;
1425 };
1426
1427 struct amdgpu_vce_clock_voltage_dependency_table {
1428         u8 count;
1429         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1430 };
1431
1432 struct amdgpu_ppm_table {
1433         u8 ppm_design;
1434         u16 cpu_core_number;
1435         u32 platform_tdp;
1436         u32 small_ac_platform_tdp;
1437         u32 platform_tdc;
1438         u32 small_ac_platform_tdc;
1439         u32 apu_tdp;
1440         u32 dgpu_tdp;
1441         u32 dgpu_ulv_power;
1442         u32 tj_max;
1443 };
1444
1445 struct amdgpu_cac_tdp_table {
1446         u16 tdp;
1447         u16 configurable_tdp;
1448         u16 tdc;
1449         u16 battery_power_limit;
1450         u16 small_power_limit;
1451         u16 low_cac_leakage;
1452         u16 high_cac_leakage;
1453         u16 maximum_power_delivery_limit;
1454 };
1455
1456 struct amdgpu_dpm_dynamic_state {
1457         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1458         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1459         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1460         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1461         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1462         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1463         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1464         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1465         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1466         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1467         struct amdgpu_clock_array valid_sclk_values;
1468         struct amdgpu_clock_array valid_mclk_values;
1469         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1470         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1471         u32 mclk_sclk_ratio;
1472         u32 sclk_mclk_delta;
1473         u16 vddc_vddci_delta;
1474         u16 min_vddc_for_pcie_gen2;
1475         struct amdgpu_cac_leakage_table cac_leakage_table;
1476         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1477         struct amdgpu_ppm_table *ppm_table;
1478         struct amdgpu_cac_tdp_table *cac_tdp_table;
1479 };
1480
1481 struct amdgpu_dpm_fan {
1482         u16 t_min;
1483         u16 t_med;
1484         u16 t_high;
1485         u16 pwm_min;
1486         u16 pwm_med;
1487         u16 pwm_high;
1488         u8 t_hyst;
1489         u32 cycle_delay;
1490         u16 t_max;
1491         u8 control_mode;
1492         u16 default_max_fan_pwm;
1493         u16 default_fan_output_sensitivity;
1494         u16 fan_output_sensitivity;
1495         bool ucode_fan_control;
1496 };
1497
1498 enum amdgpu_pcie_gen {
1499         AMDGPU_PCIE_GEN1 = 0,
1500         AMDGPU_PCIE_GEN2 = 1,
1501         AMDGPU_PCIE_GEN3 = 2,
1502         AMDGPU_PCIE_GEN_INVALID = 0xffff
1503 };
1504
1505 enum amdgpu_dpm_forced_level {
1506         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1507         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1508         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1509 };
1510
1511 struct amdgpu_vce_state {
1512         /* vce clocks */
1513         u32 evclk;
1514         u32 ecclk;
1515         /* gpu clocks */
1516         u32 sclk;
1517         u32 mclk;
1518         u8 clk_idx;
1519         u8 pstate;
1520 };
1521
1522 struct amdgpu_dpm_funcs {
1523         int (*get_temperature)(struct amdgpu_device *adev);
1524         int (*pre_set_power_state)(struct amdgpu_device *adev);
1525         int (*set_power_state)(struct amdgpu_device *adev);
1526         void (*post_set_power_state)(struct amdgpu_device *adev);
1527         void (*display_configuration_changed)(struct amdgpu_device *adev);
1528         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1529         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1530         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1531         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1532         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1533         bool (*vblank_too_short)(struct amdgpu_device *adev);
1534         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1535         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1536         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1537         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1538         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1539         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1540         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1541 };
1542
1543 struct amdgpu_dpm {
1544         struct amdgpu_ps        *ps;
1545         /* number of valid power states */
1546         int                     num_ps;
1547         /* current power state that is active */
1548         struct amdgpu_ps        *current_ps;
1549         /* requested power state */
1550         struct amdgpu_ps        *requested_ps;
1551         /* boot up power state */
1552         struct amdgpu_ps        *boot_ps;
1553         /* default uvd power state */
1554         struct amdgpu_ps        *uvd_ps;
1555         /* vce requirements */
1556         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1557         enum amdgpu_vce_level vce_level;
1558         enum amdgpu_pm_state_type state;
1559         enum amdgpu_pm_state_type user_state;
1560         u32                     platform_caps;
1561         u32                     voltage_response_time;
1562         u32                     backbias_response_time;
1563         void                    *priv;
1564         u32                     new_active_crtcs;
1565         int                     new_active_crtc_count;
1566         u32                     current_active_crtcs;
1567         int                     current_active_crtc_count;
1568         struct amdgpu_dpm_dynamic_state dyn_state;
1569         struct amdgpu_dpm_fan fan;
1570         u32 tdp_limit;
1571         u32 near_tdp_limit;
1572         u32 near_tdp_limit_adjusted;
1573         u32 sq_ramping_threshold;
1574         u32 cac_leakage;
1575         u16 tdp_od_limit;
1576         u32 tdp_adjustment;
1577         u16 load_line_slope;
1578         bool power_control;
1579         bool ac_power;
1580         /* special states active */
1581         bool                    thermal_active;
1582         bool                    uvd_active;
1583         bool                    vce_active;
1584         /* thermal handling */
1585         struct amdgpu_dpm_thermal thermal;
1586         /* forced levels */
1587         enum amdgpu_dpm_forced_level forced_level;
1588 };
1589
1590 struct amdgpu_pm {
1591         struct mutex            mutex;
1592         u32                     current_sclk;
1593         u32                     current_mclk;
1594         u32                     default_sclk;
1595         u32                     default_mclk;
1596         struct amdgpu_i2c_chan *i2c_bus;
1597         /* internal thermal controller on rv6xx+ */
1598         enum amdgpu_int_thermal_type int_thermal_type;
1599         struct device           *int_hwmon_dev;
1600         /* fan control parameters */
1601         bool                    no_fan;
1602         u8                      fan_pulses_per_revolution;
1603         u8                      fan_min_rpm;
1604         u8                      fan_max_rpm;
1605         /* dpm */
1606         bool                    dpm_enabled;
1607         struct amdgpu_dpm       dpm;
1608         const struct firmware   *fw;    /* SMC firmware */
1609         uint32_t                fw_version;
1610         const struct amdgpu_dpm_funcs *funcs;
1611 };
1612
1613 /*
1614  * UVD
1615  */
1616 #define AMDGPU_MAX_UVD_HANDLES  10
1617 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1618 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1619 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1620
1621 struct amdgpu_uvd {
1622         struct amdgpu_bo        *vcpu_bo;
1623         void                    *cpu_addr;
1624         uint64_t                gpu_addr;
1625         void                    *saved_bo;
1626         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1627         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1628         struct delayed_work     idle_work;
1629         const struct firmware   *fw;    /* UVD firmware */
1630         struct amdgpu_ring      ring;
1631         struct amdgpu_irq_src   irq;
1632         bool                    address_64_bit;
1633 };
1634
1635 /*
1636  * VCE
1637  */
1638 #define AMDGPU_MAX_VCE_HANDLES  16
1639 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1640
1641 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1642 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1643
1644 struct amdgpu_vce {
1645         struct amdgpu_bo        *vcpu_bo;
1646         uint64_t                gpu_addr;
1647         unsigned                fw_version;
1648         unsigned                fb_version;
1649         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1650         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1651         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1652         struct delayed_work     idle_work;
1653         const struct firmware   *fw;    /* VCE firmware */
1654         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1655         struct amdgpu_irq_src   irq;
1656         unsigned                harvest_config;
1657 };
1658
1659 /*
1660  * SDMA
1661  */
1662 struct amdgpu_sdma {
1663         /* SDMA firmware */
1664         const struct firmware   *fw;
1665         uint32_t                fw_version;
1666         uint32_t                feature_version;
1667
1668         struct amdgpu_ring      ring;
1669 };
1670
1671 /*
1672  * Firmware
1673  */
1674 struct amdgpu_firmware {
1675         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1676         bool smu_load;
1677         struct amdgpu_bo *fw_buf;
1678         unsigned int fw_size;
1679 };
1680
1681 /*
1682  * Benchmarking
1683  */
1684 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1685
1686
1687 /*
1688  * Testing
1689  */
1690 void amdgpu_test_moves(struct amdgpu_device *adev);
1691 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1692                            struct amdgpu_ring *cpA,
1693                            struct amdgpu_ring *cpB);
1694 void amdgpu_test_syncing(struct amdgpu_device *adev);
1695
1696 /*
1697  * MMU Notifier
1698  */
1699 #if defined(CONFIG_MMU_NOTIFIER)
1700 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1701 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1702 #else
1703 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1704 {
1705         return -ENODEV;
1706 }
1707 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1708 #endif
1709
1710 /*
1711  * Debugfs
1712  */
1713 struct amdgpu_debugfs {
1714         struct drm_info_list    *files;
1715         unsigned                num_files;
1716 };
1717
1718 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1719                              struct drm_info_list *files,
1720                              unsigned nfiles);
1721 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1722
1723 #if defined(CONFIG_DEBUG_FS)
1724 int amdgpu_debugfs_init(struct drm_minor *minor);
1725 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1726 #endif
1727
1728 /*
1729  * amdgpu smumgr functions
1730  */
1731 struct amdgpu_smumgr_funcs {
1732         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1733         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1734         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1735 };
1736
1737 /*
1738  * amdgpu smumgr
1739  */
1740 struct amdgpu_smumgr {
1741         struct amdgpu_bo *toc_buf;
1742         struct amdgpu_bo *smu_buf;
1743         /* asic priv smu data */
1744         void *priv;
1745         spinlock_t smu_lock;
1746         /* smumgr functions */
1747         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1748         /* ucode loading complete flag */
1749         uint32_t fw_flags;
1750 };
1751
1752 /*
1753  * ASIC specific register table accessible by UMD
1754  */
1755 struct amdgpu_allowed_register_entry {
1756         uint32_t reg_offset;
1757         bool untouched;
1758         bool grbm_indexed;
1759 };
1760
1761 struct amdgpu_cu_info {
1762         uint32_t number; /* total active CU number */
1763         uint32_t ao_cu_mask;
1764         uint32_t bitmap[4][4];
1765 };
1766
1767
1768 /*
1769  * ASIC specific functions.
1770  */
1771 struct amdgpu_asic_funcs {
1772         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1773         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1774                              u32 sh_num, u32 reg_offset, u32 *value);
1775         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1776         int (*reset)(struct amdgpu_device *adev);
1777         /* wait for mc_idle */
1778         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1779         /* get the reference clock */
1780         u32 (*get_xclk)(struct amdgpu_device *adev);
1781         /* get the gpu clock counter */
1782         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1783         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1784         /* MM block clocks */
1785         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1786         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1787 };
1788
1789 /*
1790  * IOCTL.
1791  */
1792 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1793                             struct drm_file *filp);
1794 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1795                                 struct drm_file *filp);
1796
1797 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1798                           struct drm_file *filp);
1799 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1800                         struct drm_file *filp);
1801 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1802                           struct drm_file *filp);
1803 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1804                               struct drm_file *filp);
1805 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1806                           struct drm_file *filp);
1807 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1808                         struct drm_file *filp);
1809 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1810 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1811
1812 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1813                                 struct drm_file *filp);
1814
1815 /* VRAM scratch page for HDP bug, default vram page */
1816 struct amdgpu_vram_scratch {
1817         struct amdgpu_bo                *robj;
1818         volatile uint32_t               *ptr;
1819         u64                             gpu_addr;
1820 };
1821
1822 /*
1823  * ACPI
1824  */
1825 struct amdgpu_atif_notification_cfg {
1826         bool enabled;
1827         int command_code;
1828 };
1829
1830 struct amdgpu_atif_notifications {
1831         bool display_switch;
1832         bool expansion_mode_change;
1833         bool thermal_state;
1834         bool forced_power_state;
1835         bool system_power_state;
1836         bool display_conf_change;
1837         bool px_gfx_switch;
1838         bool brightness_change;
1839         bool dgpu_display_event;
1840 };
1841
1842 struct amdgpu_atif_functions {
1843         bool system_params;
1844         bool sbios_requests;
1845         bool select_active_disp;
1846         bool lid_state;
1847         bool get_tv_standard;
1848         bool set_tv_standard;
1849         bool get_panel_expansion_mode;
1850         bool set_panel_expansion_mode;
1851         bool temperature_change;
1852         bool graphics_device_types;
1853 };
1854
1855 struct amdgpu_atif {
1856         struct amdgpu_atif_notifications notifications;
1857         struct amdgpu_atif_functions functions;
1858         struct amdgpu_atif_notification_cfg notification_cfg;
1859         struct amdgpu_encoder *encoder_for_bl;
1860 };
1861
1862 struct amdgpu_atcs_functions {
1863         bool get_ext_state;
1864         bool pcie_perf_req;
1865         bool pcie_dev_rdy;
1866         bool pcie_bus_width;
1867 };
1868
1869 struct amdgpu_atcs {
1870         struct amdgpu_atcs_functions functions;
1871 };
1872
1873 /*
1874  * CGS
1875  */
1876 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1877 void amdgpu_cgs_destroy_device(void *cgs_device);
1878
1879
1880 /*
1881  * Core structure, functions and helpers.
1882  */
1883 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1884 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1885
1886 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1887 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1888
1889 struct amdgpu_ip_block_status {
1890         bool valid;
1891         bool sw;
1892         bool hw;
1893 };
1894
1895 struct amdgpu_device {
1896         struct device                   *dev;
1897         struct drm_device               *ddev;
1898         struct pci_dev                  *pdev;
1899         struct rw_semaphore             exclusive_lock;
1900
1901         /* ASIC */
1902         enum amdgpu_asic_type           asic_type;
1903         uint32_t                        family;
1904         uint32_t                        rev_id;
1905         uint32_t                        external_rev_id;
1906         unsigned long                   flags;
1907         int                             usec_timeout;
1908         const struct amdgpu_asic_funcs  *asic_funcs;
1909         bool                            shutdown;
1910         bool                            suspend;
1911         bool                            need_dma32;
1912         bool                            accel_working;
1913         bool                            needs_reset;
1914         struct work_struct              reset_work;
1915         struct notifier_block           acpi_nb;
1916         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1917         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1918         unsigned                        debugfs_count;
1919 #if defined(CONFIG_DEBUG_FS)
1920         struct dentry                   *debugfs_regs;
1921 #endif
1922         struct amdgpu_atif              atif;
1923         struct amdgpu_atcs              atcs;
1924         struct mutex                    srbm_mutex;
1925         /* GRBM index mutex. Protects concurrent access to GRBM index */
1926         struct mutex                    grbm_idx_mutex;
1927         struct dev_pm_domain            vga_pm_domain;
1928         bool                            have_disp_power_ref;
1929
1930         /* BIOS */
1931         uint8_t                         *bios;
1932         bool                            is_atom_bios;
1933         uint16_t                        bios_header_start;
1934         struct amdgpu_bo                *stollen_vga_memory;
1935         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1936
1937         /* Register/doorbell mmio */
1938         resource_size_t                 rmmio_base;
1939         resource_size_t                 rmmio_size;
1940         void __iomem                    *rmmio;
1941         /* protects concurrent MM_INDEX/DATA based register access */
1942         spinlock_t mmio_idx_lock;
1943         /* protects concurrent SMC based register access */
1944         spinlock_t smc_idx_lock;
1945         amdgpu_rreg_t                   smc_rreg;
1946         amdgpu_wreg_t                   smc_wreg;
1947         /* protects concurrent PCIE register access */
1948         spinlock_t pcie_idx_lock;
1949         amdgpu_rreg_t                   pcie_rreg;
1950         amdgpu_wreg_t                   pcie_wreg;
1951         /* protects concurrent UVD register access */
1952         spinlock_t uvd_ctx_idx_lock;
1953         amdgpu_rreg_t                   uvd_ctx_rreg;
1954         amdgpu_wreg_t                   uvd_ctx_wreg;
1955         /* protects concurrent DIDT register access */
1956         spinlock_t didt_idx_lock;
1957         amdgpu_rreg_t                   didt_rreg;
1958         amdgpu_wreg_t                   didt_wreg;
1959         /* protects concurrent ENDPOINT (audio) register access */
1960         spinlock_t audio_endpt_idx_lock;
1961         amdgpu_block_rreg_t             audio_endpt_rreg;
1962         amdgpu_block_wreg_t             audio_endpt_wreg;
1963         void __iomem                    *rio_mem;
1964         resource_size_t                 rio_mem_size;
1965         struct amdgpu_doorbell          doorbell;
1966
1967         /* clock/pll info */
1968         struct amdgpu_clock            clock;
1969
1970         /* MC */
1971         struct amdgpu_mc                mc;
1972         struct amdgpu_gart              gart;
1973         struct amdgpu_dummy_page        dummy_page;
1974         struct amdgpu_vm_manager        vm_manager;
1975
1976         /* memory management */
1977         struct amdgpu_mman              mman;
1978         struct amdgpu_gem               gem;
1979         struct amdgpu_vram_scratch      vram_scratch;
1980         struct amdgpu_wb                wb;
1981         atomic64_t                      vram_usage;
1982         atomic64_t                      vram_vis_usage;
1983         atomic64_t                      gtt_usage;
1984         atomic64_t                      num_bytes_moved;
1985         atomic_t                        gpu_reset_counter;
1986
1987         /* display */
1988         struct amdgpu_mode_info         mode_info;
1989         struct work_struct              hotplug_work;
1990         struct amdgpu_irq_src           crtc_irq;
1991         struct amdgpu_irq_src           pageflip_irq;
1992         struct amdgpu_irq_src           hpd_irq;
1993
1994         /* rings */
1995         wait_queue_head_t               fence_queue;
1996         unsigned                        fence_context;
1997         struct mutex                    ring_lock;
1998         unsigned                        num_rings;
1999         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2000         bool                            ib_pool_ready;
2001         struct amdgpu_sa_manager        ring_tmp_bo;
2002
2003         /* interrupts */
2004         struct amdgpu_irq               irq;
2005
2006         /* dpm */
2007         struct amdgpu_pm                pm;
2008         u32                             cg_flags;
2009         u32                             pg_flags;
2010
2011         /* amdgpu smumgr */
2012         struct amdgpu_smumgr smu;
2013
2014         /* gfx */
2015         struct amdgpu_gfx               gfx;
2016
2017         /* sdma */
2018         struct amdgpu_sdma              sdma[2];
2019         struct amdgpu_irq_src           sdma_trap_irq;
2020         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2021
2022         /* uvd */
2023         bool                            has_uvd;
2024         struct amdgpu_uvd               uvd;
2025
2026         /* vce */
2027         struct amdgpu_vce               vce;
2028
2029         /* firmwares */
2030         struct amdgpu_firmware          firmware;
2031
2032         /* GDS */
2033         struct amdgpu_gds               gds;
2034
2035         const struct amdgpu_ip_block_version *ip_blocks;
2036         int                             num_ip_blocks;
2037         struct amdgpu_ip_block_status   *ip_block_status;
2038         struct mutex    mn_lock;
2039         DECLARE_HASHTABLE(mn_hash, 7);
2040
2041         /* tracking pinned memory */
2042         u64 vram_pin_size;
2043         u64 gart_pin_size;
2044
2045         /* amdkfd interface */
2046         struct kfd_dev          *kfd;
2047 };
2048
2049 bool amdgpu_device_is_px(struct drm_device *dev);
2050 int amdgpu_device_init(struct amdgpu_device *adev,
2051                        struct drm_device *ddev,
2052                        struct pci_dev *pdev,
2053                        uint32_t flags);
2054 void amdgpu_device_fini(struct amdgpu_device *adev);
2055 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2056
2057 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2058                         bool always_indirect);
2059 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2060                     bool always_indirect);
2061 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2062 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2063
2064 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2065 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2066
2067 /*
2068  * Cast helper
2069  */
2070 extern const struct fence_ops amdgpu_fence_ops;
2071 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2072 {
2073         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2074
2075         if (__f->base.ops == &amdgpu_fence_ops)
2076                 return __f;
2077
2078         return NULL;
2079 }
2080
2081 /*
2082  * Registers read & write functions.
2083  */
2084 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2085 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2086 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2087 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2088 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2089 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2090 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2091 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2092 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2093 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2094 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2095 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2096 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2097 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2098 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2099 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2100 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2101 #define WREG32_P(reg, val, mask)                                \
2102         do {                                                    \
2103                 uint32_t tmp_ = RREG32(reg);                    \
2104                 tmp_ &= (mask);                                 \
2105                 tmp_ |= ((val) & ~(mask));                      \
2106                 WREG32(reg, tmp_);                              \
2107         } while (0)
2108 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2109 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2110 #define WREG32_PLL_P(reg, val, mask)                            \
2111         do {                                                    \
2112                 uint32_t tmp_ = RREG32_PLL(reg);                \
2113                 tmp_ &= (mask);                                 \
2114                 tmp_ |= ((val) & ~(mask));                      \
2115                 WREG32_PLL(reg, tmp_);                          \
2116         } while (0)
2117 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2118 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2119 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2120
2121 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2122 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2123
2124 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2125 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2126
2127 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2128         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2129          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2130
2131 #define REG_GET_FIELD(value, reg, field)                                \
2132         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2133
2134 /*
2135  * BIOS helpers.
2136  */
2137 #define RBIOS8(i) (adev->bios[i])
2138 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2139 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2140
2141 /*
2142  * RING helpers.
2143  */
2144 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2145 {
2146         if (ring->count_dw <= 0)
2147                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2148         ring->ring[ring->wptr++] = v;
2149         ring->wptr &= ring->ptr_mask;
2150         ring->count_dw--;
2151         ring->ring_free_dw--;
2152 }
2153
2154 /*
2155  * ASICs macro.
2156  */
2157 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2158 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2159 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2160 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2161 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2162 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2163 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2164 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2165 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2166 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2167 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2168 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2169 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2170 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2171 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2172 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2173 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2174 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2175 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2176 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2177 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2178 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2179 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2180 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2181 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2182 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2183 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2184 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2185 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2186 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2187 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2188 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2189 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2190 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2191 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2192 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2193 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2194 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2195 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2196 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2197 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2198 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2199 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2200 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2201 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2202 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2203 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2204 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2205 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2206 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2207 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2208 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2209 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2210 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2211 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2212 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2213 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2214 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2215 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2216 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2217 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2218 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2219 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2220 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2221 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2222 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2223 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2224 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2225
2226 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2227
2228 /* Common functions */
2229 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2230 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2231 bool amdgpu_card_posted(struct amdgpu_device *adev);
2232 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2233 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2234 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2235 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2236                        u32 ip_instance, u32 ring,
2237                        struct amdgpu_ring **out_ring);
2238 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2239 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2240 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2241                                      uint32_t flags);
2242 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2243 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2244 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2245                                  struct ttm_mem_reg *mem);
2246 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2247 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2248 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2249 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2250                                              const u32 *registers,
2251                                              const u32 array_size);
2252
2253 bool amdgpu_device_is_px(struct drm_device *dev);
2254 /* atpx handler */
2255 #if defined(CONFIG_VGA_SWITCHEROO)
2256 void amdgpu_register_atpx_handler(void);
2257 void amdgpu_unregister_atpx_handler(void);
2258 #else
2259 static inline void amdgpu_register_atpx_handler(void) {}
2260 static inline void amdgpu_unregister_atpx_handler(void) {}
2261 #endif
2262
2263 /*
2264  * KMS
2265  */
2266 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2267 extern int amdgpu_max_kms_ioctl;
2268
2269 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2270 int amdgpu_driver_unload_kms(struct drm_device *dev);
2271 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2272 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2273 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2274                                  struct drm_file *file_priv);
2275 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2276                                 struct drm_file *file_priv);
2277 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2278 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2279 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2280 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2281 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2282 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2283                                     int *max_error,
2284                                     struct timeval *vblank_time,
2285                                     unsigned flags);
2286 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2287                              unsigned long arg);
2288
2289 /*
2290  * vm
2291  */
2292 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2293 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2294 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2295                                           struct amdgpu_vm *vm,
2296                                           struct list_head *head);
2297 struct amdgpu_fence *amdgpu_vm_grab_id(struct amdgpu_ring *ring,
2298                                        struct amdgpu_vm *vm);
2299 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2300                      struct amdgpu_vm *vm,
2301                      struct amdgpu_fence *updates);
2302 void amdgpu_vm_fence(struct amdgpu_device *adev,
2303                      struct amdgpu_vm *vm,
2304                      struct amdgpu_fence *fence);
2305 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2306 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2307                                     struct amdgpu_vm *vm);
2308 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2309                                 struct amdgpu_vm *vm);
2310 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2311                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2312 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2313                         struct amdgpu_bo_va *bo_va,
2314                         struct ttm_mem_reg *mem);
2315 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2316                              struct amdgpu_bo *bo);
2317 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2318                                        struct amdgpu_bo *bo);
2319 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2320                                       struct amdgpu_vm *vm,
2321                                       struct amdgpu_bo *bo);
2322 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2323                      struct amdgpu_bo_va *bo_va,
2324                      uint64_t addr, uint64_t offset,
2325                      uint64_t size, uint32_t flags);
2326 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2327                        struct amdgpu_bo_va *bo_va,
2328                        uint64_t addr);
2329 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2330                       struct amdgpu_bo_va *bo_va);
2331
2332 /*
2333  * functions used by amdgpu_encoder.c
2334  */
2335 struct amdgpu_afmt_acr {
2336         u32 clock;
2337
2338         int n_32khz;
2339         int cts_32khz;
2340
2341         int n_44_1khz;
2342         int cts_44_1khz;
2343
2344         int n_48khz;
2345         int cts_48khz;
2346
2347 };
2348
2349 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2350
2351 /* amdgpu_acpi.c */
2352 #if defined(CONFIG_ACPI)
2353 int amdgpu_acpi_init(struct amdgpu_device *adev);
2354 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2355 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2356 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2357                                                 u8 perf_req, bool advertise);
2358 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2359 #else
2360 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2361 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2362 #endif
2363
2364 struct amdgpu_bo_va_mapping *
2365 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2366                        uint64_t addr, struct amdgpu_bo **bo);
2367
2368 #include "amdgpu_object.h"
2369
2370 #endif