drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83 extern int amdgpu_sched_jobs;
  84 extern int amdgpu_sched_hw_submission;
  85
  86 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  87 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  88 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  89 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  90 #define AMDGPU_IB_POOL_SIZE                     16
  91 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  92 #define AMDGPUFB_CONN_LIMIT                     4
  93 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  94
  95 /* max number of rings */
  96 #define AMDGPU_MAX_RINGS                        16
  97 #define AMDGPU_MAX_GFX_RINGS                    1
  98 #define AMDGPU_MAX_COMPUTE_RINGS                8
  99 #define AMDGPU_MAX_VCE_RINGS                    2
 100
 101 /* number of hw syncs before falling back on blocking */
 102 #define AMDGPU_NUM_SYNCS                        4
 103
 104 /* hardcode that limit for now */
 105 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 106
 107 /* hard reset data */
 108 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 109
 110 /* reset flags */
 111 #define AMDGPU_RESET_GFX                        (1 << 0)
 112 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 113 #define AMDGPU_RESET_DMA                        (1 << 2)
 114 #define AMDGPU_RESET_CP                         (1 << 3)
 115 #define AMDGPU_RESET_GRBM                       (1 << 4)
 116 #define AMDGPU_RESET_DMA1                       (1 << 5)
 117 #define AMDGPU_RESET_RLC                        (1 << 6)
 118 #define AMDGPU_RESET_SEM                        (1 << 7)
 119 #define AMDGPU_RESET_IH                         (1 << 8)
 120 #define AMDGPU_RESET_VMC                        (1 << 9)
 121 #define AMDGPU_RESET_MC                         (1 << 10)
 122 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 123 #define AMDGPU_RESET_UVD                        (1 << 12)
 124 #define AMDGPU_RESET_VCE                        (1 << 13)
 125 #define AMDGPU_RESET_VCE1                       (1 << 14)
 126
 127 /* CG block flags */
 128 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 129 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 130 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 131 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 132 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 133 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 134 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 135
 136 /* CG flags */
 137 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 138 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 140 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 141 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 142 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 143 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 144 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 145 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 146 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 147 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 148 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 149 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 150 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 151 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 152 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 153 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 154
 155 /* PG flags */
 156 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 157 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 158 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 159 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 160 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 161 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 162 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 163 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 164 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 165 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 166 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 167
 168 /* GFX current status */
 169 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 170 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 171 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 172 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 173 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 174
 175 /* max cursor sizes (in pixels) */
 176 #define CIK_CURSOR_WIDTH 128
 177 #define CIK_CURSOR_HEIGHT 128
 178
 179 struct amdgpu_device;
 180 struct amdgpu_fence;
 181 struct amdgpu_ib;
 182 struct amdgpu_vm;
 183 struct amdgpu_ring;
 184 struct amdgpu_semaphore;
 185 struct amdgpu_cs_parser;
 186 struct amdgpu_irq_src;
 187 struct amdgpu_fpriv;
 188
 189 enum amdgpu_cp_irq {
 190         AMDGPU_CP_IRQ_GFX_EOP = 0,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 199
 200         AMDGPU_CP_IRQ_LAST
 201 };
 202
 203 enum amdgpu_sdma_irq {
 204         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 205         AMDGPU_SDMA_IRQ_TRAP1,
 206
 207         AMDGPU_SDMA_IRQ_LAST
 208 };
 209
 210 enum amdgpu_thermal_irq {
 211         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 212         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 213
 214         AMDGPU_THERMAL_IRQ_LAST
 215 };
 216
 217 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_clockgating_state state);
 220 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 221                                   enum amd_ip_block_type block_type,
 222                                   enum amd_powergating_state state);
 223
 224 struct amdgpu_ip_block_version {
 225         enum amd_ip_block_type type;
 226         u32 major;
 227         u32 minor;
 228         u32 rev;
 229         const struct amd_ip_funcs *funcs;
 230 };
 231
 232 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 233                                 enum amd_ip_block_type type,
 234                                 u32 major, u32 minor);
 235
 236 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 237                                         struct amdgpu_device *adev,
 238                                         enum amd_ip_block_type type);
 239
 240 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 241 struct amdgpu_buffer_funcs {
 242         /* maximum bytes in a single operation */
 243         uint32_t        copy_max_bytes;
 244
 245         /* number of dw to reserve per operation */
 246         unsigned        copy_num_dw;
 247
 248         /* used for buffer migration */
 249         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 250                                  /* src addr in bytes */
 251                                  uint64_t src_offset,
 252                                  /* dst addr in bytes */
 253                                  uint64_t dst_offset,
 254                                  /* number of byte to transfer */
 255                                  uint32_t byte_count);
 256
 257         /* maximum bytes in a single operation */
 258         uint32_t        fill_max_bytes;
 259
 260         /* number of dw to reserve per operation */
 261         unsigned        fill_num_dw;
 262
 263         /* used for buffer clearing */
 264         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 265                                  /* value to write to memory */
 266                                  uint32_t src_data,
 267                                  /* dst addr in bytes */
 268                                  uint64_t dst_offset,
 269                                  /* number of byte to fill */
 270                                  uint32_t byte_count);
 271 };
 272
 273 /* provided by hw blocks that can write ptes, e.g., sdma */
 274 struct amdgpu_vm_pte_funcs {
 275         /* copy pte entries from GART */
 276         void (*copy_pte)(struct amdgpu_ib *ib,
 277                          uint64_t pe, uint64_t src,
 278                          unsigned count);
 279         /* write pte one entry at a time with addr mapping */
 280         void (*write_pte)(struct amdgpu_ib *ib,
 281                           uint64_t pe,
 282                           uint64_t addr, unsigned count,
 283                           uint32_t incr, uint32_t flags);
 284         /* for linear pte/pde updates without addr mapping */
 285         void (*set_pte_pde)(struct amdgpu_ib *ib,
 286                             uint64_t pe,
 287                             uint64_t addr, unsigned count,
 288                             uint32_t incr, uint32_t flags);
 289         /* pad the indirect buffer to the necessary number of dw */
 290         void (*pad_ib)(struct amdgpu_ib *ib);
 291 };
 292
 293 /* provided by the gmc block */
 294 struct amdgpu_gart_funcs {
 295         /* flush the vm tlb via mmio */
 296         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 297                               uint32_t vmid);
 298         /* write pte/pde updates using the cpu */
 299         int (*set_pte_pde)(struct amdgpu_device *adev,
 300                            void *cpu_pt_addr, /* cpu addr of page table */
 301                            uint32_t gpu_page_idx, /* pte/pde to update */
 302                            uint64_t addr, /* addr to write into pte/pde */
 303                            uint32_t flags); /* access flags */
 304 };
 305
 306 /* provided by the ih block */
 307 struct amdgpu_ih_funcs {
 308         /* ring read/write ptr handling, called from interrupt context */
 309         u32 (*get_wptr)(struct amdgpu_device *adev);
 310         void (*decode_iv)(struct amdgpu_device *adev,
 311                           struct amdgpu_iv_entry *entry);
 312         void (*set_rptr)(struct amdgpu_device *adev);
 313 };
 314
 315 /* provided by hw blocks that expose a ring buffer for commands */
 316 struct amdgpu_ring_funcs {
 317         /* ring read/write ptr handling */
 318         u32 (*get_rptr)(struct amdgpu_ring *ring);
 319         u32 (*get_wptr)(struct amdgpu_ring *ring);
 320         void (*set_wptr)(struct amdgpu_ring *ring);
 321         /* validating and patching of IBs */
 322         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 323         /* command emit functions */
 324         void (*emit_ib)(struct amdgpu_ring *ring,
 325                         struct amdgpu_ib *ib);
 326         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 327                            uint64_t seq, unsigned flags);
 328         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 329                                struct amdgpu_semaphore *semaphore,
 330                                bool emit_wait);
 331         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 332                               uint64_t pd_addr);
 333         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 334         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 335                                 uint32_t gds_base, uint32_t gds_size,
 336                                 uint32_t gws_base, uint32_t gws_size,
 337                                 uint32_t oa_base, uint32_t oa_size);
 338         /* testing functions */
 339         int (*test_ring)(struct amdgpu_ring *ring);
 340         int (*test_ib)(struct amdgpu_ring *ring);
 341         bool (*is_lockup)(struct amdgpu_ring *ring);
 342 };
 343
 344 /*
 345  * BIOS.
 346  */
 347 bool amdgpu_get_bios(struct amdgpu_device *adev);
 348 bool amdgpu_read_bios(struct amdgpu_device *adev);
 349
 350 /*
 351  * Dummy page
 352  */
 353 struct amdgpu_dummy_page {
 354         struct page     *page;
 355         dma_addr_t      addr;
 356 };
 357 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 358 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 359
 360
 361 /*
 362  * Clocks
 363  */
 364
 365 #define AMDGPU_MAX_PPLL 3
 366
 367 struct amdgpu_clock {
 368         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 369         struct amdgpu_pll spll;
 370         struct amdgpu_pll mpll;
 371         /* 10 Khz units */
 372         uint32_t default_mclk;
 373         uint32_t default_sclk;
 374         uint32_t default_dispclk;
 375         uint32_t current_dispclk;
 376         uint32_t dp_extclk;
 377         uint32_t max_pixel_clock;
 378 };
 379
 380 /*
 381  * Fences.
 382  */
 383 struct amdgpu_fence_driver {
 384         struct amdgpu_ring              *ring;
 385         uint64_t                        gpu_addr;
 386         volatile uint32_t               *cpu_addr;
 387         /* sync_seq is protected by ring emission lock */
 388         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 389         atomic64_t                      last_seq;
 390         bool                            initialized;
 391         struct amdgpu_irq_src           *irq_src;
 392         unsigned                        irq_type;
 393         struct delayed_work             lockup_work;
 394 };
 395
 396 /* some special values for the owner field */
 397 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 398 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 399 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 400
 401 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 402 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 403
 404 struct amdgpu_fence {
 405         struct fence base;
 406
 407         /* RB, DMA, etc. */
 408         struct amdgpu_ring              *ring;
 409         uint64_t                        seq;
 410
 411         /* filp or special value for fence creator */
 412         void                            *owner;
 413
 414         wait_queue_t                    fence_wake;
 415 };
 416
 417 struct amdgpu_user_fence {
 418         /* write-back bo */
 419         struct amdgpu_bo        *bo;
 420         /* write-back address offset to bo start */
 421         uint32_t                offset;
 422 };
 423
 424 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 425 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 426 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 427
 428 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 429 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 430                                    struct amdgpu_irq_src *irq_src,
 431                                    unsigned irq_type);
 432 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 433 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 434 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 435                       struct amdgpu_fence **fence);
 436 void amdgpu_fence_process(struct amdgpu_ring *ring);
 437 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 438 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 439 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 440
 441 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 442 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 443 signed long amdgpu_fence_wait_any(struct amdgpu_device *adev,
 444                           struct amdgpu_fence **fences,
 445                           bool intr, long t);
 446 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 447 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 448
 449 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 450                             struct amdgpu_ring *ring);
 451 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 452                             struct amdgpu_ring *ring);
 453
 454 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 455                                                       struct amdgpu_fence *b)
 456 {
 457         if (!a) {
 458                 return b;
 459         }
 460
 461         if (!b) {
 462                 return a;
 463         }
 464
 465         BUG_ON(a->ring != b->ring);
 466
 467         if (a->seq > b->seq) {
 468                 return a;
 469         } else {
 470                 return b;
 471         }
 472 }
 473
 474 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 475                                            struct amdgpu_fence *b)
 476 {
 477         if (!a) {
 478                 return false;
 479         }
 480
 481         if (!b) {
 482                 return true;
 483         }
 484
 485         BUG_ON(a->ring != b->ring);
 486
 487         return a->seq < b->seq;
 488 }
 489
 490 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 491                            void *owner, struct amdgpu_fence **fence);
 492
 493 /*
 494  * TTM.
 495  */
 496 struct amdgpu_mman {
 497         struct ttm_bo_global_ref        bo_global_ref;
 498         struct drm_global_reference     mem_global_ref;
 499         struct ttm_bo_device            bdev;
 500         bool                            mem_global_referenced;
 501         bool                            initialized;
 502
 503 #if defined(CONFIG_DEBUG_FS)
 504         struct dentry                   *vram;
 505         struct dentry                   *gtt;
 506 #endif
 507
 508         /* buffer handling */
 509         const struct amdgpu_buffer_funcs        *buffer_funcs;
 510         struct amdgpu_ring                      *buffer_funcs_ring;
 511 };
 512
 513 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 514                        uint64_t src_offset,
 515                        uint64_t dst_offset,
 516                        uint32_t byte_count,
 517                        struct reservation_object *resv,
 518                        struct amdgpu_fence **fence);
 519 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 520
 521 struct amdgpu_bo_list_entry {
 522         struct amdgpu_bo                *robj;
 523         struct ttm_validate_buffer      tv;
 524         struct amdgpu_bo_va             *bo_va;
 525         unsigned                        prefered_domains;
 526         unsigned                        allowed_domains;
 527         uint32_t                        priority;
 528 };
 529
 530 struct amdgpu_bo_va_mapping {
 531         struct list_head                list;
 532         struct interval_tree_node       it;
 533         uint64_t                        offset;
 534         uint32_t                        flags;
 535 };
 536
 537 /* bo virtual addresses in a specific vm */
 538 struct amdgpu_bo_va {
 539         /* protected by bo being reserved */
 540         struct list_head                bo_list;
 541         uint64_t                        addr;
 542         struct amdgpu_fence             *last_pt_update;
 543         unsigned                        ref_count;
 544
 545         /* protected by vm mutex */
 546         struct list_head                mappings;
 547         struct list_head                vm_status;
 548
 549         /* constant after initialization */
 550         struct amdgpu_vm                *vm;
 551         struct amdgpu_bo                *bo;
 552 };
 553
 554 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 555
 556 struct amdgpu_bo {
 557         /* Protected by gem.mutex */
 558         struct list_head                list;
 559         /* Protected by tbo.reserved */
 560         u32                             initial_domain;
 561         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 562         struct ttm_placement            placement;
 563         struct ttm_buffer_object        tbo;
 564         struct ttm_bo_kmap_obj          kmap;
 565         u64                             flags;
 566         unsigned                        pin_count;
 567         void                            *kptr;
 568         u64                             tiling_flags;
 569         u64                             metadata_flags;
 570         void                            *metadata;
 571         u32                             metadata_size;
 572         /* list of all virtual address to which this bo
 573          * is associated to
 574          */
 575         struct list_head                va;
 576         /* Constant after initialization */
 577         struct amdgpu_device            *adev;
 578         struct drm_gem_object           gem_base;
 579
 580         struct ttm_bo_kmap_obj          dma_buf_vmap;
 581         pid_t                           pid;
 582         struct amdgpu_mn                *mn;
 583         struct list_head                mn_list;
 584 };
 585 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 586
 587 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 588 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 589                                 struct drm_file *file_priv);
 590 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 591                                 struct drm_file *file_priv);
 592 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 593 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 594 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 595                                                         struct dma_buf_attachment *attach,
 596                                                         struct sg_table *sg);
 597 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 598                                         struct drm_gem_object *gobj,
 599                                         int flags);
 600 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 601 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 602 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 603 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 604 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 605 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 606
 607 /* sub-allocation manager, it has to be protected by another lock.
 608  * By conception this is an helper for other part of the driver
 609  * like the indirect buffer or semaphore, which both have their
 610  * locking.
 611  *
 612  * Principe is simple, we keep a list of sub allocation in offset
 613  * order (first entry has offset == 0, last entry has the highest
 614  * offset).
 615  *
 616  * When allocating new object we first check if there is room at
 617  * the end total_size - (last_object_offset + last_object_size) >=
 618  * alloc_size. If so we allocate new object there.
 619  *
 620  * When there is not enough room at the end, we start waiting for
 621  * each sub object until we reach object_offset+object_size >=
 622  * alloc_size, this object then become the sub object we return.
 623  *
 624  * Alignment can't be bigger than page size.
 625  *
 626  * Hole are not considered for allocation to keep things simple.
 627  * Assumption is that there won't be hole (all object on same
 628  * alignment).
 629  */
 630 struct amdgpu_sa_manager {
 631         wait_queue_head_t       wq;
 632         struct amdgpu_bo        *bo;
 633         struct list_head        *hole;
 634         struct list_head        flist[AMDGPU_MAX_RINGS];
 635         struct list_head        olist;
 636         unsigned                size;
 637         uint64_t                gpu_addr;
 638         void                    *cpu_ptr;
 639         uint32_t                domain;
 640         uint32_t                align;
 641 };
 642
 643 struct amdgpu_sa_bo;
 644
 645 /* sub-allocation buffer */
 646 struct amdgpu_sa_bo {
 647         struct list_head                olist;
 648         struct list_head                flist;
 649         struct amdgpu_sa_manager        *manager;
 650         unsigned                        soffset;
 651         unsigned                        eoffset;
 652         struct amdgpu_fence             *fence;
 653 };
 654
 655 /*
 656  * GEM objects.
 657  */
 658 struct amdgpu_gem {
 659         struct mutex            mutex;
 660         struct list_head        objects;
 661 };
 662
 663 int amdgpu_gem_init(struct amdgpu_device *adev);
 664 void amdgpu_gem_fini(struct amdgpu_device *adev);
 665 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 666                                 int alignment, u32 initial_domain,
 667                                 u64 flags, bool kernel,
 668                                 struct drm_gem_object **obj);
 669
 670 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 671                             struct drm_device *dev,
 672                             struct drm_mode_create_dumb *args);
 673 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 674                           struct drm_device *dev,
 675                           uint32_t handle, uint64_t *offset_p);
 676
 677 /*
 678  * Semaphores.
 679  */
 680 struct amdgpu_semaphore {
 681         struct amdgpu_sa_bo     *sa_bo;
 682         signed                  waiters;
 683         uint64_t                gpu_addr;
 684 };
 685
 686 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 687                             struct amdgpu_semaphore **semaphore);
 688 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 689                                   struct amdgpu_semaphore *semaphore);
 690 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 691                                 struct amdgpu_semaphore *semaphore);
 692 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 693                            struct amdgpu_semaphore **semaphore,
 694                            struct amdgpu_fence *fence);
 695
 696 /*
 697  * Synchronization
 698  */
 699 struct amdgpu_sync {
 700         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 701         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 702         struct amdgpu_fence     *last_vm_update;
 703 };
 704
 705 void amdgpu_sync_create(struct amdgpu_sync *sync);
 706 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 707                       struct fence *f);
 708 int amdgpu_sync_resv(struct amdgpu_device *adev,
 709                      struct amdgpu_sync *sync,
 710                      struct reservation_object *resv,
 711                      void *owner);
 712 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 713                       struct amdgpu_ring *ring);
 714 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 715                       struct amdgpu_fence *fence);
 716
 717 /*
 718  * GART structures, functions & helpers
 719  */
 720 struct amdgpu_mc;
 721
 722 #define AMDGPU_GPU_PAGE_SIZE 4096
 723 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 724 #define AMDGPU_GPU_PAGE_SHIFT 12
 725 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 726
 727 struct amdgpu_gart {
 728         dma_addr_t                      table_addr;
 729         struct amdgpu_bo                *robj;
 730         void                            *ptr;
 731         unsigned                        num_gpu_pages;
 732         unsigned                        num_cpu_pages;
 733         unsigned                        table_size;
 734         struct page                     **pages;
 735         dma_addr_t                      *pages_addr;
 736         bool                            ready;
 737         const struct amdgpu_gart_funcs *gart_funcs;
 738 };
 739
 740 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 741 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 742 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 743 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 744 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 745 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 746 int amdgpu_gart_init(struct amdgpu_device *adev);
 747 void amdgpu_gart_fini(struct amdgpu_device *adev);
 748 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 749                         int pages);
 750 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 751                      int pages, struct page **pagelist,
 752                      dma_addr_t *dma_addr, uint32_t flags);
 753
 754 /*
 755  * GPU MC structures, functions & helpers
 756  */
 757 struct amdgpu_mc {
 758         resource_size_t         aper_size;
 759         resource_size_t         aper_base;
 760         resource_size_t         agp_base;
 761         /* for some chips with <= 32MB we need to lie
 762          * about vram size near mc fb location */
 763         u64                     mc_vram_size;
 764         u64                     visible_vram_size;
 765         u64                     gtt_size;
 766         u64                     gtt_start;
 767         u64                     gtt_end;
 768         u64                     vram_start;
 769         u64                     vram_end;
 770         unsigned                vram_width;
 771         u64                     real_vram_size;
 772         int                     vram_mtrr;
 773         u64                     gtt_base_align;
 774         u64                     mc_mask;
 775         const struct firmware   *fw;    /* MC firmware */
 776         uint32_t                fw_version;
 777         struct amdgpu_irq_src   vm_fault;
 778         uint32_t                vram_type;
 779 };
 780
 781 /*
 782  * GPU doorbell structures, functions & helpers
 783  */
 784 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 785 {
 786         AMDGPU_DOORBELL_KIQ                     = 0x000,
 787         AMDGPU_DOORBELL_HIQ                     = 0x001,
 788         AMDGPU_DOORBELL_DIQ                     = 0x002,
 789         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 790         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 791         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 792         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 793         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 794         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 795         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 796         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 797         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 798         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 799         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 800         AMDGPU_DOORBELL_IH                      = 0x1E8,
 801         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 802         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 803 } AMDGPU_DOORBELL_ASSIGNMENT;
 804
 805 struct amdgpu_doorbell {
 806         /* doorbell mmio */
 807         resource_size_t         base;
 808         resource_size_t         size;
 809         u32 __iomem             *ptr;
 810         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 811 };
 812
 813 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 814                                 phys_addr_t *aperture_base,
 815                                 size_t *aperture_size,
 816                                 size_t *start_offset);
 817
 818 /*
 819  * IRQS.
 820  */
 821
 822 struct amdgpu_flip_work {
 823         struct work_struct              flip_work;
 824         struct work_struct              unpin_work;
 825         struct amdgpu_device            *adev;
 826         int                             crtc_id;
 827         uint64_t                        base;
 828         struct drm_pending_vblank_event *event;
 829         struct amdgpu_bo                *old_rbo;
 830         struct fence                    *fence;
 831 };
 832
 833
 834 /*
 835  * CP & rings.
 836  */
 837
 838 struct amdgpu_ib {
 839         struct amdgpu_sa_bo             *sa_bo;
 840         uint32_t                        length_dw;
 841         uint64_t                        gpu_addr;
 842         uint32_t                        *ptr;
 843         struct amdgpu_ring              *ring;
 844         struct amdgpu_fence             *fence;
 845         struct amdgpu_user_fence        *user;
 846         struct amdgpu_vm                *vm;
 847         struct amdgpu_ctx               *ctx;
 848         struct amdgpu_sync              sync;
 849         uint32_t                        gds_base, gds_size;
 850         uint32_t                        gws_base, gws_size;
 851         uint32_t                        oa_base, oa_size;
 852         uint32_t                        flags;
 853         /* resulting sequence number */
 854         uint64_t                        sequence;
 855 };
 856
 857 enum amdgpu_ring_type {
 858         AMDGPU_RING_TYPE_GFX,
 859         AMDGPU_RING_TYPE_COMPUTE,
 860         AMDGPU_RING_TYPE_SDMA,
 861         AMDGPU_RING_TYPE_UVD,
 862         AMDGPU_RING_TYPE_VCE
 863 };
 864
 865 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 866
 867 int amdgpu_sched_ib_submit_kernel_helper(struct amdgpu_device *adev,
 868                                          struct amdgpu_ring *ring,
 869                                          struct amdgpu_ib *ibs,
 870                                          unsigned num_ibs,
 871                                          int (*free_job)(struct amdgpu_cs_parser *),
 872                                          void *owner);
 873
 874 struct amdgpu_ring {
 875         struct amdgpu_device            *adev;
 876         const struct amdgpu_ring_funcs  *funcs;
 877         struct amdgpu_fence_driver      fence_drv;
 878         struct amd_gpu_scheduler        *scheduler;
 879
 880         spinlock_t              fence_lock;
 881         struct mutex            *ring_lock;
 882         struct amdgpu_bo        *ring_obj;
 883         volatile uint32_t       *ring;
 884         unsigned                rptr_offs;
 885         u64                     next_rptr_gpu_addr;
 886         volatile u32            *next_rptr_cpu_addr;
 887         unsigned                wptr;
 888         unsigned                wptr_old;
 889         unsigned                ring_size;
 890         unsigned                ring_free_dw;
 891         int                     count_dw;
 892         atomic_t                last_rptr;
 893         atomic64_t              last_activity;
 894         uint64_t                gpu_addr;
 895         uint32_t                align_mask;
 896         uint32_t                ptr_mask;
 897         bool                    ready;
 898         u32                     nop;
 899         u32                     idx;
 900         u64                     last_semaphore_signal_addr;
 901         u64                     last_semaphore_wait_addr;
 902         u32                     me;
 903         u32                     pipe;
 904         u32                     queue;
 905         struct amdgpu_bo        *mqd_obj;
 906         u32                     doorbell_index;
 907         bool                    use_doorbell;
 908         unsigned                wptr_offs;
 909         unsigned                next_rptr_offs;
 910         unsigned                fence_offs;
 911         struct amdgpu_ctx       *current_ctx;
 912         enum amdgpu_ring_type   type;
 913         char                    name[16];
 914         bool                    is_pte_ring;
 915 };
 916
 917 /*
 918  * VM
 919  */
 920
 921 /* maximum number of VMIDs */
 922 #define AMDGPU_NUM_VM   16
 923
 924 /* number of entries in page table */
 925 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 926
 927 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 928 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 929 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 930 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 931
 932 #define AMDGPU_PTE_VALID        (1 << 0)
 933 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 934 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 935
 936 /* VI only */
 937 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 938
 939 #define AMDGPU_PTE_READABLE     (1 << 5)
 940 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 941
 942 /* PTE (Page Table Entry) fragment field for different page sizes */
 943 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 944 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 945 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 946
 947 struct amdgpu_vm_pt {
 948         struct amdgpu_bo                *bo;
 949         uint64_t                        addr;
 950 };
 951
 952 struct amdgpu_vm_id {
 953         unsigned                id;
 954         uint64_t                pd_gpu_addr;
 955         /* last flushed PD/PT update */
 956         struct amdgpu_fence     *flushed_updates;
 957         /* last use of vmid */
 958         struct amdgpu_fence     *last_id_use;
 959 };
 960
 961 struct amdgpu_vm {
 962         struct mutex            mutex;
 963
 964         struct rb_root          va;
 965
 966         /* protecting invalidated and freed */
 967         spinlock_t              status_lock;
 968
 969         /* BOs moved, but not yet updated in the PT */
 970         struct list_head        invalidated;
 971
 972         /* BOs freed, but not yet updated in the PT */
 973         struct list_head        freed;
 974
 975         /* contains the page directory */
 976         struct amdgpu_bo        *page_directory;
 977         unsigned                max_pde_used;
 978
 979         /* array of page tables, one for each page directory entry */
 980         struct amdgpu_vm_pt     *page_tables;
 981
 982         /* for id and flush management per ring */
 983         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 984 };
 985
 986 struct amdgpu_vm_manager {
 987         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 988         uint32_t                        max_pfn;
 989         /* number of VMIDs */
 990         unsigned                        nvm;
 991         /* vram base address for page table entry  */
 992         u64                             vram_base_offset;
 993         /* is vm enabled? */
 994         bool                            enabled;
 995         /* for hw to save the PD addr on suspend/resume */
 996         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 997         /* vm pte handling */
 998         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 999         struct amdgpu_ring                      *vm_pte_funcs_ring;
1000 };
1001
1002 /*
1003  * context related structures
1004  */
1005
1006 #define AMDGPU_CTX_MAX_CS_PENDING       16
1007
1008 struct amdgpu_ctx_ring {
1009         uint64_t        sequence;
1010         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
1011         struct amd_context_entity c_entity;
1012 };
1013
1014 struct amdgpu_ctx {
1015         struct kref             refcount;
1016         struct amdgpu_device    *adev;
1017         unsigned                reset_counter;
1018         spinlock_t              ring_lock;
1019         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1020 };
1021
1022 struct amdgpu_ctx_mgr {
1023         struct amdgpu_device    *adev;
1024         struct mutex            lock;
1025         /* protected by lock */
1026         struct idr              ctx_handles;
1027 };
1028
1029 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1030                      uint32_t *id);
1031 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1032                     uint32_t id);
1033
1034 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1035
1036 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1037 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1038
1039 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1040                               struct fence *fence, uint64_t queued_seq);
1041 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1042                                    struct amdgpu_ring *ring, uint64_t seq);
1043
1044 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1045                      struct drm_file *filp);
1046
1047
1048 /*
1049  * file private structure
1050  */
1051
1052 struct amdgpu_fpriv {
1053         struct amdgpu_vm        vm;
1054         struct mutex            bo_list_lock;
1055         struct idr              bo_list_handles;
1056         struct amdgpu_ctx_mgr   ctx_mgr;
1057 };
1058
1059 /*
1060  * residency list
1061  */
1062
1063 struct amdgpu_bo_list {
1064         struct mutex lock;
1065         struct amdgpu_bo *gds_obj;
1066         struct amdgpu_bo *gws_obj;
1067         struct amdgpu_bo *oa_obj;
1068         bool has_userptr;
1069         unsigned num_entries;
1070         struct amdgpu_bo_list_entry *array;
1071 };
1072
1073 struct amdgpu_bo_list *
1074 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1075 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1076 void amdgpu_bo_list_copy(struct amdgpu_device *adev,
1077                          struct amdgpu_bo_list *dst,
1078                          struct amdgpu_bo_list *src);
1079 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1080
1081 /*
1082  * GFX stuff
1083  */
1084 #include "clearstate_defs.h"
1085
1086 struct amdgpu_rlc {
1087         /* for power gating */
1088         struct amdgpu_bo        *save_restore_obj;
1089         uint64_t                save_restore_gpu_addr;
1090         volatile uint32_t       *sr_ptr;
1091         const u32               *reg_list;
1092         u32                     reg_list_size;
1093         /* for clear state */
1094         struct amdgpu_bo        *clear_state_obj;
1095         uint64_t                clear_state_gpu_addr;
1096         volatile uint32_t       *cs_ptr;
1097         const struct cs_section_def   *cs_data;
1098         u32                     clear_state_size;
1099         /* for cp tables */
1100         struct amdgpu_bo        *cp_table_obj;
1101         uint64_t                cp_table_gpu_addr;
1102         volatile uint32_t       *cp_table_ptr;
1103         u32                     cp_table_size;
1104 };
1105
1106 struct amdgpu_mec {
1107         struct amdgpu_bo        *hpd_eop_obj;
1108         u64                     hpd_eop_gpu_addr;
1109         u32 num_pipe;
1110         u32 num_mec;
1111         u32 num_queue;
1112 };
1113
1114 /*
1115  * GPU scratch registers structures, functions & helpers
1116  */
1117 struct amdgpu_scratch {
1118         unsigned                num_reg;
1119         uint32_t                reg_base;
1120         bool                    free[32];
1121         uint32_t                reg[32];
1122 };
1123
1124 /*
1125  * GFX configurations
1126  */
1127 struct amdgpu_gca_config {
1128         unsigned max_shader_engines;
1129         unsigned max_tile_pipes;
1130         unsigned max_cu_per_sh;
1131         unsigned max_sh_per_se;
1132         unsigned max_backends_per_se;
1133         unsigned max_texture_channel_caches;
1134         unsigned max_gprs;
1135         unsigned max_gs_threads;
1136         unsigned max_hw_contexts;
1137         unsigned sc_prim_fifo_size_frontend;
1138         unsigned sc_prim_fifo_size_backend;
1139         unsigned sc_hiz_tile_fifo_size;
1140         unsigned sc_earlyz_tile_fifo_size;
1141
1142         unsigned num_tile_pipes;
1143         unsigned backend_enable_mask;
1144         unsigned mem_max_burst_length_bytes;
1145         unsigned mem_row_size_in_kb;
1146         unsigned shader_engine_tile_size;
1147         unsigned num_gpus;
1148         unsigned multi_gpu_tile_size;
1149         unsigned mc_arb_ramcfg;
1150         unsigned gb_addr_config;
1151
1152         uint32_t tile_mode_array[32];
1153         uint32_t macrotile_mode_array[16];
1154 };
1155
1156 struct amdgpu_gfx {
1157         struct mutex                    gpu_clock_mutex;
1158         struct amdgpu_gca_config        config;
1159         struct amdgpu_rlc               rlc;
1160         struct amdgpu_mec               mec;
1161         struct amdgpu_scratch           scratch;
1162         const struct firmware           *me_fw; /* ME firmware */
1163         uint32_t                        me_fw_version;
1164         const struct firmware           *pfp_fw; /* PFP firmware */
1165         uint32_t                        pfp_fw_version;
1166         const struct firmware           *ce_fw; /* CE firmware */
1167         uint32_t                        ce_fw_version;
1168         const struct firmware           *rlc_fw; /* RLC firmware */
1169         uint32_t                        rlc_fw_version;
1170         const struct firmware           *mec_fw; /* MEC firmware */
1171         uint32_t                        mec_fw_version;
1172         const struct firmware           *mec2_fw; /* MEC2 firmware */
1173         uint32_t                        mec2_fw_version;
1174         uint32_t                        me_feature_version;
1175         uint32_t                        ce_feature_version;
1176         uint32_t                        pfp_feature_version;
1177         uint32_t                        rlc_feature_version;
1178         uint32_t                        mec_feature_version;
1179         uint32_t                        mec2_feature_version;
1180         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1181         unsigned                        num_gfx_rings;
1182         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1183         unsigned                        num_compute_rings;
1184         struct amdgpu_irq_src           eop_irq;
1185         struct amdgpu_irq_src           priv_reg_irq;
1186         struct amdgpu_irq_src           priv_inst_irq;
1187         /* gfx status */
1188         uint32_t gfx_current_status;
1189         /* sync signal for const engine */
1190         unsigned ce_sync_offs;
1191         /* ce ram size*/
1192         unsigned ce_ram_size;
1193 };
1194
1195 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1196                   unsigned size, struct amdgpu_ib *ib);
1197 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1198 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1199                        struct amdgpu_ib *ib, void *owner);
1200 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1201 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1202 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1203 /* Ring access between begin & end cannot sleep */
1204 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1205 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1206 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1207 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1208 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1209 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1210 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1211 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1212 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1213 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1214                             uint32_t **data);
1215 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1216                         unsigned size, uint32_t *data);
1217 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1218                      unsigned ring_size, u32 nop, u32 align_mask,
1219                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1220                      enum amdgpu_ring_type ring_type);
1221 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1222
1223 /*
1224  * CS.
1225  */
1226 struct amdgpu_cs_chunk {
1227         uint32_t                chunk_id;
1228         uint32_t                length_dw;
1229         uint32_t                *kdata;
1230         void __user             *user_ptr;
1231 };
1232
1233 union amdgpu_sched_job_param {
1234         struct {
1235                 struct amdgpu_vm *vm;
1236                 uint64_t start;
1237                 uint64_t last;
1238                 struct amdgpu_fence **fence;
1239
1240         } vm_mapping;
1241         struct {
1242                 struct amdgpu_bo *bo;
1243         } vm;
1244 };
1245
1246 struct amdgpu_cs_parser {
1247         struct amdgpu_device    *adev;
1248         struct drm_file         *filp;
1249         struct amdgpu_ctx       *ctx;
1250         struct amdgpu_bo_list *bo_list;
1251         /* chunks */
1252         unsigned                nchunks;
1253         struct amdgpu_cs_chunk  *chunks;
1254         /* relocations */
1255         struct amdgpu_bo_list_entry     *vm_bos;
1256         struct list_head        validated;
1257
1258         struct amdgpu_ib        *ibs;
1259         uint32_t                num_ibs;
1260
1261         struct ww_acquire_ctx   ticket;
1262
1263         /* user fence */
1264         struct amdgpu_user_fence uf;
1265
1266         struct amdgpu_ring *ring;
1267         struct mutex job_lock;
1268         struct work_struct job_work;
1269         int (*prepare_job)(struct amdgpu_cs_parser *sched_job);
1270         union amdgpu_sched_job_param job_param;
1271         int (*run_job)(struct amdgpu_cs_parser *sched_job);
1272         int (*free_job)(struct amdgpu_cs_parser *sched_job);
1273 };
1274
1275 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1276 {
1277         return p->ibs[ib_idx].ptr[idx];
1278 }
1279
1280 /*
1281  * Writeback
1282  */
1283 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1284
1285 struct amdgpu_wb {
1286         struct amdgpu_bo        *wb_obj;
1287         volatile uint32_t       *wb;
1288         uint64_t                gpu_addr;
1289         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1290         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1291 };
1292
1293 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1294 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1295
1296 /**
1297  * struct amdgpu_pm - power management datas
1298  * It keeps track of various data needed to take powermanagement decision.
1299  */
1300
1301 enum amdgpu_pm_state_type {
1302         /* not used for dpm */
1303         POWER_STATE_TYPE_DEFAULT,
1304         POWER_STATE_TYPE_POWERSAVE,
1305         /* user selectable states */
1306         POWER_STATE_TYPE_BATTERY,
1307         POWER_STATE_TYPE_BALANCED,
1308         POWER_STATE_TYPE_PERFORMANCE,
1309         /* internal states */
1310         POWER_STATE_TYPE_INTERNAL_UVD,
1311         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1312         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1313         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1314         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1315         POWER_STATE_TYPE_INTERNAL_BOOT,
1316         POWER_STATE_TYPE_INTERNAL_THERMAL,
1317         POWER_STATE_TYPE_INTERNAL_ACPI,
1318         POWER_STATE_TYPE_INTERNAL_ULV,
1319         POWER_STATE_TYPE_INTERNAL_3DPERF,
1320 };
1321
1322 enum amdgpu_int_thermal_type {
1323         THERMAL_TYPE_NONE,
1324         THERMAL_TYPE_EXTERNAL,
1325         THERMAL_TYPE_EXTERNAL_GPIO,
1326         THERMAL_TYPE_RV6XX,
1327         THERMAL_TYPE_RV770,
1328         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1329         THERMAL_TYPE_EVERGREEN,
1330         THERMAL_TYPE_SUMO,
1331         THERMAL_TYPE_NI,
1332         THERMAL_TYPE_SI,
1333         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1334         THERMAL_TYPE_CI,
1335         THERMAL_TYPE_KV,
1336 };
1337
1338 enum amdgpu_dpm_auto_throttle_src {
1339         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1340         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1341 };
1342
1343 enum amdgpu_dpm_event_src {
1344         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1345         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1346         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1347         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1348         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1349 };
1350
1351 #define AMDGPU_MAX_VCE_LEVELS 6
1352
1353 enum amdgpu_vce_level {
1354         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1355         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1356         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1357         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1358         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1359         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1360 };
1361
1362 struct amdgpu_ps {
1363         u32 caps; /* vbios flags */
1364         u32 class; /* vbios flags */
1365         u32 class2; /* vbios flags */
1366         /* UVD clocks */
1367         u32 vclk;
1368         u32 dclk;
1369         /* VCE clocks */
1370         u32 evclk;
1371         u32 ecclk;
1372         bool vce_active;
1373         enum amdgpu_vce_level vce_level;
1374         /* asic priv */
1375         void *ps_priv;
1376 };
1377
1378 struct amdgpu_dpm_thermal {
1379         /* thermal interrupt work */
1380         struct work_struct work;
1381         /* low temperature threshold */
1382         int                min_temp;
1383         /* high temperature threshold */
1384         int                max_temp;
1385         /* was last interrupt low to high or high to low */
1386         bool               high_to_low;
1387         /* interrupt source */
1388         struct amdgpu_irq_src   irq;
1389 };
1390
1391 enum amdgpu_clk_action
1392 {
1393         AMDGPU_SCLK_UP = 1,
1394         AMDGPU_SCLK_DOWN
1395 };
1396
1397 struct amdgpu_blacklist_clocks
1398 {
1399         u32 sclk;
1400         u32 mclk;
1401         enum amdgpu_clk_action action;
1402 };
1403
1404 struct amdgpu_clock_and_voltage_limits {
1405         u32 sclk;
1406         u32 mclk;
1407         u16 vddc;
1408         u16 vddci;
1409 };
1410
1411 struct amdgpu_clock_array {
1412         u32 count;
1413         u32 *values;
1414 };
1415
1416 struct amdgpu_clock_voltage_dependency_entry {
1417         u32 clk;
1418         u16 v;
1419 };
1420
1421 struct amdgpu_clock_voltage_dependency_table {
1422         u32 count;
1423         struct amdgpu_clock_voltage_dependency_entry *entries;
1424 };
1425
1426 union amdgpu_cac_leakage_entry {
1427         struct {
1428                 u16 vddc;
1429                 u32 leakage;
1430         };
1431         struct {
1432                 u16 vddc1;
1433                 u16 vddc2;
1434                 u16 vddc3;
1435         };
1436 };
1437
1438 struct amdgpu_cac_leakage_table {
1439         u32 count;
1440         union amdgpu_cac_leakage_entry *entries;
1441 };
1442
1443 struct amdgpu_phase_shedding_limits_entry {
1444         u16 voltage;
1445         u32 sclk;
1446         u32 mclk;
1447 };
1448
1449 struct amdgpu_phase_shedding_limits_table {
1450         u32 count;
1451         struct amdgpu_phase_shedding_limits_entry *entries;
1452 };
1453
1454 struct amdgpu_uvd_clock_voltage_dependency_entry {
1455         u32 vclk;
1456         u32 dclk;
1457         u16 v;
1458 };
1459
1460 struct amdgpu_uvd_clock_voltage_dependency_table {
1461         u8 count;
1462         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1463 };
1464
1465 struct amdgpu_vce_clock_voltage_dependency_entry {
1466         u32 ecclk;
1467         u32 evclk;
1468         u16 v;
1469 };
1470
1471 struct amdgpu_vce_clock_voltage_dependency_table {
1472         u8 count;
1473         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1474 };
1475
1476 struct amdgpu_ppm_table {
1477         u8 ppm_design;
1478         u16 cpu_core_number;
1479         u32 platform_tdp;
1480         u32 small_ac_platform_tdp;
1481         u32 platform_tdc;
1482         u32 small_ac_platform_tdc;
1483         u32 apu_tdp;
1484         u32 dgpu_tdp;
1485         u32 dgpu_ulv_power;
1486         u32 tj_max;
1487 };
1488
1489 struct amdgpu_cac_tdp_table {
1490         u16 tdp;
1491         u16 configurable_tdp;
1492         u16 tdc;
1493         u16 battery_power_limit;
1494         u16 small_power_limit;
1495         u16 low_cac_leakage;
1496         u16 high_cac_leakage;
1497         u16 maximum_power_delivery_limit;
1498 };
1499
1500 struct amdgpu_dpm_dynamic_state {
1501         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1502         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1503         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1504         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1505         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1506         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1507         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1508         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1509         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1510         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1511         struct amdgpu_clock_array valid_sclk_values;
1512         struct amdgpu_clock_array valid_mclk_values;
1513         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1514         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1515         u32 mclk_sclk_ratio;
1516         u32 sclk_mclk_delta;
1517         u16 vddc_vddci_delta;
1518         u16 min_vddc_for_pcie_gen2;
1519         struct amdgpu_cac_leakage_table cac_leakage_table;
1520         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1521         struct amdgpu_ppm_table *ppm_table;
1522         struct amdgpu_cac_tdp_table *cac_tdp_table;
1523 };
1524
1525 struct amdgpu_dpm_fan {
1526         u16 t_min;
1527         u16 t_med;
1528         u16 t_high;
1529         u16 pwm_min;
1530         u16 pwm_med;
1531         u16 pwm_high;
1532         u8 t_hyst;
1533         u32 cycle_delay;
1534         u16 t_max;
1535         u8 control_mode;
1536         u16 default_max_fan_pwm;
1537         u16 default_fan_output_sensitivity;
1538         u16 fan_output_sensitivity;
1539         bool ucode_fan_control;
1540 };
1541
1542 enum amdgpu_pcie_gen {
1543         AMDGPU_PCIE_GEN1 = 0,
1544         AMDGPU_PCIE_GEN2 = 1,
1545         AMDGPU_PCIE_GEN3 = 2,
1546         AMDGPU_PCIE_GEN_INVALID = 0xffff
1547 };
1548
1549 enum amdgpu_dpm_forced_level {
1550         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1551         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1552         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1553 };
1554
1555 struct amdgpu_vce_state {
1556         /* vce clocks */
1557         u32 evclk;
1558         u32 ecclk;
1559         /* gpu clocks */
1560         u32 sclk;
1561         u32 mclk;
1562         u8 clk_idx;
1563         u8 pstate;
1564 };
1565
1566 struct amdgpu_dpm_funcs {
1567         int (*get_temperature)(struct amdgpu_device *adev);
1568         int (*pre_set_power_state)(struct amdgpu_device *adev);
1569         int (*set_power_state)(struct amdgpu_device *adev);
1570         void (*post_set_power_state)(struct amdgpu_device *adev);
1571         void (*display_configuration_changed)(struct amdgpu_device *adev);
1572         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1573         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1574         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1575         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1576         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1577         bool (*vblank_too_short)(struct amdgpu_device *adev);
1578         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1579         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1580         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1581         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1582         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1583         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1584         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1585 };
1586
1587 struct amdgpu_dpm {
1588         struct amdgpu_ps        *ps;
1589         /* number of valid power states */
1590         int                     num_ps;
1591         /* current power state that is active */
1592         struct amdgpu_ps        *current_ps;
1593         /* requested power state */
1594         struct amdgpu_ps        *requested_ps;
1595         /* boot up power state */
1596         struct amdgpu_ps        *boot_ps;
1597         /* default uvd power state */
1598         struct amdgpu_ps        *uvd_ps;
1599         /* vce requirements */
1600         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1601         enum amdgpu_vce_level vce_level;
1602         enum amdgpu_pm_state_type state;
1603         enum amdgpu_pm_state_type user_state;
1604         u32                     platform_caps;
1605         u32                     voltage_response_time;
1606         u32                     backbias_response_time;
1607         void                    *priv;
1608         u32                     new_active_crtcs;
1609         int                     new_active_crtc_count;
1610         u32                     current_active_crtcs;
1611         int                     current_active_crtc_count;
1612         struct amdgpu_dpm_dynamic_state dyn_state;
1613         struct amdgpu_dpm_fan fan;
1614         u32 tdp_limit;
1615         u32 near_tdp_limit;
1616         u32 near_tdp_limit_adjusted;
1617         u32 sq_ramping_threshold;
1618         u32 cac_leakage;
1619         u16 tdp_od_limit;
1620         u32 tdp_adjustment;
1621         u16 load_line_slope;
1622         bool power_control;
1623         bool ac_power;
1624         /* special states active */
1625         bool                    thermal_active;
1626         bool                    uvd_active;
1627         bool                    vce_active;
1628         /* thermal handling */
1629         struct amdgpu_dpm_thermal thermal;
1630         /* forced levels */
1631         enum amdgpu_dpm_forced_level forced_level;
1632 };
1633
1634 struct amdgpu_pm {
1635         struct mutex            mutex;
1636         u32                     current_sclk;
1637         u32                     current_mclk;
1638         u32                     default_sclk;
1639         u32                     default_mclk;
1640         struct amdgpu_i2c_chan *i2c_bus;
1641         /* internal thermal controller on rv6xx+ */
1642         enum amdgpu_int_thermal_type int_thermal_type;
1643         struct device           *int_hwmon_dev;
1644         /* fan control parameters */
1645         bool                    no_fan;
1646         u8                      fan_pulses_per_revolution;
1647         u8                      fan_min_rpm;
1648         u8                      fan_max_rpm;
1649         /* dpm */
1650         bool                    dpm_enabled;
1651         struct amdgpu_dpm       dpm;
1652         const struct firmware   *fw;    /* SMC firmware */
1653         uint32_t                fw_version;
1654         const struct amdgpu_dpm_funcs *funcs;
1655 };
1656
1657 /*
1658  * UVD
1659  */
1660 #define AMDGPU_MAX_UVD_HANDLES  10
1661 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1662 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1663 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1664
1665 struct amdgpu_uvd {
1666         struct amdgpu_bo        *vcpu_bo;
1667         void                    *cpu_addr;
1668         uint64_t                gpu_addr;
1669         void                    *saved_bo;
1670         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1671         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1672         struct delayed_work     idle_work;
1673         const struct firmware   *fw;    /* UVD firmware */
1674         struct amdgpu_ring      ring;
1675         struct amdgpu_irq_src   irq;
1676         bool                    address_64_bit;
1677 };
1678
1679 /*
1680  * VCE
1681  */
1682 #define AMDGPU_MAX_VCE_HANDLES  16
1683 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1684
1685 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1686 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1687
1688 struct amdgpu_vce {
1689         struct amdgpu_bo        *vcpu_bo;
1690         uint64_t                gpu_addr;
1691         unsigned                fw_version;
1692         unsigned                fb_version;
1693         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1694         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1695         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1696         struct delayed_work     idle_work;
1697         const struct firmware   *fw;    /* VCE firmware */
1698         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1699         struct amdgpu_irq_src   irq;
1700         unsigned                harvest_config;
1701 };
1702
1703 /*
1704  * SDMA
1705  */
1706 struct amdgpu_sdma {
1707         /* SDMA firmware */
1708         const struct firmware   *fw;
1709         uint32_t                fw_version;
1710         uint32_t                feature_version;
1711
1712         struct amdgpu_ring      ring;
1713 };
1714
1715 /*
1716  * Firmware
1717  */
1718 struct amdgpu_firmware {
1719         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1720         bool smu_load;
1721         struct amdgpu_bo *fw_buf;
1722         unsigned int fw_size;
1723 };
1724
1725 /*
1726  * Benchmarking
1727  */
1728 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1729
1730
1731 /*
1732  * Testing
1733  */
1734 void amdgpu_test_moves(struct amdgpu_device *adev);
1735 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1736                            struct amdgpu_ring *cpA,
1737                            struct amdgpu_ring *cpB);
1738 void amdgpu_test_syncing(struct amdgpu_device *adev);
1739
1740 /*
1741  * MMU Notifier
1742  */
1743 #if defined(CONFIG_MMU_NOTIFIER)
1744 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1745 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1746 #else
1747 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1748 {
1749         return -ENODEV;
1750 }
1751 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1752 #endif
1753
1754 /*
1755  * Debugfs
1756  */
1757 struct amdgpu_debugfs {
1758         struct drm_info_list    *files;
1759         unsigned                num_files;
1760 };
1761
1762 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1763                              struct drm_info_list *files,
1764                              unsigned nfiles);
1765 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1766
1767 #if defined(CONFIG_DEBUG_FS)
1768 int amdgpu_debugfs_init(struct drm_minor *minor);
1769 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1770 #endif
1771
1772 /*
1773  * amdgpu smumgr functions
1774  */
1775 struct amdgpu_smumgr_funcs {
1776         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1777         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1778         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1779 };
1780
1781 /*
1782  * amdgpu smumgr
1783  */
1784 struct amdgpu_smumgr {
1785         struct amdgpu_bo *toc_buf;
1786         struct amdgpu_bo *smu_buf;
1787         /* asic priv smu data */
1788         void *priv;
1789         spinlock_t smu_lock;
1790         /* smumgr functions */
1791         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1792         /* ucode loading complete flag */
1793         uint32_t fw_flags;
1794 };
1795
1796 /*
1797  * ASIC specific register table accessible by UMD
1798  */
1799 struct amdgpu_allowed_register_entry {
1800         uint32_t reg_offset;
1801         bool untouched;
1802         bool grbm_indexed;
1803 };
1804
1805 struct amdgpu_cu_info {
1806         uint32_t number; /* total active CU number */
1807         uint32_t ao_cu_mask;
1808         uint32_t bitmap[4][4];
1809 };
1810
1811
1812 /*
1813  * ASIC specific functions.
1814  */
1815 struct amdgpu_asic_funcs {
1816         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1817         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1818                              u32 sh_num, u32 reg_offset, u32 *value);
1819         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1820         int (*reset)(struct amdgpu_device *adev);
1821         /* wait for mc_idle */
1822         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1823         /* get the reference clock */
1824         u32 (*get_xclk)(struct amdgpu_device *adev);
1825         /* get the gpu clock counter */
1826         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1827         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1828         /* MM block clocks */
1829         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1830         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1831 };
1832
1833 /*
1834  * IOCTL.
1835  */
1836 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1837                             struct drm_file *filp);
1838 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1839                                 struct drm_file *filp);
1840
1841 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1842                           struct drm_file *filp);
1843 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1844                         struct drm_file *filp);
1845 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1846                           struct drm_file *filp);
1847 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1848                               struct drm_file *filp);
1849 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1850                           struct drm_file *filp);
1851 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1852                         struct drm_file *filp);
1853 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1854 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1855
1856 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1857                                 struct drm_file *filp);
1858
1859 /* VRAM scratch page for HDP bug, default vram page */
1860 struct amdgpu_vram_scratch {
1861         struct amdgpu_bo                *robj;
1862         volatile uint32_t               *ptr;
1863         u64                             gpu_addr;
1864 };
1865
1866 /*
1867  * ACPI
1868  */
1869 struct amdgpu_atif_notification_cfg {
1870         bool enabled;
1871         int command_code;
1872 };
1873
1874 struct amdgpu_atif_notifications {
1875         bool display_switch;
1876         bool expansion_mode_change;
1877         bool thermal_state;
1878         bool forced_power_state;
1879         bool system_power_state;
1880         bool display_conf_change;
1881         bool px_gfx_switch;
1882         bool brightness_change;
1883         bool dgpu_display_event;
1884 };
1885
1886 struct amdgpu_atif_functions {
1887         bool system_params;
1888         bool sbios_requests;
1889         bool select_active_disp;
1890         bool lid_state;
1891         bool get_tv_standard;
1892         bool set_tv_standard;
1893         bool get_panel_expansion_mode;
1894         bool set_panel_expansion_mode;
1895         bool temperature_change;
1896         bool graphics_device_types;
1897 };
1898
1899 struct amdgpu_atif {
1900         struct amdgpu_atif_notifications notifications;
1901         struct amdgpu_atif_functions functions;
1902         struct amdgpu_atif_notification_cfg notification_cfg;
1903         struct amdgpu_encoder *encoder_for_bl;
1904 };
1905
1906 struct amdgpu_atcs_functions {
1907         bool get_ext_state;
1908         bool pcie_perf_req;
1909         bool pcie_dev_rdy;
1910         bool pcie_bus_width;
1911 };
1912
1913 struct amdgpu_atcs {
1914         struct amdgpu_atcs_functions functions;
1915 };
1916
1917 /*
1918  * CGS
1919  */
1920 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1921 void amdgpu_cgs_destroy_device(void *cgs_device);
1922
1923
1924 /*
1925  * Core structure, functions and helpers.
1926  */
1927 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1928 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1929
1930 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1931 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1932
1933 struct amdgpu_ip_block_status {
1934         bool valid;
1935         bool sw;
1936         bool hw;
1937 };
1938
1939 struct amdgpu_device {
1940         struct device                   *dev;
1941         struct drm_device               *ddev;
1942         struct pci_dev                  *pdev;
1943         struct rw_semaphore             exclusive_lock;
1944
1945         /* ASIC */
1946         enum amd_asic_type              asic_type;
1947         uint32_t                        family;
1948         uint32_t                        rev_id;
1949         uint32_t                        external_rev_id;
1950         unsigned long                   flags;
1951         int                             usec_timeout;
1952         const struct amdgpu_asic_funcs  *asic_funcs;
1953         bool                            shutdown;
1954         bool                            suspend;
1955         bool                            need_dma32;
1956         bool                            accel_working;
1957         bool                            needs_reset;
1958         struct work_struct              reset_work;
1959         struct notifier_block           acpi_nb;
1960         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1961         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1962         unsigned                        debugfs_count;
1963 #if defined(CONFIG_DEBUG_FS)
1964         struct dentry                   *debugfs_regs;
1965 #endif
1966         struct amdgpu_atif              atif;
1967         struct amdgpu_atcs              atcs;
1968         struct mutex                    srbm_mutex;
1969         /* GRBM index mutex. Protects concurrent access to GRBM index */
1970         struct mutex                    grbm_idx_mutex;
1971         struct dev_pm_domain            vga_pm_domain;
1972         bool                            have_disp_power_ref;
1973
1974         /* BIOS */
1975         uint8_t                         *bios;
1976         bool                            is_atom_bios;
1977         uint16_t                        bios_header_start;
1978         struct amdgpu_bo                *stollen_vga_memory;
1979         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1980
1981         /* Register/doorbell mmio */
1982         resource_size_t                 rmmio_base;
1983         resource_size_t                 rmmio_size;
1984         void __iomem                    *rmmio;
1985         /* protects concurrent MM_INDEX/DATA based register access */
1986         spinlock_t mmio_idx_lock;
1987         /* protects concurrent SMC based register access */
1988         spinlock_t smc_idx_lock;
1989         amdgpu_rreg_t                   smc_rreg;
1990         amdgpu_wreg_t                   smc_wreg;
1991         /* protects concurrent PCIE register access */
1992         spinlock_t pcie_idx_lock;
1993         amdgpu_rreg_t                   pcie_rreg;
1994         amdgpu_wreg_t                   pcie_wreg;
1995         /* protects concurrent UVD register access */
1996         spinlock_t uvd_ctx_idx_lock;
1997         amdgpu_rreg_t                   uvd_ctx_rreg;
1998         amdgpu_wreg_t                   uvd_ctx_wreg;
1999         /* protects concurrent DIDT register access */
2000         spinlock_t didt_idx_lock;
2001         amdgpu_rreg_t                   didt_rreg;
2002         amdgpu_wreg_t                   didt_wreg;
2003         /* protects concurrent ENDPOINT (audio) register access */
2004         spinlock_t audio_endpt_idx_lock;
2005         amdgpu_block_rreg_t             audio_endpt_rreg;
2006         amdgpu_block_wreg_t             audio_endpt_wreg;
2007         void __iomem                    *rio_mem;
2008         resource_size_t                 rio_mem_size;
2009         struct amdgpu_doorbell          doorbell;
2010
2011         /* clock/pll info */
2012         struct amdgpu_clock            clock;
2013
2014         /* MC */
2015         struct amdgpu_mc                mc;
2016         struct amdgpu_gart              gart;
2017         struct amdgpu_dummy_page        dummy_page;
2018         struct amdgpu_vm_manager        vm_manager;
2019
2020         /* memory management */
2021         struct amdgpu_mman              mman;
2022         struct amdgpu_gem               gem;
2023         struct amdgpu_vram_scratch      vram_scratch;
2024         struct amdgpu_wb                wb;
2025         atomic64_t                      vram_usage;
2026         atomic64_t                      vram_vis_usage;
2027         atomic64_t                      gtt_usage;
2028         atomic64_t                      num_bytes_moved;
2029         atomic_t                        gpu_reset_counter;
2030
2031         /* display */
2032         struct amdgpu_mode_info         mode_info;
2033         struct work_struct              hotplug_work;
2034         struct amdgpu_irq_src           crtc_irq;
2035         struct amdgpu_irq_src           pageflip_irq;
2036         struct amdgpu_irq_src           hpd_irq;
2037
2038         /* rings */
2039         wait_queue_head_t               fence_queue;
2040         unsigned                        fence_context;
2041         struct mutex                    ring_lock;
2042         unsigned                        num_rings;
2043         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2044         bool                            ib_pool_ready;
2045         struct amdgpu_sa_manager        ring_tmp_bo;
2046
2047         /* interrupts */
2048         struct amdgpu_irq               irq;
2049
2050         /* dpm */
2051         struct amdgpu_pm                pm;
2052         u32                             cg_flags;
2053         u32                             pg_flags;
2054
2055         /* amdgpu smumgr */
2056         struct amdgpu_smumgr smu;
2057
2058         /* gfx */
2059         struct amdgpu_gfx               gfx;
2060
2061         /* sdma */
2062         struct amdgpu_sdma              sdma[2];
2063         struct amdgpu_irq_src           sdma_trap_irq;
2064         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2065
2066         /* uvd */
2067         bool                            has_uvd;
2068         struct amdgpu_uvd               uvd;
2069
2070         /* vce */
2071         struct amdgpu_vce               vce;
2072
2073         /* firmwares */
2074         struct amdgpu_firmware          firmware;
2075
2076         /* GDS */
2077         struct amdgpu_gds               gds;
2078
2079         const struct amdgpu_ip_block_version *ip_blocks;
2080         int                             num_ip_blocks;
2081         struct amdgpu_ip_block_status   *ip_block_status;
2082         struct mutex    mn_lock;
2083         DECLARE_HASHTABLE(mn_hash, 7);
2084
2085         /* tracking pinned memory */
2086         u64 vram_pin_size;
2087         u64 gart_pin_size;
2088
2089         /* amdkfd interface */
2090         struct kfd_dev          *kfd;
2091
2092         /* kernel conext for IB submission */
2093         struct amdgpu_ctx *kernel_ctx;
2094 };
2095
2096 bool amdgpu_device_is_px(struct drm_device *dev);
2097 int amdgpu_device_init(struct amdgpu_device *adev,
2098                        struct drm_device *ddev,
2099                        struct pci_dev *pdev,
2100                        uint32_t flags);
2101 void amdgpu_device_fini(struct amdgpu_device *adev);
2102 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2103
2104 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2105                         bool always_indirect);
2106 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2107                     bool always_indirect);
2108 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2109 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2110
2111 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2112 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2113
2114 /*
2115  * Cast helper
2116  */
2117 extern const struct fence_ops amdgpu_fence_ops;
2118 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2119 {
2120         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2121
2122         if (__f->base.ops == &amdgpu_fence_ops)
2123                 return __f;
2124
2125         return NULL;
2126 }
2127
2128 /*
2129  * Registers read & write functions.
2130  */
2131 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2132 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2133 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2134 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2135 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2136 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2137 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2138 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2139 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2140 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2141 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2142 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2143 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2144 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2145 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2146 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2147 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2148 #define WREG32_P(reg, val, mask)                                \
2149         do {                                                    \
2150                 uint32_t tmp_ = RREG32(reg);                    \
2151                 tmp_ &= (mask);                                 \
2152                 tmp_ |= ((val) & ~(mask));                      \
2153                 WREG32(reg, tmp_);                              \
2154         } while (0)
2155 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2156 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2157 #define WREG32_PLL_P(reg, val, mask)                            \
2158         do {                                                    \
2159                 uint32_t tmp_ = RREG32_PLL(reg);                \
2160                 tmp_ &= (mask);                                 \
2161                 tmp_ |= ((val) & ~(mask));                      \
2162                 WREG32_PLL(reg, tmp_);                          \
2163         } while (0)
2164 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2165 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2166 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2167
2168 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2169 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2170
2171 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2172 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2173
2174 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2175         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2176          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2177
2178 #define REG_GET_FIELD(value, reg, field)                                \
2179         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2180
2181 /*
2182  * BIOS helpers.
2183  */
2184 #define RBIOS8(i) (adev->bios[i])
2185 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2186 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2187
2188 /*
2189  * RING helpers.
2190  */
2191 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2192 {
2193         if (ring->count_dw <= 0)
2194                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2195         ring->ring[ring->wptr++] = v;
2196         ring->wptr &= ring->ptr_mask;
2197         ring->count_dw--;
2198         ring->ring_free_dw--;
2199 }
2200
2201 /*
2202  * ASICs macro.
2203  */
2204 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2205 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2206 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2207 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2208 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2209 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2210 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2211 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2212 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2213 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2214 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2215 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2216 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2217 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2218 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2219 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2220 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2221 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2222 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2223 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2224 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2225 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2226 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2227 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2228 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2229 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2230 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2231 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2232 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2233 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2234 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2235 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2236 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2237 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2238 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2239 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2240 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2241 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2242 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2243 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2244 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2245 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2246 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2247 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2248 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2249 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2250 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2251 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2252 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2253 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2254 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2255 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2256 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2257 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2258 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2259 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2260 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2261 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2262 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2263 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2264 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2265 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2266 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2267 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2268 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2269 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2270 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2271 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2272
2273 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2274
2275 /* Common functions */
2276 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2277 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2278 bool amdgpu_card_posted(struct amdgpu_device *adev);
2279 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2280 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2281 struct amdgpu_cs_parser *amdgpu_cs_parser_create(struct amdgpu_device *adev,
2282                                                  struct drm_file *filp,
2283                                                  struct amdgpu_ctx *ctx,
2284                                                  struct amdgpu_ib *ibs,
2285                                                  uint32_t num_ibs);
2286
2287 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2288 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2289                        u32 ip_instance, u32 ring,
2290                        struct amdgpu_ring **out_ring);
2291 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2292 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2293 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2294                                      uint32_t flags);
2295 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2296 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2297 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2298                                  struct ttm_mem_reg *mem);
2299 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2300 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2301 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2302 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2303                                              const u32 *registers,
2304                                              const u32 array_size);
2305
2306 bool amdgpu_device_is_px(struct drm_device *dev);
2307 /* atpx handler */
2308 #if defined(CONFIG_VGA_SWITCHEROO)
2309 void amdgpu_register_atpx_handler(void);
2310 void amdgpu_unregister_atpx_handler(void);
2311 #else
2312 static inline void amdgpu_register_atpx_handler(void) {}
2313 static inline void amdgpu_unregister_atpx_handler(void) {}
2314 #endif
2315
2316 /*
2317  * KMS
2318  */
2319 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2320 extern int amdgpu_max_kms_ioctl;
2321
2322 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2323 int amdgpu_driver_unload_kms(struct drm_device *dev);
2324 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2325 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2326 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2327                                  struct drm_file *file_priv);
2328 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2329                                 struct drm_file *file_priv);
2330 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2331 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2332 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2333 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2334 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2335 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2336                                     int *max_error,
2337                                     struct timeval *vblank_time,
2338                                     unsigned flags);
2339 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2340                              unsigned long arg);
2341
2342 /*
2343  * vm
2344  */
2345 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2346 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2347 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2348                                           struct amdgpu_vm *vm,
2349                                           struct list_head *head);
2350 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2351                       struct amdgpu_sync *sync);
2352 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2353                      struct amdgpu_vm *vm,
2354                      struct amdgpu_fence *updates);
2355 void amdgpu_vm_fence(struct amdgpu_device *adev,
2356                      struct amdgpu_vm *vm,
2357                      struct amdgpu_fence *fence);
2358 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2359 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2360                                     struct amdgpu_vm *vm);
2361 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2362                                 struct amdgpu_vm *vm);
2363 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2364                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2365 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2366                         struct amdgpu_bo_va *bo_va,
2367                         struct ttm_mem_reg *mem);
2368 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2369                              struct amdgpu_bo *bo);
2370 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2371                                        struct amdgpu_bo *bo);
2372 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2373                                       struct amdgpu_vm *vm,
2374                                       struct amdgpu_bo *bo);
2375 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2376                      struct amdgpu_bo_va *bo_va,
2377                      uint64_t addr, uint64_t offset,
2378                      uint64_t size, uint32_t flags);
2379 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2380                        struct amdgpu_bo_va *bo_va,
2381                        uint64_t addr);
2382 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2383                       struct amdgpu_bo_va *bo_va);
2384
2385 /*
2386  * functions used by amdgpu_encoder.c
2387  */
2388 struct amdgpu_afmt_acr {
2389         u32 clock;
2390
2391         int n_32khz;
2392         int cts_32khz;
2393
2394         int n_44_1khz;
2395         int cts_44_1khz;
2396
2397         int n_48khz;
2398         int cts_48khz;
2399
2400 };
2401
2402 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2403
2404 /* amdgpu_acpi.c */
2405 #if defined(CONFIG_ACPI)
2406 int amdgpu_acpi_init(struct amdgpu_device *adev);
2407 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2408 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2409 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2410                                                 u8 perf_req, bool advertise);
2411 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2412 #else
2413 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2414 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2415 #endif
2416
2417 struct amdgpu_bo_va_mapping *
2418 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2419                        uint64_t addr, struct amdgpu_bo **bo);
2420
2421 #include "amdgpu_object.h"
2422
2423 #endif