drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83
  84 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  85 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  86 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  87 #define AMDGPU_IB_POOL_SIZE                     16
  88 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  89 #define AMDGPUFB_CONN_LIMIT                     4
  90 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  91
  92 /* max number of rings */
  93 #define AMDGPU_MAX_RINGS                        16
  94 #define AMDGPU_MAX_GFX_RINGS                    1
  95 #define AMDGPU_MAX_COMPUTE_RINGS                8
  96 #define AMDGPU_MAX_VCE_RINGS                    2
  97
  98 /* number of hw syncs before falling back on blocking */
  99 #define AMDGPU_NUM_SYNCS                        4
 100
 101 /* hardcode that limit for now */
 102 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 103
 104 /* hard reset data */
 105 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 106
 107 /* reset flags */
 108 #define AMDGPU_RESET_GFX                        (1 << 0)
 109 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 110 #define AMDGPU_RESET_DMA                        (1 << 2)
 111 #define AMDGPU_RESET_CP                         (1 << 3)
 112 #define AMDGPU_RESET_GRBM                       (1 << 4)
 113 #define AMDGPU_RESET_DMA1                       (1 << 5)
 114 #define AMDGPU_RESET_RLC                        (1 << 6)
 115 #define AMDGPU_RESET_SEM                        (1 << 7)
 116 #define AMDGPU_RESET_IH                         (1 << 8)
 117 #define AMDGPU_RESET_VMC                        (1 << 9)
 118 #define AMDGPU_RESET_MC                         (1 << 10)
 119 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 120 #define AMDGPU_RESET_UVD                        (1 << 12)
 121 #define AMDGPU_RESET_VCE                        (1 << 13)
 122 #define AMDGPU_RESET_VCE1                       (1 << 14)
 123
 124 /* CG block flags */
 125 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 126 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 127 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 128 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 129 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 130 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 131 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 132
 133 /* CG flags */
 134 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 135 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 136 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 138 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 140 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 141 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 142 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 143 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 144 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 145 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 146 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 147 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 148 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 149 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 150 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 151
 152 /* PG flags */
 153 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 154 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 155 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 156 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 157 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 158 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 159 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 160 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 161 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 162 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 163 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 164
 165 /* GFX current status */
 166 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 167 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 168 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 169 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 170 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 171
 172 /* max cursor sizes (in pixels) */
 173 #define CIK_CURSOR_WIDTH 128
 174 #define CIK_CURSOR_HEIGHT 128
 175
 176 struct amdgpu_device;
 177 struct amdgpu_fence;
 178 struct amdgpu_ib;
 179 struct amdgpu_vm;
 180 struct amdgpu_ring;
 181 struct amdgpu_semaphore;
 182 struct amdgpu_cs_parser;
 183 struct amdgpu_irq_src;
 184 struct amdgpu_fpriv;
 185
 186 enum amdgpu_cp_irq {
 187         AMDGPU_CP_IRQ_GFX_EOP = 0,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 196
 197         AMDGPU_CP_IRQ_LAST
 198 };
 199
 200 enum amdgpu_sdma_irq {
 201         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 202         AMDGPU_SDMA_IRQ_TRAP1,
 203
 204         AMDGPU_SDMA_IRQ_LAST
 205 };
 206
 207 enum amdgpu_thermal_irq {
 208         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 209         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 210
 211         AMDGPU_THERMAL_IRQ_LAST
 212 };
 213
 214 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_clockgating_state state);
 217 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_powergating_state state);
 220
 221 struct amdgpu_ip_block_version {
 222         enum amd_ip_block_type type;
 223         u32 major;
 224         u32 minor;
 225         u32 rev;
 226         const struct amd_ip_funcs *funcs;
 227 };
 228
 229 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 230                                 enum amd_ip_block_type type,
 231                                 u32 major, u32 minor);
 232
 233 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 234                                         struct amdgpu_device *adev,
 235                                         enum amd_ip_block_type type);
 236
 237 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 238 struct amdgpu_buffer_funcs {
 239         /* maximum bytes in a single operation */
 240         uint32_t        copy_max_bytes;
 241
 242         /* number of dw to reserve per operation */
 243         unsigned        copy_num_dw;
 244
 245         /* used for buffer migration */
 246         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 247                                  /* src addr in bytes */
 248                                  uint64_t src_offset,
 249                                  /* dst addr in bytes */
 250                                  uint64_t dst_offset,
 251                                  /* number of byte to transfer */
 252                                  uint32_t byte_count);
 253
 254         /* maximum bytes in a single operation */
 255         uint32_t        fill_max_bytes;
 256
 257         /* number of dw to reserve per operation */
 258         unsigned        fill_num_dw;
 259
 260         /* used for buffer clearing */
 261         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 262                                  /* value to write to memory */
 263                                  uint32_t src_data,
 264                                  /* dst addr in bytes */
 265                                  uint64_t dst_offset,
 266                                  /* number of byte to fill */
 267                                  uint32_t byte_count);
 268 };
 269
 270 /* provided by hw blocks that can write ptes, e.g., sdma */
 271 struct amdgpu_vm_pte_funcs {
 272         /* copy pte entries from GART */
 273         void (*copy_pte)(struct amdgpu_ib *ib,
 274                          uint64_t pe, uint64_t src,
 275                          unsigned count);
 276         /* write pte one entry at a time with addr mapping */
 277         void (*write_pte)(struct amdgpu_ib *ib,
 278                           uint64_t pe,
 279                           uint64_t addr, unsigned count,
 280                           uint32_t incr, uint32_t flags);
 281         /* for linear pte/pde updates without addr mapping */
 282         void (*set_pte_pde)(struct amdgpu_ib *ib,
 283                             uint64_t pe,
 284                             uint64_t addr, unsigned count,
 285                             uint32_t incr, uint32_t flags);
 286         /* pad the indirect buffer to the necessary number of dw */
 287         void (*pad_ib)(struct amdgpu_ib *ib);
 288 };
 289
 290 /* provided by the gmc block */
 291 struct amdgpu_gart_funcs {
 292         /* flush the vm tlb via mmio */
 293         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 294                               uint32_t vmid);
 295         /* write pte/pde updates using the cpu */
 296         int (*set_pte_pde)(struct amdgpu_device *adev,
 297                            void *cpu_pt_addr, /* cpu addr of page table */
 298                            uint32_t gpu_page_idx, /* pte/pde to update */
 299                            uint64_t addr, /* addr to write into pte/pde */
 300                            uint32_t flags); /* access flags */
 301 };
 302
 303 /* provided by the ih block */
 304 struct amdgpu_ih_funcs {
 305         /* ring read/write ptr handling, called from interrupt context */
 306         u32 (*get_wptr)(struct amdgpu_device *adev);
 307         void (*decode_iv)(struct amdgpu_device *adev,
 308                           struct amdgpu_iv_entry *entry);
 309         void (*set_rptr)(struct amdgpu_device *adev);
 310 };
 311
 312 /* provided by hw blocks that expose a ring buffer for commands */
 313 struct amdgpu_ring_funcs {
 314         /* ring read/write ptr handling */
 315         u32 (*get_rptr)(struct amdgpu_ring *ring);
 316         u32 (*get_wptr)(struct amdgpu_ring *ring);
 317         void (*set_wptr)(struct amdgpu_ring *ring);
 318         /* validating and patching of IBs */
 319         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 320         /* command emit functions */
 321         void (*emit_ib)(struct amdgpu_ring *ring,
 322                         struct amdgpu_ib *ib);
 323         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 324                            uint64_t seq, unsigned flags);
 325         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 326                                struct amdgpu_semaphore *semaphore,
 327                                bool emit_wait);
 328         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 329                               uint64_t pd_addr);
 330         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 331         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 332                                 uint32_t gds_base, uint32_t gds_size,
 333                                 uint32_t gws_base, uint32_t gws_size,
 334                                 uint32_t oa_base, uint32_t oa_size);
 335         /* testing functions */
 336         int (*test_ring)(struct amdgpu_ring *ring);
 337         int (*test_ib)(struct amdgpu_ring *ring);
 338         bool (*is_lockup)(struct amdgpu_ring *ring);
 339 };
 340
 341 /*
 342  * BIOS.
 343  */
 344 bool amdgpu_get_bios(struct amdgpu_device *adev);
 345 bool amdgpu_read_bios(struct amdgpu_device *adev);
 346
 347 /*
 348  * Dummy page
 349  */
 350 struct amdgpu_dummy_page {
 351         struct page     *page;
 352         dma_addr_t      addr;
 353 };
 354 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 355 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 356
 357
 358 /*
 359  * Clocks
 360  */
 361
 362 #define AMDGPU_MAX_PPLL 3
 363
 364 struct amdgpu_clock {
 365         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 366         struct amdgpu_pll spll;
 367         struct amdgpu_pll mpll;
 368         /* 10 Khz units */
 369         uint32_t default_mclk;
 370         uint32_t default_sclk;
 371         uint32_t default_dispclk;
 372         uint32_t current_dispclk;
 373         uint32_t dp_extclk;
 374         uint32_t max_pixel_clock;
 375 };
 376
 377 /*
 378  * Fences.
 379  */
 380 struct amdgpu_fence_driver {
 381         struct amdgpu_ring              *ring;
 382         uint64_t                        gpu_addr;
 383         volatile uint32_t               *cpu_addr;
 384         /* sync_seq is protected by ring emission lock */
 385         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 386         atomic64_t                      last_seq;
 387         bool                            initialized;
 388         struct amdgpu_irq_src           *irq_src;
 389         unsigned                        irq_type;
 390         struct delayed_work             lockup_work;
 391 };
 392
 393 /* some special values for the owner field */
 394 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 395 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 396 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 397
 398 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 399 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 400
 401 struct amdgpu_fence {
 402         struct fence base;
 403
 404         /* RB, DMA, etc. */
 405         struct amdgpu_ring              *ring;
 406         uint64_t                        seq;
 407
 408         /* filp or special value for fence creator */
 409         void                            *owner;
 410
 411         wait_queue_t                    fence_wake;
 412 };
 413
 414 struct amdgpu_user_fence {
 415         /* write-back bo */
 416         struct amdgpu_bo        *bo;
 417         /* write-back address offset to bo start */
 418         uint32_t                offset;
 419         uint64_t                sequence;
 420 };
 421
 422 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 423 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 424 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 425
 426 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 427 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 428                                    struct amdgpu_irq_src *irq_src,
 429                                    unsigned irq_type);
 430 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 431 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 432 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 433                       struct amdgpu_fence **fence);
 434 void amdgpu_fence_process(struct amdgpu_ring *ring);
 435 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 436 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 437 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 438
 439 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 440 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 441 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 442                           struct amdgpu_fence **fences,
 443                           bool intr);
 444 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 445 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 446
 447 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 448                             struct amdgpu_ring *ring);
 449 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 450                             struct amdgpu_ring *ring);
 451
 452 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 453                                                       struct amdgpu_fence *b)
 454 {
 455         if (!a) {
 456                 return b;
 457         }
 458
 459         if (!b) {
 460                 return a;
 461         }
 462
 463         BUG_ON(a->ring != b->ring);
 464
 465         if (a->seq > b->seq) {
 466                 return a;
 467         } else {
 468                 return b;
 469         }
 470 }
 471
 472 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 473                                            struct amdgpu_fence *b)
 474 {
 475         if (!a) {
 476                 return false;
 477         }
 478
 479         if (!b) {
 480                 return true;
 481         }
 482
 483         BUG_ON(a->ring != b->ring);
 484
 485         return a->seq < b->seq;
 486 }
 487
 488 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 489                            void *owner, struct amdgpu_fence **fence);
 490
 491 /*
 492  * TTM.
 493  */
 494 struct amdgpu_mman {
 495         struct ttm_bo_global_ref        bo_global_ref;
 496         struct drm_global_reference     mem_global_ref;
 497         struct ttm_bo_device            bdev;
 498         bool                            mem_global_referenced;
 499         bool                            initialized;
 500
 501 #if defined(CONFIG_DEBUG_FS)
 502         struct dentry                   *vram;
 503         struct dentry                   *gtt;
 504 #endif
 505
 506         /* buffer handling */
 507         const struct amdgpu_buffer_funcs        *buffer_funcs;
 508         struct amdgpu_ring                      *buffer_funcs_ring;
 509 };
 510
 511 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 512                        uint64_t src_offset,
 513                        uint64_t dst_offset,
 514                        uint32_t byte_count,
 515                        struct reservation_object *resv,
 516                        struct amdgpu_fence **fence);
 517 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 518
 519 struct amdgpu_bo_list_entry {
 520         struct amdgpu_bo                *robj;
 521         struct ttm_validate_buffer      tv;
 522         struct amdgpu_bo_va             *bo_va;
 523         unsigned                        prefered_domains;
 524         unsigned                        allowed_domains;
 525         uint32_t                        priority;
 526 };
 527
 528 struct amdgpu_bo_va_mapping {
 529         struct list_head                list;
 530         struct interval_tree_node       it;
 531         uint64_t                        offset;
 532         uint32_t                        flags;
 533 };
 534
 535 /* bo virtual addresses in a specific vm */
 536 struct amdgpu_bo_va {
 537         /* protected by bo being reserved */
 538         struct list_head                bo_list;
 539         uint64_t                        addr;
 540         struct amdgpu_fence             *last_pt_update;
 541         unsigned                        ref_count;
 542
 543         /* protected by vm mutex */
 544         struct list_head                mappings;
 545         struct list_head                vm_status;
 546
 547         /* constant after initialization */
 548         struct amdgpu_vm                *vm;
 549         struct amdgpu_bo                *bo;
 550 };
 551
 552 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 553
 554 struct amdgpu_bo {
 555         /* Protected by gem.mutex */
 556         struct list_head                list;
 557         /* Protected by tbo.reserved */
 558         u32                             initial_domain;
 559         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 560         struct ttm_placement            placement;
 561         struct ttm_buffer_object        tbo;
 562         struct ttm_bo_kmap_obj          kmap;
 563         u64                             flags;
 564         unsigned                        pin_count;
 565         void                            *kptr;
 566         u64                             tiling_flags;
 567         u64                             metadata_flags;
 568         void                            *metadata;
 569         u32                             metadata_size;
 570         /* list of all virtual address to which this bo
 571          * is associated to
 572          */
 573         struct list_head                va;
 574         /* Constant after initialization */
 575         struct amdgpu_device            *adev;
 576         struct drm_gem_object           gem_base;
 577
 578         struct ttm_bo_kmap_obj          dma_buf_vmap;
 579         pid_t                           pid;
 580         struct amdgpu_mn                *mn;
 581         struct list_head                mn_list;
 582 };
 583 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 584
 585 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 586 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 587                                 struct drm_file *file_priv);
 588 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 589                                 struct drm_file *file_priv);
 590 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 591 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 592 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 593                                                         struct dma_buf_attachment *attach,
 594                                                         struct sg_table *sg);
 595 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 596                                         struct drm_gem_object *gobj,
 597                                         int flags);
 598 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 599 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 600 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 601 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 602 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 603 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 604
 605 /* sub-allocation manager, it has to be protected by another lock.
 606  * By conception this is an helper for other part of the driver
 607  * like the indirect buffer or semaphore, which both have their
 608  * locking.
 609  *
 610  * Principe is simple, we keep a list of sub allocation in offset
 611  * order (first entry has offset == 0, last entry has the highest
 612  * offset).
 613  *
 614  * When allocating new object we first check if there is room at
 615  * the end total_size - (last_object_offset + last_object_size) >=
 616  * alloc_size. If so we allocate new object there.
 617  *
 618  * When there is not enough room at the end, we start waiting for
 619  * each sub object until we reach object_offset+object_size >=
 620  * alloc_size, this object then become the sub object we return.
 621  *
 622  * Alignment can't be bigger than page size.
 623  *
 624  * Hole are not considered for allocation to keep things simple.
 625  * Assumption is that there won't be hole (all object on same
 626  * alignment).
 627  */
 628 struct amdgpu_sa_manager {
 629         wait_queue_head_t       wq;
 630         struct amdgpu_bo        *bo;
 631         struct list_head        *hole;
 632         struct list_head        flist[AMDGPU_MAX_RINGS];
 633         struct list_head        olist;
 634         unsigned                size;
 635         uint64_t                gpu_addr;
 636         void                    *cpu_ptr;
 637         uint32_t                domain;
 638         uint32_t                align;
 639 };
 640
 641 struct amdgpu_sa_bo;
 642
 643 /* sub-allocation buffer */
 644 struct amdgpu_sa_bo {
 645         struct list_head                olist;
 646         struct list_head                flist;
 647         struct amdgpu_sa_manager        *manager;
 648         unsigned                        soffset;
 649         unsigned                        eoffset;
 650         struct amdgpu_fence             *fence;
 651 };
 652
 653 /*
 654  * GEM objects.
 655  */
 656 struct amdgpu_gem {
 657         struct mutex            mutex;
 658         struct list_head        objects;
 659 };
 660
 661 int amdgpu_gem_init(struct amdgpu_device *adev);
 662 void amdgpu_gem_fini(struct amdgpu_device *adev);
 663 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 664                                 int alignment, u32 initial_domain,
 665                                 u64 flags, bool kernel,
 666                                 struct drm_gem_object **obj);
 667
 668 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 669                             struct drm_device *dev,
 670                             struct drm_mode_create_dumb *args);
 671 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 672                           struct drm_device *dev,
 673                           uint32_t handle, uint64_t *offset_p);
 674
 675 /*
 676  * Semaphores.
 677  */
 678 struct amdgpu_semaphore {
 679         struct amdgpu_sa_bo     *sa_bo;
 680         signed                  waiters;
 681         uint64_t                gpu_addr;
 682 };
 683
 684 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 685                             struct amdgpu_semaphore **semaphore);
 686 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 687                                   struct amdgpu_semaphore *semaphore);
 688 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 689                                 struct amdgpu_semaphore *semaphore);
 690 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 691                            struct amdgpu_semaphore **semaphore,
 692                            struct amdgpu_fence *fence);
 693
 694 /*
 695  * Synchronization
 696  */
 697 struct amdgpu_sync {
 698         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 699         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 700         struct amdgpu_fence     *last_vm_update;
 701 };
 702
 703 void amdgpu_sync_create(struct amdgpu_sync *sync);
 704 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 705                       struct fence *f);
 706 int amdgpu_sync_resv(struct amdgpu_device *adev,
 707                      struct amdgpu_sync *sync,
 708                      struct reservation_object *resv,
 709                      void *owner);
 710 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 711                       struct amdgpu_ring *ring);
 712 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 713                       struct amdgpu_fence *fence);
 714
 715 /*
 716  * GART structures, functions & helpers
 717  */
 718 struct amdgpu_mc;
 719
 720 #define AMDGPU_GPU_PAGE_SIZE 4096
 721 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 722 #define AMDGPU_GPU_PAGE_SHIFT 12
 723 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 724
 725 struct amdgpu_gart {
 726         dma_addr_t                      table_addr;
 727         struct amdgpu_bo                *robj;
 728         void                            *ptr;
 729         unsigned                        num_gpu_pages;
 730         unsigned                        num_cpu_pages;
 731         unsigned                        table_size;
 732         struct page                     **pages;
 733         dma_addr_t                      *pages_addr;
 734         bool                            ready;
 735         const struct amdgpu_gart_funcs *gart_funcs;
 736 };
 737
 738 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 739 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 740 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 741 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 742 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 743 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 744 int amdgpu_gart_init(struct amdgpu_device *adev);
 745 void amdgpu_gart_fini(struct amdgpu_device *adev);
 746 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 747                         int pages);
 748 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 749                      int pages, struct page **pagelist,
 750                      dma_addr_t *dma_addr, uint32_t flags);
 751
 752 /*
 753  * GPU MC structures, functions & helpers
 754  */
 755 struct amdgpu_mc {
 756         resource_size_t         aper_size;
 757         resource_size_t         aper_base;
 758         resource_size_t         agp_base;
 759         /* for some chips with <= 32MB we need to lie
 760          * about vram size near mc fb location */
 761         u64                     mc_vram_size;
 762         u64                     visible_vram_size;
 763         u64                     gtt_size;
 764         u64                     gtt_start;
 765         u64                     gtt_end;
 766         u64                     vram_start;
 767         u64                     vram_end;
 768         unsigned                vram_width;
 769         u64                     real_vram_size;
 770         int                     vram_mtrr;
 771         u64                     gtt_base_align;
 772         u64                     mc_mask;
 773         const struct firmware   *fw;    /* MC firmware */
 774         uint32_t                fw_version;
 775         struct amdgpu_irq_src   vm_fault;
 776         uint32_t                vram_type;
 777 };
 778
 779 /*
 780  * GPU doorbell structures, functions & helpers
 781  */
 782 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 783 {
 784         AMDGPU_DOORBELL_KIQ                     = 0x000,
 785         AMDGPU_DOORBELL_HIQ                     = 0x001,
 786         AMDGPU_DOORBELL_DIQ                     = 0x002,
 787         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 788         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 789         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 790         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 791         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 792         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 793         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 794         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 795         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 796         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 797         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 798         AMDGPU_DOORBELL_IH                      = 0x1E8,
 799         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 800         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 801 } AMDGPU_DOORBELL_ASSIGNMENT;
 802
 803 struct amdgpu_doorbell {
 804         /* doorbell mmio */
 805         resource_size_t         base;
 806         resource_size_t         size;
 807         u32 __iomem             *ptr;
 808         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 809 };
 810
 811 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 812                                 phys_addr_t *aperture_base,
 813                                 size_t *aperture_size,
 814                                 size_t *start_offset);
 815
 816 /*
 817  * IRQS.
 818  */
 819
 820 struct amdgpu_flip_work {
 821         struct work_struct              flip_work;
 822         struct work_struct              unpin_work;
 823         struct amdgpu_device            *adev;
 824         int                             crtc_id;
 825         uint64_t                        base;
 826         struct drm_pending_vblank_event *event;
 827         struct amdgpu_bo                *old_rbo;
 828         struct fence                    *fence;
 829 };
 830
 831
 832 /*
 833  * CP & rings.
 834  */
 835
 836 struct amdgpu_ib {
 837         struct amdgpu_sa_bo             *sa_bo;
 838         uint32_t                        length_dw;
 839         uint64_t                        gpu_addr;
 840         uint32_t                        *ptr;
 841         struct amdgpu_ring              *ring;
 842         struct amdgpu_fence             *fence;
 843         struct amdgpu_user_fence        *user;
 844         struct amdgpu_vm                *vm;
 845         struct amdgpu_ctx               *ctx;
 846         struct amdgpu_sync              sync;
 847         uint32_t                        gds_base, gds_size;
 848         uint32_t                        gws_base, gws_size;
 849         uint32_t                        oa_base, oa_size;
 850         uint32_t                        flags;
 851         /* resulting sequence number */
 852         uint64_t                        sequence;
 853 };
 854
 855 enum amdgpu_ring_type {
 856         AMDGPU_RING_TYPE_GFX,
 857         AMDGPU_RING_TYPE_COMPUTE,
 858         AMDGPU_RING_TYPE_SDMA,
 859         AMDGPU_RING_TYPE_UVD,
 860         AMDGPU_RING_TYPE_VCE
 861 };
 862
 863 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 864
 865 struct amdgpu_ring {
 866         struct amdgpu_device            *adev;
 867         const struct amdgpu_ring_funcs  *funcs;
 868         struct amdgpu_fence_driver      fence_drv;
 869         struct amd_gpu_scheduler        *scheduler;
 870
 871         struct mutex            *ring_lock;
 872         struct amdgpu_bo        *ring_obj;
 873         volatile uint32_t       *ring;
 874         unsigned                rptr_offs;
 875         u64                     next_rptr_gpu_addr;
 876         volatile u32            *next_rptr_cpu_addr;
 877         unsigned                wptr;
 878         unsigned                wptr_old;
 879         unsigned                ring_size;
 880         unsigned                ring_free_dw;
 881         int                     count_dw;
 882         atomic_t                last_rptr;
 883         atomic64_t              last_activity;
 884         uint64_t                gpu_addr;
 885         uint32_t                align_mask;
 886         uint32_t                ptr_mask;
 887         bool                    ready;
 888         u32                     nop;
 889         u32                     idx;
 890         u64                     last_semaphore_signal_addr;
 891         u64                     last_semaphore_wait_addr;
 892         u32                     me;
 893         u32                     pipe;
 894         u32                     queue;
 895         struct amdgpu_bo        *mqd_obj;
 896         u32                     doorbell_index;
 897         bool                    use_doorbell;
 898         unsigned                wptr_offs;
 899         unsigned                next_rptr_offs;
 900         unsigned                fence_offs;
 901         struct amdgpu_ctx       *current_ctx;
 902         enum amdgpu_ring_type   type;
 903         char                    name[16];
 904 };
 905
 906 /*
 907  * VM
 908  */
 909
 910 /* maximum number of VMIDs */
 911 #define AMDGPU_NUM_VM   16
 912
 913 /* number of entries in page table */
 914 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 915
 916 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 917 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 918 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 919 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 920
 921 #define AMDGPU_PTE_VALID        (1 << 0)
 922 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 923 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 924
 925 /* VI only */
 926 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 927
 928 #define AMDGPU_PTE_READABLE     (1 << 5)
 929 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 930
 931 /* PTE (Page Table Entry) fragment field for different page sizes */
 932 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 933 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 934 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 935
 936 struct amdgpu_vm_pt {
 937         struct amdgpu_bo                *bo;
 938         uint64_t                        addr;
 939 };
 940
 941 struct amdgpu_vm_id {
 942         unsigned                id;
 943         uint64_t                pd_gpu_addr;
 944         /* last flushed PD/PT update */
 945         struct amdgpu_fence     *flushed_updates;
 946         /* last use of vmid */
 947         struct amdgpu_fence     *last_id_use;
 948 };
 949
 950 struct amdgpu_vm {
 951         struct mutex            mutex;
 952
 953         struct rb_root          va;
 954
 955         /* protecting invalidated and freed */
 956         spinlock_t              status_lock;
 957
 958         /* BOs moved, but not yet updated in the PT */
 959         struct list_head        invalidated;
 960
 961         /* BOs freed, but not yet updated in the PT */
 962         struct list_head        freed;
 963
 964         /* contains the page directory */
 965         struct amdgpu_bo        *page_directory;
 966         unsigned                max_pde_used;
 967
 968         /* array of page tables, one for each page directory entry */
 969         struct amdgpu_vm_pt     *page_tables;
 970
 971         /* for id and flush management per ring */
 972         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 973 };
 974
 975 struct amdgpu_vm_manager {
 976         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 977         uint32_t                        max_pfn;
 978         /* number of VMIDs */
 979         unsigned                        nvm;
 980         /* vram base address for page table entry  */
 981         u64                             vram_base_offset;
 982         /* is vm enabled? */
 983         bool                            enabled;
 984         /* for hw to save the PD addr on suspend/resume */
 985         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 986         /* vm pte handling */
 987         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 988         struct amdgpu_ring                      *vm_pte_funcs_ring;
 989 };
 990
 991 /*
 992  * context related structures
 993  */
 994
 995 #define AMDGPU_CTX_MAX_CS_PENDING       16
 996
 997 struct amdgpu_ctx_ring {
 998         uint64_t        sequence;
 999         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
1000         struct amd_context_entity c_entity;
1001 };
1002
1003 struct amdgpu_ctx {
1004         struct kref             refcount;
1005         struct amdgpu_device    *adev;
1006         unsigned                reset_counter;
1007         spinlock_t              ring_lock;
1008         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1009 };
1010
1011 struct amdgpu_ctx_mgr {
1012         struct amdgpu_device    *adev;
1013         struct mutex            lock;
1014         /* protected by lock */
1015         struct idr              ctx_handles;
1016 };
1017
1018 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1019                      uint32_t *id);
1020 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1021                     uint32_t id);
1022
1023 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1024
1025 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1026 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1027
1028 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1029                               struct fence *fence);
1030 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1031                                    struct amdgpu_ring *ring, uint64_t seq);
1032
1033 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1034                      struct drm_file *filp);
1035
1036
1037 /*
1038  * file private structure
1039  */
1040
1041 struct amdgpu_fpriv {
1042         struct amdgpu_vm        vm;
1043         struct mutex            bo_list_lock;
1044         struct idr              bo_list_handles;
1045         struct amdgpu_ctx_mgr   ctx_mgr;
1046 };
1047
1048 /*
1049  * residency list
1050  */
1051
1052 struct amdgpu_bo_list {
1053         struct mutex lock;
1054         struct amdgpu_bo *gds_obj;
1055         struct amdgpu_bo *gws_obj;
1056         struct amdgpu_bo *oa_obj;
1057         bool has_userptr;
1058         unsigned num_entries;
1059         struct amdgpu_bo_list_entry *array;
1060 };
1061
1062 struct amdgpu_bo_list *
1063 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1064 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1065 void amdgpu_bo_list_copy(struct amdgpu_device *adev,
1066                          struct amdgpu_bo_list *dst,
1067                          struct amdgpu_bo_list *src);
1068 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1069
1070 /*
1071  * GFX stuff
1072  */
1073 #include "clearstate_defs.h"
1074
1075 struct amdgpu_rlc {
1076         /* for power gating */
1077         struct amdgpu_bo        *save_restore_obj;
1078         uint64_t                save_restore_gpu_addr;
1079         volatile uint32_t       *sr_ptr;
1080         const u32               *reg_list;
1081         u32                     reg_list_size;
1082         /* for clear state */
1083         struct amdgpu_bo        *clear_state_obj;
1084         uint64_t                clear_state_gpu_addr;
1085         volatile uint32_t       *cs_ptr;
1086         const struct cs_section_def   *cs_data;
1087         u32                     clear_state_size;
1088         /* for cp tables */
1089         struct amdgpu_bo        *cp_table_obj;
1090         uint64_t                cp_table_gpu_addr;
1091         volatile uint32_t       *cp_table_ptr;
1092         u32                     cp_table_size;
1093 };
1094
1095 struct amdgpu_mec {
1096         struct amdgpu_bo        *hpd_eop_obj;
1097         u64                     hpd_eop_gpu_addr;
1098         u32 num_pipe;
1099         u32 num_mec;
1100         u32 num_queue;
1101 };
1102
1103 /*
1104  * GPU scratch registers structures, functions & helpers
1105  */
1106 struct amdgpu_scratch {
1107         unsigned                num_reg;
1108         uint32_t                reg_base;
1109         bool                    free[32];
1110         uint32_t                reg[32];
1111 };
1112
1113 /*
1114  * GFX configurations
1115  */
1116 struct amdgpu_gca_config {
1117         unsigned max_shader_engines;
1118         unsigned max_tile_pipes;
1119         unsigned max_cu_per_sh;
1120         unsigned max_sh_per_se;
1121         unsigned max_backends_per_se;
1122         unsigned max_texture_channel_caches;
1123         unsigned max_gprs;
1124         unsigned max_gs_threads;
1125         unsigned max_hw_contexts;
1126         unsigned sc_prim_fifo_size_frontend;
1127         unsigned sc_prim_fifo_size_backend;
1128         unsigned sc_hiz_tile_fifo_size;
1129         unsigned sc_earlyz_tile_fifo_size;
1130
1131         unsigned num_tile_pipes;
1132         unsigned backend_enable_mask;
1133         unsigned mem_max_burst_length_bytes;
1134         unsigned mem_row_size_in_kb;
1135         unsigned shader_engine_tile_size;
1136         unsigned num_gpus;
1137         unsigned multi_gpu_tile_size;
1138         unsigned mc_arb_ramcfg;
1139         unsigned gb_addr_config;
1140
1141         uint32_t tile_mode_array[32];
1142         uint32_t macrotile_mode_array[16];
1143 };
1144
1145 struct amdgpu_gfx {
1146         struct mutex                    gpu_clock_mutex;
1147         struct amdgpu_gca_config        config;
1148         struct amdgpu_rlc               rlc;
1149         struct amdgpu_mec               mec;
1150         struct amdgpu_scratch           scratch;
1151         const struct firmware           *me_fw; /* ME firmware */
1152         uint32_t                        me_fw_version;
1153         const struct firmware           *pfp_fw; /* PFP firmware */
1154         uint32_t                        pfp_fw_version;
1155         const struct firmware           *ce_fw; /* CE firmware */
1156         uint32_t                        ce_fw_version;
1157         const struct firmware           *rlc_fw; /* RLC firmware */
1158         uint32_t                        rlc_fw_version;
1159         const struct firmware           *mec_fw; /* MEC firmware */
1160         uint32_t                        mec_fw_version;
1161         const struct firmware           *mec2_fw; /* MEC2 firmware */
1162         uint32_t                        mec2_fw_version;
1163         uint32_t                        me_feature_version;
1164         uint32_t                        ce_feature_version;
1165         uint32_t                        pfp_feature_version;
1166         uint32_t                        rlc_feature_version;
1167         uint32_t                        mec_feature_version;
1168         uint32_t                        mec2_feature_version;
1169         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1170         unsigned                        num_gfx_rings;
1171         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1172         unsigned                        num_compute_rings;
1173         struct amdgpu_irq_src           eop_irq;
1174         struct amdgpu_irq_src           priv_reg_irq;
1175         struct amdgpu_irq_src           priv_inst_irq;
1176         /* gfx status */
1177         uint32_t gfx_current_status;
1178         /* sync signal for const engine */
1179         unsigned ce_sync_offs;
1180         /* ce ram size*/
1181         unsigned ce_ram_size;
1182 };
1183
1184 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1185                   unsigned size, struct amdgpu_ib *ib);
1186 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1187 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1188                        struct amdgpu_ib *ib, void *owner);
1189 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1190 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1191 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1192 /* Ring access between begin & end cannot sleep */
1193 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1194 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1195 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1196 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1197 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1198 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1199 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1200 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1201 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1202 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1203                             uint32_t **data);
1204 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1205                         unsigned size, uint32_t *data);
1206 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1207                      unsigned ring_size, u32 nop, u32 align_mask,
1208                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1209                      enum amdgpu_ring_type ring_type);
1210 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1211
1212 /*
1213  * CS.
1214  */
1215 struct amdgpu_cs_chunk {
1216         uint32_t                chunk_id;
1217         uint32_t                length_dw;
1218         uint32_t                *kdata;
1219         void __user             *user_ptr;
1220 };
1221
1222 struct amdgpu_cs_parser {
1223         struct amdgpu_device    *adev;
1224         struct drm_file         *filp;
1225         struct amdgpu_ctx       *ctx;
1226         struct amdgpu_bo_list *bo_list;
1227         /* chunks */
1228         unsigned                nchunks;
1229         struct amdgpu_cs_chunk  *chunks;
1230         /* relocations */
1231         struct amdgpu_bo_list_entry     *vm_bos;
1232         struct list_head        validated;
1233
1234         struct amdgpu_ib        *ibs;
1235         uint32_t                num_ibs;
1236
1237         struct ww_acquire_ctx   ticket;
1238
1239         /* user fence */
1240         struct amdgpu_user_fence uf;
1241
1242         struct mutex job_lock;
1243         struct work_struct job_work;
1244         int (*prepare_job)(struct amdgpu_cs_parser *sched_job);
1245         int (*run_job)(struct amdgpu_cs_parser *sched_job);
1246         int (*free_job)(struct amdgpu_cs_parser *sched_job);
1247 };
1248
1249 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1250 {
1251         return p->ibs[ib_idx].ptr[idx];
1252 }
1253
1254 /*
1255  * Writeback
1256  */
1257 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1258
1259 struct amdgpu_wb {
1260         struct amdgpu_bo        *wb_obj;
1261         volatile uint32_t       *wb;
1262         uint64_t                gpu_addr;
1263         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1264         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1265 };
1266
1267 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1268 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1269
1270 /**
1271  * struct amdgpu_pm - power management datas
1272  * It keeps track of various data needed to take powermanagement decision.
1273  */
1274
1275 enum amdgpu_pm_state_type {
1276         /* not used for dpm */
1277         POWER_STATE_TYPE_DEFAULT,
1278         POWER_STATE_TYPE_POWERSAVE,
1279         /* user selectable states */
1280         POWER_STATE_TYPE_BATTERY,
1281         POWER_STATE_TYPE_BALANCED,
1282         POWER_STATE_TYPE_PERFORMANCE,
1283         /* internal states */
1284         POWER_STATE_TYPE_INTERNAL_UVD,
1285         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1286         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1287         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1288         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1289         POWER_STATE_TYPE_INTERNAL_BOOT,
1290         POWER_STATE_TYPE_INTERNAL_THERMAL,
1291         POWER_STATE_TYPE_INTERNAL_ACPI,
1292         POWER_STATE_TYPE_INTERNAL_ULV,
1293         POWER_STATE_TYPE_INTERNAL_3DPERF,
1294 };
1295
1296 enum amdgpu_int_thermal_type {
1297         THERMAL_TYPE_NONE,
1298         THERMAL_TYPE_EXTERNAL,
1299         THERMAL_TYPE_EXTERNAL_GPIO,
1300         THERMAL_TYPE_RV6XX,
1301         THERMAL_TYPE_RV770,
1302         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1303         THERMAL_TYPE_EVERGREEN,
1304         THERMAL_TYPE_SUMO,
1305         THERMAL_TYPE_NI,
1306         THERMAL_TYPE_SI,
1307         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1308         THERMAL_TYPE_CI,
1309         THERMAL_TYPE_KV,
1310 };
1311
1312 enum amdgpu_dpm_auto_throttle_src {
1313         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1314         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1315 };
1316
1317 enum amdgpu_dpm_event_src {
1318         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1319         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1320         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1321         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1322         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1323 };
1324
1325 #define AMDGPU_MAX_VCE_LEVELS 6
1326
1327 enum amdgpu_vce_level {
1328         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1329         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1330         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1331         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1332         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1333         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1334 };
1335
1336 struct amdgpu_ps {
1337         u32 caps; /* vbios flags */
1338         u32 class; /* vbios flags */
1339         u32 class2; /* vbios flags */
1340         /* UVD clocks */
1341         u32 vclk;
1342         u32 dclk;
1343         /* VCE clocks */
1344         u32 evclk;
1345         u32 ecclk;
1346         bool vce_active;
1347         enum amdgpu_vce_level vce_level;
1348         /* asic priv */
1349         void *ps_priv;
1350 };
1351
1352 struct amdgpu_dpm_thermal {
1353         /* thermal interrupt work */
1354         struct work_struct work;
1355         /* low temperature threshold */
1356         int                min_temp;
1357         /* high temperature threshold */
1358         int                max_temp;
1359         /* was last interrupt low to high or high to low */
1360         bool               high_to_low;
1361         /* interrupt source */
1362         struct amdgpu_irq_src   irq;
1363 };
1364
1365 enum amdgpu_clk_action
1366 {
1367         AMDGPU_SCLK_UP = 1,
1368         AMDGPU_SCLK_DOWN
1369 };
1370
1371 struct amdgpu_blacklist_clocks
1372 {
1373         u32 sclk;
1374         u32 mclk;
1375         enum amdgpu_clk_action action;
1376 };
1377
1378 struct amdgpu_clock_and_voltage_limits {
1379         u32 sclk;
1380         u32 mclk;
1381         u16 vddc;
1382         u16 vddci;
1383 };
1384
1385 struct amdgpu_clock_array {
1386         u32 count;
1387         u32 *values;
1388 };
1389
1390 struct amdgpu_clock_voltage_dependency_entry {
1391         u32 clk;
1392         u16 v;
1393 };
1394
1395 struct amdgpu_clock_voltage_dependency_table {
1396         u32 count;
1397         struct amdgpu_clock_voltage_dependency_entry *entries;
1398 };
1399
1400 union amdgpu_cac_leakage_entry {
1401         struct {
1402                 u16 vddc;
1403                 u32 leakage;
1404         };
1405         struct {
1406                 u16 vddc1;
1407                 u16 vddc2;
1408                 u16 vddc3;
1409         };
1410 };
1411
1412 struct amdgpu_cac_leakage_table {
1413         u32 count;
1414         union amdgpu_cac_leakage_entry *entries;
1415 };
1416
1417 struct amdgpu_phase_shedding_limits_entry {
1418         u16 voltage;
1419         u32 sclk;
1420         u32 mclk;
1421 };
1422
1423 struct amdgpu_phase_shedding_limits_table {
1424         u32 count;
1425         struct amdgpu_phase_shedding_limits_entry *entries;
1426 };
1427
1428 struct amdgpu_uvd_clock_voltage_dependency_entry {
1429         u32 vclk;
1430         u32 dclk;
1431         u16 v;
1432 };
1433
1434 struct amdgpu_uvd_clock_voltage_dependency_table {
1435         u8 count;
1436         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1437 };
1438
1439 struct amdgpu_vce_clock_voltage_dependency_entry {
1440         u32 ecclk;
1441         u32 evclk;
1442         u16 v;
1443 };
1444
1445 struct amdgpu_vce_clock_voltage_dependency_table {
1446         u8 count;
1447         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1448 };
1449
1450 struct amdgpu_ppm_table {
1451         u8 ppm_design;
1452         u16 cpu_core_number;
1453         u32 platform_tdp;
1454         u32 small_ac_platform_tdp;
1455         u32 platform_tdc;
1456         u32 small_ac_platform_tdc;
1457         u32 apu_tdp;
1458         u32 dgpu_tdp;
1459         u32 dgpu_ulv_power;
1460         u32 tj_max;
1461 };
1462
1463 struct amdgpu_cac_tdp_table {
1464         u16 tdp;
1465         u16 configurable_tdp;
1466         u16 tdc;
1467         u16 battery_power_limit;
1468         u16 small_power_limit;
1469         u16 low_cac_leakage;
1470         u16 high_cac_leakage;
1471         u16 maximum_power_delivery_limit;
1472 };
1473
1474 struct amdgpu_dpm_dynamic_state {
1475         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1476         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1477         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1478         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1479         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1480         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1481         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1482         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1483         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1484         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1485         struct amdgpu_clock_array valid_sclk_values;
1486         struct amdgpu_clock_array valid_mclk_values;
1487         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1488         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1489         u32 mclk_sclk_ratio;
1490         u32 sclk_mclk_delta;
1491         u16 vddc_vddci_delta;
1492         u16 min_vddc_for_pcie_gen2;
1493         struct amdgpu_cac_leakage_table cac_leakage_table;
1494         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1495         struct amdgpu_ppm_table *ppm_table;
1496         struct amdgpu_cac_tdp_table *cac_tdp_table;
1497 };
1498
1499 struct amdgpu_dpm_fan {
1500         u16 t_min;
1501         u16 t_med;
1502         u16 t_high;
1503         u16 pwm_min;
1504         u16 pwm_med;
1505         u16 pwm_high;
1506         u8 t_hyst;
1507         u32 cycle_delay;
1508         u16 t_max;
1509         u8 control_mode;
1510         u16 default_max_fan_pwm;
1511         u16 default_fan_output_sensitivity;
1512         u16 fan_output_sensitivity;
1513         bool ucode_fan_control;
1514 };
1515
1516 enum amdgpu_pcie_gen {
1517         AMDGPU_PCIE_GEN1 = 0,
1518         AMDGPU_PCIE_GEN2 = 1,
1519         AMDGPU_PCIE_GEN3 = 2,
1520         AMDGPU_PCIE_GEN_INVALID = 0xffff
1521 };
1522
1523 enum amdgpu_dpm_forced_level {
1524         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1525         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1526         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1527 };
1528
1529 struct amdgpu_vce_state {
1530         /* vce clocks */
1531         u32 evclk;
1532         u32 ecclk;
1533         /* gpu clocks */
1534         u32 sclk;
1535         u32 mclk;
1536         u8 clk_idx;
1537         u8 pstate;
1538 };
1539
1540 struct amdgpu_dpm_funcs {
1541         int (*get_temperature)(struct amdgpu_device *adev);
1542         int (*pre_set_power_state)(struct amdgpu_device *adev);
1543         int (*set_power_state)(struct amdgpu_device *adev);
1544         void (*post_set_power_state)(struct amdgpu_device *adev);
1545         void (*display_configuration_changed)(struct amdgpu_device *adev);
1546         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1547         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1548         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1549         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1550         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1551         bool (*vblank_too_short)(struct amdgpu_device *adev);
1552         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1553         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1554         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1555         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1556         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1557         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1558         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1559 };
1560
1561 struct amdgpu_dpm {
1562         struct amdgpu_ps        *ps;
1563         /* number of valid power states */
1564         int                     num_ps;
1565         /* current power state that is active */
1566         struct amdgpu_ps        *current_ps;
1567         /* requested power state */
1568         struct amdgpu_ps        *requested_ps;
1569         /* boot up power state */
1570         struct amdgpu_ps        *boot_ps;
1571         /* default uvd power state */
1572         struct amdgpu_ps        *uvd_ps;
1573         /* vce requirements */
1574         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1575         enum amdgpu_vce_level vce_level;
1576         enum amdgpu_pm_state_type state;
1577         enum amdgpu_pm_state_type user_state;
1578         u32                     platform_caps;
1579         u32                     voltage_response_time;
1580         u32                     backbias_response_time;
1581         void                    *priv;
1582         u32                     new_active_crtcs;
1583         int                     new_active_crtc_count;
1584         u32                     current_active_crtcs;
1585         int                     current_active_crtc_count;
1586         struct amdgpu_dpm_dynamic_state dyn_state;
1587         struct amdgpu_dpm_fan fan;
1588         u32 tdp_limit;
1589         u32 near_tdp_limit;
1590         u32 near_tdp_limit_adjusted;
1591         u32 sq_ramping_threshold;
1592         u32 cac_leakage;
1593         u16 tdp_od_limit;
1594         u32 tdp_adjustment;
1595         u16 load_line_slope;
1596         bool power_control;
1597         bool ac_power;
1598         /* special states active */
1599         bool                    thermal_active;
1600         bool                    uvd_active;
1601         bool                    vce_active;
1602         /* thermal handling */
1603         struct amdgpu_dpm_thermal thermal;
1604         /* forced levels */
1605         enum amdgpu_dpm_forced_level forced_level;
1606 };
1607
1608 struct amdgpu_pm {
1609         struct mutex            mutex;
1610         u32                     current_sclk;
1611         u32                     current_mclk;
1612         u32                     default_sclk;
1613         u32                     default_mclk;
1614         struct amdgpu_i2c_chan *i2c_bus;
1615         /* internal thermal controller on rv6xx+ */
1616         enum amdgpu_int_thermal_type int_thermal_type;
1617         struct device           *int_hwmon_dev;
1618         /* fan control parameters */
1619         bool                    no_fan;
1620         u8                      fan_pulses_per_revolution;
1621         u8                      fan_min_rpm;
1622         u8                      fan_max_rpm;
1623         /* dpm */
1624         bool                    dpm_enabled;
1625         struct amdgpu_dpm       dpm;
1626         const struct firmware   *fw;    /* SMC firmware */
1627         uint32_t                fw_version;
1628         const struct amdgpu_dpm_funcs *funcs;
1629 };
1630
1631 /*
1632  * UVD
1633  */
1634 #define AMDGPU_MAX_UVD_HANDLES  10
1635 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1636 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1637 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1638
1639 struct amdgpu_uvd {
1640         struct amdgpu_bo        *vcpu_bo;
1641         void                    *cpu_addr;
1642         uint64_t                gpu_addr;
1643         void                    *saved_bo;
1644         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1645         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1646         struct delayed_work     idle_work;
1647         const struct firmware   *fw;    /* UVD firmware */
1648         struct amdgpu_ring      ring;
1649         struct amdgpu_irq_src   irq;
1650         bool                    address_64_bit;
1651 };
1652
1653 /*
1654  * VCE
1655  */
1656 #define AMDGPU_MAX_VCE_HANDLES  16
1657 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1658
1659 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1660 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1661
1662 struct amdgpu_vce {
1663         struct amdgpu_bo        *vcpu_bo;
1664         uint64_t                gpu_addr;
1665         unsigned                fw_version;
1666         unsigned                fb_version;
1667         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1668         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1669         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1670         struct delayed_work     idle_work;
1671         const struct firmware   *fw;    /* VCE firmware */
1672         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1673         struct amdgpu_irq_src   irq;
1674         unsigned                harvest_config;
1675 };
1676
1677 /*
1678  * SDMA
1679  */
1680 struct amdgpu_sdma {
1681         /* SDMA firmware */
1682         const struct firmware   *fw;
1683         uint32_t                fw_version;
1684         uint32_t                feature_version;
1685
1686         struct amdgpu_ring      ring;
1687 };
1688
1689 /*
1690  * Firmware
1691  */
1692 struct amdgpu_firmware {
1693         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1694         bool smu_load;
1695         struct amdgpu_bo *fw_buf;
1696         unsigned int fw_size;
1697 };
1698
1699 /*
1700  * Benchmarking
1701  */
1702 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1703
1704
1705 /*
1706  * Testing
1707  */
1708 void amdgpu_test_moves(struct amdgpu_device *adev);
1709 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1710                            struct amdgpu_ring *cpA,
1711                            struct amdgpu_ring *cpB);
1712 void amdgpu_test_syncing(struct amdgpu_device *adev);
1713
1714 /*
1715  * MMU Notifier
1716  */
1717 #if defined(CONFIG_MMU_NOTIFIER)
1718 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1719 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1720 #else
1721 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1722 {
1723         return -ENODEV;
1724 }
1725 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1726 #endif
1727
1728 /*
1729  * Debugfs
1730  */
1731 struct amdgpu_debugfs {
1732         struct drm_info_list    *files;
1733         unsigned                num_files;
1734 };
1735
1736 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1737                              struct drm_info_list *files,
1738                              unsigned nfiles);
1739 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1740
1741 #if defined(CONFIG_DEBUG_FS)
1742 int amdgpu_debugfs_init(struct drm_minor *minor);
1743 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1744 #endif
1745
1746 /*
1747  * amdgpu smumgr functions
1748  */
1749 struct amdgpu_smumgr_funcs {
1750         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1751         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1752         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1753 };
1754
1755 /*
1756  * amdgpu smumgr
1757  */
1758 struct amdgpu_smumgr {
1759         struct amdgpu_bo *toc_buf;
1760         struct amdgpu_bo *smu_buf;
1761         /* asic priv smu data */
1762         void *priv;
1763         spinlock_t smu_lock;
1764         /* smumgr functions */
1765         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1766         /* ucode loading complete flag */
1767         uint32_t fw_flags;
1768 };
1769
1770 /*
1771  * ASIC specific register table accessible by UMD
1772  */
1773 struct amdgpu_allowed_register_entry {
1774         uint32_t reg_offset;
1775         bool untouched;
1776         bool grbm_indexed;
1777 };
1778
1779 struct amdgpu_cu_info {
1780         uint32_t number; /* total active CU number */
1781         uint32_t ao_cu_mask;
1782         uint32_t bitmap[4][4];
1783 };
1784
1785
1786 /*
1787  * ASIC specific functions.
1788  */
1789 struct amdgpu_asic_funcs {
1790         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1791         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1792                              u32 sh_num, u32 reg_offset, u32 *value);
1793         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1794         int (*reset)(struct amdgpu_device *adev);
1795         /* wait for mc_idle */
1796         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1797         /* get the reference clock */
1798         u32 (*get_xclk)(struct amdgpu_device *adev);
1799         /* get the gpu clock counter */
1800         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1801         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1802         /* MM block clocks */
1803         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1804         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1805 };
1806
1807 /*
1808  * IOCTL.
1809  */
1810 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1811                             struct drm_file *filp);
1812 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1813                                 struct drm_file *filp);
1814
1815 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1816                           struct drm_file *filp);
1817 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1818                         struct drm_file *filp);
1819 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1820                           struct drm_file *filp);
1821 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1822                               struct drm_file *filp);
1823 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1824                           struct drm_file *filp);
1825 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1826                         struct drm_file *filp);
1827 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1828 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1829
1830 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1831                                 struct drm_file *filp);
1832
1833 /* VRAM scratch page for HDP bug, default vram page */
1834 struct amdgpu_vram_scratch {
1835         struct amdgpu_bo                *robj;
1836         volatile uint32_t               *ptr;
1837         u64                             gpu_addr;
1838 };
1839
1840 /*
1841  * ACPI
1842  */
1843 struct amdgpu_atif_notification_cfg {
1844         bool enabled;
1845         int command_code;
1846 };
1847
1848 struct amdgpu_atif_notifications {
1849         bool display_switch;
1850         bool expansion_mode_change;
1851         bool thermal_state;
1852         bool forced_power_state;
1853         bool system_power_state;
1854         bool display_conf_change;
1855         bool px_gfx_switch;
1856         bool brightness_change;
1857         bool dgpu_display_event;
1858 };
1859
1860 struct amdgpu_atif_functions {
1861         bool system_params;
1862         bool sbios_requests;
1863         bool select_active_disp;
1864         bool lid_state;
1865         bool get_tv_standard;
1866         bool set_tv_standard;
1867         bool get_panel_expansion_mode;
1868         bool set_panel_expansion_mode;
1869         bool temperature_change;
1870         bool graphics_device_types;
1871 };
1872
1873 struct amdgpu_atif {
1874         struct amdgpu_atif_notifications notifications;
1875         struct amdgpu_atif_functions functions;
1876         struct amdgpu_atif_notification_cfg notification_cfg;
1877         struct amdgpu_encoder *encoder_for_bl;
1878 };
1879
1880 struct amdgpu_atcs_functions {
1881         bool get_ext_state;
1882         bool pcie_perf_req;
1883         bool pcie_dev_rdy;
1884         bool pcie_bus_width;
1885 };
1886
1887 struct amdgpu_atcs {
1888         struct amdgpu_atcs_functions functions;
1889 };
1890
1891 /*
1892  * CGS
1893  */
1894 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1895 void amdgpu_cgs_destroy_device(void *cgs_device);
1896
1897
1898 /*
1899  * Core structure, functions and helpers.
1900  */
1901 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1902 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1903
1904 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1905 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1906
1907 struct amdgpu_ip_block_status {
1908         bool valid;
1909         bool sw;
1910         bool hw;
1911 };
1912
1913 struct amdgpu_device {
1914         struct device                   *dev;
1915         struct drm_device               *ddev;
1916         struct pci_dev                  *pdev;
1917         struct rw_semaphore             exclusive_lock;
1918
1919         /* ASIC */
1920         enum amd_asic_type              asic_type;
1921         uint32_t                        family;
1922         uint32_t                        rev_id;
1923         uint32_t                        external_rev_id;
1924         unsigned long                   flags;
1925         int                             usec_timeout;
1926         const struct amdgpu_asic_funcs  *asic_funcs;
1927         bool                            shutdown;
1928         bool                            suspend;
1929         bool                            need_dma32;
1930         bool                            accel_working;
1931         bool                            needs_reset;
1932         struct work_struct              reset_work;
1933         struct notifier_block           acpi_nb;
1934         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1935         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1936         unsigned                        debugfs_count;
1937 #if defined(CONFIG_DEBUG_FS)
1938         struct dentry                   *debugfs_regs;
1939 #endif
1940         struct amdgpu_atif              atif;
1941         struct amdgpu_atcs              atcs;
1942         struct mutex                    srbm_mutex;
1943         /* GRBM index mutex. Protects concurrent access to GRBM index */
1944         struct mutex                    grbm_idx_mutex;
1945         struct dev_pm_domain            vga_pm_domain;
1946         bool                            have_disp_power_ref;
1947
1948         /* BIOS */
1949         uint8_t                         *bios;
1950         bool                            is_atom_bios;
1951         uint16_t                        bios_header_start;
1952         struct amdgpu_bo                *stollen_vga_memory;
1953         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1954
1955         /* Register/doorbell mmio */
1956         resource_size_t                 rmmio_base;
1957         resource_size_t                 rmmio_size;
1958         void __iomem                    *rmmio;
1959         /* protects concurrent MM_INDEX/DATA based register access */
1960         spinlock_t mmio_idx_lock;
1961         /* protects concurrent SMC based register access */
1962         spinlock_t smc_idx_lock;
1963         amdgpu_rreg_t                   smc_rreg;
1964         amdgpu_wreg_t                   smc_wreg;
1965         /* protects concurrent PCIE register access */
1966         spinlock_t pcie_idx_lock;
1967         amdgpu_rreg_t                   pcie_rreg;
1968         amdgpu_wreg_t                   pcie_wreg;
1969         /* protects concurrent UVD register access */
1970         spinlock_t uvd_ctx_idx_lock;
1971         amdgpu_rreg_t                   uvd_ctx_rreg;
1972         amdgpu_wreg_t                   uvd_ctx_wreg;
1973         /* protects concurrent DIDT register access */
1974         spinlock_t didt_idx_lock;
1975         amdgpu_rreg_t                   didt_rreg;
1976         amdgpu_wreg_t                   didt_wreg;
1977         /* protects concurrent ENDPOINT (audio) register access */
1978         spinlock_t audio_endpt_idx_lock;
1979         amdgpu_block_rreg_t             audio_endpt_rreg;
1980         amdgpu_block_wreg_t             audio_endpt_wreg;
1981         void __iomem                    *rio_mem;
1982         resource_size_t                 rio_mem_size;
1983         struct amdgpu_doorbell          doorbell;
1984
1985         /* clock/pll info */
1986         struct amdgpu_clock            clock;
1987
1988         /* MC */
1989         struct amdgpu_mc                mc;
1990         struct amdgpu_gart              gart;
1991         struct amdgpu_dummy_page        dummy_page;
1992         struct amdgpu_vm_manager        vm_manager;
1993
1994         /* memory management */
1995         struct amdgpu_mman              mman;
1996         struct amdgpu_gem               gem;
1997         struct amdgpu_vram_scratch      vram_scratch;
1998         struct amdgpu_wb                wb;
1999         atomic64_t                      vram_usage;
2000         atomic64_t                      vram_vis_usage;
2001         atomic64_t                      gtt_usage;
2002         atomic64_t                      num_bytes_moved;
2003         atomic_t                        gpu_reset_counter;
2004
2005         /* display */
2006         struct amdgpu_mode_info         mode_info;
2007         struct work_struct              hotplug_work;
2008         struct amdgpu_irq_src           crtc_irq;
2009         struct amdgpu_irq_src           pageflip_irq;
2010         struct amdgpu_irq_src           hpd_irq;
2011
2012         /* rings */
2013         wait_queue_head_t               fence_queue;
2014         unsigned                        fence_context;
2015         struct mutex                    ring_lock;
2016         unsigned                        num_rings;
2017         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2018         bool                            ib_pool_ready;
2019         struct amdgpu_sa_manager        ring_tmp_bo;
2020
2021         /* interrupts */
2022         struct amdgpu_irq               irq;
2023
2024         /* dpm */
2025         struct amdgpu_pm                pm;
2026         u32                             cg_flags;
2027         u32                             pg_flags;
2028
2029         /* amdgpu smumgr */
2030         struct amdgpu_smumgr smu;
2031
2032         /* gfx */
2033         struct amdgpu_gfx               gfx;
2034
2035         /* sdma */
2036         struct amdgpu_sdma              sdma[2];
2037         struct amdgpu_irq_src           sdma_trap_irq;
2038         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2039
2040         /* uvd */
2041         bool                            has_uvd;
2042         struct amdgpu_uvd               uvd;
2043
2044         /* vce */
2045         struct amdgpu_vce               vce;
2046
2047         /* firmwares */
2048         struct amdgpu_firmware          firmware;
2049
2050         /* GDS */
2051         struct amdgpu_gds               gds;
2052
2053         const struct amdgpu_ip_block_version *ip_blocks;
2054         int                             num_ip_blocks;
2055         struct amdgpu_ip_block_status   *ip_block_status;
2056         struct mutex    mn_lock;
2057         DECLARE_HASHTABLE(mn_hash, 7);
2058
2059         /* tracking pinned memory */
2060         u64 vram_pin_size;
2061         u64 gart_pin_size;
2062
2063         /* amdkfd interface */
2064         struct kfd_dev          *kfd;
2065 };
2066
2067 bool amdgpu_device_is_px(struct drm_device *dev);
2068 int amdgpu_device_init(struct amdgpu_device *adev,
2069                        struct drm_device *ddev,
2070                        struct pci_dev *pdev,
2071                        uint32_t flags);
2072 void amdgpu_device_fini(struct amdgpu_device *adev);
2073 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2074
2075 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2076                         bool always_indirect);
2077 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2078                     bool always_indirect);
2079 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2080 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2081
2082 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2083 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2084
2085 /*
2086  * Cast helper
2087  */
2088 extern const struct fence_ops amdgpu_fence_ops;
2089 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2090 {
2091         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2092
2093         if (__f->base.ops == &amdgpu_fence_ops)
2094                 return __f;
2095
2096         return NULL;
2097 }
2098
2099 /*
2100  * Registers read & write functions.
2101  */
2102 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2103 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2104 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2105 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2106 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2107 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2108 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2109 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2110 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2111 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2112 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2113 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2114 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2115 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2116 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2117 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2118 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2119 #define WREG32_P(reg, val, mask)                                \
2120         do {                                                    \
2121                 uint32_t tmp_ = RREG32(reg);                    \
2122                 tmp_ &= (mask);                                 \
2123                 tmp_ |= ((val) & ~(mask));                      \
2124                 WREG32(reg, tmp_);                              \
2125         } while (0)
2126 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2127 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2128 #define WREG32_PLL_P(reg, val, mask)                            \
2129         do {                                                    \
2130                 uint32_t tmp_ = RREG32_PLL(reg);                \
2131                 tmp_ &= (mask);                                 \
2132                 tmp_ |= ((val) & ~(mask));                      \
2133                 WREG32_PLL(reg, tmp_);                          \
2134         } while (0)
2135 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2136 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2137 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2138
2139 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2140 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2141
2142 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2143 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2144
2145 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2146         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2147          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2148
2149 #define REG_GET_FIELD(value, reg, field)                                \
2150         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2151
2152 /*
2153  * BIOS helpers.
2154  */
2155 #define RBIOS8(i) (adev->bios[i])
2156 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2157 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2158
2159 /*
2160  * RING helpers.
2161  */
2162 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2163 {
2164         if (ring->count_dw <= 0)
2165                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2166         ring->ring[ring->wptr++] = v;
2167         ring->wptr &= ring->ptr_mask;
2168         ring->count_dw--;
2169         ring->ring_free_dw--;
2170 }
2171
2172 /*
2173  * ASICs macro.
2174  */
2175 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2176 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2177 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2178 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2179 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2180 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2181 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2182 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2183 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2184 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2185 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2186 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2187 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2188 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2189 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2190 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2191 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2192 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2193 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2194 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2195 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2196 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2197 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2198 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2199 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2200 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2201 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2202 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2203 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2204 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2205 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2206 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2207 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2208 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2209 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2210 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2211 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2212 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2213 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2214 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2215 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2216 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2217 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2218 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2219 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2220 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2221 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2222 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2223 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2224 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2225 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2226 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2227 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2228 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2229 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2230 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2231 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2232 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2233 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2234 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2235 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2236 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2237 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2238 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2239 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2240 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2241 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2242 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2243
2244 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2245
2246 /* Common functions */
2247 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2248 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2249 bool amdgpu_card_posted(struct amdgpu_device *adev);
2250 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2251 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2252 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2253 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2254                        u32 ip_instance, u32 ring,
2255                        struct amdgpu_ring **out_ring);
2256 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2257 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2258 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2259                                      uint32_t flags);
2260 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2261 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2262 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2263                                  struct ttm_mem_reg *mem);
2264 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2265 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2266 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2267 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2268                                              const u32 *registers,
2269                                              const u32 array_size);
2270
2271 bool amdgpu_device_is_px(struct drm_device *dev);
2272 /* atpx handler */
2273 #if defined(CONFIG_VGA_SWITCHEROO)
2274 void amdgpu_register_atpx_handler(void);
2275 void amdgpu_unregister_atpx_handler(void);
2276 #else
2277 static inline void amdgpu_register_atpx_handler(void) {}
2278 static inline void amdgpu_unregister_atpx_handler(void) {}
2279 #endif
2280
2281 /*
2282  * KMS
2283  */
2284 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2285 extern int amdgpu_max_kms_ioctl;
2286
2287 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2288 int amdgpu_driver_unload_kms(struct drm_device *dev);
2289 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2290 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2291 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2292                                  struct drm_file *file_priv);
2293 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2294                                 struct drm_file *file_priv);
2295 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2296 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2297 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2298 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2299 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2300 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2301                                     int *max_error,
2302                                     struct timeval *vblank_time,
2303                                     unsigned flags);
2304 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2305                              unsigned long arg);
2306
2307 /*
2308  * vm
2309  */
2310 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2311 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2312 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2313                                           struct amdgpu_vm *vm,
2314                                           struct list_head *head);
2315 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2316                       struct amdgpu_sync *sync);
2317 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2318                      struct amdgpu_vm *vm,
2319                      struct amdgpu_fence *updates);
2320 void amdgpu_vm_fence(struct amdgpu_device *adev,
2321                      struct amdgpu_vm *vm,
2322                      struct amdgpu_fence *fence);
2323 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2324 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2325                                     struct amdgpu_vm *vm);
2326 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2327                                 struct amdgpu_vm *vm);
2328 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2329                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2330 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2331                         struct amdgpu_bo_va *bo_va,
2332                         struct ttm_mem_reg *mem);
2333 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2334                              struct amdgpu_bo *bo);
2335 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2336                                        struct amdgpu_bo *bo);
2337 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2338                                       struct amdgpu_vm *vm,
2339                                       struct amdgpu_bo *bo);
2340 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2341                      struct amdgpu_bo_va *bo_va,
2342                      uint64_t addr, uint64_t offset,
2343                      uint64_t size, uint32_t flags);
2344 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2345                        struct amdgpu_bo_va *bo_va,
2346                        uint64_t addr);
2347 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2348                       struct amdgpu_bo_va *bo_va);
2349
2350 /*
2351  * functions used by amdgpu_encoder.c
2352  */
2353 struct amdgpu_afmt_acr {
2354         u32 clock;
2355
2356         int n_32khz;
2357         int cts_32khz;
2358
2359         int n_44_1khz;
2360         int cts_44_1khz;
2361
2362         int n_48khz;
2363         int cts_48khz;
2364
2365 };
2366
2367 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2368
2369 /* amdgpu_acpi.c */
2370 #if defined(CONFIG_ACPI)
2371 int amdgpu_acpi_init(struct amdgpu_device *adev);
2372 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2373 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2374 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2375                                                 u8 perf_req, bool advertise);
2376 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2377 #else
2378 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2379 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2380 #endif
2381
2382 struct amdgpu_bo_va_mapping *
2383 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2384                        uint64_t addr, struct amdgpu_bo **bo);
2385
2386 #include "amdgpu_object.h"
2387
2388 #endif