drivers/gpu/drm/amd/amdgpu/amdgpu_ib.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  *          Christian König
  28  */
  29 #include <linux/seq_file.h>
  30 #include <linux/slab.h>
  31 #include <drm/drmP.h>
  32 #include <drm/amdgpu_drm.h>
  33 #include "amdgpu.h"
  34 #include "atom.h"
  35
  36 /*
  37  * IB
  38  * IBs (Indirect Buffers) and areas of GPU accessible memory where
  39  * commands are stored.  You can put a pointer to the IB in the
  40  * command ring and the hw will fetch the commands from the IB
  41  * and execute them.  Generally userspace acceleration drivers
  42  * produce command buffers which are send to the kernel and
  43  * put in IBs for execution by the requested ring.
  44  */
  45 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev);
  46
  47 /**
  48  * amdgpu_ib_get - request an IB (Indirect Buffer)
  49  *
  50  * @ring: ring index the IB is associated with
  51  * @size: requested IB size
  52  * @ib: IB object returned
  53  *
  54  * Request an IB (all asics).  IBs are allocated using the
  55  * suballocator.
  56  * Returns 0 on success, error on failure.
  57  */
  58 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
  59                   unsigned size, struct amdgpu_ib *ib)
  60 {
  61         struct amdgpu_device *adev = ring->adev;
  62         int r;
  63
  64         if (size) {
  65                 r = amdgpu_sa_bo_new(adev, &adev->ring_tmp_bo,
  66                                       &ib->sa_bo, size, 256);
  67                 if (r) {
  68                         dev_err(adev->dev, "failed to get a new IB (%d)\n", r);
  69                         return r;
  70                 }
  71
  72                 ib->ptr = amdgpu_sa_bo_cpu_addr(ib->sa_bo);
  73
  74                 if (!vm)
  75                         ib->gpu_addr = amdgpu_sa_bo_gpu_addr(ib->sa_bo);
  76                 else
  77                         ib->gpu_addr = 0;
  78
  79         } else {
  80                 ib->sa_bo = NULL;
  81                 ib->ptr = NULL;
  82                 ib->gpu_addr = 0;
  83         }
  84
  85         amdgpu_sync_create(&ib->sync);
  86
  87         ib->ring = ring;
  88         ib->fence = NULL;
  89         ib->user = NULL;
  90         ib->vm = vm;
  91         ib->gds_base = 0;
  92         ib->gds_size = 0;
  93         ib->gws_base = 0;
  94         ib->gws_size = 0;
  95         ib->oa_base = 0;
  96         ib->oa_size = 0;
  97         ib->flags = 0;
  98
  99         return 0;
 100 }
 101
 102 /**
 103  * amdgpu_ib_free - free an IB (Indirect Buffer)
 104  *
 105  * @adev: amdgpu_device pointer
 106  * @ib: IB object to free
 107  *
 108  * Free an IB (all asics).
 109  */
 110 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib)
 111 {
 112         amdgpu_sync_free(adev, &ib->sync, ib->fence);
 113         amdgpu_sa_bo_free(adev, &ib->sa_bo, ib->fence);
 114         amdgpu_fence_unref(&ib->fence);
 115 }
 116
 117 /**
 118  * amdgpu_ib_schedule - schedule an IB (Indirect Buffer) on the ring
 119  *
 120  * @adev: amdgpu_device pointer
 121  * @num_ibs: number of IBs to schedule
 122  * @ibs: IB objects to schedule
 123  * @owner: owner for creating the fences
 124  *
 125  * Schedule an IB on the associated ring (all asics).
 126  * Returns 0 on success, error on failure.
 127  *
 128  * On SI, there are two parallel engines fed from the primary ring,
 129  * the CE (Constant Engine) and the DE (Drawing Engine).  Since
 130  * resource descriptors have moved to memory, the CE allows you to
 131  * prime the caches while the DE is updating register state so that
 132  * the resource descriptors will be already in cache when the draw is
 133  * processed.  To accomplish this, the userspace driver submits two
 134  * IBs, one for the CE and one for the DE.  If there is a CE IB (called
 135  * a CONST_IB), it will be put on the ring prior to the DE IB.  Prior
 136  * to SI there was just a DE IB.
 137  */
 138 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
 139                        struct amdgpu_ib *ibs, void *owner)
 140 {
 141         struct amdgpu_ib *ib = &ibs[0];
 142         struct amdgpu_ring *ring;
 143         struct amdgpu_ctx *ctx, *old_ctx;
 144         struct amdgpu_vm *vm;
 145         unsigned i;
 146         int r = 0;
 147
 148         if (num_ibs == 0)
 149                 return -EINVAL;
 150
 151         ring = ibs->ring;
 152         ctx = ibs->ctx;
 153         vm = ibs->vm;
 154
 155         if (!ring->ready) {
 156                 dev_err(adev->dev, "couldn't schedule ib\n");
 157                 return -EINVAL;
 158         }
 159
 160         r = amdgpu_ring_lock(ring, (256 + AMDGPU_NUM_SYNCS * 8) * num_ibs);
 161         if (r) {
 162                 dev_err(adev->dev, "scheduling IB failed (%d).\n", r);
 163                 return r;
 164         }
 165
 166         if (vm) {
 167                 /* grab a vm id if necessary */
 168                 r = amdgpu_vm_grab_id(ibs->vm, ibs->ring, &ibs->sync);
 169                 if (r) {
 170                         amdgpu_ring_unlock_undo(ring);
 171                         return r;
 172                 }
 173         }
 174
 175         r = amdgpu_sync_rings(&ibs->sync, ring);
 176         if (r) {
 177                 amdgpu_ring_unlock_undo(ring);
 178                 dev_err(adev->dev, "failed to sync rings (%d)\n", r);
 179                 return r;
 180         }
 181
 182         if (vm) {
 183                 /* do context switch */
 184                 amdgpu_vm_flush(ring, vm, ib->sync.last_vm_update);
 185
 186                 if (ring->funcs->emit_gds_switch)
 187                         amdgpu_ring_emit_gds_switch(ring, ib->vm->ids[ring->idx].id,
 188                                                     ib->gds_base, ib->gds_size,
 189                                                     ib->gws_base, ib->gws_size,
 190                                                     ib->oa_base, ib->oa_size);
 191
 192                 if (ring->funcs->emit_hdp_flush)
 193                         amdgpu_ring_emit_hdp_flush(ring);
 194         }
 195
 196         old_ctx = ring->current_ctx;
 197         for (i = 0; i < num_ibs; ++i) {
 198                 ib = &ibs[i];
 199
 200                 if (ib->ring != ring || ib->ctx != ctx || ib->vm != vm) {
 201                         ring->current_ctx = old_ctx;
 202                         amdgpu_ring_unlock_undo(ring);
 203                         return -EINVAL;
 204                 }
 205                 amdgpu_ring_emit_ib(ring, ib);
 206                 ring->current_ctx = ctx;
 207         }
 208
 209         r = amdgpu_fence_emit(ring, owner, &ib->fence);
 210         if (r) {
 211                 dev_err(adev->dev, "failed to emit fence (%d)\n", r);
 212                 ring->current_ctx = old_ctx;
 213                 amdgpu_ring_unlock_undo(ring);
 214                 return r;
 215         }
 216
 217         /* wrap the last IB with fence */
 218         if (ib->user) {
 219                 uint64_t addr = amdgpu_bo_gpu_offset(ib->user->bo);
 220                 ib->user->sequence = amdgpu_ctx_add_fence(ib->ctx, ring,
 221                                                           &ib->fence->base);
 222                 addr += ib->user->offset;
 223                 amdgpu_ring_emit_fence(ring, addr, ib->user->sequence,
 224                                        AMDGPU_FENCE_FLAG_64BIT);
 225         }
 226
 227         if (ib->vm)
 228                 amdgpu_vm_fence(adev, ib->vm, ib->fence);
 229
 230         amdgpu_ring_unlock_commit(ring);
 231         return 0;
 232 }
 233
 234 /**
 235  * amdgpu_ib_pool_init - Init the IB (Indirect Buffer) pool
 236  *
 237  * @adev: amdgpu_device pointer
 238  *
 239  * Initialize the suballocator to manage a pool of memory
 240  * for use as IBs (all asics).
 241  * Returns 0 on success, error on failure.
 242  */
 243 int amdgpu_ib_pool_init(struct amdgpu_device *adev)
 244 {
 245         int r;
 246
 247         if (adev->ib_pool_ready) {
 248                 return 0;
 249         }
 250         r = amdgpu_sa_bo_manager_init(adev, &adev->ring_tmp_bo,
 251                                       AMDGPU_IB_POOL_SIZE*64*1024,
 252                                       AMDGPU_GPU_PAGE_SIZE,
 253                                       AMDGPU_GEM_DOMAIN_GTT);
 254         if (r) {
 255                 return r;
 256         }
 257
 258         r = amdgpu_sa_bo_manager_start(adev, &adev->ring_tmp_bo);
 259         if (r) {
 260                 return r;
 261         }
 262
 263         adev->ib_pool_ready = true;
 264         if (amdgpu_debugfs_sa_init(adev)) {
 265                 dev_err(adev->dev, "failed to register debugfs file for SA\n");
 266         }
 267         return 0;
 268 }
 269
 270 /**
 271  * amdgpu_ib_pool_fini - Free the IB (Indirect Buffer) pool
 272  *
 273  * @adev: amdgpu_device pointer
 274  *
 275  * Tear down the suballocator managing the pool of memory
 276  * for use as IBs (all asics).
 277  */
 278 void amdgpu_ib_pool_fini(struct amdgpu_device *adev)
 279 {
 280         if (adev->ib_pool_ready) {
 281                 amdgpu_sa_bo_manager_suspend(adev, &adev->ring_tmp_bo);
 282                 amdgpu_sa_bo_manager_fini(adev, &adev->ring_tmp_bo);
 283                 adev->ib_pool_ready = false;
 284         }
 285 }
 286
 287 /**
 288  * amdgpu_ib_ring_tests - test IBs on the rings
 289  *
 290  * @adev: amdgpu_device pointer
 291  *
 292  * Test an IB (Indirect Buffer) on each ring.
 293  * If the test fails, disable the ring.
 294  * Returns 0 on success, error if the primary GFX ring
 295  * IB test fails.
 296  */
 297 int amdgpu_ib_ring_tests(struct amdgpu_device *adev)
 298 {
 299         unsigned i;
 300         int r;
 301
 302         for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
 303                 struct amdgpu_ring *ring = adev->rings[i];
 304
 305                 if (!ring || !ring->ready)
 306                         continue;
 307
 308                 r = amdgpu_ring_test_ib(ring);
 309                 if (r) {
 310                         ring->ready = false;
 311                         adev->needs_reset = false;
 312
 313                         if (ring == &adev->gfx.gfx_ring[0]) {
 314                                 /* oh, oh, that's really bad */
 315                                 DRM_ERROR("amdgpu: failed testing IB on GFX ring (%d).\n", r);
 316                                 adev->accel_working = false;
 317                                 return r;
 318
 319                         } else {
 320                                 /* still not good, but we can live with it */
 321                                 DRM_ERROR("amdgpu: failed testing IB on ring %d (%d).\n", i, r);
 322                         }
 323                 }
 324         }
 325         return 0;
 326 }
 327
 328 /*
 329  * Debugfs info
 330  */
 331 #if defined(CONFIG_DEBUG_FS)
 332
 333 static int amdgpu_debugfs_sa_info(struct seq_file *m, void *data)
 334 {
 335         struct drm_info_node *node = (struct drm_info_node *) m->private;
 336         struct drm_device *dev = node->minor->dev;
 337         struct amdgpu_device *adev = dev->dev_private;
 338
 339         amdgpu_sa_bo_dump_debug_info(&adev->ring_tmp_bo, m);
 340
 341         return 0;
 342
 343 }
 344
 345 static struct drm_info_list amdgpu_debugfs_sa_list[] = {
 346         {"amdgpu_sa_info", &amdgpu_debugfs_sa_info, 0, NULL},
 347 };
 348
 349 #endif
 350
 351 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev)
 352 {
 353 #if defined(CONFIG_DEBUG_FS)
 354         return amdgpu_debugfs_add_files(adev, amdgpu_debugfs_sa_list, 1);
 355 #else
 356         return 0;
 357 #endif
 358 }