drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/hashtable.h>
  45 #include <linux/intel-iommu.h>
  46 #include <linux/kref.h>
  47 #include <linux/pm_qos.h>
  48
  49 /* General customization:
  50  */
  51
  52 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  53
  54 #define DRIVER_NAME             "i915"
  55 #define DRIVER_DESC             "Intel Graphics"
  56 #define DRIVER_DATE             "20140620"
  57
  58 enum pipe {
  59         INVALID_PIPE = -1,
  60         PIPE_A = 0,
  61         PIPE_B,
  62         PIPE_C,
  63         _PIPE_EDP,
  64         I915_MAX_PIPES = _PIPE_EDP
  65 };
  66 #define pipe_name(p) ((p) + 'A')
  67
  68 enum transcoder {
  69         TRANSCODER_A = 0,
  70         TRANSCODER_B,
  71         TRANSCODER_C,
  72         TRANSCODER_EDP,
  73         I915_MAX_TRANSCODERS
  74 };
  75 #define transcoder_name(t) ((t) + 'A')
  76
  77 enum plane {
  78         PLANE_A = 0,
  79         PLANE_B,
  80         PLANE_C,
  81 };
  82 #define plane_name(p) ((p) + 'A')
  83
  84 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  85
  86 enum port {
  87         PORT_A = 0,
  88         PORT_B,
  89         PORT_C,
  90         PORT_D,
  91         PORT_E,
  92         I915_MAX_PORTS
  93 };
  94 #define port_name(p) ((p) + 'A')
  95
  96 #define I915_NUM_PHYS_VLV 2
  97
  98 enum dpio_channel {
  99         DPIO_CH0,
 100         DPIO_CH1
 101 };
 102
 103 enum dpio_phy {
 104         DPIO_PHY0,
 105         DPIO_PHY1
 106 };
 107
 108 enum intel_display_power_domain {
 109         POWER_DOMAIN_PIPE_A,
 110         POWER_DOMAIN_PIPE_B,
 111         POWER_DOMAIN_PIPE_C,
 112         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 114         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 115         POWER_DOMAIN_TRANSCODER_A,
 116         POWER_DOMAIN_TRANSCODER_B,
 117         POWER_DOMAIN_TRANSCODER_C,
 118         POWER_DOMAIN_TRANSCODER_EDP,
 119         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 120         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 122         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 124         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 126         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 127         POWER_DOMAIN_PORT_DSI,
 128         POWER_DOMAIN_PORT_CRT,
 129         POWER_DOMAIN_PORT_OTHER,
 130         POWER_DOMAIN_VGA,
 131         POWER_DOMAIN_AUDIO,
 132         POWER_DOMAIN_INIT,
 133
 134         POWER_DOMAIN_NUM,
 135 };
 136
 137 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 138 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 139                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 140 #define POWER_DOMAIN_TRANSCODER(tran) \
 141         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 142          (tran) + POWER_DOMAIN_TRANSCODER_A)
 143
 144 enum hpd_pin {
 145         HPD_NONE = 0,
 146         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 147         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 148         HPD_CRT,
 149         HPD_SDVO_B,
 150         HPD_SDVO_C,
 151         HPD_PORT_B,
 152         HPD_PORT_C,
 153         HPD_PORT_D,
 154         HPD_NUM_PINS
 155 };
 156
 157 #define I915_GEM_GPU_DOMAINS \
 158         (I915_GEM_DOMAIN_RENDER | \
 159          I915_GEM_DOMAIN_SAMPLER | \
 160          I915_GEM_DOMAIN_COMMAND | \
 161          I915_GEM_DOMAIN_INSTRUCTION | \
 162          I915_GEM_DOMAIN_VERTEX)
 163
 164 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 165 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 166
 167 #define for_each_crtc(dev, crtc) \
 168         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 169
 170 #define for_each_intel_crtc(dev, intel_crtc) \
 171         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 172
 173 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 174         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 175                 if ((intel_encoder)->base.crtc == (__crtc))
 176
 177 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 178         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 179                 if ((intel_connector)->base.encoder == (__encoder))
 180
 181 struct drm_i915_private;
 182 struct i915_mmu_object;
 183
 184 enum intel_dpll_id {
 185         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 186         /* real shared dpll ids must be >= 0 */
 187         DPLL_ID_PCH_PLL_A = 0,
 188         DPLL_ID_PCH_PLL_B = 1,
 189         DPLL_ID_WRPLL1 = 0,
 190         DPLL_ID_WRPLL2 = 1,
 191 };
 192 #define I915_NUM_PLLS 2
 193
 194 struct intel_dpll_hw_state {
 195         uint32_t dpll;
 196         uint32_t dpll_md;
 197         uint32_t fp0;
 198         uint32_t fp1;
 199 };
 200
 201 struct intel_shared_dpll {
 202         int refcount; /* count of number of CRTCs sharing this PLL */
 203         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 204         bool on; /* is the PLL actually active? Disabled during modeset */
 205         const char *name;
 206         /* should match the index in the dev_priv->shared_dplls array */
 207         enum intel_dpll_id id;
 208         struct intel_dpll_hw_state hw_state;
 209         void (*mode_set)(struct drm_i915_private *dev_priv,
 210                          struct intel_shared_dpll *pll);
 211         void (*enable)(struct drm_i915_private *dev_priv,
 212                        struct intel_shared_dpll *pll);
 213         void (*disable)(struct drm_i915_private *dev_priv,
 214                         struct intel_shared_dpll *pll);
 215         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 216                              struct intel_shared_dpll *pll,
 217                              struct intel_dpll_hw_state *hw_state);
 218 };
 219
 220 /* Used by dp and fdi links */
 221 struct intel_link_m_n {
 222         uint32_t        tu;
 223         uint32_t        gmch_m;
 224         uint32_t        gmch_n;
 225         uint32_t        link_m;
 226         uint32_t        link_n;
 227 };
 228
 229 void intel_link_compute_m_n(int bpp, int nlanes,
 230                             int pixel_clock, int link_clock,
 231                             struct intel_link_m_n *m_n);
 232
 233 struct intel_ddi_plls {
 234         int wrpll1_refcount;
 235         int wrpll2_refcount;
 236 };
 237
 238 /* Interface history:
 239  *
 240  * 1.1: Original.
 241  * 1.2: Add Power Management
 242  * 1.3: Add vblank support
 243  * 1.4: Fix cmdbuffer path, add heap destroy
 244  * 1.5: Add vblank pipe configuration
 245  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 246  *      - Support vertical blank on secondary display pipe
 247  */
 248 #define DRIVER_MAJOR            1
 249 #define DRIVER_MINOR            6
 250 #define DRIVER_PATCHLEVEL       0
 251
 252 #define WATCH_LISTS     0
 253 #define WATCH_GTT       0
 254
 255 struct opregion_header;
 256 struct opregion_acpi;
 257 struct opregion_swsci;
 258 struct opregion_asle;
 259
 260 struct intel_opregion {
 261         struct opregion_header __iomem *header;
 262         struct opregion_acpi __iomem *acpi;
 263         struct opregion_swsci __iomem *swsci;
 264         u32 swsci_gbda_sub_functions;
 265         u32 swsci_sbcb_sub_functions;
 266         struct opregion_asle __iomem *asle;
 267         void __iomem *vbt;
 268         u32 __iomem *lid_state;
 269         struct work_struct asle_work;
 270 };
 271 #define OPREGION_SIZE            (8*1024)
 272
 273 struct intel_overlay;
 274 struct intel_overlay_error_state;
 275
 276 struct drm_i915_master_private {
 277         drm_local_map_t *sarea;
 278         struct _drm_i915_sarea *sarea_priv;
 279 };
 280 #define I915_FENCE_REG_NONE -1
 281 #define I915_MAX_NUM_FENCES 32
 282 /* 32 fences + sign bit for FENCE_REG_NONE */
 283 #define I915_MAX_NUM_FENCE_BITS 6
 284
 285 struct drm_i915_fence_reg {
 286         struct list_head lru_list;
 287         struct drm_i915_gem_object *obj;
 288         int pin_count;
 289 };
 290
 291 struct sdvo_device_mapping {
 292         u8 initialized;
 293         u8 dvo_port;
 294         u8 slave_addr;
 295         u8 dvo_wiring;
 296         u8 i2c_pin;
 297         u8 ddc_pin;
 298 };
 299
 300 struct intel_display_error_state;
 301
 302 struct drm_i915_error_state {
 303         struct kref ref;
 304         struct timeval time;
 305
 306         char error_msg[128];
 307         u32 reset_count;
 308         u32 suspend_count;
 309
 310         /* Generic register state */
 311         u32 eir;
 312         u32 pgtbl_er;
 313         u32 ier;
 314         u32 ccid;
 315         u32 derrmr;
 316         u32 forcewake;
 317         u32 error; /* gen6+ */
 318         u32 err_int; /* gen7 */
 319         u32 done_reg;
 320         u32 gac_eco;
 321         u32 gam_ecochk;
 322         u32 gab_ctl;
 323         u32 gfx_mode;
 324         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 325         u64 fence[I915_MAX_NUM_FENCES];
 326         struct intel_overlay_error_state *overlay;
 327         struct intel_display_error_state *display;
 328         struct drm_i915_error_object *semaphore_obj;
 329
 330         struct drm_i915_error_ring {
 331                 bool valid;
 332                 /* Software tracked state */
 333                 bool waiting;
 334                 int hangcheck_score;
 335                 enum intel_ring_hangcheck_action hangcheck_action;
 336                 int num_requests;
 337
 338                 /* our own tracking of ring head and tail */
 339                 u32 cpu_ring_head;
 340                 u32 cpu_ring_tail;
 341
 342                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 343
 344                 /* Register state */
 345                 u32 tail;
 346                 u32 head;
 347                 u32 ctl;
 348                 u32 hws;
 349                 u32 ipeir;
 350                 u32 ipehr;
 351                 u32 instdone;
 352                 u32 bbstate;
 353                 u32 instpm;
 354                 u32 instps;
 355                 u32 seqno;
 356                 u64 bbaddr;
 357                 u64 acthd;
 358                 u32 fault_reg;
 359                 u64 faddr;
 360                 u32 rc_psmi; /* sleep state */
 361                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 362
 363                 struct drm_i915_error_object {
 364                         int page_count;
 365                         u32 gtt_offset;
 366                         u32 *pages[0];
 367                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 368
 369                 struct drm_i915_error_request {
 370                         long jiffies;
 371                         u32 seqno;
 372                         u32 tail;
 373                 } *requests;
 374
 375                 struct {
 376                         u32 gfx_mode;
 377                         union {
 378                                 u64 pdp[4];
 379                                 u32 pp_dir_base;
 380                         };
 381                 } vm_info;
 382
 383                 pid_t pid;
 384                 char comm[TASK_COMM_LEN];
 385         } ring[I915_NUM_RINGS];
 386         struct drm_i915_error_buffer {
 387                 u32 size;
 388                 u32 name;
 389                 u32 rseqno, wseqno;
 390                 u32 gtt_offset;
 391                 u32 read_domains;
 392                 u32 write_domain;
 393                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 394                 s32 pinned:2;
 395                 u32 tiling:2;
 396                 u32 dirty:1;
 397                 u32 purgeable:1;
 398                 u32 userptr:1;
 399                 s32 ring:4;
 400                 u32 cache_level:3;
 401         } **active_bo, **pinned_bo;
 402
 403         u32 *active_bo_count, *pinned_bo_count;
 404 };
 405
 406 struct intel_connector;
 407 struct intel_crtc_config;
 408 struct intel_plane_config;
 409 struct intel_crtc;
 410 struct intel_limit;
 411 struct dpll;
 412
 413 struct drm_i915_display_funcs {
 414         bool (*fbc_enabled)(struct drm_device *dev);
 415         void (*enable_fbc)(struct drm_crtc *crtc);
 416         void (*disable_fbc)(struct drm_device *dev);
 417         int (*get_display_clock_speed)(struct drm_device *dev);
 418         int (*get_fifo_size)(struct drm_device *dev, int plane);
 419         /**
 420          * find_dpll() - Find the best values for the PLL
 421          * @limit: limits for the PLL
 422          * @crtc: current CRTC
 423          * @target: target frequency in kHz
 424          * @refclk: reference clock frequency in kHz
 425          * @match_clock: if provided, @best_clock P divider must
 426          *               match the P divider from @match_clock
 427          *               used for LVDS downclocking
 428          * @best_clock: best PLL values found
 429          *
 430          * Returns true on success, false on failure.
 431          */
 432         bool (*find_dpll)(const struct intel_limit *limit,
 433                           struct drm_crtc *crtc,
 434                           int target, int refclk,
 435                           struct dpll *match_clock,
 436                           struct dpll *best_clock);
 437         void (*update_wm)(struct drm_crtc *crtc);
 438         void (*update_sprite_wm)(struct drm_plane *plane,
 439                                  struct drm_crtc *crtc,
 440                                  uint32_t sprite_width, int pixel_size,
 441                                  bool enable, bool scaled);
 442         void (*modeset_global_resources)(struct drm_device *dev);
 443         /* Returns the active state of the crtc, and if the crtc is active,
 444          * fills out the pipe-config with the hw state. */
 445         bool (*get_pipe_config)(struct intel_crtc *,
 446                                 struct intel_crtc_config *);
 447         void (*get_plane_config)(struct intel_crtc *,
 448                                  struct intel_plane_config *);
 449         int (*crtc_mode_set)(struct drm_crtc *crtc,
 450                              int x, int y,
 451                              struct drm_framebuffer *old_fb);
 452         void (*crtc_enable)(struct drm_crtc *crtc);
 453         void (*crtc_disable)(struct drm_crtc *crtc);
 454         void (*off)(struct drm_crtc *crtc);
 455         void (*write_eld)(struct drm_connector *connector,
 456                           struct drm_crtc *crtc,
 457                           struct drm_display_mode *mode);
 458         void (*fdi_link_train)(struct drm_crtc *crtc);
 459         void (*init_clock_gating)(struct drm_device *dev);
 460         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 461                           struct drm_framebuffer *fb,
 462                           struct drm_i915_gem_object *obj,
 463                           struct intel_engine_cs *ring,
 464                           uint32_t flags);
 465         void (*update_primary_plane)(struct drm_crtc *crtc,
 466                                      struct drm_framebuffer *fb,
 467                                      int x, int y);
 468         void (*hpd_irq_setup)(struct drm_device *dev);
 469         /* clock updates for mode set */
 470         /* cursor updates */
 471         /* render clock increase/decrease */
 472         /* display clock increase/decrease */
 473         /* pll clock increase/decrease */
 474
 475         int (*setup_backlight)(struct intel_connector *connector);
 476         uint32_t (*get_backlight)(struct intel_connector *connector);
 477         void (*set_backlight)(struct intel_connector *connector,
 478                               uint32_t level);
 479         void (*disable_backlight)(struct intel_connector *connector);
 480         void (*enable_backlight)(struct intel_connector *connector);
 481 };
 482
 483 struct intel_uncore_funcs {
 484         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 485                                                         int fw_engine);
 486         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 487                                                         int fw_engine);
 488
 489         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 490         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 491         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 492         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 493
 494         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 495                                 uint8_t val, bool trace);
 496         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 497                                 uint16_t val, bool trace);
 498         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 499                                 uint32_t val, bool trace);
 500         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 501                                 uint64_t val, bool trace);
 502 };
 503
 504 struct intel_uncore {
 505         spinlock_t lock; /** lock is also taken in irq contexts. */
 506
 507         struct intel_uncore_funcs funcs;
 508
 509         unsigned fifo_count;
 510         unsigned forcewake_count;
 511
 512         unsigned fw_rendercount;
 513         unsigned fw_mediacount;
 514
 515         struct timer_list force_wake_timer;
 516 };
 517
 518 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 519         func(is_mobile) sep \
 520         func(is_i85x) sep \
 521         func(is_i915g) sep \
 522         func(is_i945gm) sep \
 523         func(is_g33) sep \
 524         func(need_gfx_hws) sep \
 525         func(is_g4x) sep \
 526         func(is_pineview) sep \
 527         func(is_broadwater) sep \
 528         func(is_crestline) sep \
 529         func(is_ivybridge) sep \
 530         func(is_valleyview) sep \
 531         func(is_haswell) sep \
 532         func(is_preliminary) sep \
 533         func(has_fbc) sep \
 534         func(has_pipe_cxsr) sep \
 535         func(has_hotplug) sep \
 536         func(cursor_needs_physical) sep \
 537         func(has_overlay) sep \
 538         func(overlay_needs_physical) sep \
 539         func(supports_tv) sep \
 540         func(has_llc) sep \
 541         func(has_ddi) sep \
 542         func(has_fpga_dbg)
 543
 544 #define DEFINE_FLAG(name) u8 name:1
 545 #define SEP_SEMICOLON ;
 546
 547 struct intel_device_info {
 548         u32 display_mmio_offset;
 549         u8 num_pipes:3;
 550         u8 num_sprites[I915_MAX_PIPES];
 551         u8 gen;
 552         u8 ring_mask; /* Rings supported by the HW */
 553         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 554         /* Register offsets for the various display pipes and transcoders */
 555         int pipe_offsets[I915_MAX_TRANSCODERS];
 556         int trans_offsets[I915_MAX_TRANSCODERS];
 557         int palette_offsets[I915_MAX_PIPES];
 558         int cursor_offsets[I915_MAX_PIPES];
 559 };
 560
 561 #undef DEFINE_FLAG
 562 #undef SEP_SEMICOLON
 563
 564 enum i915_cache_level {
 565         I915_CACHE_NONE = 0,
 566         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 567         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 568                               caches, eg sampler/render caches, and the
 569                               large Last-Level-Cache. LLC is coherent with
 570                               the CPU, but L3 is only visible to the GPU. */
 571         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 572 };
 573
 574 struct i915_ctx_hang_stats {
 575         /* This context had batch pending when hang was declared */
 576         unsigned batch_pending;
 577
 578         /* This context had batch active when hang was declared */
 579         unsigned batch_active;
 580
 581         /* Time when this context was last blamed for a GPU reset */
 582         unsigned long guilty_ts;
 583
 584         /* This context is banned to submit more work */
 585         bool banned;
 586 };
 587
 588 /* This must match up with the value previously used for execbuf2.rsvd1. */
 589 #define DEFAULT_CONTEXT_HANDLE 0
 590 /**
 591  * struct intel_context - as the name implies, represents a context.
 592  * @ref: reference count.
 593  * @user_handle: userspace tracking identity for this context.
 594  * @remap_slice: l3 row remapping information.
 595  * @file_priv: filp associated with this context (NULL for global default
 596  *             context).
 597  * @hang_stats: information about the role of this context in possible GPU
 598  *              hangs.
 599  * @vm: virtual memory space used by this context.
 600  * @legacy_hw_ctx: render context backing object and whether it is correctly
 601  *                initialized (legacy ring submission mechanism only).
 602  * @link: link in the global list of contexts.
 603  *
 604  * Contexts are memory images used by the hardware to store copies of their
 605  * internal state.
 606  */
 607 struct intel_context {
 608         struct kref ref;
 609         int user_handle;
 610         uint8_t remap_slice;
 611         struct drm_i915_file_private *file_priv;
 612         struct i915_ctx_hang_stats hang_stats;
 613         struct i915_address_space *vm;
 614
 615         struct {
 616                 struct drm_i915_gem_object *rcs_state;
 617                 bool initialized;
 618         } legacy_hw_ctx;
 619
 620         struct list_head link;
 621 };
 622
 623 struct i915_fbc {
 624         unsigned long size;
 625         unsigned threshold;
 626         unsigned int fb_id;
 627         enum plane plane;
 628         int y;
 629
 630         struct drm_mm_node compressed_fb;
 631         struct drm_mm_node *compressed_llb;
 632
 633         struct intel_fbc_work {
 634                 struct delayed_work work;
 635                 struct drm_crtc *crtc;
 636                 struct drm_framebuffer *fb;
 637         } *fbc_work;
 638
 639         enum no_fbc_reason {
 640                 FBC_OK, /* FBC is enabled */
 641                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 642                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 643                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 644                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 645                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 646                 FBC_BAD_PLANE, /* fbc not supported on plane */
 647                 FBC_NOT_TILED, /* buffer not tiled */
 648                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 649                 FBC_MODULE_PARAM,
 650                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 651         } no_fbc_reason;
 652 };
 653
 654 struct i915_drrs {
 655         struct intel_connector *connector;
 656 };
 657
 658 struct i915_psr {
 659         bool sink_support;
 660         bool source_ok;
 661         bool setup_done;
 662         bool enabled;
 663         bool active;
 664         struct delayed_work work;
 665 };
 666
 667 enum intel_pch {
 668         PCH_NONE = 0,   /* No PCH present */
 669         PCH_IBX,        /* Ibexpeak PCH */
 670         PCH_CPT,        /* Cougarpoint PCH */
 671         PCH_LPT,        /* Lynxpoint PCH */
 672         PCH_NOP,
 673 };
 674
 675 enum intel_sbi_destination {
 676         SBI_ICLK,
 677         SBI_MPHY,
 678 };
 679
 680 #define QUIRK_PIPEA_FORCE (1<<0)
 681 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 682 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 683
 684 struct intel_fbdev;
 685 struct intel_fbc_work;
 686
 687 struct intel_gmbus {
 688         struct i2c_adapter adapter;
 689         u32 force_bit;
 690         u32 reg0;
 691         u32 gpio_reg;
 692         struct i2c_algo_bit_data bit_algo;
 693         struct drm_i915_private *dev_priv;
 694 };
 695
 696 struct i915_suspend_saved_registers {
 697         u8 saveLBB;
 698         u32 saveDSPACNTR;
 699         u32 saveDSPBCNTR;
 700         u32 saveDSPARB;
 701         u32 savePIPEACONF;
 702         u32 savePIPEBCONF;
 703         u32 savePIPEASRC;
 704         u32 savePIPEBSRC;
 705         u32 saveFPA0;
 706         u32 saveFPA1;
 707         u32 saveDPLL_A;
 708         u32 saveDPLL_A_MD;
 709         u32 saveHTOTAL_A;
 710         u32 saveHBLANK_A;
 711         u32 saveHSYNC_A;
 712         u32 saveVTOTAL_A;
 713         u32 saveVBLANK_A;
 714         u32 saveVSYNC_A;
 715         u32 saveBCLRPAT_A;
 716         u32 saveTRANSACONF;
 717         u32 saveTRANS_HTOTAL_A;
 718         u32 saveTRANS_HBLANK_A;
 719         u32 saveTRANS_HSYNC_A;
 720         u32 saveTRANS_VTOTAL_A;
 721         u32 saveTRANS_VBLANK_A;
 722         u32 saveTRANS_VSYNC_A;
 723         u32 savePIPEASTAT;
 724         u32 saveDSPASTRIDE;
 725         u32 saveDSPASIZE;
 726         u32 saveDSPAPOS;
 727         u32 saveDSPAADDR;
 728         u32 saveDSPASURF;
 729         u32 saveDSPATILEOFF;
 730         u32 savePFIT_PGM_RATIOS;
 731         u32 saveBLC_HIST_CTL;
 732         u32 saveBLC_PWM_CTL;
 733         u32 saveBLC_PWM_CTL2;
 734         u32 saveBLC_HIST_CTL_B;
 735         u32 saveBLC_CPU_PWM_CTL;
 736         u32 saveBLC_CPU_PWM_CTL2;
 737         u32 saveFPB0;
 738         u32 saveFPB1;
 739         u32 saveDPLL_B;
 740         u32 saveDPLL_B_MD;
 741         u32 saveHTOTAL_B;
 742         u32 saveHBLANK_B;
 743         u32 saveHSYNC_B;
 744         u32 saveVTOTAL_B;
 745         u32 saveVBLANK_B;
 746         u32 saveVSYNC_B;
 747         u32 saveBCLRPAT_B;
 748         u32 saveTRANSBCONF;
 749         u32 saveTRANS_HTOTAL_B;
 750         u32 saveTRANS_HBLANK_B;
 751         u32 saveTRANS_HSYNC_B;
 752         u32 saveTRANS_VTOTAL_B;
 753         u32 saveTRANS_VBLANK_B;
 754         u32 saveTRANS_VSYNC_B;
 755         u32 savePIPEBSTAT;
 756         u32 saveDSPBSTRIDE;
 757         u32 saveDSPBSIZE;
 758         u32 saveDSPBPOS;
 759         u32 saveDSPBADDR;
 760         u32 saveDSPBSURF;
 761         u32 saveDSPBTILEOFF;
 762         u32 saveVGA0;
 763         u32 saveVGA1;
 764         u32 saveVGA_PD;
 765         u32 saveVGACNTRL;
 766         u32 saveADPA;
 767         u32 saveLVDS;
 768         u32 savePP_ON_DELAYS;
 769         u32 savePP_OFF_DELAYS;
 770         u32 saveDVOA;
 771         u32 saveDVOB;
 772         u32 saveDVOC;
 773         u32 savePP_ON;
 774         u32 savePP_OFF;
 775         u32 savePP_CONTROL;
 776         u32 savePP_DIVISOR;
 777         u32 savePFIT_CONTROL;
 778         u32 save_palette_a[256];
 779         u32 save_palette_b[256];
 780         u32 saveFBC_CONTROL;
 781         u32 saveIER;
 782         u32 saveIIR;
 783         u32 saveIMR;
 784         u32 saveDEIER;
 785         u32 saveDEIMR;
 786         u32 saveGTIER;
 787         u32 saveGTIMR;
 788         u32 saveFDI_RXA_IMR;
 789         u32 saveFDI_RXB_IMR;
 790         u32 saveCACHE_MODE_0;
 791         u32 saveMI_ARB_STATE;
 792         u32 saveSWF0[16];
 793         u32 saveSWF1[16];
 794         u32 saveSWF2[3];
 795         u8 saveMSR;
 796         u8 saveSR[8];
 797         u8 saveGR[25];
 798         u8 saveAR_INDEX;
 799         u8 saveAR[21];
 800         u8 saveDACMASK;
 801         u8 saveCR[37];
 802         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 803         u32 saveCURACNTR;
 804         u32 saveCURAPOS;
 805         u32 saveCURABASE;
 806         u32 saveCURBCNTR;
 807         u32 saveCURBPOS;
 808         u32 saveCURBBASE;
 809         u32 saveCURSIZE;
 810         u32 saveDP_B;
 811         u32 saveDP_C;
 812         u32 saveDP_D;
 813         u32 savePIPEA_GMCH_DATA_M;
 814         u32 savePIPEB_GMCH_DATA_M;
 815         u32 savePIPEA_GMCH_DATA_N;
 816         u32 savePIPEB_GMCH_DATA_N;
 817         u32 savePIPEA_DP_LINK_M;
 818         u32 savePIPEB_DP_LINK_M;
 819         u32 savePIPEA_DP_LINK_N;
 820         u32 savePIPEB_DP_LINK_N;
 821         u32 saveFDI_RXA_CTL;
 822         u32 saveFDI_TXA_CTL;
 823         u32 saveFDI_RXB_CTL;
 824         u32 saveFDI_TXB_CTL;
 825         u32 savePFA_CTL_1;
 826         u32 savePFB_CTL_1;
 827         u32 savePFA_WIN_SZ;
 828         u32 savePFB_WIN_SZ;
 829         u32 savePFA_WIN_POS;
 830         u32 savePFB_WIN_POS;
 831         u32 savePCH_DREF_CONTROL;
 832         u32 saveDISP_ARB_CTL;
 833         u32 savePIPEA_DATA_M1;
 834         u32 savePIPEA_DATA_N1;
 835         u32 savePIPEA_LINK_M1;
 836         u32 savePIPEA_LINK_N1;
 837         u32 savePIPEB_DATA_M1;
 838         u32 savePIPEB_DATA_N1;
 839         u32 savePIPEB_LINK_M1;
 840         u32 savePIPEB_LINK_N1;
 841         u32 saveMCHBAR_RENDER_STANDBY;
 842         u32 savePCH_PORT_HOTPLUG;
 843 };
 844
 845 struct vlv_s0ix_state {
 846         /* GAM */
 847         u32 wr_watermark;
 848         u32 gfx_prio_ctrl;
 849         u32 arb_mode;
 850         u32 gfx_pend_tlb0;
 851         u32 gfx_pend_tlb1;
 852         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 853         u32 media_max_req_count;
 854         u32 gfx_max_req_count;
 855         u32 render_hwsp;
 856         u32 ecochk;
 857         u32 bsd_hwsp;
 858         u32 blt_hwsp;
 859         u32 tlb_rd_addr;
 860
 861         /* MBC */
 862         u32 g3dctl;
 863         u32 gsckgctl;
 864         u32 mbctl;
 865
 866         /* GCP */
 867         u32 ucgctl1;
 868         u32 ucgctl3;
 869         u32 rcgctl1;
 870         u32 rcgctl2;
 871         u32 rstctl;
 872         u32 misccpctl;
 873
 874         /* GPM */
 875         u32 gfxpause;
 876         u32 rpdeuhwtc;
 877         u32 rpdeuc;
 878         u32 ecobus;
 879         u32 pwrdwnupctl;
 880         u32 rp_down_timeout;
 881         u32 rp_deucsw;
 882         u32 rcubmabdtmr;
 883         u32 rcedata;
 884         u32 spare2gh;
 885
 886         /* Display 1 CZ domain */
 887         u32 gt_imr;
 888         u32 gt_ier;
 889         u32 pm_imr;
 890         u32 pm_ier;
 891         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 892
 893         /* GT SA CZ domain */
 894         u32 tilectl;
 895         u32 gt_fifoctl;
 896         u32 gtlc_wake_ctrl;
 897         u32 gtlc_survive;
 898         u32 pmwgicz;
 899
 900         /* Display 2 CZ domain */
 901         u32 gu_ctl0;
 902         u32 gu_ctl1;
 903         u32 clock_gate_dis2;
 904 };
 905
 906 struct intel_rps_ei_calc {
 907         u32 cz_ts_ei;
 908         u32 render_ei_c0;
 909         u32 media_ei_c0;
 910 };
 911
 912 struct intel_gen6_power_mgmt {
 913         /* work and pm_iir are protected by dev_priv->irq_lock */
 914         struct work_struct work;
 915         u32 pm_iir;
 916
 917         /* Frequencies are stored in potentially platform dependent multiples.
 918          * In other words, *_freq needs to be multiplied by X to be interesting.
 919          * Soft limits are those which are used for the dynamic reclocking done
 920          * by the driver (raise frequencies under heavy loads, and lower for
 921          * lighter loads). Hard limits are those imposed by the hardware.
 922          *
 923          * A distinction is made for overclocking, which is never enabled by
 924          * default, and is considered to be above the hard limit if it's
 925          * possible at all.
 926          */
 927         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 928         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 929         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 930         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 931         u8 min_freq;            /* AKA RPn. Minimum frequency */
 932         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 933         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 934         u8 rp0_freq;            /* Non-overclocked max frequency. */
 935
 936         u32 ei_interrupt_count;
 937
 938         int last_adj;
 939         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 940
 941         bool enabled;
 942         struct delayed_work delayed_resume_work;
 943
 944         /*
 945          * Protects RPS/RC6 register access and PCU communication.
 946          * Must be taken after struct_mutex if nested.
 947          */
 948         struct mutex hw_lock;
 949 };
 950
 951 /* defined intel_pm.c */
 952 extern spinlock_t mchdev_lock;
 953
 954 struct intel_ilk_power_mgmt {
 955         u8 cur_delay;
 956         u8 min_delay;
 957         u8 max_delay;
 958         u8 fmax;
 959         u8 fstart;
 960
 961         u64 last_count1;
 962         unsigned long last_time1;
 963         unsigned long chipset_power;
 964         u64 last_count2;
 965         struct timespec last_time2;
 966         unsigned long gfx_power;
 967         u8 corr;
 968
 969         int c_m;
 970         int r_t;
 971
 972         struct drm_i915_gem_object *pwrctx;
 973         struct drm_i915_gem_object *renderctx;
 974 };
 975
 976 struct drm_i915_private;
 977 struct i915_power_well;
 978
 979 struct i915_power_well_ops {
 980         /*
 981          * Synchronize the well's hw state to match the current sw state, for
 982          * example enable/disable it based on the current refcount. Called
 983          * during driver init and resume time, possibly after first calling
 984          * the enable/disable handlers.
 985          */
 986         void (*sync_hw)(struct drm_i915_private *dev_priv,
 987                         struct i915_power_well *power_well);
 988         /*
 989          * Enable the well and resources that depend on it (for example
 990          * interrupts located on the well). Called after the 0->1 refcount
 991          * transition.
 992          */
 993         void (*enable)(struct drm_i915_private *dev_priv,
 994                        struct i915_power_well *power_well);
 995         /*
 996          * Disable the well and resources that depend on it. Called after
 997          * the 1->0 refcount transition.
 998          */
 999         void (*disable)(struct drm_i915_private *dev_priv,
1000                         struct i915_power_well *power_well);
1001         /* Returns the hw enabled state. */
1002         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1003                            struct i915_power_well *power_well);
1004 };
1005
1006 /* Power well structure for haswell */
1007 struct i915_power_well {
1008         const char *name;
1009         bool always_on;
1010         /* power well enable/disable usage count */
1011         int count;
1012         /* cached hw enabled state */
1013         bool hw_enabled;
1014         unsigned long domains;
1015         unsigned long data;
1016         const struct i915_power_well_ops *ops;
1017 };
1018
1019 struct i915_power_domains {
1020         /*
1021          * Power wells needed for initialization at driver init and suspend
1022          * time are on. They are kept on until after the first modeset.
1023          */
1024         bool init_power_on;
1025         bool initializing;
1026         int power_well_count;
1027
1028         struct mutex lock;
1029         int domain_use_count[POWER_DOMAIN_NUM];
1030         struct i915_power_well *power_wells;
1031 };
1032
1033 struct i915_dri1_state {
1034         unsigned allow_batchbuffer : 1;
1035         u32 __iomem *gfx_hws_cpu_addr;
1036
1037         unsigned int cpp;
1038         int back_offset;
1039         int front_offset;
1040         int current_page;
1041         int page_flipping;
1042
1043         uint32_t counter;
1044 };
1045
1046 struct i915_ums_state {
1047         /**
1048          * Flag if the X Server, and thus DRM, is not currently in
1049          * control of the device.
1050          *
1051          * This is set between LeaveVT and EnterVT.  It needs to be
1052          * replaced with a semaphore.  It also needs to be
1053          * transitioned away from for kernel modesetting.
1054          */
1055         int mm_suspended;
1056 };
1057
1058 #define MAX_L3_SLICES 2
1059 struct intel_l3_parity {
1060         u32 *remap_info[MAX_L3_SLICES];
1061         struct work_struct error_work;
1062         int which_slice;
1063 };
1064
1065 struct i915_gem_mm {
1066         /** Memory allocator for GTT stolen memory */
1067         struct drm_mm stolen;
1068         /** List of all objects in gtt_space. Used to restore gtt
1069          * mappings on resume */
1070         struct list_head bound_list;
1071         /**
1072          * List of objects which are not bound to the GTT (thus
1073          * are idle and not used by the GPU) but still have
1074          * (presumably uncached) pages still attached.
1075          */
1076         struct list_head unbound_list;
1077
1078         /** Usable portion of the GTT for GEM */
1079         unsigned long stolen_base; /* limited to low memory (32-bit) */
1080
1081         /** PPGTT used for aliasing the PPGTT with the GTT */
1082         struct i915_hw_ppgtt *aliasing_ppgtt;
1083
1084         struct notifier_block oom_notifier;
1085         struct shrinker shrinker;
1086         bool shrinker_no_lock_stealing;
1087
1088         /** LRU list of objects with fence regs on them. */
1089         struct list_head fence_list;
1090
1091         /**
1092          * We leave the user IRQ off as much as possible,
1093          * but this means that requests will finish and never
1094          * be retired once the system goes idle. Set a timer to
1095          * fire periodically while the ring is running. When it
1096          * fires, go retire requests.
1097          */
1098         struct delayed_work retire_work;
1099
1100         /**
1101          * When we detect an idle GPU, we want to turn on
1102          * powersaving features. So once we see that there
1103          * are no more requests outstanding and no more
1104          * arrive within a small period of time, we fire
1105          * off the idle_work.
1106          */
1107         struct delayed_work idle_work;
1108
1109         /**
1110          * Are we in a non-interruptible section of code like
1111          * modesetting?
1112          */
1113         bool interruptible;
1114
1115         /**
1116          * Is the GPU currently considered idle, or busy executing userspace
1117          * requests?  Whilst idle, we attempt to power down the hardware and
1118          * display clocks. In order to reduce the effect on performance, there
1119          * is a slight delay before we do so.
1120          */
1121         bool busy;
1122
1123         /* the indicator for dispatch video commands on two BSD rings */
1124         int bsd_ring_dispatch_index;
1125
1126         /** Bit 6 swizzling required for X tiling */
1127         uint32_t bit_6_swizzle_x;
1128         /** Bit 6 swizzling required for Y tiling */
1129         uint32_t bit_6_swizzle_y;
1130
1131         /* accounting, useful for userland debugging */
1132         spinlock_t object_stat_lock;
1133         size_t object_memory;
1134         u32 object_count;
1135 };
1136
1137 struct drm_i915_error_state_buf {
1138         unsigned bytes;
1139         unsigned size;
1140         int err;
1141         u8 *buf;
1142         loff_t start;
1143         loff_t pos;
1144 };
1145
1146 struct i915_error_state_file_priv {
1147         struct drm_device *dev;
1148         struct drm_i915_error_state *error;
1149 };
1150
1151 struct i915_gpu_error {
1152         /* For hangcheck timer */
1153 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1154 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1155         /* Hang gpu twice in this window and your context gets banned */
1156 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1157
1158         struct timer_list hangcheck_timer;
1159
1160         /* For reset and error_state handling. */
1161         spinlock_t lock;
1162         /* Protected by the above dev->gpu_error.lock. */
1163         struct drm_i915_error_state *first_error;
1164         struct work_struct work;
1165
1166
1167         unsigned long missed_irq_rings;
1168
1169         /**
1170          * State variable controlling the reset flow and count
1171          *
1172          * This is a counter which gets incremented when reset is triggered,
1173          * and again when reset has been handled. So odd values (lowest bit set)
1174          * means that reset is in progress and even values that
1175          * (reset_counter >> 1):th reset was successfully completed.
1176          *
1177          * If reset is not completed succesfully, the I915_WEDGE bit is
1178          * set meaning that hardware is terminally sour and there is no
1179          * recovery. All waiters on the reset_queue will be woken when
1180          * that happens.
1181          *
1182          * This counter is used by the wait_seqno code to notice that reset
1183          * event happened and it needs to restart the entire ioctl (since most
1184          * likely the seqno it waited for won't ever signal anytime soon).
1185          *
1186          * This is important for lock-free wait paths, where no contended lock
1187          * naturally enforces the correct ordering between the bail-out of the
1188          * waiter and the gpu reset work code.
1189          */
1190         atomic_t reset_counter;
1191
1192 #define I915_RESET_IN_PROGRESS_FLAG     1
1193 #define I915_WEDGED                     (1 << 31)
1194
1195         /**
1196          * Waitqueue to signal when the reset has completed. Used by clients
1197          * that wait for dev_priv->mm.wedged to settle.
1198          */
1199         wait_queue_head_t reset_queue;
1200
1201         /* Userspace knobs for gpu hang simulation;
1202          * combines both a ring mask, and extra flags
1203          */
1204         u32 stop_rings;
1205 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1206 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1207
1208         /* For missed irq/seqno simulation. */
1209         unsigned int test_irq_rings;
1210 };
1211
1212 enum modeset_restore {
1213         MODESET_ON_LID_OPEN,
1214         MODESET_DONE,
1215         MODESET_SUSPENDED,
1216 };
1217
1218 struct ddi_vbt_port_info {
1219         uint8_t hdmi_level_shift;
1220
1221         uint8_t supports_dvi:1;
1222         uint8_t supports_hdmi:1;
1223         uint8_t supports_dp:1;
1224 };
1225
1226 enum drrs_support_type {
1227         DRRS_NOT_SUPPORTED = 0,
1228         STATIC_DRRS_SUPPORT = 1,
1229         SEAMLESS_DRRS_SUPPORT = 2
1230 };
1231
1232 struct intel_vbt_data {
1233         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1234         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1235
1236         /* Feature bits */
1237         unsigned int int_tv_support:1;
1238         unsigned int lvds_dither:1;
1239         unsigned int lvds_vbt:1;
1240         unsigned int int_crt_support:1;
1241         unsigned int lvds_use_ssc:1;
1242         unsigned int display_clock_mode:1;
1243         unsigned int fdi_rx_polarity_inverted:1;
1244         unsigned int has_mipi:1;
1245         int lvds_ssc_freq;
1246         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1247
1248         enum drrs_support_type drrs_type;
1249
1250         /* eDP */
1251         int edp_rate;
1252         int edp_lanes;
1253         int edp_preemphasis;
1254         int edp_vswing;
1255         bool edp_initialized;
1256         bool edp_support;
1257         int edp_bpp;
1258         struct edp_power_seq edp_pps;
1259
1260         struct {
1261                 u16 pwm_freq_hz;
1262                 bool present;
1263                 bool active_low_pwm;
1264         } backlight;
1265
1266         /* MIPI DSI */
1267         struct {
1268                 u16 port;
1269                 u16 panel_id;
1270                 struct mipi_config *config;
1271                 struct mipi_pps_data *pps;
1272                 u8 seq_version;
1273                 u32 size;
1274                 u8 *data;
1275                 u8 *sequence[MIPI_SEQ_MAX];
1276         } dsi;
1277
1278         int crt_ddc_pin;
1279
1280         int child_dev_num;
1281         union child_device_config *child_dev;
1282
1283         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1284 };
1285
1286 enum intel_ddb_partitioning {
1287         INTEL_DDB_PART_1_2,
1288         INTEL_DDB_PART_5_6, /* IVB+ */
1289 };
1290
1291 struct intel_wm_level {
1292         bool enable;
1293         uint32_t pri_val;
1294         uint32_t spr_val;
1295         uint32_t cur_val;
1296         uint32_t fbc_val;
1297 };
1298
1299 struct ilk_wm_values {
1300         uint32_t wm_pipe[3];
1301         uint32_t wm_lp[3];
1302         uint32_t wm_lp_spr[3];
1303         uint32_t wm_linetime[3];
1304         bool enable_fbc_wm;
1305         enum intel_ddb_partitioning partitioning;
1306 };
1307
1308 /*
1309  * This struct helps tracking the state needed for runtime PM, which puts the
1310  * device in PCI D3 state. Notice that when this happens, nothing on the
1311  * graphics device works, even register access, so we don't get interrupts nor
1312  * anything else.
1313  *
1314  * Every piece of our code that needs to actually touch the hardware needs to
1315  * either call intel_runtime_pm_get or call intel_display_power_get with the
1316  * appropriate power domain.
1317  *
1318  * Our driver uses the autosuspend delay feature, which means we'll only really
1319  * suspend if we stay with zero refcount for a certain amount of time. The
1320  * default value is currently very conservative (see intel_init_runtime_pm), but
1321  * it can be changed with the standard runtime PM files from sysfs.
1322  *
1323  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1324  * goes back to false exactly before we reenable the IRQs. We use this variable
1325  * to check if someone is trying to enable/disable IRQs while they're supposed
1326  * to be disabled. This shouldn't happen and we'll print some error messages in
1327  * case it happens.
1328  *
1329  * For more, read the Documentation/power/runtime_pm.txt.
1330  */
1331 struct i915_runtime_pm {
1332         bool suspended;
1333         bool irqs_disabled;
1334 };
1335
1336 enum intel_pipe_crc_source {
1337         INTEL_PIPE_CRC_SOURCE_NONE,
1338         INTEL_PIPE_CRC_SOURCE_PLANE1,
1339         INTEL_PIPE_CRC_SOURCE_PLANE2,
1340         INTEL_PIPE_CRC_SOURCE_PF,
1341         INTEL_PIPE_CRC_SOURCE_PIPE,
1342         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1343         INTEL_PIPE_CRC_SOURCE_TV,
1344         INTEL_PIPE_CRC_SOURCE_DP_B,
1345         INTEL_PIPE_CRC_SOURCE_DP_C,
1346         INTEL_PIPE_CRC_SOURCE_DP_D,
1347         INTEL_PIPE_CRC_SOURCE_AUTO,
1348         INTEL_PIPE_CRC_SOURCE_MAX,
1349 };
1350
1351 struct intel_pipe_crc_entry {
1352         uint32_t frame;
1353         uint32_t crc[5];
1354 };
1355
1356 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1357 struct intel_pipe_crc {
1358         spinlock_t lock;
1359         bool opened;            /* exclusive access to the result file */
1360         struct intel_pipe_crc_entry *entries;
1361         enum intel_pipe_crc_source source;
1362         int head, tail;
1363         wait_queue_head_t wq;
1364 };
1365
1366 struct i915_frontbuffer_tracking {
1367         struct mutex lock;
1368
1369         /*
1370          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1371          * scheduled flips.
1372          */
1373         unsigned busy_bits;
1374         unsigned flip_bits;
1375 };
1376
1377 struct drm_i915_private {
1378         struct drm_device *dev;
1379         struct kmem_cache *slab;
1380
1381         const struct intel_device_info info;
1382
1383         int relative_constants_mode;
1384
1385         void __iomem *regs;
1386
1387         struct intel_uncore uncore;
1388
1389         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1390
1391
1392         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1393          * controller on different i2c buses. */
1394         struct mutex gmbus_mutex;
1395
1396         /**
1397          * Base address of the gmbus and gpio block.
1398          */
1399         uint32_t gpio_mmio_base;
1400
1401         /* MMIO base address for MIPI regs */
1402         uint32_t mipi_mmio_base;
1403
1404         wait_queue_head_t gmbus_wait_queue;
1405
1406         struct pci_dev *bridge_dev;
1407         struct intel_engine_cs ring[I915_NUM_RINGS];
1408         struct drm_i915_gem_object *semaphore_obj;
1409         uint32_t last_seqno, next_seqno;
1410
1411         drm_dma_handle_t *status_page_dmah;
1412         struct resource mch_res;
1413
1414         /* protects the irq masks */
1415         spinlock_t irq_lock;
1416
1417         /* protects the mmio flip data */
1418         spinlock_t mmio_flip_lock;
1419
1420         bool display_irqs_enabled;
1421
1422         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1423         struct pm_qos_request pm_qos;
1424
1425         /* DPIO indirect register protection */
1426         struct mutex dpio_lock;
1427
1428         /** Cached value of IMR to avoid reads in updating the bitfield */
1429         union {
1430                 u32 irq_mask;
1431                 u32 de_irq_mask[I915_MAX_PIPES];
1432         };
1433         u32 gt_irq_mask;
1434         u32 pm_irq_mask;
1435         u32 pm_rps_events;
1436         u32 pipestat_irq_mask[I915_MAX_PIPES];
1437
1438         struct work_struct hotplug_work;
1439         bool enable_hotplug_processing;
1440         struct {
1441                 unsigned long hpd_last_jiffies;
1442                 int hpd_cnt;
1443                 enum {
1444                         HPD_ENABLED = 0,
1445                         HPD_DISABLED = 1,
1446                         HPD_MARK_DISABLED = 2
1447                 } hpd_mark;
1448         } hpd_stats[HPD_NUM_PINS];
1449         u32 hpd_event_bits;
1450         struct timer_list hotplug_reenable_timer;
1451
1452         struct i915_fbc fbc;
1453         struct i915_drrs drrs;
1454         struct intel_opregion opregion;
1455         struct intel_vbt_data vbt;
1456
1457         /* overlay */
1458         struct intel_overlay *overlay;
1459
1460         /* backlight registers and fields in struct intel_panel */
1461         spinlock_t backlight_lock;
1462
1463         /* LVDS info */
1464         bool no_aux_handshake;
1465
1466         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1467         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1468         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1469
1470         unsigned int fsb_freq, mem_freq, is_ddr3;
1471         unsigned int vlv_cdclk_freq;
1472
1473         /**
1474          * wq - Driver workqueue for GEM.
1475          *
1476          * NOTE: Work items scheduled here are not allowed to grab any modeset
1477          * locks, for otherwise the flushing done in the pageflip code will
1478          * result in deadlocks.
1479          */
1480         struct workqueue_struct *wq;
1481
1482         /* Display functions */
1483         struct drm_i915_display_funcs display;
1484
1485         /* PCH chipset type */
1486         enum intel_pch pch_type;
1487         unsigned short pch_id;
1488
1489         unsigned long quirks;
1490
1491         enum modeset_restore modeset_restore;
1492         struct mutex modeset_restore_lock;
1493
1494         struct list_head vm_list; /* Global list of all address spaces */
1495         struct i915_gtt gtt; /* VM representing the global address space */
1496
1497         struct i915_gem_mm mm;
1498 #if defined(CONFIG_MMU_NOTIFIER)
1499         DECLARE_HASHTABLE(mmu_notifiers, 7);
1500 #endif
1501
1502         /* Kernel Modesetting */
1503
1504         struct sdvo_device_mapping sdvo_mappings[2];
1505
1506         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1507         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1508         wait_queue_head_t pending_flip_queue;
1509
1510 #ifdef CONFIG_DEBUG_FS
1511         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1512 #endif
1513
1514         int num_shared_dpll;
1515         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1516         struct intel_ddi_plls ddi_plls;
1517         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1518
1519         /* Reclocking support */
1520         bool render_reclock_avail;
1521         bool lvds_downclock_avail;
1522         /* indicates the reduced downclock for LVDS*/
1523         int lvds_downclock;
1524
1525         struct i915_frontbuffer_tracking fb_tracking;
1526
1527         u16 orig_clock;
1528
1529         bool mchbar_need_disable;
1530
1531         struct intel_l3_parity l3_parity;
1532
1533         /* Cannot be determined by PCIID. You must always read a register. */
1534         size_t ellc_size;
1535
1536         /* gen6+ rps state */
1537         struct intel_gen6_power_mgmt rps;
1538
1539         /* rps wa up ei calculation */
1540         struct intel_rps_ei_calc rps_up_ei;
1541
1542         /* rps wa down ei calculation */
1543         struct intel_rps_ei_calc rps_down_ei;
1544
1545
1546         /* ilk-only ips/rps state. Everything in here is protected by the global
1547          * mchdev_lock in intel_pm.c */
1548         struct intel_ilk_power_mgmt ips;
1549
1550         struct i915_power_domains power_domains;
1551
1552         struct i915_psr psr;
1553
1554         struct i915_gpu_error gpu_error;
1555
1556         struct drm_i915_gem_object *vlv_pctx;
1557
1558 #ifdef CONFIG_DRM_I915_FBDEV
1559         /* list of fbdev register on this device */
1560         struct intel_fbdev *fbdev;
1561 #endif
1562
1563         /*
1564          * The console may be contended at resume, but we don't
1565          * want it to block on it.
1566          */
1567         struct work_struct console_resume_work;
1568
1569         struct drm_property *broadcast_rgb_property;
1570         struct drm_property *force_audio_property;
1571
1572         uint32_t hw_context_size;
1573         struct list_head context_list;
1574
1575         u32 fdi_rx_config;
1576
1577         u32 suspend_count;
1578         struct i915_suspend_saved_registers regfile;
1579         struct vlv_s0ix_state vlv_s0ix_state;
1580
1581         struct {
1582                 /*
1583                  * Raw watermark latency values:
1584                  * in 0.1us units for WM0,
1585                  * in 0.5us units for WM1+.
1586                  */
1587                 /* primary */
1588                 uint16_t pri_latency[5];
1589                 /* sprite */
1590                 uint16_t spr_latency[5];
1591                 /* cursor */
1592                 uint16_t cur_latency[5];
1593
1594                 /* current hardware state */
1595                 struct ilk_wm_values hw;
1596         } wm;
1597
1598         struct i915_runtime_pm pm;
1599
1600         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1601         u32 long_hpd_port_mask;
1602         u32 short_hpd_port_mask;
1603         struct work_struct dig_port_work;
1604
1605         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1606          * here! */
1607         struct i915_dri1_state dri1;
1608         /* Old ums support infrastructure, same warning applies. */
1609         struct i915_ums_state ums;
1610
1611         /*
1612          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1613          * will be rejected. Instead look for a better place.
1614          */
1615 };
1616
1617 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1618 {
1619         return dev->dev_private;
1620 }
1621
1622 /* Iterate over initialised rings */
1623 #define for_each_ring(ring__, dev_priv__, i__) \
1624         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1625                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1626
1627 enum hdmi_force_audio {
1628         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1629         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1630         HDMI_AUDIO_AUTO,                /* trust EDID */
1631         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1632 };
1633
1634 #define I915_GTT_OFFSET_NONE ((u32)-1)
1635
1636 struct drm_i915_gem_object_ops {
1637         /* Interface between the GEM object and its backing storage.
1638          * get_pages() is called once prior to the use of the associated set
1639          * of pages before to binding them into the GTT, and put_pages() is
1640          * called after we no longer need them. As we expect there to be
1641          * associated cost with migrating pages between the backing storage
1642          * and making them available for the GPU (e.g. clflush), we may hold
1643          * onto the pages after they are no longer referenced by the GPU
1644          * in case they may be used again shortly (for example migrating the
1645          * pages to a different memory domain within the GTT). put_pages()
1646          * will therefore most likely be called when the object itself is
1647          * being released or under memory pressure (where we attempt to
1648          * reap pages for the shrinker).
1649          */
1650         int (*get_pages)(struct drm_i915_gem_object *);
1651         void (*put_pages)(struct drm_i915_gem_object *);
1652         int (*dmabuf_export)(struct drm_i915_gem_object *);
1653         void (*release)(struct drm_i915_gem_object *);
1654 };
1655
1656 /*
1657  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1658  * considered to be the frontbuffer for the given plane interface-vise. This
1659  * doesn't mean that the hw necessarily already scans it out, but that any
1660  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1661  *
1662  * We have one bit per pipe and per scanout plane type.
1663  */
1664 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1665 #define INTEL_FRONTBUFFER_BITS \
1666         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1667 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1668         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1669 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1670         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1671 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1672         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1673 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1674         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1675 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1676         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1677
1678 struct drm_i915_gem_object {
1679         struct drm_gem_object base;
1680
1681         const struct drm_i915_gem_object_ops *ops;
1682
1683         /** List of VMAs backed by this object */
1684         struct list_head vma_list;
1685
1686         /** Stolen memory for this object, instead of being backed by shmem. */
1687         struct drm_mm_node *stolen;
1688         struct list_head global_list;
1689
1690         struct list_head ring_list;
1691         /** Used in execbuf to temporarily hold a ref */
1692         struct list_head obj_exec_link;
1693
1694         /**
1695          * This is set if the object is on the active lists (has pending
1696          * rendering and so a non-zero seqno), and is not set if it i s on
1697          * inactive (ready to be unbound) list.
1698          */
1699         unsigned int active:1;
1700
1701         /**
1702          * This is set if the object has been written to since last bound
1703          * to the GTT
1704          */
1705         unsigned int dirty:1;
1706
1707         /**
1708          * Fence register bits (if any) for this object.  Will be set
1709          * as needed when mapped into the GTT.
1710          * Protected by dev->struct_mutex.
1711          */
1712         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1713
1714         /**
1715          * Advice: are the backing pages purgeable?
1716          */
1717         unsigned int madv:2;
1718
1719         /**
1720          * Current tiling mode for the object.
1721          */
1722         unsigned int tiling_mode:2;
1723         /**
1724          * Whether the tiling parameters for the currently associated fence
1725          * register have changed. Note that for the purposes of tracking
1726          * tiling changes we also treat the unfenced register, the register
1727          * slot that the object occupies whilst it executes a fenced
1728          * command (such as BLT on gen2/3), as a "fence".
1729          */
1730         unsigned int fence_dirty:1;
1731
1732         /**
1733          * Is the object at the current location in the gtt mappable and
1734          * fenceable? Used to avoid costly recalculations.
1735          */
1736         unsigned int map_and_fenceable:1;
1737
1738         /**
1739          * Whether the current gtt mapping needs to be mappable (and isn't just
1740          * mappable by accident). Track pin and fault separate for a more
1741          * accurate mappable working set.
1742          */
1743         unsigned int fault_mappable:1;
1744         unsigned int pin_mappable:1;
1745         unsigned int pin_display:1;
1746
1747         /*
1748          * Is the object to be mapped as read-only to the GPU
1749          * Only honoured if hardware has relevant pte bit
1750          */
1751         unsigned long gt_ro:1;
1752
1753         /*
1754          * Is the GPU currently using a fence to access this buffer,
1755          */
1756         unsigned int pending_fenced_gpu_access:1;
1757         unsigned int fenced_gpu_access:1;
1758
1759         unsigned int cache_level:3;
1760
1761         unsigned int has_aliasing_ppgtt_mapping:1;
1762         unsigned int has_global_gtt_mapping:1;
1763         unsigned int has_dma_mapping:1;
1764
1765         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1766
1767         struct sg_table *pages;
1768         int pages_pin_count;
1769
1770         /* prime dma-buf support */
1771         void *dma_buf_vmapping;
1772         int vmapping_count;
1773
1774         struct intel_engine_cs *ring;
1775
1776         /** Breadcrumb of last rendering to the buffer. */
1777         uint32_t last_read_seqno;
1778         uint32_t last_write_seqno;
1779         /** Breadcrumb of last fenced GPU access to the buffer. */
1780         uint32_t last_fenced_seqno;
1781
1782         /** Current tiling stride for the object, if it's tiled. */
1783         uint32_t stride;
1784
1785         /** References from framebuffers, locks out tiling changes. */
1786         unsigned long framebuffer_references;
1787
1788         /** Record of address bit 17 of each page at last unbind. */
1789         unsigned long *bit_17;
1790
1791         /** User space pin count and filp owning the pin */
1792         unsigned long user_pin_count;
1793         struct drm_file *pin_filp;
1794
1795         /** for phy allocated objects */
1796         drm_dma_handle_t *phys_handle;
1797
1798         union {
1799                 struct i915_gem_userptr {
1800                         uintptr_t ptr;
1801                         unsigned read_only :1;
1802                         unsigned workers :4;
1803 #define I915_GEM_USERPTR_MAX_WORKERS 15
1804
1805                         struct mm_struct *mm;
1806                         struct i915_mmu_object *mn;
1807                         struct work_struct *work;
1808                 } userptr;
1809         };
1810 };
1811 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1812
1813 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1814                        struct drm_i915_gem_object *new,
1815                        unsigned frontbuffer_bits);
1816
1817 /**
1818  * Request queue structure.
1819  *
1820  * The request queue allows us to note sequence numbers that have been emitted
1821  * and may be associated with active buffers to be retired.
1822  *
1823  * By keeping this list, we can avoid having to do questionable
1824  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1825  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1826  */
1827 struct drm_i915_gem_request {
1828         /** On Which ring this request was generated */
1829         struct intel_engine_cs *ring;
1830
1831         /** GEM sequence number associated with this request. */
1832         uint32_t seqno;
1833
1834         /** Position in the ringbuffer of the start of the request */
1835         u32 head;
1836
1837         /** Position in the ringbuffer of the end of the request */
1838         u32 tail;
1839
1840         /** Context related to this request */
1841         struct intel_context *ctx;
1842
1843         /** Batch buffer related to this request if any */
1844         struct drm_i915_gem_object *batch_obj;
1845
1846         /** Time at which this request was emitted, in jiffies. */
1847         unsigned long emitted_jiffies;
1848
1849         /** global list entry for this request */
1850         struct list_head list;
1851
1852         struct drm_i915_file_private *file_priv;
1853         /** file_priv list entry for this request */
1854         struct list_head client_list;
1855 };
1856
1857 struct drm_i915_file_private {
1858         struct drm_i915_private *dev_priv;
1859         struct drm_file *file;
1860
1861         struct {
1862                 spinlock_t lock;
1863                 struct list_head request_list;
1864                 struct delayed_work idle_work;
1865         } mm;
1866         struct idr context_idr;
1867
1868         atomic_t rps_wait_boost;
1869         struct  intel_engine_cs *bsd_ring;
1870 };
1871
1872 /*
1873  * A command that requires special handling by the command parser.
1874  */
1875 struct drm_i915_cmd_descriptor {
1876         /*
1877          * Flags describing how the command parser processes the command.
1878          *
1879          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1880          *                 a length mask if not set
1881          * CMD_DESC_SKIP: The command is allowed but does not follow the
1882          *                standard length encoding for the opcode range in
1883          *                which it falls
1884          * CMD_DESC_REJECT: The command is never allowed
1885          * CMD_DESC_REGISTER: The command should be checked against the
1886          *                    register whitelist for the appropriate ring
1887          * CMD_DESC_MASTER: The command is allowed if the submitting process
1888          *                  is the DRM master
1889          */
1890         u32 flags;
1891 #define CMD_DESC_FIXED    (1<<0)
1892 #define CMD_DESC_SKIP     (1<<1)
1893 #define CMD_DESC_REJECT   (1<<2)
1894 #define CMD_DESC_REGISTER (1<<3)
1895 #define CMD_DESC_BITMASK  (1<<4)
1896 #define CMD_DESC_MASTER   (1<<5)
1897
1898         /*
1899          * The command's unique identification bits and the bitmask to get them.
1900          * This isn't strictly the opcode field as defined in the spec and may
1901          * also include type, subtype, and/or subop fields.
1902          */
1903         struct {
1904                 u32 value;
1905                 u32 mask;
1906         } cmd;
1907
1908         /*
1909          * The command's length. The command is either fixed length (i.e. does
1910          * not include a length field) or has a length field mask. The flag
1911          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1912          * a length mask. All command entries in a command table must include
1913          * length information.
1914          */
1915         union {
1916                 u32 fixed;
1917                 u32 mask;
1918         } length;
1919
1920         /*
1921          * Describes where to find a register address in the command to check
1922          * against the ring's register whitelist. Only valid if flags has the
1923          * CMD_DESC_REGISTER bit set.
1924          */
1925         struct {
1926                 u32 offset;
1927                 u32 mask;
1928         } reg;
1929
1930 #define MAX_CMD_DESC_BITMASKS 3
1931         /*
1932          * Describes command checks where a particular dword is masked and
1933          * compared against an expected value. If the command does not match
1934          * the expected value, the parser rejects it. Only valid if flags has
1935          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1936          * are valid.
1937          *
1938          * If the check specifies a non-zero condition_mask then the parser
1939          * only performs the check when the bits specified by condition_mask
1940          * are non-zero.
1941          */
1942         struct {
1943                 u32 offset;
1944                 u32 mask;
1945                 u32 expected;
1946                 u32 condition_offset;
1947                 u32 condition_mask;
1948         } bits[MAX_CMD_DESC_BITMASKS];
1949 };
1950
1951 /*
1952  * A table of commands requiring special handling by the command parser.
1953  *
1954  * Each ring has an array of tables. Each table consists of an array of command
1955  * descriptors, which must be sorted with command opcodes in ascending order.
1956  */
1957 struct drm_i915_cmd_table {
1958         const struct drm_i915_cmd_descriptor *table;
1959         int count;
1960 };
1961
1962 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1963
1964 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1965 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1966 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1967 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1968 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1969 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1970 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1971 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1972 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1973 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1974 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1975 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1976 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1977 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1978 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1979 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1980 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1981 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1982 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1983                                  (dev)->pdev->device == 0x0152 || \
1984                                  (dev)->pdev->device == 0x015a)
1985 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1986                                  (dev)->pdev->device == 0x0106 || \
1987                                  (dev)->pdev->device == 0x010A)
1988 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1989 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1990 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1991 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1992 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1993 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1994                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1995 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1996                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1997                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1998                                  ((dev)->pdev->device & 0xf) == 0xe))
1999 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2000                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
2001 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
2002 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2003                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
2004 /* ULX machines are also considered ULT. */
2005 #define IS_HSW_ULX(dev)         ((dev)->pdev->device == 0x0A0E || \
2006                                  (dev)->pdev->device == 0x0A1E)
2007 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2008
2009 /*
2010  * The genX designation typically refers to the render engine, so render
2011  * capability related checks should use IS_GEN, while display and other checks
2012  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2013  * chips, etc.).
2014  */
2015 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2016 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2017 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2018 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2019 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2020 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2021 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2022
2023 #define RENDER_RING             (1<<RCS)
2024 #define BSD_RING                (1<<VCS)
2025 #define BLT_RING                (1<<BCS)
2026 #define VEBOX_RING              (1<<VECS)
2027 #define BSD2_RING               (1<<VCS2)
2028 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2029 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2030 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2031 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2032 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2033 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2034                                  to_i915(dev)->ellc_size)
2035 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2036
2037 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2038 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6)
2039 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_GEN8(dev))
2040 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
2041 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
2042
2043 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2044 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2045
2046 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2047 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2048 /*
2049  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2050  * even when in MSI mode. This results in spurious interrupt warnings if the
2051  * legacy irq no. is shared with another device. The kernel then disables that
2052  * interrupt source and so prevents the other device from working properly.
2053  */
2054 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2055 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2056
2057 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2058  * rows, which changed the alignment requirements and fence programming.
2059  */
2060 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2061                                                       IS_I915GM(dev)))
2062 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2063 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2064 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2065 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2066 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2067
2068 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2069 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2070 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2071
2072 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
2073
2074 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2075 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2076 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2077 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2078                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2079
2080 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2081 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2082 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2083 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2084 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2085 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2086
2087 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
2088 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2089 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2090 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2091 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2092 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2093
2094 /* DPF == dynamic parity feature */
2095 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2096 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2097
2098 #define GT_FREQUENCY_MULTIPLIER 50
2099
2100 #include "i915_trace.h"
2101
2102 extern const struct drm_ioctl_desc i915_ioctls[];
2103 extern int i915_max_ioctl;
2104
2105 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
2106 extern int i915_resume(struct drm_device *dev);
2107 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2108 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2109
2110 /* i915_params.c */
2111 struct i915_params {
2112         int modeset;
2113         int panel_ignore_lid;
2114         unsigned int powersave;
2115         int semaphores;
2116         unsigned int lvds_downclock;
2117         int lvds_channel_mode;
2118         int panel_use_ssc;
2119         int vbt_sdvo_panel_type;
2120         int enable_rc6;
2121         int enable_fbc;
2122         int enable_ppgtt;
2123         int enable_psr;
2124         unsigned int preliminary_hw_support;
2125         int disable_power_well;
2126         int enable_ips;
2127         int invert_brightness;
2128         int enable_cmd_parser;
2129         /* leave bools at the end to not create holes */
2130         bool enable_hangcheck;
2131         bool fastboot;
2132         bool prefault_disable;
2133         bool reset;
2134         bool disable_display;
2135         bool disable_vtd_wa;
2136         int use_mmio_flip;
2137 };
2138 extern struct i915_params i915 __read_mostly;
2139
2140                                 /* i915_dma.c */
2141 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2142 extern void i915_kernel_lost_context(struct drm_device * dev);
2143 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2144 extern int i915_driver_unload(struct drm_device *);
2145 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2146 extern void i915_driver_lastclose(struct drm_device * dev);
2147 extern void i915_driver_preclose(struct drm_device *dev,
2148                                  struct drm_file *file);
2149 extern void i915_driver_postclose(struct drm_device *dev,
2150                                   struct drm_file *file);
2151 extern int i915_driver_device_is_agp(struct drm_device * dev);
2152 #ifdef CONFIG_COMPAT
2153 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2154                               unsigned long arg);
2155 #endif
2156 extern int i915_emit_box(struct drm_device *dev,
2157                          struct drm_clip_rect *box,
2158                          int DR1, int DR4);
2159 extern int intel_gpu_reset(struct drm_device *dev);
2160 extern int i915_reset(struct drm_device *dev);
2161 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2162 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2163 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2164 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2165 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2166
2167 extern void intel_console_resume(struct work_struct *work);
2168
2169 /* i915_irq.c */
2170 void i915_queue_hangcheck(struct drm_device *dev);
2171 __printf(3, 4)
2172 void i915_handle_error(struct drm_device *dev, bool wedged,
2173                        const char *fmt, ...);
2174
2175 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2176                                                         int new_delay);
2177 extern void intel_irq_init(struct drm_device *dev);
2178 extern void intel_hpd_init(struct drm_device *dev);
2179
2180 extern void intel_uncore_sanitize(struct drm_device *dev);
2181 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2182                                         bool restore_forcewake);
2183 extern void intel_uncore_init(struct drm_device *dev);
2184 extern void intel_uncore_check_errors(struct drm_device *dev);
2185 extern void intel_uncore_fini(struct drm_device *dev);
2186 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2187
2188 void
2189 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2190                      u32 status_mask);
2191
2192 void
2193 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2194                       u32 status_mask);
2195
2196 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2197 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2198
2199 /* i915_gem.c */
2200 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2201                         struct drm_file *file_priv);
2202 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2203                           struct drm_file *file_priv);
2204 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2205                          struct drm_file *file_priv);
2206 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2207                           struct drm_file *file_priv);
2208 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2209                         struct drm_file *file_priv);
2210 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2211                         struct drm_file *file_priv);
2212 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2213                               struct drm_file *file_priv);
2214 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2215                              struct drm_file *file_priv);
2216 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2217                         struct drm_file *file_priv);
2218 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2219                          struct drm_file *file_priv);
2220 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2221                        struct drm_file *file_priv);
2222 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2223                          struct drm_file *file_priv);
2224 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2225                         struct drm_file *file_priv);
2226 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2227                                struct drm_file *file);
2228 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2229                                struct drm_file *file);
2230 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2231                             struct drm_file *file_priv);
2232 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2233                            struct drm_file *file_priv);
2234 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2235                            struct drm_file *file_priv);
2236 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2237                            struct drm_file *file_priv);
2238 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2239                         struct drm_file *file_priv);
2240 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2241                         struct drm_file *file_priv);
2242 int i915_gem_init_userptr(struct drm_device *dev);
2243 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2244                            struct drm_file *file);
2245 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2246                                 struct drm_file *file_priv);
2247 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2248                         struct drm_file *file_priv);
2249 void i915_gem_load(struct drm_device *dev);
2250 void *i915_gem_object_alloc(struct drm_device *dev);
2251 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2252 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2253                          const struct drm_i915_gem_object_ops *ops);
2254 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2255                                                   size_t size);
2256 void i915_init_vm(struct drm_i915_private *dev_priv,
2257                   struct i915_address_space *vm);
2258 void i915_gem_free_object(struct drm_gem_object *obj);
2259 void i915_gem_vma_destroy(struct i915_vma *vma);
2260
2261 #define PIN_MAPPABLE 0x1
2262 #define PIN_NONBLOCK 0x2
2263 #define PIN_GLOBAL 0x4
2264 #define PIN_OFFSET_BIAS 0x8
2265 #define PIN_OFFSET_MASK (~4095)
2266 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2267                                      struct i915_address_space *vm,
2268                                      uint32_t alignment,
2269                                      uint64_t flags);
2270 int __must_check i915_vma_unbind(struct i915_vma *vma);
2271 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2272 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2273 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2274 void i915_gem_lastclose(struct drm_device *dev);
2275
2276 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2277                                     int *needs_clflush);
2278
2279 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2280 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2281 {
2282         struct sg_page_iter sg_iter;
2283
2284         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2285                 return sg_page_iter_page(&sg_iter);
2286
2287         return NULL;
2288 }
2289 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2290 {
2291         BUG_ON(obj->pages == NULL);
2292         obj->pages_pin_count++;
2293 }
2294 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2295 {
2296         BUG_ON(obj->pages_pin_count == 0);
2297         obj->pages_pin_count--;
2298 }
2299
2300 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2301 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2302                          struct intel_engine_cs *to);
2303 void i915_vma_move_to_active(struct i915_vma *vma,
2304                              struct intel_engine_cs *ring);
2305 int i915_gem_dumb_create(struct drm_file *file_priv,
2306                          struct drm_device *dev,
2307                          struct drm_mode_create_dumb *args);
2308 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2309                       uint32_t handle, uint64_t *offset);
2310 /**
2311  * Returns true if seq1 is later than seq2.
2312  */
2313 static inline bool
2314 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2315 {
2316         return (int32_t)(seq1 - seq2) >= 0;
2317 }
2318
2319 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2320 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2321 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2322 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2323
2324 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2325 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2326
2327 struct drm_i915_gem_request *
2328 i915_gem_find_active_request(struct intel_engine_cs *ring);
2329
2330 bool i915_gem_retire_requests(struct drm_device *dev);
2331 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2332 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2333                                       bool interruptible);
2334 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2335
2336 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2337 {
2338         return unlikely(atomic_read(&error->reset_counter)
2339                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2340 }
2341
2342 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2343 {
2344         return atomic_read(&error->reset_counter) & I915_WEDGED;
2345 }
2346
2347 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2348 {
2349         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2350 }
2351
2352 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2353 {
2354         return dev_priv->gpu_error.stop_rings == 0 ||
2355                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2356 }
2357
2358 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2359 {
2360         return dev_priv->gpu_error.stop_rings == 0 ||
2361                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2362 }
2363
2364 void i915_gem_reset(struct drm_device *dev);
2365 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2366 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2367 int __must_check i915_gem_init(struct drm_device *dev);
2368 int __must_check i915_gem_init_hw(struct drm_device *dev);
2369 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2370 void i915_gem_init_swizzling(struct drm_device *dev);
2371 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2372 int __must_check i915_gpu_idle(struct drm_device *dev);
2373 int __must_check i915_gem_suspend(struct drm_device *dev);
2374 int __i915_add_request(struct intel_engine_cs *ring,
2375                        struct drm_file *file,
2376                        struct drm_i915_gem_object *batch_obj,
2377                        u32 *seqno);
2378 #define i915_add_request(ring, seqno) \
2379         __i915_add_request(ring, NULL, NULL, seqno)
2380 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2381                                  uint32_t seqno);
2382 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2383 int __must_check
2384 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2385                                   bool write);
2386 int __must_check
2387 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2388 int __must_check
2389 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2390                                      u32 alignment,
2391                                      struct intel_engine_cs *pipelined);
2392 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2393 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2394                                 int align);
2395 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2396 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2397
2398 uint32_t
2399 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2400 uint32_t
2401 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2402                             int tiling_mode, bool fenced);
2403
2404 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2405                                     enum i915_cache_level cache_level);
2406
2407 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2408                                 struct dma_buf *dma_buf);
2409
2410 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2411                                 struct drm_gem_object *gem_obj, int flags);
2412
2413 void i915_gem_restore_fences(struct drm_device *dev);
2414
2415 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2416                                   struct i915_address_space *vm);
2417 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2418 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2419                         struct i915_address_space *vm);
2420 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2421                                 struct i915_address_space *vm);
2422 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2423                                      struct i915_address_space *vm);
2424 struct i915_vma *
2425 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2426                                   struct i915_address_space *vm);
2427
2428 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2429 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2430         struct i915_vma *vma;
2431         list_for_each_entry(vma, &obj->vma_list, vma_link)
2432                 if (vma->pin_count > 0)
2433                         return true;
2434         return false;
2435 }
2436
2437 /* Some GGTT VM helpers */
2438 #define obj_to_ggtt(obj) \
2439         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2440 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2441 {
2442         struct i915_address_space *ggtt =
2443                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2444         return vm == ggtt;
2445 }
2446
2447 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2448 {
2449         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2450 }
2451
2452 static inline unsigned long
2453 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2454 {
2455         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2456 }
2457
2458 static inline unsigned long
2459 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2460 {
2461         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2462 }
2463
2464 static inline int __must_check
2465 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2466                       uint32_t alignment,
2467                       unsigned flags)
2468 {
2469         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2470 }
2471
2472 static inline int
2473 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2474 {
2475         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2476 }
2477
2478 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2479
2480 /* i915_gem_context.c */
2481 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2482 int __must_check i915_gem_context_init(struct drm_device *dev);
2483 void i915_gem_context_fini(struct drm_device *dev);
2484 void i915_gem_context_reset(struct drm_device *dev);
2485 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2486 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2487 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2488 int i915_switch_context(struct intel_engine_cs *ring,
2489                         struct intel_context *to);
2490 struct intel_context *
2491 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2492 void i915_gem_context_free(struct kref *ctx_ref);
2493 static inline void i915_gem_context_reference(struct intel_context *ctx)
2494 {
2495         kref_get(&ctx->ref);
2496 }
2497
2498 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2499 {
2500         kref_put(&ctx->ref, i915_gem_context_free);
2501 }
2502
2503 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2504 {
2505         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2506 }
2507
2508 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2509                                   struct drm_file *file);
2510 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2511                                    struct drm_file *file);
2512
2513 /* i915_gem_render_state.c */
2514 int i915_gem_render_state_init(struct intel_engine_cs *ring);
2515 /* i915_gem_evict.c */
2516 int __must_check i915_gem_evict_something(struct drm_device *dev,
2517                                           struct i915_address_space *vm,
2518                                           int min_size,
2519                                           unsigned alignment,
2520                                           unsigned cache_level,
2521                                           unsigned long start,
2522                                           unsigned long end,
2523                                           unsigned flags);
2524 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2525 int i915_gem_evict_everything(struct drm_device *dev);
2526
2527 /* belongs in i915_gem_gtt.h */
2528 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2529 {
2530         if (INTEL_INFO(dev)->gen < 6)
2531                 intel_gtt_chipset_flush();
2532 }
2533
2534 /* i915_gem_stolen.c */
2535 int i915_gem_init_stolen(struct drm_device *dev);
2536 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2537 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2538 void i915_gem_cleanup_stolen(struct drm_device *dev);
2539 struct drm_i915_gem_object *
2540 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2541 struct drm_i915_gem_object *
2542 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2543                                                u32 stolen_offset,
2544                                                u32 gtt_offset,
2545                                                u32 size);
2546
2547 /* i915_gem_tiling.c */
2548 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2549 {
2550         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2551
2552         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2553                 obj->tiling_mode != I915_TILING_NONE;
2554 }
2555
2556 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2557 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2558 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2559
2560 /* i915_gem_debug.c */
2561 #if WATCH_LISTS
2562 int i915_verify_lists(struct drm_device *dev);
2563 #else
2564 #define i915_verify_lists(dev) 0
2565 #endif
2566
2567 /* i915_debugfs.c */
2568 int i915_debugfs_init(struct drm_minor *minor);
2569 void i915_debugfs_cleanup(struct drm_minor *minor);
2570 #ifdef CONFIG_DEBUG_FS
2571 void intel_display_crc_init(struct drm_device *dev);
2572 #else
2573 static inline void intel_display_crc_init(struct drm_device *dev) {}
2574 #endif
2575
2576 /* i915_gpu_error.c */
2577 __printf(2, 3)
2578 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2579 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2580                             const struct i915_error_state_file_priv *error);
2581 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2582                               size_t count, loff_t pos);
2583 static inline void i915_error_state_buf_release(
2584         struct drm_i915_error_state_buf *eb)
2585 {
2586         kfree(eb->buf);
2587 }
2588 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2589                               const char *error_msg);
2590 void i915_error_state_get(struct drm_device *dev,
2591                           struct i915_error_state_file_priv *error_priv);
2592 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2593 void i915_destroy_error_state(struct drm_device *dev);
2594
2595 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2596 const char *i915_cache_level_str(int type);
2597
2598 /* i915_cmd_parser.c */
2599 int i915_cmd_parser_get_version(void);
2600 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2601 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2602 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2603 int i915_parse_cmds(struct intel_engine_cs *ring,
2604                     struct drm_i915_gem_object *batch_obj,
2605                     u32 batch_start_offset,
2606                     bool is_master);
2607
2608 /* i915_suspend.c */
2609 extern int i915_save_state(struct drm_device *dev);
2610 extern int i915_restore_state(struct drm_device *dev);
2611
2612 /* i915_ums.c */
2613 void i915_save_display_reg(struct drm_device *dev);
2614 void i915_restore_display_reg(struct drm_device *dev);
2615
2616 /* i915_sysfs.c */
2617 void i915_setup_sysfs(struct drm_device *dev_priv);
2618 void i915_teardown_sysfs(struct drm_device *dev_priv);
2619
2620 /* intel_i2c.c */
2621 extern int intel_setup_gmbus(struct drm_device *dev);
2622 extern void intel_teardown_gmbus(struct drm_device *dev);
2623 static inline bool intel_gmbus_is_port_valid(unsigned port)
2624 {
2625         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2626 }
2627
2628 extern struct i2c_adapter *intel_gmbus_get_adapter(
2629                 struct drm_i915_private *dev_priv, unsigned port);
2630 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2631 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2632 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2633 {
2634         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2635 }
2636 extern void intel_i2c_reset(struct drm_device *dev);
2637
2638 /* intel_opregion.c */
2639 struct intel_encoder;
2640 #ifdef CONFIG_ACPI
2641 extern int intel_opregion_setup(struct drm_device *dev);
2642 extern void intel_opregion_init(struct drm_device *dev);
2643 extern void intel_opregion_fini(struct drm_device *dev);
2644 extern void intel_opregion_asle_intr(struct drm_device *dev);
2645 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2646                                          bool enable);
2647 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2648                                          pci_power_t state);
2649 #else
2650 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2651 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2652 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2653 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2654 static inline int
2655 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2656 {
2657         return 0;
2658 }
2659 static inline int
2660 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2661 {
2662         return 0;
2663 }
2664 #endif
2665
2666 /* intel_acpi.c */
2667 #ifdef CONFIG_ACPI
2668 extern void intel_register_dsm_handler(void);
2669 extern void intel_unregister_dsm_handler(void);
2670 #else
2671 static inline void intel_register_dsm_handler(void) { return; }
2672 static inline void intel_unregister_dsm_handler(void) { return; }
2673 #endif /* CONFIG_ACPI */
2674
2675 /* modesetting */
2676 extern void intel_modeset_init_hw(struct drm_device *dev);
2677 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2678 extern void intel_modeset_init(struct drm_device *dev);
2679 extern void intel_modeset_gem_init(struct drm_device *dev);
2680 extern void intel_modeset_cleanup(struct drm_device *dev);
2681 extern void intel_connector_unregister(struct intel_connector *);
2682 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2683 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2684                                          bool force_restore);
2685 extern void i915_redisable_vga(struct drm_device *dev);
2686 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2687 extern bool intel_fbc_enabled(struct drm_device *dev);
2688 extern void intel_disable_fbc(struct drm_device *dev);
2689 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2690 extern void intel_init_pch_refclk(struct drm_device *dev);
2691 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2692 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2693 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2694 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2695 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2696                                   bool enable);
2697 extern void intel_detect_pch(struct drm_device *dev);
2698 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2699 extern int intel_enable_rc6(const struct drm_device *dev);
2700
2701 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2702 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2703                         struct drm_file *file);
2704 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2705                                struct drm_file *file);
2706
2707 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2708
2709 /* overlay */
2710 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2711 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2712                                             struct intel_overlay_error_state *error);
2713
2714 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2715 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2716                                             struct drm_device *dev,
2717                                             struct intel_display_error_state *error);
2718
2719 /* On SNB platform, before reading ring registers forcewake bit
2720  * must be set to prevent GT core from power down and stale values being
2721  * returned.
2722  */
2723 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2724 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2725 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2726
2727 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2728 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2729
2730 /* intel_sideband.c */
2731 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2732 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2733 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2734 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2735 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2736 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2737 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2738 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2739 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2740 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2741 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2742 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2743 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2744 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2745 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2746 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2747                    enum intel_sbi_destination destination);
2748 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2749                      enum intel_sbi_destination destination);
2750 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2751 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2752
2753 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2754 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2755
2756 #define FORCEWAKE_RENDER        (1 << 0)
2757 #define FORCEWAKE_MEDIA         (1 << 1)
2758 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2759
2760
2761 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2762 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2763
2764 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2765 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2766 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2767 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2768
2769 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2770 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2771 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2772 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2773
2774 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2775  * will be implemented using 2 32-bit writes in an arbitrary order with
2776  * an arbitrary delay between them. This can cause the hardware to
2777  * act upon the intermediate value, possibly leading to corruption and
2778  * machine death. You have been warned.
2779  */
2780 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2781 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2782
2783 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2784                 u32 upper = I915_READ(upper_reg);                       \
2785                 u32 lower = I915_READ(lower_reg);                       \
2786                 u32 tmp = I915_READ(upper_reg);                         \
2787                 if (upper != tmp) {                                     \
2788                         upper = tmp;                                    \
2789                         lower = I915_READ(lower_reg);                   \
2790                         WARN_ON(I915_READ(upper_reg) != upper);         \
2791                 }                                                       \
2792                 (u64)upper << 32 | lower; })
2793
2794 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2795 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2796
2797 /* "Broadcast RGB" property */
2798 #define INTEL_BROADCAST_RGB_AUTO 0
2799 #define INTEL_BROADCAST_RGB_FULL 1
2800 #define INTEL_BROADCAST_RGB_LIMITED 2
2801
2802 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2803 {
2804         if (HAS_PCH_SPLIT(dev))
2805                 return CPU_VGACNTRL;
2806         else if (IS_VALLEYVIEW(dev))
2807                 return VLV_VGACNTRL;
2808         else
2809                 return VGACNTRL;
2810 }
2811
2812 static inline void __user *to_user_ptr(u64 address)
2813 {
2814         return (void __user *)(uintptr_t)address;
2815 }
2816
2817 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2818 {
2819         unsigned long j = msecs_to_jiffies(m);
2820
2821         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2822 }
2823
2824 static inline unsigned long
2825 timespec_to_jiffies_timeout(const struct timespec *value)
2826 {
2827         unsigned long j = timespec_to_jiffies(value);
2828
2829         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2830 }
2831
2832 /*
2833  * If you need to wait X milliseconds between events A and B, but event B
2834  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2835  * when event A happened, then just before event B you call this function and
2836  * pass the timestamp as the first argument, and X as the second argument.
2837  */
2838 static inline void
2839 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2840 {
2841         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2842
2843         /*
2844          * Don't re-read the value of "jiffies" every time since it may change
2845          * behind our back and break the math.
2846          */
2847         tmp_jiffies = jiffies;
2848         target_jiffies = timestamp_jiffies +
2849                          msecs_to_jiffies_timeout(to_wait_ms);
2850
2851         if (time_after(target_jiffies, tmp_jiffies)) {
2852                 remaining_jiffies = target_jiffies - tmp_jiffies;
2853                 while (remaining_jiffies)
2854                         remaining_jiffies =
2855                             schedule_timeout_uninterruptible(remaining_jiffies);
2856         }
2857 }
2858
2859 #endif