drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum hpd_pin {
  92         HPD_NONE = 0,
  93         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
  94         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
  95         HPD_CRT,
  96         HPD_SDVO_B,
  97         HPD_SDVO_C,
  98         HPD_PORT_B,
  99         HPD_PORT_C,
 100         HPD_PORT_D,
 101         HPD_NUM_PINS
 102 };
 103
 104 #define I915_GEM_GPU_DOMAINS \
 105         (I915_GEM_DOMAIN_RENDER | \
 106          I915_GEM_DOMAIN_SAMPLER | \
 107          I915_GEM_DOMAIN_COMMAND | \
 108          I915_GEM_DOMAIN_INSTRUCTION | \
 109          I915_GEM_DOMAIN_VERTEX)
 110
 111 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 112
 113 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 114         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 115                 if ((intel_encoder)->base.crtc == (__crtc))
 116
 117 struct intel_pch_pll {
 118         int refcount; /* count of number of CRTCs sharing this PLL */
 119         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 120         bool on; /* is the PLL actually active? Disabled during modeset */
 121         int pll_reg;
 122         int fp0_reg;
 123         int fp1_reg;
 124 };
 125 #define I915_NUM_PLLS 2
 126
 127 /* Used by dp and fdi links */
 128 struct intel_link_m_n {
 129         uint32_t        tu;
 130         uint32_t        gmch_m;
 131         uint32_t        gmch_n;
 132         uint32_t        link_m;
 133         uint32_t        link_n;
 134 };
 135
 136 void intel_link_compute_m_n(int bpp, int nlanes,
 137                             int pixel_clock, int link_clock,
 138                             struct intel_link_m_n *m_n);
 139
 140 struct intel_ddi_plls {
 141         int spll_refcount;
 142         int wrpll1_refcount;
 143         int wrpll2_refcount;
 144 };
 145
 146 /* Interface history:
 147  *
 148  * 1.1: Original.
 149  * 1.2: Add Power Management
 150  * 1.3: Add vblank support
 151  * 1.4: Fix cmdbuffer path, add heap destroy
 152  * 1.5: Add vblank pipe configuration
 153  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 154  *      - Support vertical blank on secondary display pipe
 155  */
 156 #define DRIVER_MAJOR            1
 157 #define DRIVER_MINOR            6
 158 #define DRIVER_PATCHLEVEL       0
 159
 160 #define WATCH_COHERENCY 0
 161 #define WATCH_LISTS     0
 162 #define WATCH_GTT       0
 163
 164 #define I915_GEM_PHYS_CURSOR_0 1
 165 #define I915_GEM_PHYS_CURSOR_1 2
 166 #define I915_GEM_PHYS_OVERLAY_REGS 3
 167 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 168
 169 struct drm_i915_gem_phys_object {
 170         int id;
 171         struct page **page_list;
 172         drm_dma_handle_t *handle;
 173         struct drm_i915_gem_object *cur_obj;
 174 };
 175
 176 struct opregion_header;
 177 struct opregion_acpi;
 178 struct opregion_swsci;
 179 struct opregion_asle;
 180 struct drm_i915_private;
 181
 182 struct intel_opregion {
 183         struct opregion_header __iomem *header;
 184         struct opregion_acpi __iomem *acpi;
 185         struct opregion_swsci __iomem *swsci;
 186         struct opregion_asle __iomem *asle;
 187         void __iomem *vbt;
 188         u32 __iomem *lid_state;
 189 };
 190 #define OPREGION_SIZE            (8*1024)
 191
 192 struct intel_overlay;
 193 struct intel_overlay_error_state;
 194
 195 struct drm_i915_master_private {
 196         drm_local_map_t *sarea;
 197         struct _drm_i915_sarea *sarea_priv;
 198 };
 199 #define I915_FENCE_REG_NONE -1
 200 #define I915_MAX_NUM_FENCES 32
 201 /* 32 fences + sign bit for FENCE_REG_NONE */
 202 #define I915_MAX_NUM_FENCE_BITS 6
 203
 204 struct drm_i915_fence_reg {
 205         struct list_head lru_list;
 206         struct drm_i915_gem_object *obj;
 207         int pin_count;
 208 };
 209
 210 struct sdvo_device_mapping {
 211         u8 initialized;
 212         u8 dvo_port;
 213         u8 slave_addr;
 214         u8 dvo_wiring;
 215         u8 i2c_pin;
 216         u8 ddc_pin;
 217 };
 218
 219 struct intel_display_error_state;
 220
 221 struct drm_i915_error_state {
 222         struct kref ref;
 223         u32 eir;
 224         u32 pgtbl_er;
 225         u32 ier;
 226         u32 ccid;
 227         u32 derrmr;
 228         u32 forcewake;
 229         bool waiting[I915_NUM_RINGS];
 230         u32 pipestat[I915_MAX_PIPES];
 231         u32 tail[I915_NUM_RINGS];
 232         u32 head[I915_NUM_RINGS];
 233         u32 ctl[I915_NUM_RINGS];
 234         u32 ipeir[I915_NUM_RINGS];
 235         u32 ipehr[I915_NUM_RINGS];
 236         u32 instdone[I915_NUM_RINGS];
 237         u32 acthd[I915_NUM_RINGS];
 238         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 239         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 240         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 241         /* our own tracking of ring head and tail */
 242         u32 cpu_ring_head[I915_NUM_RINGS];
 243         u32 cpu_ring_tail[I915_NUM_RINGS];
 244         u32 error; /* gen6+ */
 245         u32 err_int; /* gen7 */
 246         u32 instpm[I915_NUM_RINGS];
 247         u32 instps[I915_NUM_RINGS];
 248         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 249         u32 seqno[I915_NUM_RINGS];
 250         u64 bbaddr;
 251         u32 fault_reg[I915_NUM_RINGS];
 252         u32 done_reg;
 253         u32 faddr[I915_NUM_RINGS];
 254         u64 fence[I915_MAX_NUM_FENCES];
 255         struct timeval time;
 256         struct drm_i915_error_ring {
 257                 struct drm_i915_error_object {
 258                         int page_count;
 259                         u32 gtt_offset;
 260                         u32 *pages[0];
 261                 } *ringbuffer, *batchbuffer, *ctx;
 262                 struct drm_i915_error_request {
 263                         long jiffies;
 264                         u32 seqno;
 265                         u32 tail;
 266                 } *requests;
 267                 int num_requests;
 268         } ring[I915_NUM_RINGS];
 269         struct drm_i915_error_buffer {
 270                 u32 size;
 271                 u32 name;
 272                 u32 rseqno, wseqno;
 273                 u32 gtt_offset;
 274                 u32 read_domains;
 275                 u32 write_domain;
 276                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 277                 s32 pinned:2;
 278                 u32 tiling:2;
 279                 u32 dirty:1;
 280                 u32 purgeable:1;
 281                 s32 ring:4;
 282                 u32 cache_level:2;
 283         } *active_bo, *pinned_bo;
 284         u32 active_bo_count, pinned_bo_count;
 285         struct intel_overlay_error_state *overlay;
 286         struct intel_display_error_state *display;
 287 };
 288
 289 struct intel_crtc_config;
 290 struct intel_crtc;
 291
 292 struct drm_i915_display_funcs {
 293         bool (*fbc_enabled)(struct drm_device *dev);
 294         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 295         void (*disable_fbc)(struct drm_device *dev);
 296         int (*get_display_clock_speed)(struct drm_device *dev);
 297         int (*get_fifo_size)(struct drm_device *dev, int plane);
 298         void (*update_wm)(struct drm_device *dev);
 299         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 300                                  uint32_t sprite_width, int pixel_size);
 301         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 302                                  struct drm_display_mode *mode);
 303         void (*modeset_global_resources)(struct drm_device *dev);
 304         /* Returns the active state of the crtc, and if the crtc is active,
 305          * fills out the pipe-config with the hw state. */
 306         bool (*get_pipe_config)(struct intel_crtc *,
 307                                 struct intel_crtc_config *);
 308         int (*crtc_mode_set)(struct drm_crtc *crtc,
 309                              int x, int y,
 310                              struct drm_framebuffer *old_fb);
 311         void (*crtc_enable)(struct drm_crtc *crtc);
 312         void (*crtc_disable)(struct drm_crtc *crtc);
 313         void (*off)(struct drm_crtc *crtc);
 314         void (*write_eld)(struct drm_connector *connector,
 315                           struct drm_crtc *crtc);
 316         void (*fdi_link_train)(struct drm_crtc *crtc);
 317         void (*init_clock_gating)(struct drm_device *dev);
 318         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 319                           struct drm_framebuffer *fb,
 320                           struct drm_i915_gem_object *obj);
 321         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 322                             int x, int y);
 323         void (*hpd_irq_setup)(struct drm_device *dev);
 324         /* clock updates for mode set */
 325         /* cursor updates */
 326         /* render clock increase/decrease */
 327         /* display clock increase/decrease */
 328         /* pll clock increase/decrease */
 329 };
 330
 331 struct drm_i915_gt_funcs {
 332         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 333         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 334 };
 335
 336 #define DEV_INFO_FLAGS \
 337         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 338         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 339         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 340         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 341         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 342         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 343         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 344         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 345         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 346         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 347         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 348         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 349         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 350         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 351         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 352         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 353         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 354         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 355         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 356         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 357         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 358         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 359         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 360         DEV_INFO_FLAG(has_llc)
 361
 362 struct intel_device_info {
 363         u32 display_mmio_offset;
 364         u8 num_pipes:3;
 365         u8 gen;
 366         u8 is_mobile:1;
 367         u8 is_i85x:1;
 368         u8 is_i915g:1;
 369         u8 is_i945gm:1;
 370         u8 is_g33:1;
 371         u8 need_gfx_hws:1;
 372         u8 is_g4x:1;
 373         u8 is_pineview:1;
 374         u8 is_broadwater:1;
 375         u8 is_crestline:1;
 376         u8 is_ivybridge:1;
 377         u8 is_valleyview:1;
 378         u8 has_force_wake:1;
 379         u8 is_haswell:1;
 380         u8 has_fbc:1;
 381         u8 has_pipe_cxsr:1;
 382         u8 has_hotplug:1;
 383         u8 cursor_needs_physical:1;
 384         u8 has_overlay:1;
 385         u8 overlay_needs_physical:1;
 386         u8 supports_tv:1;
 387         u8 has_bsd_ring:1;
 388         u8 has_blt_ring:1;
 389         u8 has_llc:1;
 390 };
 391
 392 enum i915_cache_level {
 393         I915_CACHE_NONE = 0,
 394         I915_CACHE_LLC,
 395         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 396 };
 397
 398 /* The Graphics Translation Table is the way in which GEN hardware translates a
 399  * Graphics Virtual Address into a Physical Address. In addition to the normal
 400  * collateral associated with any va->pa translations GEN hardware also has a
 401  * portion of the GTT which can be mapped by the CPU and remain both coherent
 402  * and correct (in cases like swizzling). That region is referred to as GMADR in
 403  * the spec.
 404  */
 405 struct i915_gtt {
 406         unsigned long start;            /* Start offset of used GTT */
 407         size_t total;                   /* Total size GTT can map */
 408         size_t stolen_size;             /* Total size of stolen memory */
 409
 410         unsigned long mappable_end;     /* End offset that we can CPU map */
 411         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 412         phys_addr_t mappable_base;      /* PA of our GMADR */
 413
 414         /** "Graphics Stolen Memory" holds the global PTEs */
 415         void __iomem *gsm;
 416
 417         bool do_idle_maps;
 418         dma_addr_t scratch_page_dma;
 419         struct page *scratch_page;
 420
 421         /* global gtt ops */
 422         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 423                           size_t *stolen, phys_addr_t *mappable_base,
 424                           unsigned long *mappable_end);
 425         void (*gtt_remove)(struct drm_device *dev);
 426         void (*gtt_clear_range)(struct drm_device *dev,
 427                                 unsigned int first_entry,
 428                                 unsigned int num_entries);
 429         void (*gtt_insert_entries)(struct drm_device *dev,
 430                                    struct sg_table *st,
 431                                    unsigned int pg_start,
 432                                    enum i915_cache_level cache_level);
 433 };
 434 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 435
 436 #define I915_PPGTT_PD_ENTRIES 512
 437 #define I915_PPGTT_PT_ENTRIES 1024
 438 struct i915_hw_ppgtt {
 439         struct drm_device *dev;
 440         unsigned num_pd_entries;
 441         struct page **pt_pages;
 442         uint32_t pd_offset;
 443         dma_addr_t *pt_dma_addr;
 444         dma_addr_t scratch_page_dma_addr;
 445
 446         /* pte functions, mirroring the interface of the global gtt. */
 447         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 448                             unsigned int first_entry,
 449                             unsigned int num_entries);
 450         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 451                                struct sg_table *st,
 452                                unsigned int pg_start,
 453                                enum i915_cache_level cache_level);
 454         int (*enable)(struct drm_device *dev);
 455         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 456 };
 457
 458
 459 /* This must match up with the value previously used for execbuf2.rsvd1. */
 460 #define DEFAULT_CONTEXT_ID 0
 461 struct i915_hw_context {
 462         int id;
 463         bool is_initialized;
 464         struct drm_i915_file_private *file_priv;
 465         struct intel_ring_buffer *ring;
 466         struct drm_i915_gem_object *obj;
 467 };
 468
 469 enum no_fbc_reason {
 470         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 471         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 472         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 473         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 474         FBC_BAD_PLANE, /* fbc not supported on plane */
 475         FBC_NOT_TILED, /* buffer not tiled */
 476         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 477         FBC_MODULE_PARAM,
 478 };
 479
 480 enum intel_pch {
 481         PCH_NONE = 0,   /* No PCH present */
 482         PCH_IBX,        /* Ibexpeak PCH */
 483         PCH_CPT,        /* Cougarpoint PCH */
 484         PCH_LPT,        /* Lynxpoint PCH */
 485         PCH_NOP,
 486 };
 487
 488 enum intel_sbi_destination {
 489         SBI_ICLK,
 490         SBI_MPHY,
 491 };
 492
 493 #define QUIRK_PIPEA_FORCE (1<<0)
 494 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 495 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 496
 497 struct intel_fbdev;
 498 struct intel_fbc_work;
 499
 500 struct intel_gmbus {
 501         struct i2c_adapter adapter;
 502         u32 force_bit;
 503         u32 reg0;
 504         u32 gpio_reg;
 505         struct i2c_algo_bit_data bit_algo;
 506         struct drm_i915_private *dev_priv;
 507 };
 508
 509 struct i915_suspend_saved_registers {
 510         u8 saveLBB;
 511         u32 saveDSPACNTR;
 512         u32 saveDSPBCNTR;
 513         u32 saveDSPARB;
 514         u32 savePIPEACONF;
 515         u32 savePIPEBCONF;
 516         u32 savePIPEASRC;
 517         u32 savePIPEBSRC;
 518         u32 saveFPA0;
 519         u32 saveFPA1;
 520         u32 saveDPLL_A;
 521         u32 saveDPLL_A_MD;
 522         u32 saveHTOTAL_A;
 523         u32 saveHBLANK_A;
 524         u32 saveHSYNC_A;
 525         u32 saveVTOTAL_A;
 526         u32 saveVBLANK_A;
 527         u32 saveVSYNC_A;
 528         u32 saveBCLRPAT_A;
 529         u32 saveTRANSACONF;
 530         u32 saveTRANS_HTOTAL_A;
 531         u32 saveTRANS_HBLANK_A;
 532         u32 saveTRANS_HSYNC_A;
 533         u32 saveTRANS_VTOTAL_A;
 534         u32 saveTRANS_VBLANK_A;
 535         u32 saveTRANS_VSYNC_A;
 536         u32 savePIPEASTAT;
 537         u32 saveDSPASTRIDE;
 538         u32 saveDSPASIZE;
 539         u32 saveDSPAPOS;
 540         u32 saveDSPAADDR;
 541         u32 saveDSPASURF;
 542         u32 saveDSPATILEOFF;
 543         u32 savePFIT_PGM_RATIOS;
 544         u32 saveBLC_HIST_CTL;
 545         u32 saveBLC_PWM_CTL;
 546         u32 saveBLC_PWM_CTL2;
 547         u32 saveBLC_CPU_PWM_CTL;
 548         u32 saveBLC_CPU_PWM_CTL2;
 549         u32 saveFPB0;
 550         u32 saveFPB1;
 551         u32 saveDPLL_B;
 552         u32 saveDPLL_B_MD;
 553         u32 saveHTOTAL_B;
 554         u32 saveHBLANK_B;
 555         u32 saveHSYNC_B;
 556         u32 saveVTOTAL_B;
 557         u32 saveVBLANK_B;
 558         u32 saveVSYNC_B;
 559         u32 saveBCLRPAT_B;
 560         u32 saveTRANSBCONF;
 561         u32 saveTRANS_HTOTAL_B;
 562         u32 saveTRANS_HBLANK_B;
 563         u32 saveTRANS_HSYNC_B;
 564         u32 saveTRANS_VTOTAL_B;
 565         u32 saveTRANS_VBLANK_B;
 566         u32 saveTRANS_VSYNC_B;
 567         u32 savePIPEBSTAT;
 568         u32 saveDSPBSTRIDE;
 569         u32 saveDSPBSIZE;
 570         u32 saveDSPBPOS;
 571         u32 saveDSPBADDR;
 572         u32 saveDSPBSURF;
 573         u32 saveDSPBTILEOFF;
 574         u32 saveVGA0;
 575         u32 saveVGA1;
 576         u32 saveVGA_PD;
 577         u32 saveVGACNTRL;
 578         u32 saveADPA;
 579         u32 saveLVDS;
 580         u32 savePP_ON_DELAYS;
 581         u32 savePP_OFF_DELAYS;
 582         u32 saveDVOA;
 583         u32 saveDVOB;
 584         u32 saveDVOC;
 585         u32 savePP_ON;
 586         u32 savePP_OFF;
 587         u32 savePP_CONTROL;
 588         u32 savePP_DIVISOR;
 589         u32 savePFIT_CONTROL;
 590         u32 save_palette_a[256];
 591         u32 save_palette_b[256];
 592         u32 saveDPFC_CB_BASE;
 593         u32 saveFBC_CFB_BASE;
 594         u32 saveFBC_LL_BASE;
 595         u32 saveFBC_CONTROL;
 596         u32 saveFBC_CONTROL2;
 597         u32 saveIER;
 598         u32 saveIIR;
 599         u32 saveIMR;
 600         u32 saveDEIER;
 601         u32 saveDEIMR;
 602         u32 saveGTIER;
 603         u32 saveGTIMR;
 604         u32 saveFDI_RXA_IMR;
 605         u32 saveFDI_RXB_IMR;
 606         u32 saveCACHE_MODE_0;
 607         u32 saveMI_ARB_STATE;
 608         u32 saveSWF0[16];
 609         u32 saveSWF1[16];
 610         u32 saveSWF2[3];
 611         u8 saveMSR;
 612         u8 saveSR[8];
 613         u8 saveGR[25];
 614         u8 saveAR_INDEX;
 615         u8 saveAR[21];
 616         u8 saveDACMASK;
 617         u8 saveCR[37];
 618         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 619         u32 saveCURACNTR;
 620         u32 saveCURAPOS;
 621         u32 saveCURABASE;
 622         u32 saveCURBCNTR;
 623         u32 saveCURBPOS;
 624         u32 saveCURBBASE;
 625         u32 saveCURSIZE;
 626         u32 saveDP_B;
 627         u32 saveDP_C;
 628         u32 saveDP_D;
 629         u32 savePIPEA_GMCH_DATA_M;
 630         u32 savePIPEB_GMCH_DATA_M;
 631         u32 savePIPEA_GMCH_DATA_N;
 632         u32 savePIPEB_GMCH_DATA_N;
 633         u32 savePIPEA_DP_LINK_M;
 634         u32 savePIPEB_DP_LINK_M;
 635         u32 savePIPEA_DP_LINK_N;
 636         u32 savePIPEB_DP_LINK_N;
 637         u32 saveFDI_RXA_CTL;
 638         u32 saveFDI_TXA_CTL;
 639         u32 saveFDI_RXB_CTL;
 640         u32 saveFDI_TXB_CTL;
 641         u32 savePFA_CTL_1;
 642         u32 savePFB_CTL_1;
 643         u32 savePFA_WIN_SZ;
 644         u32 savePFB_WIN_SZ;
 645         u32 savePFA_WIN_POS;
 646         u32 savePFB_WIN_POS;
 647         u32 savePCH_DREF_CONTROL;
 648         u32 saveDISP_ARB_CTL;
 649         u32 savePIPEA_DATA_M1;
 650         u32 savePIPEA_DATA_N1;
 651         u32 savePIPEA_LINK_M1;
 652         u32 savePIPEA_LINK_N1;
 653         u32 savePIPEB_DATA_M1;
 654         u32 savePIPEB_DATA_N1;
 655         u32 savePIPEB_LINK_M1;
 656         u32 savePIPEB_LINK_N1;
 657         u32 saveMCHBAR_RENDER_STANDBY;
 658         u32 savePCH_PORT_HOTPLUG;
 659 };
 660
 661 struct intel_gen6_power_mgmt {
 662         struct work_struct work;
 663         u32 pm_iir;
 664         /* lock - irqsave spinlock that protectects the work_struct and
 665          * pm_iir. */
 666         spinlock_t lock;
 667
 668         /* The below variables an all the rps hw state are protected by
 669          * dev->struct mutext. */
 670         u8 cur_delay;
 671         u8 min_delay;
 672         u8 max_delay;
 673         u8 hw_max;
 674
 675         struct delayed_work delayed_resume_work;
 676
 677         /*
 678          * Protects RPS/RC6 register access and PCU communication.
 679          * Must be taken after struct_mutex if nested.
 680          */
 681         struct mutex hw_lock;
 682 };
 683
 684 /* defined intel_pm.c */
 685 extern spinlock_t mchdev_lock;
 686
 687 struct intel_ilk_power_mgmt {
 688         u8 cur_delay;
 689         u8 min_delay;
 690         u8 max_delay;
 691         u8 fmax;
 692         u8 fstart;
 693
 694         u64 last_count1;
 695         unsigned long last_time1;
 696         unsigned long chipset_power;
 697         u64 last_count2;
 698         struct timespec last_time2;
 699         unsigned long gfx_power;
 700         u8 corr;
 701
 702         int c_m;
 703         int r_t;
 704
 705         struct drm_i915_gem_object *pwrctx;
 706         struct drm_i915_gem_object *renderctx;
 707 };
 708
 709 struct i915_dri1_state {
 710         unsigned allow_batchbuffer : 1;
 711         u32 __iomem *gfx_hws_cpu_addr;
 712
 713         unsigned int cpp;
 714         int back_offset;
 715         int front_offset;
 716         int current_page;
 717         int page_flipping;
 718
 719         uint32_t counter;
 720 };
 721
 722 struct intel_l3_parity {
 723         u32 *remap_info;
 724         struct work_struct error_work;
 725 };
 726
 727 struct i915_gem_mm {
 728         /** Memory allocator for GTT stolen memory */
 729         struct drm_mm stolen;
 730         /** Memory allocator for GTT */
 731         struct drm_mm gtt_space;
 732         /** List of all objects in gtt_space. Used to restore gtt
 733          * mappings on resume */
 734         struct list_head bound_list;
 735         /**
 736          * List of objects which are not bound to the GTT (thus
 737          * are idle and not used by the GPU) but still have
 738          * (presumably uncached) pages still attached.
 739          */
 740         struct list_head unbound_list;
 741
 742         /** Usable portion of the GTT for GEM */
 743         unsigned long stolen_base; /* limited to low memory (32-bit) */
 744
 745         int gtt_mtrr;
 746
 747         /** PPGTT used for aliasing the PPGTT with the GTT */
 748         struct i915_hw_ppgtt *aliasing_ppgtt;
 749
 750         struct shrinker inactive_shrinker;
 751         bool shrinker_no_lock_stealing;
 752
 753         /**
 754          * List of objects currently involved in rendering.
 755          *
 756          * Includes buffers having the contents of their GPU caches
 757          * flushed, not necessarily primitives.  last_rendering_seqno
 758          * represents when the rendering involved will be completed.
 759          *
 760          * A reference is held on the buffer while on this list.
 761          */
 762         struct list_head active_list;
 763
 764         /**
 765          * LRU list of objects which are not in the ringbuffer and
 766          * are ready to unbind, but are still in the GTT.
 767          *
 768          * last_rendering_seqno is 0 while an object is in this list.
 769          *
 770          * A reference is not held on the buffer while on this list,
 771          * as merely being GTT-bound shouldn't prevent its being
 772          * freed, and we'll pull it off the list in the free path.
 773          */
 774         struct list_head inactive_list;
 775
 776         /** LRU list of objects with fence regs on them. */
 777         struct list_head fence_list;
 778
 779         /**
 780          * We leave the user IRQ off as much as possible,
 781          * but this means that requests will finish and never
 782          * be retired once the system goes idle. Set a timer to
 783          * fire periodically while the ring is running. When it
 784          * fires, go retire requests.
 785          */
 786         struct delayed_work retire_work;
 787
 788         /**
 789          * Are we in a non-interruptible section of code like
 790          * modesetting?
 791          */
 792         bool interruptible;
 793
 794         /**
 795          * Flag if the X Server, and thus DRM, is not currently in
 796          * control of the device.
 797          *
 798          * This is set between LeaveVT and EnterVT.  It needs to be
 799          * replaced with a semaphore.  It also needs to be
 800          * transitioned away from for kernel modesetting.
 801          */
 802         int suspended;
 803
 804         /** Bit 6 swizzling required for X tiling */
 805         uint32_t bit_6_swizzle_x;
 806         /** Bit 6 swizzling required for Y tiling */
 807         uint32_t bit_6_swizzle_y;
 808
 809         /* storage for physical objects */
 810         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 811
 812         /* accounting, useful for userland debugging */
 813         size_t object_memory;
 814         u32 object_count;
 815 };
 816
 817 struct i915_gpu_error {
 818         /* For hangcheck timer */
 819 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 820 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 821         struct timer_list hangcheck_timer;
 822         int hangcheck_count;
 823         uint32_t last_acthd[I915_NUM_RINGS];
 824         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 825
 826         /* For reset and error_state handling. */
 827         spinlock_t lock;
 828         /* Protected by the above dev->gpu_error.lock. */
 829         struct drm_i915_error_state *first_error;
 830         struct work_struct work;
 831
 832         unsigned long last_reset;
 833
 834         /**
 835          * State variable and reset counter controlling the reset flow
 836          *
 837          * Upper bits are for the reset counter.  This counter is used by the
 838          * wait_seqno code to race-free noticed that a reset event happened and
 839          * that it needs to restart the entire ioctl (since most likely the
 840          * seqno it waited for won't ever signal anytime soon).
 841          *
 842          * This is important for lock-free wait paths, where no contended lock
 843          * naturally enforces the correct ordering between the bail-out of the
 844          * waiter and the gpu reset work code.
 845          *
 846          * Lowest bit controls the reset state machine: Set means a reset is in
 847          * progress. This state will (presuming we don't have any bugs) decay
 848          * into either unset (successful reset) or the special WEDGED value (hw
 849          * terminally sour). All waiters on the reset_queue will be woken when
 850          * that happens.
 851          */
 852         atomic_t reset_counter;
 853
 854         /**
 855          * Special values/flags for reset_counter
 856          *
 857          * Note that the code relies on
 858          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 859          * being true.
 860          */
 861 #define I915_RESET_IN_PROGRESS_FLAG     1
 862 #define I915_WEDGED                     0xffffffff
 863
 864         /**
 865          * Waitqueue to signal when the reset has completed. Used by clients
 866          * that wait for dev_priv->mm.wedged to settle.
 867          */
 868         wait_queue_head_t reset_queue;
 869
 870         /* For gpu hang simulation. */
 871         unsigned int stop_rings;
 872 };
 873
 874 enum modeset_restore {
 875         MODESET_ON_LID_OPEN,
 876         MODESET_DONE,
 877         MODESET_SUSPENDED,
 878 };
 879
 880 typedef struct drm_i915_private {
 881         struct drm_device *dev;
 882         struct kmem_cache *slab;
 883
 884         const struct intel_device_info *info;
 885
 886         int relative_constants_mode;
 887
 888         void __iomem *regs;
 889
 890         struct drm_i915_gt_funcs gt;
 891         /** gt_fifo_count and the subsequent register write are synchronized
 892          * with dev->struct_mutex. */
 893         unsigned gt_fifo_count;
 894         /** forcewake_count is protected by gt_lock */
 895         unsigned forcewake_count;
 896         /** gt_lock is also taken in irq contexts. */
 897         spinlock_t gt_lock;
 898
 899         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 900
 901
 902         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 903          * controller on different i2c buses. */
 904         struct mutex gmbus_mutex;
 905
 906         /**
 907          * Base address of the gmbus and gpio block.
 908          */
 909         uint32_t gpio_mmio_base;
 910
 911         wait_queue_head_t gmbus_wait_queue;
 912
 913         struct pci_dev *bridge_dev;
 914         struct intel_ring_buffer ring[I915_NUM_RINGS];
 915         uint32_t last_seqno, next_seqno;
 916
 917         drm_dma_handle_t *status_page_dmah;
 918         struct resource mch_res;
 919
 920         atomic_t irq_received;
 921
 922         /* protects the irq masks */
 923         spinlock_t irq_lock;
 924
 925         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
 926         struct pm_qos_request pm_qos;
 927
 928         /* DPIO indirect register protection */
 929         struct mutex dpio_lock;
 930
 931         /** Cached value of IMR to avoid reads in updating the bitfield */
 932         u32 irq_mask;
 933         u32 gt_irq_mask;
 934
 935         struct work_struct hotplug_work;
 936         bool enable_hotplug_processing;
 937         struct {
 938                 unsigned long hpd_last_jiffies;
 939                 int hpd_cnt;
 940                 enum {
 941                         HPD_ENABLED = 0,
 942                         HPD_DISABLED = 1,
 943                         HPD_MARK_DISABLED = 2
 944                 } hpd_mark;
 945         } hpd_stats[HPD_NUM_PINS];
 946         struct timer_list hotplug_reenable_timer;
 947
 948         int num_pch_pll;
 949         int num_plane;
 950
 951         unsigned long cfb_size;
 952         unsigned int cfb_fb;
 953         enum plane cfb_plane;
 954         int cfb_y;
 955         struct intel_fbc_work *fbc_work;
 956
 957         struct intel_opregion opregion;
 958
 959         /* overlay */
 960         struct intel_overlay *overlay;
 961         unsigned int sprite_scaling_enabled;
 962
 963         /* backlight */
 964         struct {
 965                 int level;
 966                 bool enabled;
 967                 struct backlight_device *device;
 968         } backlight;
 969
 970         /* LVDS info */
 971         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 972         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 973
 974         /* Feature bits from the VBIOS */
 975         unsigned int int_tv_support:1;
 976         unsigned int lvds_dither:1;
 977         unsigned int lvds_vbt:1;
 978         unsigned int int_crt_support:1;
 979         unsigned int lvds_use_ssc:1;
 980         unsigned int display_clock_mode:1;
 981         unsigned int fdi_rx_polarity_inverted:1;
 982         int lvds_ssc_freq;
 983         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 984         struct {
 985                 int rate;
 986                 int lanes;
 987                 int preemphasis;
 988                 int vswing;
 989
 990                 bool initialized;
 991                 bool support;
 992                 int bpp;
 993                 struct edp_power_seq pps;
 994         } edp;
 995         bool no_aux_handshake;
 996
 997         int crt_ddc_pin;
 998         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 999         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1000         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1001
1002         unsigned int fsb_freq, mem_freq, is_ddr3;
1003
1004         struct workqueue_struct *wq;
1005
1006         /* Display functions */
1007         struct drm_i915_display_funcs display;
1008
1009         /* PCH chipset type */
1010         enum intel_pch pch_type;
1011         unsigned short pch_id;
1012
1013         unsigned long quirks;
1014
1015         enum modeset_restore modeset_restore;
1016         struct mutex modeset_restore_lock;
1017
1018         struct i915_gtt gtt;
1019
1020         struct i915_gem_mm mm;
1021
1022         /* Kernel Modesetting */
1023
1024         struct sdvo_device_mapping sdvo_mappings[2];
1025         /* indicate whether the LVDS_BORDER should be enabled or not */
1026         unsigned int lvds_border_bits;
1027         /* Panel fitter placement and size for Ironlake+ */
1028         u32 pch_pf_pos, pch_pf_size;
1029
1030         struct drm_crtc *plane_to_crtc_mapping[3];
1031         struct drm_crtc *pipe_to_crtc_mapping[3];
1032         wait_queue_head_t pending_flip_queue;
1033
1034         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
1035         struct intel_ddi_plls ddi_plls;
1036
1037         /* Reclocking support */
1038         bool render_reclock_avail;
1039         bool lvds_downclock_avail;
1040         /* indicates the reduced downclock for LVDS*/
1041         int lvds_downclock;
1042         u16 orig_clock;
1043         int child_dev_num;
1044         struct child_device_config *child_dev;
1045
1046         bool mchbar_need_disable;
1047
1048         struct intel_l3_parity l3_parity;
1049
1050         /* gen6+ rps state */
1051         struct intel_gen6_power_mgmt rps;
1052
1053         /* ilk-only ips/rps state. Everything in here is protected by the global
1054          * mchdev_lock in intel_pm.c */
1055         struct intel_ilk_power_mgmt ips;
1056
1057         enum no_fbc_reason no_fbc_reason;
1058
1059         struct drm_mm_node *compressed_fb;
1060         struct drm_mm_node *compressed_llb;
1061
1062         struct i915_gpu_error gpu_error;
1063
1064         /* list of fbdev register on this device */
1065         struct intel_fbdev *fbdev;
1066
1067         /*
1068          * The console may be contended at resume, but we don't
1069          * want it to block on it.
1070          */
1071         struct work_struct console_resume_work;
1072
1073         struct drm_property *broadcast_rgb_property;
1074         struct drm_property *force_audio_property;
1075
1076         bool hw_contexts_disabled;
1077         uint32_t hw_context_size;
1078
1079         u32 fdi_rx_config;
1080
1081         struct i915_suspend_saved_registers regfile;
1082
1083         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1084          * here! */
1085         struct i915_dri1_state dri1;
1086 } drm_i915_private_t;
1087
1088 /* Iterate over initialised rings */
1089 #define for_each_ring(ring__, dev_priv__, i__) \
1090         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1091                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1092
1093 enum hdmi_force_audio {
1094         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1095         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1096         HDMI_AUDIO_AUTO,                /* trust EDID */
1097         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1098 };
1099
1100 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1101
1102 struct drm_i915_gem_object_ops {
1103         /* Interface between the GEM object and its backing storage.
1104          * get_pages() is called once prior to the use of the associated set
1105          * of pages before to binding them into the GTT, and put_pages() is
1106          * called after we no longer need them. As we expect there to be
1107          * associated cost with migrating pages between the backing storage
1108          * and making them available for the GPU (e.g. clflush), we may hold
1109          * onto the pages after they are no longer referenced by the GPU
1110          * in case they may be used again shortly (for example migrating the
1111          * pages to a different memory domain within the GTT). put_pages()
1112          * will therefore most likely be called when the object itself is
1113          * being released or under memory pressure (where we attempt to
1114          * reap pages for the shrinker).
1115          */
1116         int (*get_pages)(struct drm_i915_gem_object *);
1117         void (*put_pages)(struct drm_i915_gem_object *);
1118 };
1119
1120 struct drm_i915_gem_object {
1121         struct drm_gem_object base;
1122
1123         const struct drm_i915_gem_object_ops *ops;
1124
1125         /** Current space allocated to this object in the GTT, if any. */
1126         struct drm_mm_node *gtt_space;
1127         /** Stolen memory for this object, instead of being backed by shmem. */
1128         struct drm_mm_node *stolen;
1129         struct list_head gtt_list;
1130
1131         /** This object's place on the active/inactive lists */
1132         struct list_head ring_list;
1133         struct list_head mm_list;
1134         /** This object's place in the batchbuffer or on the eviction list */
1135         struct list_head exec_list;
1136
1137         /**
1138          * This is set if the object is on the active lists (has pending
1139          * rendering and so a non-zero seqno), and is not set if it i s on
1140          * inactive (ready to be unbound) list.
1141          */
1142         unsigned int active:1;
1143
1144         /**
1145          * This is set if the object has been written to since last bound
1146          * to the GTT
1147          */
1148         unsigned int dirty:1;
1149
1150         /**
1151          * Fence register bits (if any) for this object.  Will be set
1152          * as needed when mapped into the GTT.
1153          * Protected by dev->struct_mutex.
1154          */
1155         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1156
1157         /**
1158          * Advice: are the backing pages purgeable?
1159          */
1160         unsigned int madv:2;
1161
1162         /**
1163          * Current tiling mode for the object.
1164          */
1165         unsigned int tiling_mode:2;
1166         /**
1167          * Whether the tiling parameters for the currently associated fence
1168          * register have changed. Note that for the purposes of tracking
1169          * tiling changes we also treat the unfenced register, the register
1170          * slot that the object occupies whilst it executes a fenced
1171          * command (such as BLT on gen2/3), as a "fence".
1172          */
1173         unsigned int fence_dirty:1;
1174
1175         /** How many users have pinned this object in GTT space. The following
1176          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1177          * (via user_pin_count), execbuffer (objects are not allowed multiple
1178          * times for the same batchbuffer), and the framebuffer code. When
1179          * switching/pageflipping, the framebuffer code has at most two buffers
1180          * pinned per crtc.
1181          *
1182          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1183          * bits with absolutely no headroom. So use 4 bits. */
1184         unsigned int pin_count:4;
1185 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1186
1187         /**
1188          * Is the object at the current location in the gtt mappable and
1189          * fenceable? Used to avoid costly recalculations.
1190          */
1191         unsigned int map_and_fenceable:1;
1192
1193         /**
1194          * Whether the current gtt mapping needs to be mappable (and isn't just
1195          * mappable by accident). Track pin and fault separate for a more
1196          * accurate mappable working set.
1197          */
1198         unsigned int fault_mappable:1;
1199         unsigned int pin_mappable:1;
1200
1201         /*
1202          * Is the GPU currently using a fence to access this buffer,
1203          */
1204         unsigned int pending_fenced_gpu_access:1;
1205         unsigned int fenced_gpu_access:1;
1206
1207         unsigned int cache_level:2;
1208
1209         unsigned int has_aliasing_ppgtt_mapping:1;
1210         unsigned int has_global_gtt_mapping:1;
1211         unsigned int has_dma_mapping:1;
1212
1213         struct sg_table *pages;
1214         int pages_pin_count;
1215
1216         /* prime dma-buf support */
1217         void *dma_buf_vmapping;
1218         int vmapping_count;
1219
1220         /**
1221          * Used for performing relocations during execbuffer insertion.
1222          */
1223         struct hlist_node exec_node;
1224         unsigned long exec_handle;
1225         struct drm_i915_gem_exec_object2 *exec_entry;
1226
1227         /**
1228          * Current offset of the object in GTT space.
1229          *
1230          * This is the same as gtt_space->start
1231          */
1232         uint32_t gtt_offset;
1233
1234         struct intel_ring_buffer *ring;
1235
1236         /** Breadcrumb of last rendering to the buffer. */
1237         uint32_t last_read_seqno;
1238         uint32_t last_write_seqno;
1239         /** Breadcrumb of last fenced GPU access to the buffer. */
1240         uint32_t last_fenced_seqno;
1241
1242         /** Current tiling stride for the object, if it's tiled. */
1243         uint32_t stride;
1244
1245         /** Record of address bit 17 of each page at last unbind. */
1246         unsigned long *bit_17;
1247
1248         /** User space pin count and filp owning the pin */
1249         uint32_t user_pin_count;
1250         struct drm_file *pin_filp;
1251
1252         /** for phy allocated objects */
1253         struct drm_i915_gem_phys_object *phys_obj;
1254 };
1255 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1256
1257 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1258
1259 /**
1260  * Request queue structure.
1261  *
1262  * The request queue allows us to note sequence numbers that have been emitted
1263  * and may be associated with active buffers to be retired.
1264  *
1265  * By keeping this list, we can avoid having to do questionable
1266  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1267  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1268  */
1269 struct drm_i915_gem_request {
1270         /** On Which ring this request was generated */
1271         struct intel_ring_buffer *ring;
1272
1273         /** GEM sequence number associated with this request. */
1274         uint32_t seqno;
1275
1276         /** Postion in the ringbuffer of the end of the request */
1277         u32 tail;
1278
1279         /** Time at which this request was emitted, in jiffies. */
1280         unsigned long emitted_jiffies;
1281
1282         /** global list entry for this request */
1283         struct list_head list;
1284
1285         struct drm_i915_file_private *file_priv;
1286         /** file_priv list entry for this request */
1287         struct list_head client_list;
1288 };
1289
1290 struct drm_i915_file_private {
1291         struct {
1292                 spinlock_t lock;
1293                 struct list_head request_list;
1294         } mm;
1295         struct idr context_idr;
1296 };
1297
1298 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1299
1300 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1301 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1302 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1303 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1304 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1305 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1306 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1307 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1308 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1309 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1310 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1311 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1312 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1313 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1314 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1315 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1316 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1317 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1318 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1319 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1320                                  (dev)->pci_device == 0x0152 || \
1321                                  (dev)->pci_device == 0x015a)
1322 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1323                                  (dev)->pci_device == 0x0106 || \
1324                                  (dev)->pci_device == 0x010A)
1325 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1326 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1327 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1328 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1329                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1330
1331 /*
1332  * The genX designation typically refers to the render engine, so render
1333  * capability related checks should use IS_GEN, while display and other checks
1334  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1335  * chips, etc.).
1336  */
1337 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1338 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1339 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1340 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1341 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1342 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1343
1344 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1345 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1346 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1347 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1348
1349 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1350 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1351
1352 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1353 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1354
1355 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1356 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1357
1358 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1359  * rows, which changed the alignment requirements and fence programming.
1360  */
1361 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1362                                                       IS_I915GM(dev)))
1363 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1364 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1365 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1366 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1367 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1368 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1369 /* dsparb controlled by hw only */
1370 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1371
1372 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1373 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1374 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1375
1376 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1377
1378 #define HAS_DDI(dev)            (IS_HASWELL(dev))
1379 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1380
1381 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1382 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1383 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1384 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1385 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1386 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1387
1388 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1389 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1390 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1391 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1392 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1393 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1394
1395 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1396
1397 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1398
1399 #define GT_FREQUENCY_MULTIPLIER 50
1400
1401 #include "i915_trace.h"
1402
1403 /**
1404  * RC6 is a special power stage which allows the GPU to enter an very
1405  * low-voltage mode when idle, using down to 0V while at this stage.  This
1406  * stage is entered automatically when the GPU is idle when RC6 support is
1407  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1408  *
1409  * There are different RC6 modes available in Intel GPU, which differentiate
1410  * among each other with the latency required to enter and leave RC6 and
1411  * voltage consumed by the GPU in different states.
1412  *
1413  * The combination of the following flags define which states GPU is allowed
1414  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1415  * RC6pp is deepest RC6. Their support by hardware varies according to the
1416  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1417  * which brings the most power savings; deeper states save more power, but
1418  * require higher latency to switch to and wake up.
1419  */
1420 #define INTEL_RC6_ENABLE                        (1<<0)
1421 #define INTEL_RC6p_ENABLE                       (1<<1)
1422 #define INTEL_RC6pp_ENABLE                      (1<<2)
1423
1424 extern struct drm_ioctl_desc i915_ioctls[];
1425 extern int i915_max_ioctl;
1426 extern unsigned int i915_fbpercrtc __always_unused;
1427 extern int i915_panel_ignore_lid __read_mostly;
1428 extern unsigned int i915_powersave __read_mostly;
1429 extern int i915_semaphores __read_mostly;
1430 extern unsigned int i915_lvds_downclock __read_mostly;
1431 extern int i915_lvds_channel_mode __read_mostly;
1432 extern int i915_panel_use_ssc __read_mostly;
1433 extern int i915_vbt_sdvo_panel_type __read_mostly;
1434 extern int i915_enable_rc6 __read_mostly;
1435 extern int i915_enable_fbc __read_mostly;
1436 extern bool i915_enable_hangcheck __read_mostly;
1437 extern int i915_enable_ppgtt __read_mostly;
1438 extern unsigned int i915_preliminary_hw_support __read_mostly;
1439 extern int i915_disable_power_well __read_mostly;
1440
1441 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1442 extern int i915_resume(struct drm_device *dev);
1443 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1444 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1445
1446                                 /* i915_dma.c */
1447 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1448 extern void i915_kernel_lost_context(struct drm_device * dev);
1449 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1450 extern int i915_driver_unload(struct drm_device *);
1451 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1452 extern void i915_driver_lastclose(struct drm_device * dev);
1453 extern void i915_driver_preclose(struct drm_device *dev,
1454                                  struct drm_file *file_priv);
1455 extern void i915_driver_postclose(struct drm_device *dev,
1456                                   struct drm_file *file_priv);
1457 extern int i915_driver_device_is_agp(struct drm_device * dev);
1458 #ifdef CONFIG_COMPAT
1459 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1460                               unsigned long arg);
1461 #endif
1462 extern int i915_emit_box(struct drm_device *dev,
1463                          struct drm_clip_rect *box,
1464                          int DR1, int DR4);
1465 extern int intel_gpu_reset(struct drm_device *dev);
1466 extern int i915_reset(struct drm_device *dev);
1467 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1468 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1469 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1470 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1471
1472 extern void intel_console_resume(struct work_struct *work);
1473
1474 /* i915_irq.c */
1475 void i915_hangcheck_elapsed(unsigned long data);
1476 void i915_handle_error(struct drm_device *dev, bool wedged);
1477
1478 extern void intel_irq_init(struct drm_device *dev);
1479 extern void intel_hpd_init(struct drm_device *dev);
1480 extern void intel_gt_init(struct drm_device *dev);
1481 extern void intel_gt_reset(struct drm_device *dev);
1482
1483 void i915_error_state_free(struct kref *error_ref);
1484
1485 void
1486 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1487
1488 void
1489 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1490
1491 void intel_enable_asle(struct drm_device *dev);
1492
1493 #ifdef CONFIG_DEBUG_FS
1494 extern void i915_destroy_error_state(struct drm_device *dev);
1495 #else
1496 #define i915_destroy_error_state(x)
1497 #endif
1498
1499
1500 /* i915_gem.c */
1501 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1502                         struct drm_file *file_priv);
1503 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1504                           struct drm_file *file_priv);
1505 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1506                          struct drm_file *file_priv);
1507 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1508                           struct drm_file *file_priv);
1509 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1510                         struct drm_file *file_priv);
1511 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1512                         struct drm_file *file_priv);
1513 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1514                               struct drm_file *file_priv);
1515 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1516                              struct drm_file *file_priv);
1517 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1518                         struct drm_file *file_priv);
1519 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1520                          struct drm_file *file_priv);
1521 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1522                        struct drm_file *file_priv);
1523 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1524                          struct drm_file *file_priv);
1525 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1526                         struct drm_file *file_priv);
1527 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1528                                struct drm_file *file);
1529 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1530                                struct drm_file *file);
1531 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1532                             struct drm_file *file_priv);
1533 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1534                            struct drm_file *file_priv);
1535 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1536                            struct drm_file *file_priv);
1537 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1538                            struct drm_file *file_priv);
1539 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1540                         struct drm_file *file_priv);
1541 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1542                         struct drm_file *file_priv);
1543 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1544                                 struct drm_file *file_priv);
1545 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1546                         struct drm_file *file_priv);
1547 void i915_gem_load(struct drm_device *dev);
1548 void *i915_gem_object_alloc(struct drm_device *dev);
1549 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1550 int i915_gem_init_object(struct drm_gem_object *obj);
1551 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1552                          const struct drm_i915_gem_object_ops *ops);
1553 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1554                                                   size_t size);
1555 void i915_gem_free_object(struct drm_gem_object *obj);
1556
1557 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1558                                      uint32_t alignment,
1559                                      bool map_and_fenceable,
1560                                      bool nonblocking);
1561 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1562 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1563 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1564 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1565 void i915_gem_lastclose(struct drm_device *dev);
1566
1567 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1568 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1569 {
1570         struct sg_page_iter sg_iter;
1571
1572         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1573                 return sg_page_iter_page(&sg_iter);
1574
1575         return NULL;
1576 }
1577 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1578 {
1579         BUG_ON(obj->pages == NULL);
1580         obj->pages_pin_count++;
1581 }
1582 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1583 {
1584         BUG_ON(obj->pages_pin_count == 0);
1585         obj->pages_pin_count--;
1586 }
1587
1588 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1589 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1590                          struct intel_ring_buffer *to);
1591 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1592                                     struct intel_ring_buffer *ring);
1593
1594 int i915_gem_dumb_create(struct drm_file *file_priv,
1595                          struct drm_device *dev,
1596                          struct drm_mode_create_dumb *args);
1597 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1598                       uint32_t handle, uint64_t *offset);
1599 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1600                           uint32_t handle);
1601 /**
1602  * Returns true if seq1 is later than seq2.
1603  */
1604 static inline bool
1605 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1606 {
1607         return (int32_t)(seq1 - seq2) >= 0;
1608 }
1609
1610 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1611 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1612 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1613 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1614
1615 static inline bool
1616 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1617 {
1618         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1619                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1620                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1621                 return true;
1622         } else
1623                 return false;
1624 }
1625
1626 static inline void
1627 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1628 {
1629         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1630                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1631                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1632         }
1633 }
1634
1635 void i915_gem_retire_requests(struct drm_device *dev);
1636 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1637 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1638                                       bool interruptible);
1639 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1640 {
1641         return unlikely(atomic_read(&error->reset_counter)
1642                         & I915_RESET_IN_PROGRESS_FLAG);
1643 }
1644
1645 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1646 {
1647         return atomic_read(&error->reset_counter) == I915_WEDGED;
1648 }
1649
1650 void i915_gem_reset(struct drm_device *dev);
1651 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1652 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1653                                             uint32_t read_domains,
1654                                             uint32_t write_domain);
1655 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1656 int __must_check i915_gem_init(struct drm_device *dev);
1657 int __must_check i915_gem_init_hw(struct drm_device *dev);
1658 void i915_gem_l3_remap(struct drm_device *dev);
1659 void i915_gem_init_swizzling(struct drm_device *dev);
1660 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1661 int __must_check i915_gpu_idle(struct drm_device *dev);
1662 int __must_check i915_gem_idle(struct drm_device *dev);
1663 int i915_add_request(struct intel_ring_buffer *ring,
1664                      struct drm_file *file,
1665                      u32 *seqno);
1666 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1667                                  uint32_t seqno);
1668 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1669 int __must_check
1670 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1671                                   bool write);
1672 int __must_check
1673 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1674 int __must_check
1675 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1676                                      u32 alignment,
1677                                      struct intel_ring_buffer *pipelined);
1678 int i915_gem_attach_phys_object(struct drm_device *dev,
1679                                 struct drm_i915_gem_object *obj,
1680                                 int id,
1681                                 int align);
1682 void i915_gem_detach_phys_object(struct drm_device *dev,
1683                                  struct drm_i915_gem_object *obj);
1684 void i915_gem_free_all_phys_object(struct drm_device *dev);
1685 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1686
1687 uint32_t
1688 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1689 uint32_t
1690 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1691                             int tiling_mode, bool fenced);
1692
1693 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1694                                     enum i915_cache_level cache_level);
1695
1696 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1697                                 struct dma_buf *dma_buf);
1698
1699 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1700                                 struct drm_gem_object *gem_obj, int flags);
1701
1702 /* i915_gem_context.c */
1703 void i915_gem_context_init(struct drm_device *dev);
1704 void i915_gem_context_fini(struct drm_device *dev);
1705 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1706 int i915_switch_context(struct intel_ring_buffer *ring,
1707                         struct drm_file *file, int to_id);
1708 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1709                                   struct drm_file *file);
1710 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1711                                    struct drm_file *file);
1712
1713 /* i915_gem_gtt.c */
1714 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1715 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1716                             struct drm_i915_gem_object *obj,
1717                             enum i915_cache_level cache_level);
1718 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1719                               struct drm_i915_gem_object *obj);
1720
1721 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1722 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1723 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1724                                 enum i915_cache_level cache_level);
1725 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1726 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1727 void i915_gem_init_global_gtt(struct drm_device *dev);
1728 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1729                                unsigned long mappable_end, unsigned long end);
1730 int i915_gem_gtt_init(struct drm_device *dev);
1731 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1732 {
1733         if (INTEL_INFO(dev)->gen < 6)
1734                 intel_gtt_chipset_flush();
1735 }
1736
1737
1738 /* i915_gem_evict.c */
1739 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1740                                           unsigned alignment,
1741                                           unsigned cache_level,
1742                                           bool mappable,
1743                                           bool nonblock);
1744 int i915_gem_evict_everything(struct drm_device *dev);
1745
1746 /* i915_gem_stolen.c */
1747 int i915_gem_init_stolen(struct drm_device *dev);
1748 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1749 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1750 void i915_gem_cleanup_stolen(struct drm_device *dev);
1751 struct drm_i915_gem_object *
1752 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1753 struct drm_i915_gem_object *
1754 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1755                                                u32 stolen_offset,
1756                                                u32 gtt_offset,
1757                                                u32 size);
1758 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1759
1760 /* i915_gem_tiling.c */
1761 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1762 {
1763         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1764
1765         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1766                 obj->tiling_mode != I915_TILING_NONE;
1767 }
1768
1769 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1770 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1771 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1772
1773 /* i915_gem_debug.c */
1774 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1775                           const char *where, uint32_t mark);
1776 #if WATCH_LISTS
1777 int i915_verify_lists(struct drm_device *dev);
1778 #else
1779 #define i915_verify_lists(dev) 0
1780 #endif
1781 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1782                                      int handle);
1783 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1784                           const char *where, uint32_t mark);
1785
1786 /* i915_debugfs.c */
1787 int i915_debugfs_init(struct drm_minor *minor);
1788 void i915_debugfs_cleanup(struct drm_minor *minor);
1789
1790 /* i915_suspend.c */
1791 extern int i915_save_state(struct drm_device *dev);
1792 extern int i915_restore_state(struct drm_device *dev);
1793
1794 /* i915_ums.c */
1795 void i915_save_display_reg(struct drm_device *dev);
1796 void i915_restore_display_reg(struct drm_device *dev);
1797
1798 /* i915_sysfs.c */
1799 void i915_setup_sysfs(struct drm_device *dev_priv);
1800 void i915_teardown_sysfs(struct drm_device *dev_priv);
1801
1802 /* intel_i2c.c */
1803 extern int intel_setup_gmbus(struct drm_device *dev);
1804 extern void intel_teardown_gmbus(struct drm_device *dev);
1805 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1806 {
1807         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1808 }
1809
1810 extern struct i2c_adapter *intel_gmbus_get_adapter(
1811                 struct drm_i915_private *dev_priv, unsigned port);
1812 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1813 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1814 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1815 {
1816         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1817 }
1818 extern void intel_i2c_reset(struct drm_device *dev);
1819
1820 /* intel_opregion.c */
1821 extern int intel_opregion_setup(struct drm_device *dev);
1822 #ifdef CONFIG_ACPI
1823 extern void intel_opregion_init(struct drm_device *dev);
1824 extern void intel_opregion_fini(struct drm_device *dev);
1825 extern void intel_opregion_asle_intr(struct drm_device *dev);
1826 extern void intel_opregion_gse_intr(struct drm_device *dev);
1827 extern void intel_opregion_enable_asle(struct drm_device *dev);
1828 #else
1829 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1830 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1831 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1832 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1833 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1834 #endif
1835
1836 /* intel_acpi.c */
1837 #ifdef CONFIG_ACPI
1838 extern void intel_register_dsm_handler(void);
1839 extern void intel_unregister_dsm_handler(void);
1840 #else
1841 static inline void intel_register_dsm_handler(void) { return; }
1842 static inline void intel_unregister_dsm_handler(void) { return; }
1843 #endif /* CONFIG_ACPI */
1844
1845 /* modesetting */
1846 extern void intel_modeset_init_hw(struct drm_device *dev);
1847 extern void intel_modeset_init(struct drm_device *dev);
1848 extern void intel_modeset_gem_init(struct drm_device *dev);
1849 extern void intel_modeset_cleanup(struct drm_device *dev);
1850 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1851 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1852                                          bool force_restore);
1853 extern void i915_redisable_vga(struct drm_device *dev);
1854 extern bool intel_fbc_enabled(struct drm_device *dev);
1855 extern void intel_disable_fbc(struct drm_device *dev);
1856 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1857 extern void intel_init_pch_refclk(struct drm_device *dev);
1858 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1859 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
1860 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
1861 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
1862 extern void intel_detect_pch(struct drm_device *dev);
1863 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1864 extern int intel_enable_rc6(const struct drm_device *dev);
1865
1866 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1867 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1868                         struct drm_file *file);
1869
1870 /* overlay */
1871 #ifdef CONFIG_DEBUG_FS
1872 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1873 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1874
1875 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1876 extern void intel_display_print_error_state(struct seq_file *m,
1877                                             struct drm_device *dev,
1878                                             struct intel_display_error_state *error);
1879 #endif
1880
1881 /* On SNB platform, before reading ring registers forcewake bit
1882  * must be set to prevent GT core from power down and stale values being
1883  * returned.
1884  */
1885 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1886 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1887 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1888
1889 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1890 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1891 int valleyview_punit_read(struct drm_i915_private *dev_priv, u8 addr, u32 *val);
1892 int valleyview_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
1893 int valleyview_nc_read(struct drm_i915_private *dev_priv, u8 addr, u32 *val);
1894
1895 int vlv_gpu_freq(int ddr_freq, int val);
1896 int vlv_freq_opcode(int ddr_freq, int val);
1897
1898 #define __i915_read(x, y) \
1899         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1900
1901 __i915_read(8, b)
1902 __i915_read(16, w)
1903 __i915_read(32, l)
1904 __i915_read(64, q)
1905 #undef __i915_read
1906
1907 #define __i915_write(x, y) \
1908         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1909
1910 __i915_write(8, b)
1911 __i915_write(16, w)
1912 __i915_write(32, l)
1913 __i915_write(64, q)
1914 #undef __i915_write
1915
1916 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1917 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1918
1919 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1920 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1921 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1922 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1923
1924 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1925 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1926 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1927 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1928
1929 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1930 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1931
1932 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1933 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1934
1935 /* "Broadcast RGB" property */
1936 #define INTEL_BROADCAST_RGB_AUTO 0
1937 #define INTEL_BROADCAST_RGB_FULL 1
1938 #define INTEL_BROADCAST_RGB_LIMITED 2
1939
1940 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
1941 {
1942         if (HAS_PCH_SPLIT(dev))
1943                 return CPU_VGACNTRL;
1944         else if (IS_VALLEYVIEW(dev))
1945                 return VLV_VGACNTRL;
1946         else
1947                 return VGACNTRL;
1948 }
1949
1950 static inline void __user *to_user_ptr(u64 address)
1951 {
1952         return (void __user *)(uintptr_t)address;
1953 }
1954
1955 #endif