drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/intel-iommu.h>
  45 #include <linux/kref.h>
  46 #include <linux/pm_qos.h>
  47
  48 /* General customization:
  49  */
  50
  51 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  52
  53 #define DRIVER_NAME             "i915"
  54 #define DRIVER_DESC             "Intel Graphics"
  55 #define DRIVER_DATE             "20080730"
  56
  57 enum pipe {
  58         INVALID_PIPE = -1,
  59         PIPE_A = 0,
  60         PIPE_B,
  61         PIPE_C,
  62         _PIPE_EDP,
  63         I915_MAX_PIPES = _PIPE_EDP
  64 };
  65 #define pipe_name(p) ((p) + 'A')
  66
  67 enum transcoder {
  68         TRANSCODER_A = 0,
  69         TRANSCODER_B,
  70         TRANSCODER_C,
  71         TRANSCODER_EDP,
  72         I915_MAX_TRANSCODERS
  73 };
  74 #define transcoder_name(t) ((t) + 'A')
  75
  76 enum plane {
  77         PLANE_A = 0,
  78         PLANE_B,
  79         PLANE_C,
  80 };
  81 #define plane_name(p) ((p) + 'A')
  82
  83 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  84
  85 enum port {
  86         PORT_A = 0,
  87         PORT_B,
  88         PORT_C,
  89         PORT_D,
  90         PORT_E,
  91         I915_MAX_PORTS
  92 };
  93 #define port_name(p) ((p) + 'A')
  94
  95 #define I915_NUM_PHYS_VLV 1
  96
  97 enum dpio_channel {
  98         DPIO_CH0,
  99         DPIO_CH1
 100 };
 101
 102 enum dpio_phy {
 103         DPIO_PHY0,
 104         DPIO_PHY1
 105 };
 106
 107 enum intel_display_power_domain {
 108         POWER_DOMAIN_PIPE_A,
 109         POWER_DOMAIN_PIPE_B,
 110         POWER_DOMAIN_PIPE_C,
 111         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 112         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 114         POWER_DOMAIN_TRANSCODER_A,
 115         POWER_DOMAIN_TRANSCODER_B,
 116         POWER_DOMAIN_TRANSCODER_C,
 117         POWER_DOMAIN_TRANSCODER_EDP,
 118         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 119         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 120         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 122         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 124         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 126         POWER_DOMAIN_PORT_DSI,
 127         POWER_DOMAIN_PORT_CRT,
 128         POWER_DOMAIN_PORT_OTHER,
 129         POWER_DOMAIN_VGA,
 130         POWER_DOMAIN_AUDIO,
 131         POWER_DOMAIN_INIT,
 132
 133         POWER_DOMAIN_NUM,
 134 };
 135
 136 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 137 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 138                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 139 #define POWER_DOMAIN_TRANSCODER(tran) \
 140         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 141          (tran) + POWER_DOMAIN_TRANSCODER_A)
 142
 143 enum hpd_pin {
 144         HPD_NONE = 0,
 145         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 146         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 147         HPD_CRT,
 148         HPD_SDVO_B,
 149         HPD_SDVO_C,
 150         HPD_PORT_B,
 151         HPD_PORT_C,
 152         HPD_PORT_D,
 153         HPD_NUM_PINS
 154 };
 155
 156 #define I915_GEM_GPU_DOMAINS \
 157         (I915_GEM_DOMAIN_RENDER | \
 158          I915_GEM_DOMAIN_SAMPLER | \
 159          I915_GEM_DOMAIN_COMMAND | \
 160          I915_GEM_DOMAIN_INSTRUCTION | \
 161          I915_GEM_DOMAIN_VERTEX)
 162
 163 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 164 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 165
 166 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 167         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 168                 if ((intel_encoder)->base.crtc == (__crtc))
 169
 170 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 171         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 172                 if ((intel_connector)->base.encoder == (__encoder))
 173
 174 struct drm_i915_private;
 175
 176 enum intel_dpll_id {
 177         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 178         /* real shared dpll ids must be >= 0 */
 179         DPLL_ID_PCH_PLL_A,
 180         DPLL_ID_PCH_PLL_B,
 181 };
 182 #define I915_NUM_PLLS 2
 183
 184 struct intel_dpll_hw_state {
 185         uint32_t dpll;
 186         uint32_t dpll_md;
 187         uint32_t fp0;
 188         uint32_t fp1;
 189 };
 190
 191 struct intel_shared_dpll {
 192         int refcount; /* count of number of CRTCs sharing this PLL */
 193         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 194         bool on; /* is the PLL actually active? Disabled during modeset */
 195         const char *name;
 196         /* should match the index in the dev_priv->shared_dplls array */
 197         enum intel_dpll_id id;
 198         struct intel_dpll_hw_state hw_state;
 199         void (*mode_set)(struct drm_i915_private *dev_priv,
 200                          struct intel_shared_dpll *pll);
 201         void (*enable)(struct drm_i915_private *dev_priv,
 202                        struct intel_shared_dpll *pll);
 203         void (*disable)(struct drm_i915_private *dev_priv,
 204                         struct intel_shared_dpll *pll);
 205         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 206                              struct intel_shared_dpll *pll,
 207                              struct intel_dpll_hw_state *hw_state);
 208 };
 209
 210 /* Used by dp and fdi links */
 211 struct intel_link_m_n {
 212         uint32_t        tu;
 213         uint32_t        gmch_m;
 214         uint32_t        gmch_n;
 215         uint32_t        link_m;
 216         uint32_t        link_n;
 217 };
 218
 219 void intel_link_compute_m_n(int bpp, int nlanes,
 220                             int pixel_clock, int link_clock,
 221                             struct intel_link_m_n *m_n);
 222
 223 struct intel_ddi_plls {
 224         int spll_refcount;
 225         int wrpll1_refcount;
 226         int wrpll2_refcount;
 227 };
 228
 229 /* Interface history:
 230  *
 231  * 1.1: Original.
 232  * 1.2: Add Power Management
 233  * 1.3: Add vblank support
 234  * 1.4: Fix cmdbuffer path, add heap destroy
 235  * 1.5: Add vblank pipe configuration
 236  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 237  *      - Support vertical blank on secondary display pipe
 238  */
 239 #define DRIVER_MAJOR            1
 240 #define DRIVER_MINOR            6
 241 #define DRIVER_PATCHLEVEL       0
 242
 243 #define WATCH_LISTS     0
 244 #define WATCH_GTT       0
 245
 246 #define I915_GEM_PHYS_CURSOR_0 1
 247 #define I915_GEM_PHYS_CURSOR_1 2
 248 #define I915_GEM_PHYS_OVERLAY_REGS 3
 249 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 250
 251 struct drm_i915_gem_phys_object {
 252         int id;
 253         struct page **page_list;
 254         drm_dma_handle_t *handle;
 255         struct drm_i915_gem_object *cur_obj;
 256 };
 257
 258 struct opregion_header;
 259 struct opregion_acpi;
 260 struct opregion_swsci;
 261 struct opregion_asle;
 262
 263 struct intel_opregion {
 264         struct opregion_header __iomem *header;
 265         struct opregion_acpi __iomem *acpi;
 266         struct opregion_swsci __iomem *swsci;
 267         u32 swsci_gbda_sub_functions;
 268         u32 swsci_sbcb_sub_functions;
 269         struct opregion_asle __iomem *asle;
 270         void __iomem *vbt;
 271         u32 __iomem *lid_state;
 272         struct work_struct asle_work;
 273 };
 274 #define OPREGION_SIZE            (8*1024)
 275
 276 struct intel_overlay;
 277 struct intel_overlay_error_state;
 278
 279 struct drm_i915_master_private {
 280         drm_local_map_t *sarea;
 281         struct _drm_i915_sarea *sarea_priv;
 282 };
 283 #define I915_FENCE_REG_NONE -1
 284 #define I915_MAX_NUM_FENCES 32
 285 /* 32 fences + sign bit for FENCE_REG_NONE */
 286 #define I915_MAX_NUM_FENCE_BITS 6
 287
 288 struct drm_i915_fence_reg {
 289         struct list_head lru_list;
 290         struct drm_i915_gem_object *obj;
 291         int pin_count;
 292 };
 293
 294 struct sdvo_device_mapping {
 295         u8 initialized;
 296         u8 dvo_port;
 297         u8 slave_addr;
 298         u8 dvo_wiring;
 299         u8 i2c_pin;
 300         u8 ddc_pin;
 301 };
 302
 303 struct intel_display_error_state;
 304
 305 struct drm_i915_error_state {
 306         struct kref ref;
 307         struct timeval time;
 308
 309         char error_msg[128];
 310         u32 reset_count;
 311         u32 suspend_count;
 312
 313         /* Generic register state */
 314         u32 eir;
 315         u32 pgtbl_er;
 316         u32 ier;
 317         u32 ccid;
 318         u32 derrmr;
 319         u32 forcewake;
 320         u32 error; /* gen6+ */
 321         u32 err_int; /* gen7 */
 322         u32 done_reg;
 323         u32 gac_eco;
 324         u32 gam_ecochk;
 325         u32 gab_ctl;
 326         u32 gfx_mode;
 327         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 328         u32 pipestat[I915_MAX_PIPES];
 329         u64 fence[I915_MAX_NUM_FENCES];
 330         struct intel_overlay_error_state *overlay;
 331         struct intel_display_error_state *display;
 332
 333         struct drm_i915_error_ring {
 334                 bool valid;
 335                 /* Software tracked state */
 336                 bool waiting;
 337                 int hangcheck_score;
 338                 enum intel_ring_hangcheck_action hangcheck_action;
 339                 int num_requests;
 340
 341                 /* our own tracking of ring head and tail */
 342                 u32 cpu_ring_head;
 343                 u32 cpu_ring_tail;
 344
 345                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 346
 347                 /* Register state */
 348                 u32 tail;
 349                 u32 head;
 350                 u32 ctl;
 351                 u32 hws;
 352                 u32 ipeir;
 353                 u32 ipehr;
 354                 u32 instdone;
 355                 u32 bbstate;
 356                 u32 instpm;
 357                 u32 instps;
 358                 u32 seqno;
 359                 u64 bbaddr;
 360                 u64 acthd;
 361                 u32 fault_reg;
 362                 u32 faddr;
 363                 u32 rc_psmi; /* sleep state */
 364                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 365
 366                 struct drm_i915_error_object {
 367                         int page_count;
 368                         u32 gtt_offset;
 369                         u32 *pages[0];
 370                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 371
 372                 struct drm_i915_error_request {
 373                         long jiffies;
 374                         u32 seqno;
 375                         u32 tail;
 376                 } *requests;
 377
 378                 struct {
 379                         u32 gfx_mode;
 380                         union {
 381                                 u64 pdp[4];
 382                                 u32 pp_dir_base;
 383                         };
 384                 } vm_info;
 385
 386                 pid_t pid;
 387                 char comm[TASK_COMM_LEN];
 388         } ring[I915_NUM_RINGS];
 389         struct drm_i915_error_buffer {
 390                 u32 size;
 391                 u32 name;
 392                 u32 rseqno, wseqno;
 393                 u32 gtt_offset;
 394                 u32 read_domains;
 395                 u32 write_domain;
 396                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 397                 s32 pinned:2;
 398                 u32 tiling:2;
 399                 u32 dirty:1;
 400                 u32 purgeable:1;
 401                 s32 ring:4;
 402                 u32 cache_level:3;
 403         } **active_bo, **pinned_bo;
 404
 405         u32 *active_bo_count, *pinned_bo_count;
 406 };
 407
 408 struct intel_connector;
 409 struct intel_crtc_config;
 410 struct intel_plane_config;
 411 struct intel_crtc;
 412 struct intel_limit;
 413 struct dpll;
 414
 415 struct drm_i915_display_funcs {
 416         bool (*fbc_enabled)(struct drm_device *dev);
 417         void (*enable_fbc)(struct drm_crtc *crtc);
 418         void (*disable_fbc)(struct drm_device *dev);
 419         int (*get_display_clock_speed)(struct drm_device *dev);
 420         int (*get_fifo_size)(struct drm_device *dev, int plane);
 421         /**
 422          * find_dpll() - Find the best values for the PLL
 423          * @limit: limits for the PLL
 424          * @crtc: current CRTC
 425          * @target: target frequency in kHz
 426          * @refclk: reference clock frequency in kHz
 427          * @match_clock: if provided, @best_clock P divider must
 428          *               match the P divider from @match_clock
 429          *               used for LVDS downclocking
 430          * @best_clock: best PLL values found
 431          *
 432          * Returns true on success, false on failure.
 433          */
 434         bool (*find_dpll)(const struct intel_limit *limit,
 435                           struct drm_crtc *crtc,
 436                           int target, int refclk,
 437                           struct dpll *match_clock,
 438                           struct dpll *best_clock);
 439         void (*update_wm)(struct drm_crtc *crtc);
 440         void (*update_sprite_wm)(struct drm_plane *plane,
 441                                  struct drm_crtc *crtc,
 442                                  uint32_t sprite_width, int pixel_size,
 443                                  bool enable, bool scaled);
 444         void (*modeset_global_resources)(struct drm_device *dev);
 445         /* Returns the active state of the crtc, and if the crtc is active,
 446          * fills out the pipe-config with the hw state. */
 447         bool (*get_pipe_config)(struct intel_crtc *,
 448                                 struct intel_crtc_config *);
 449         void (*get_plane_config)(struct intel_crtc *,
 450                                  struct intel_plane_config *);
 451         int (*crtc_mode_set)(struct drm_crtc *crtc,
 452                              int x, int y,
 453                              struct drm_framebuffer *old_fb);
 454         void (*crtc_enable)(struct drm_crtc *crtc);
 455         void (*crtc_disable)(struct drm_crtc *crtc);
 456         void (*off)(struct drm_crtc *crtc);
 457         void (*write_eld)(struct drm_connector *connector,
 458                           struct drm_crtc *crtc,
 459                           struct drm_display_mode *mode);
 460         void (*fdi_link_train)(struct drm_crtc *crtc);
 461         void (*init_clock_gating)(struct drm_device *dev);
 462         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 463                           struct drm_framebuffer *fb,
 464                           struct drm_i915_gem_object *obj,
 465                           uint32_t flags);
 466         int (*update_primary_plane)(struct drm_crtc *crtc,
 467                                     struct drm_framebuffer *fb,
 468                                     int x, int y);
 469         void (*hpd_irq_setup)(struct drm_device *dev);
 470         /* clock updates for mode set */
 471         /* cursor updates */
 472         /* render clock increase/decrease */
 473         /* display clock increase/decrease */
 474         /* pll clock increase/decrease */
 475
 476         int (*setup_backlight)(struct intel_connector *connector);
 477         uint32_t (*get_backlight)(struct intel_connector *connector);
 478         void (*set_backlight)(struct intel_connector *connector,
 479                               uint32_t level);
 480         void (*disable_backlight)(struct intel_connector *connector);
 481         void (*enable_backlight)(struct intel_connector *connector);
 482 };
 483
 484 struct intel_uncore_funcs {
 485         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 486                                                         int fw_engine);
 487         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 488                                                         int fw_engine);
 489
 490         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 491         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 492         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 493         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 494
 495         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 496                                 uint8_t val, bool trace);
 497         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 498                                 uint16_t val, bool trace);
 499         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 500                                 uint32_t val, bool trace);
 501         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 502                                 uint64_t val, bool trace);
 503 };
 504
 505 struct intel_uncore {
 506         spinlock_t lock; /** lock is also taken in irq contexts. */
 507
 508         struct intel_uncore_funcs funcs;
 509
 510         unsigned fifo_count;
 511         unsigned forcewake_count;
 512
 513         unsigned fw_rendercount;
 514         unsigned fw_mediacount;
 515
 516         struct timer_list force_wake_timer;
 517 };
 518
 519 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 520         func(is_mobile) sep \
 521         func(is_i85x) sep \
 522         func(is_i915g) sep \
 523         func(is_i945gm) sep \
 524         func(is_g33) sep \
 525         func(need_gfx_hws) sep \
 526         func(is_g4x) sep \
 527         func(is_pineview) sep \
 528         func(is_broadwater) sep \
 529         func(is_crestline) sep \
 530         func(is_ivybridge) sep \
 531         func(is_valleyview) sep \
 532         func(is_haswell) sep \
 533         func(is_preliminary) sep \
 534         func(has_fbc) sep \
 535         func(has_pipe_cxsr) sep \
 536         func(has_hotplug) sep \
 537         func(cursor_needs_physical) sep \
 538         func(has_overlay) sep \
 539         func(overlay_needs_physical) sep \
 540         func(supports_tv) sep \
 541         func(has_llc) sep \
 542         func(has_ddi) sep \
 543         func(has_fpga_dbg)
 544
 545 #define DEFINE_FLAG(name) u8 name:1
 546 #define SEP_SEMICOLON ;
 547
 548 struct intel_device_info {
 549         u32 display_mmio_offset;
 550         u8 num_pipes:3;
 551         u8 num_sprites[I915_MAX_PIPES];
 552         u8 gen;
 553         u8 ring_mask; /* Rings supported by the HW */
 554         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 555         /* Register offsets for the various display pipes and transcoders */
 556         int pipe_offsets[I915_MAX_TRANSCODERS];
 557         int trans_offsets[I915_MAX_TRANSCODERS];
 558         int dpll_offsets[I915_MAX_PIPES];
 559         int dpll_md_offsets[I915_MAX_PIPES];
 560         int palette_offsets[I915_MAX_PIPES];
 561 };
 562
 563 #undef DEFINE_FLAG
 564 #undef SEP_SEMICOLON
 565
 566 enum i915_cache_level {
 567         I915_CACHE_NONE = 0,
 568         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 569         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 570                               caches, eg sampler/render caches, and the
 571                               large Last-Level-Cache. LLC is coherent with
 572                               the CPU, but L3 is only visible to the GPU. */
 573         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 574 };
 575
 576 struct i915_ctx_hang_stats {
 577         /* This context had batch pending when hang was declared */
 578         unsigned batch_pending;
 579
 580         /* This context had batch active when hang was declared */
 581         unsigned batch_active;
 582
 583         /* Time when this context was last blamed for a GPU reset */
 584         unsigned long guilty_ts;
 585
 586         /* This context is banned to submit more work */
 587         bool banned;
 588 };
 589
 590 /* This must match up with the value previously used for execbuf2.rsvd1. */
 591 #define DEFAULT_CONTEXT_ID 0
 592 struct i915_hw_context {
 593         struct kref ref;
 594         int id;
 595         bool is_initialized;
 596         uint8_t remap_slice;
 597         struct drm_i915_file_private *file_priv;
 598         struct intel_ring_buffer *last_ring;
 599         struct drm_i915_gem_object *obj;
 600         struct i915_ctx_hang_stats hang_stats;
 601         struct i915_address_space *vm;
 602
 603         struct list_head link;
 604 };
 605
 606 struct i915_fbc {
 607         unsigned long size;
 608         unsigned int fb_id;
 609         enum plane plane;
 610         int y;
 611
 612         struct drm_mm_node *compressed_fb;
 613         struct drm_mm_node *compressed_llb;
 614
 615         struct intel_fbc_work {
 616                 struct delayed_work work;
 617                 struct drm_crtc *crtc;
 618                 struct drm_framebuffer *fb;
 619         } *fbc_work;
 620
 621         enum no_fbc_reason {
 622                 FBC_OK, /* FBC is enabled */
 623                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 624                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 625                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 626                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 627                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 628                 FBC_BAD_PLANE, /* fbc not supported on plane */
 629                 FBC_NOT_TILED, /* buffer not tiled */
 630                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 631                 FBC_MODULE_PARAM,
 632                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 633         } no_fbc_reason;
 634 };
 635
 636 struct i915_psr {
 637         bool sink_support;
 638         bool source_ok;
 639 };
 640
 641 enum intel_pch {
 642         PCH_NONE = 0,   /* No PCH present */
 643         PCH_IBX,        /* Ibexpeak PCH */
 644         PCH_CPT,        /* Cougarpoint PCH */
 645         PCH_LPT,        /* Lynxpoint PCH */
 646         PCH_NOP,
 647 };
 648
 649 enum intel_sbi_destination {
 650         SBI_ICLK,
 651         SBI_MPHY,
 652 };
 653
 654 #define QUIRK_PIPEA_FORCE (1<<0)
 655 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 656 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 657
 658 struct intel_fbdev;
 659 struct intel_fbc_work;
 660
 661 struct intel_gmbus {
 662         struct i2c_adapter adapter;
 663         u32 force_bit;
 664         u32 reg0;
 665         u32 gpio_reg;
 666         struct i2c_algo_bit_data bit_algo;
 667         struct drm_i915_private *dev_priv;
 668 };
 669
 670 struct i915_suspend_saved_registers {
 671         u8 saveLBB;
 672         u32 saveDSPACNTR;
 673         u32 saveDSPBCNTR;
 674         u32 saveDSPARB;
 675         u32 savePIPEACONF;
 676         u32 savePIPEBCONF;
 677         u32 savePIPEASRC;
 678         u32 savePIPEBSRC;
 679         u32 saveFPA0;
 680         u32 saveFPA1;
 681         u32 saveDPLL_A;
 682         u32 saveDPLL_A_MD;
 683         u32 saveHTOTAL_A;
 684         u32 saveHBLANK_A;
 685         u32 saveHSYNC_A;
 686         u32 saveVTOTAL_A;
 687         u32 saveVBLANK_A;
 688         u32 saveVSYNC_A;
 689         u32 saveBCLRPAT_A;
 690         u32 saveTRANSACONF;
 691         u32 saveTRANS_HTOTAL_A;
 692         u32 saveTRANS_HBLANK_A;
 693         u32 saveTRANS_HSYNC_A;
 694         u32 saveTRANS_VTOTAL_A;
 695         u32 saveTRANS_VBLANK_A;
 696         u32 saveTRANS_VSYNC_A;
 697         u32 savePIPEASTAT;
 698         u32 saveDSPASTRIDE;
 699         u32 saveDSPASIZE;
 700         u32 saveDSPAPOS;
 701         u32 saveDSPAADDR;
 702         u32 saveDSPASURF;
 703         u32 saveDSPATILEOFF;
 704         u32 savePFIT_PGM_RATIOS;
 705         u32 saveBLC_HIST_CTL;
 706         u32 saveBLC_PWM_CTL;
 707         u32 saveBLC_PWM_CTL2;
 708         u32 saveBLC_HIST_CTL_B;
 709         u32 saveBLC_CPU_PWM_CTL;
 710         u32 saveBLC_CPU_PWM_CTL2;
 711         u32 saveFPB0;
 712         u32 saveFPB1;
 713         u32 saveDPLL_B;
 714         u32 saveDPLL_B_MD;
 715         u32 saveHTOTAL_B;
 716         u32 saveHBLANK_B;
 717         u32 saveHSYNC_B;
 718         u32 saveVTOTAL_B;
 719         u32 saveVBLANK_B;
 720         u32 saveVSYNC_B;
 721         u32 saveBCLRPAT_B;
 722         u32 saveTRANSBCONF;
 723         u32 saveTRANS_HTOTAL_B;
 724         u32 saveTRANS_HBLANK_B;
 725         u32 saveTRANS_HSYNC_B;
 726         u32 saveTRANS_VTOTAL_B;
 727         u32 saveTRANS_VBLANK_B;
 728         u32 saveTRANS_VSYNC_B;
 729         u32 savePIPEBSTAT;
 730         u32 saveDSPBSTRIDE;
 731         u32 saveDSPBSIZE;
 732         u32 saveDSPBPOS;
 733         u32 saveDSPBADDR;
 734         u32 saveDSPBSURF;
 735         u32 saveDSPBTILEOFF;
 736         u32 saveVGA0;
 737         u32 saveVGA1;
 738         u32 saveVGA_PD;
 739         u32 saveVGACNTRL;
 740         u32 saveADPA;
 741         u32 saveLVDS;
 742         u32 savePP_ON_DELAYS;
 743         u32 savePP_OFF_DELAYS;
 744         u32 saveDVOA;
 745         u32 saveDVOB;
 746         u32 saveDVOC;
 747         u32 savePP_ON;
 748         u32 savePP_OFF;
 749         u32 savePP_CONTROL;
 750         u32 savePP_DIVISOR;
 751         u32 savePFIT_CONTROL;
 752         u32 save_palette_a[256];
 753         u32 save_palette_b[256];
 754         u32 saveFBC_CONTROL;
 755         u32 saveIER;
 756         u32 saveIIR;
 757         u32 saveIMR;
 758         u32 saveDEIER;
 759         u32 saveDEIMR;
 760         u32 saveGTIER;
 761         u32 saveGTIMR;
 762         u32 saveFDI_RXA_IMR;
 763         u32 saveFDI_RXB_IMR;
 764         u32 saveCACHE_MODE_0;
 765         u32 saveMI_ARB_STATE;
 766         u32 saveSWF0[16];
 767         u32 saveSWF1[16];
 768         u32 saveSWF2[3];
 769         u8 saveMSR;
 770         u8 saveSR[8];
 771         u8 saveGR[25];
 772         u8 saveAR_INDEX;
 773         u8 saveAR[21];
 774         u8 saveDACMASK;
 775         u8 saveCR[37];
 776         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 777         u32 saveCURACNTR;
 778         u32 saveCURAPOS;
 779         u32 saveCURABASE;
 780         u32 saveCURBCNTR;
 781         u32 saveCURBPOS;
 782         u32 saveCURBBASE;
 783         u32 saveCURSIZE;
 784         u32 saveDP_B;
 785         u32 saveDP_C;
 786         u32 saveDP_D;
 787         u32 savePIPEA_GMCH_DATA_M;
 788         u32 savePIPEB_GMCH_DATA_M;
 789         u32 savePIPEA_GMCH_DATA_N;
 790         u32 savePIPEB_GMCH_DATA_N;
 791         u32 savePIPEA_DP_LINK_M;
 792         u32 savePIPEB_DP_LINK_M;
 793         u32 savePIPEA_DP_LINK_N;
 794         u32 savePIPEB_DP_LINK_N;
 795         u32 saveFDI_RXA_CTL;
 796         u32 saveFDI_TXA_CTL;
 797         u32 saveFDI_RXB_CTL;
 798         u32 saveFDI_TXB_CTL;
 799         u32 savePFA_CTL_1;
 800         u32 savePFB_CTL_1;
 801         u32 savePFA_WIN_SZ;
 802         u32 savePFB_WIN_SZ;
 803         u32 savePFA_WIN_POS;
 804         u32 savePFB_WIN_POS;
 805         u32 savePCH_DREF_CONTROL;
 806         u32 saveDISP_ARB_CTL;
 807         u32 savePIPEA_DATA_M1;
 808         u32 savePIPEA_DATA_N1;
 809         u32 savePIPEA_LINK_M1;
 810         u32 savePIPEA_LINK_N1;
 811         u32 savePIPEB_DATA_M1;
 812         u32 savePIPEB_DATA_N1;
 813         u32 savePIPEB_LINK_M1;
 814         u32 savePIPEB_LINK_N1;
 815         u32 saveMCHBAR_RENDER_STANDBY;
 816         u32 savePCH_PORT_HOTPLUG;
 817 };
 818
 819 struct intel_gen6_power_mgmt {
 820         /* work and pm_iir are protected by dev_priv->irq_lock */
 821         struct work_struct work;
 822         u32 pm_iir;
 823
 824         /* Frequencies are stored in potentially platform dependent multiples.
 825          * In other words, *_freq needs to be multiplied by X to be interesting.
 826          * Soft limits are those which are used for the dynamic reclocking done
 827          * by the driver (raise frequencies under heavy loads, and lower for
 828          * lighter loads). Hard limits are those imposed by the hardware.
 829          *
 830          * A distinction is made for overclocking, which is never enabled by
 831          * default, and is considered to be above the hard limit if it's
 832          * possible at all.
 833          */
 834         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 835         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 836         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 837         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 838         u8 min_freq;            /* AKA RPn. Minimum frequency */
 839         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 840         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 841         u8 rp0_freq;            /* Non-overclocked max frequency. */
 842
 843         int last_adj;
 844         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 845
 846         bool enabled;
 847         struct delayed_work delayed_resume_work;
 848
 849         /*
 850          * Protects RPS/RC6 register access and PCU communication.
 851          * Must be taken after struct_mutex if nested.
 852          */
 853         struct mutex hw_lock;
 854 };
 855
 856 /* defined intel_pm.c */
 857 extern spinlock_t mchdev_lock;
 858
 859 struct intel_ilk_power_mgmt {
 860         u8 cur_delay;
 861         u8 min_delay;
 862         u8 max_delay;
 863         u8 fmax;
 864         u8 fstart;
 865
 866         u64 last_count1;
 867         unsigned long last_time1;
 868         unsigned long chipset_power;
 869         u64 last_count2;
 870         struct timespec last_time2;
 871         unsigned long gfx_power;
 872         u8 corr;
 873
 874         int c_m;
 875         int r_t;
 876
 877         struct drm_i915_gem_object *pwrctx;
 878         struct drm_i915_gem_object *renderctx;
 879 };
 880
 881 struct drm_i915_private;
 882 struct i915_power_well;
 883
 884 struct i915_power_well_ops {
 885         /*
 886          * Synchronize the well's hw state to match the current sw state, for
 887          * example enable/disable it based on the current refcount. Called
 888          * during driver init and resume time, possibly after first calling
 889          * the enable/disable handlers.
 890          */
 891         void (*sync_hw)(struct drm_i915_private *dev_priv,
 892                         struct i915_power_well *power_well);
 893         /*
 894          * Enable the well and resources that depend on it (for example
 895          * interrupts located on the well). Called after the 0->1 refcount
 896          * transition.
 897          */
 898         void (*enable)(struct drm_i915_private *dev_priv,
 899                        struct i915_power_well *power_well);
 900         /*
 901          * Disable the well and resources that depend on it. Called after
 902          * the 1->0 refcount transition.
 903          */
 904         void (*disable)(struct drm_i915_private *dev_priv,
 905                         struct i915_power_well *power_well);
 906         /* Returns the hw enabled state. */
 907         bool (*is_enabled)(struct drm_i915_private *dev_priv,
 908                            struct i915_power_well *power_well);
 909 };
 910
 911 /* Power well structure for haswell */
 912 struct i915_power_well {
 913         const char *name;
 914         bool always_on;
 915         /* power well enable/disable usage count */
 916         int count;
 917         unsigned long domains;
 918         unsigned long data;
 919         const struct i915_power_well_ops *ops;
 920 };
 921
 922 struct i915_power_domains {
 923         /*
 924          * Power wells needed for initialization at driver init and suspend
 925          * time are on. They are kept on until after the first modeset.
 926          */
 927         bool init_power_on;
 928         int power_well_count;
 929
 930         struct mutex lock;
 931         int domain_use_count[POWER_DOMAIN_NUM];
 932         struct i915_power_well *power_wells;
 933 };
 934
 935 struct i915_dri1_state {
 936         unsigned allow_batchbuffer : 1;
 937         u32 __iomem *gfx_hws_cpu_addr;
 938
 939         unsigned int cpp;
 940         int back_offset;
 941         int front_offset;
 942         int current_page;
 943         int page_flipping;
 944
 945         uint32_t counter;
 946 };
 947
 948 struct i915_ums_state {
 949         /**
 950          * Flag if the X Server, and thus DRM, is not currently in
 951          * control of the device.
 952          *
 953          * This is set between LeaveVT and EnterVT.  It needs to be
 954          * replaced with a semaphore.  It also needs to be
 955          * transitioned away from for kernel modesetting.
 956          */
 957         int mm_suspended;
 958 };
 959
 960 #define MAX_L3_SLICES 2
 961 struct intel_l3_parity {
 962         u32 *remap_info[MAX_L3_SLICES];
 963         struct work_struct error_work;
 964         int which_slice;
 965 };
 966
 967 struct i915_gem_mm {
 968         /** Memory allocator for GTT stolen memory */
 969         struct drm_mm stolen;
 970         /** List of all objects in gtt_space. Used to restore gtt
 971          * mappings on resume */
 972         struct list_head bound_list;
 973         /**
 974          * List of objects which are not bound to the GTT (thus
 975          * are idle and not used by the GPU) but still have
 976          * (presumably uncached) pages still attached.
 977          */
 978         struct list_head unbound_list;
 979
 980         /** Usable portion of the GTT for GEM */
 981         unsigned long stolen_base; /* limited to low memory (32-bit) */
 982
 983         /** PPGTT used for aliasing the PPGTT with the GTT */
 984         struct i915_hw_ppgtt *aliasing_ppgtt;
 985
 986         struct shrinker inactive_shrinker;
 987         bool shrinker_no_lock_stealing;
 988
 989         /** LRU list of objects with fence regs on them. */
 990         struct list_head fence_list;
 991
 992         /**
 993          * We leave the user IRQ off as much as possible,
 994          * but this means that requests will finish and never
 995          * be retired once the system goes idle. Set a timer to
 996          * fire periodically while the ring is running. When it
 997          * fires, go retire requests.
 998          */
 999         struct delayed_work retire_work;
1000
1001         /**
1002          * When we detect an idle GPU, we want to turn on
1003          * powersaving features. So once we see that there
1004          * are no more requests outstanding and no more
1005          * arrive within a small period of time, we fire
1006          * off the idle_work.
1007          */
1008         struct delayed_work idle_work;
1009
1010         /**
1011          * Are we in a non-interruptible section of code like
1012          * modesetting?
1013          */
1014         bool interruptible;
1015
1016         /**
1017          * Is the GPU currently considered idle, or busy executing userspace
1018          * requests?  Whilst idle, we attempt to power down the hardware and
1019          * display clocks. In order to reduce the effect on performance, there
1020          * is a slight delay before we do so.
1021          */
1022         bool busy;
1023
1024         /** Bit 6 swizzling required for X tiling */
1025         uint32_t bit_6_swizzle_x;
1026         /** Bit 6 swizzling required for Y tiling */
1027         uint32_t bit_6_swizzle_y;
1028
1029         /* storage for physical objects */
1030         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1031
1032         /* accounting, useful for userland debugging */
1033         spinlock_t object_stat_lock;
1034         size_t object_memory;
1035         u32 object_count;
1036 };
1037
1038 struct drm_i915_error_state_buf {
1039         unsigned bytes;
1040         unsigned size;
1041         int err;
1042         u8 *buf;
1043         loff_t start;
1044         loff_t pos;
1045 };
1046
1047 struct i915_error_state_file_priv {
1048         struct drm_device *dev;
1049         struct drm_i915_error_state *error;
1050 };
1051
1052 struct i915_gpu_error {
1053         /* For hangcheck timer */
1054 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1055 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1056         /* Hang gpu twice in this window and your context gets banned */
1057 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1058
1059         struct timer_list hangcheck_timer;
1060
1061         /* For reset and error_state handling. */
1062         spinlock_t lock;
1063         /* Protected by the above dev->gpu_error.lock. */
1064         struct drm_i915_error_state *first_error;
1065         struct work_struct work;
1066
1067
1068         unsigned long missed_irq_rings;
1069
1070         /**
1071          * State variable controlling the reset flow and count
1072          *
1073          * This is a counter which gets incremented when reset is triggered,
1074          * and again when reset has been handled. So odd values (lowest bit set)
1075          * means that reset is in progress and even values that
1076          * (reset_counter >> 1):th reset was successfully completed.
1077          *
1078          * If reset is not completed succesfully, the I915_WEDGE bit is
1079          * set meaning that hardware is terminally sour and there is no
1080          * recovery. All waiters on the reset_queue will be woken when
1081          * that happens.
1082          *
1083          * This counter is used by the wait_seqno code to notice that reset
1084          * event happened and it needs to restart the entire ioctl (since most
1085          * likely the seqno it waited for won't ever signal anytime soon).
1086          *
1087          * This is important for lock-free wait paths, where no contended lock
1088          * naturally enforces the correct ordering between the bail-out of the
1089          * waiter and the gpu reset work code.
1090          */
1091         atomic_t reset_counter;
1092
1093 #define I915_RESET_IN_PROGRESS_FLAG     1
1094 #define I915_WEDGED                     (1 << 31)
1095
1096         /**
1097          * Waitqueue to signal when the reset has completed. Used by clients
1098          * that wait for dev_priv->mm.wedged to settle.
1099          */
1100         wait_queue_head_t reset_queue;
1101
1102         /* For gpu hang simulation. */
1103         unsigned int stop_rings;
1104
1105         /* For missed irq/seqno simulation. */
1106         unsigned int test_irq_rings;
1107 };
1108
1109 enum modeset_restore {
1110         MODESET_ON_LID_OPEN,
1111         MODESET_DONE,
1112         MODESET_SUSPENDED,
1113 };
1114
1115 struct ddi_vbt_port_info {
1116         uint8_t hdmi_level_shift;
1117
1118         uint8_t supports_dvi:1;
1119         uint8_t supports_hdmi:1;
1120         uint8_t supports_dp:1;
1121 };
1122
1123 struct intel_vbt_data {
1124         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1125         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1126
1127         /* Feature bits */
1128         unsigned int int_tv_support:1;
1129         unsigned int lvds_dither:1;
1130         unsigned int lvds_vbt:1;
1131         unsigned int int_crt_support:1;
1132         unsigned int lvds_use_ssc:1;
1133         unsigned int display_clock_mode:1;
1134         unsigned int fdi_rx_polarity_inverted:1;
1135         int lvds_ssc_freq;
1136         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1137
1138         /* eDP */
1139         int edp_rate;
1140         int edp_lanes;
1141         int edp_preemphasis;
1142         int edp_vswing;
1143         bool edp_initialized;
1144         bool edp_support;
1145         int edp_bpp;
1146         struct edp_power_seq edp_pps;
1147
1148         struct {
1149                 u16 pwm_freq_hz;
1150                 bool active_low_pwm;
1151         } backlight;
1152
1153         /* MIPI DSI */
1154         struct {
1155                 u16 panel_id;
1156         } dsi;
1157
1158         int crt_ddc_pin;
1159
1160         int child_dev_num;
1161         union child_device_config *child_dev;
1162
1163         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1164 };
1165
1166 enum intel_ddb_partitioning {
1167         INTEL_DDB_PART_1_2,
1168         INTEL_DDB_PART_5_6, /* IVB+ */
1169 };
1170
1171 struct intel_wm_level {
1172         bool enable;
1173         uint32_t pri_val;
1174         uint32_t spr_val;
1175         uint32_t cur_val;
1176         uint32_t fbc_val;
1177 };
1178
1179 struct ilk_wm_values {
1180         uint32_t wm_pipe[3];
1181         uint32_t wm_lp[3];
1182         uint32_t wm_lp_spr[3];
1183         uint32_t wm_linetime[3];
1184         bool enable_fbc_wm;
1185         enum intel_ddb_partitioning partitioning;
1186 };
1187
1188 /*
1189  * This struct helps tracking the state needed for runtime PM, which puts the
1190  * device in PCI D3 state. Notice that when this happens, nothing on the
1191  * graphics device works, even register access, so we don't get interrupts nor
1192  * anything else.
1193  *
1194  * Every piece of our code that needs to actually touch the hardware needs to
1195  * either call intel_runtime_pm_get or call intel_display_power_get with the
1196  * appropriate power domain.
1197  *
1198  * Our driver uses the autosuspend delay feature, which means we'll only really
1199  * suspend if we stay with zero refcount for a certain amount of time. The
1200  * default value is currently very conservative (see intel_init_runtime_pm), but
1201  * it can be changed with the standard runtime PM files from sysfs.
1202  *
1203  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1204  * goes back to false exactly before we reenable the IRQs. We use this variable
1205  * to check if someone is trying to enable/disable IRQs while they're supposed
1206  * to be disabled. This shouldn't happen and we'll print some error messages in
1207  * case it happens, but if it actually happens we'll also update the variables
1208  * inside struct regsave so when we restore the IRQs they will contain the
1209  * latest expected values.
1210  *
1211  * For more, read the Documentation/power/runtime_pm.txt.
1212  */
1213 struct i915_runtime_pm {
1214         bool suspended;
1215         bool irqs_disabled;
1216
1217         struct {
1218                 uint32_t deimr;
1219                 uint32_t sdeimr;
1220                 uint32_t gtimr;
1221                 uint32_t gtier;
1222                 uint32_t gen6_pmimr;
1223         } regsave;
1224 };
1225
1226 enum intel_pipe_crc_source {
1227         INTEL_PIPE_CRC_SOURCE_NONE,
1228         INTEL_PIPE_CRC_SOURCE_PLANE1,
1229         INTEL_PIPE_CRC_SOURCE_PLANE2,
1230         INTEL_PIPE_CRC_SOURCE_PF,
1231         INTEL_PIPE_CRC_SOURCE_PIPE,
1232         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1233         INTEL_PIPE_CRC_SOURCE_TV,
1234         INTEL_PIPE_CRC_SOURCE_DP_B,
1235         INTEL_PIPE_CRC_SOURCE_DP_C,
1236         INTEL_PIPE_CRC_SOURCE_DP_D,
1237         INTEL_PIPE_CRC_SOURCE_AUTO,
1238         INTEL_PIPE_CRC_SOURCE_MAX,
1239 };
1240
1241 struct intel_pipe_crc_entry {
1242         uint32_t frame;
1243         uint32_t crc[5];
1244 };
1245
1246 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1247 struct intel_pipe_crc {
1248         spinlock_t lock;
1249         bool opened;            /* exclusive access to the result file */
1250         struct intel_pipe_crc_entry *entries;
1251         enum intel_pipe_crc_source source;
1252         int head, tail;
1253         wait_queue_head_t wq;
1254 };
1255
1256 typedef struct drm_i915_private {
1257         struct drm_device *dev;
1258         struct kmem_cache *slab;
1259
1260         const struct intel_device_info info;
1261
1262         int relative_constants_mode;
1263
1264         void __iomem *regs;
1265
1266         struct intel_uncore uncore;
1267
1268         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1269
1270
1271         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1272          * controller on different i2c buses. */
1273         struct mutex gmbus_mutex;
1274
1275         /**
1276          * Base address of the gmbus and gpio block.
1277          */
1278         uint32_t gpio_mmio_base;
1279
1280         wait_queue_head_t gmbus_wait_queue;
1281
1282         struct pci_dev *bridge_dev;
1283         struct intel_ring_buffer ring[I915_NUM_RINGS];
1284         uint32_t last_seqno, next_seqno;
1285
1286         drm_dma_handle_t *status_page_dmah;
1287         struct resource mch_res;
1288
1289         /* protects the irq masks */
1290         spinlock_t irq_lock;
1291
1292         bool display_irqs_enabled;
1293
1294         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1295         struct pm_qos_request pm_qos;
1296
1297         /* DPIO indirect register protection */
1298         struct mutex dpio_lock;
1299
1300         /** Cached value of IMR to avoid reads in updating the bitfield */
1301         union {
1302                 u32 irq_mask;
1303                 u32 de_irq_mask[I915_MAX_PIPES];
1304         };
1305         u32 gt_irq_mask;
1306         u32 pm_irq_mask;
1307         u32 pm_rps_events;
1308         u32 pipestat_irq_mask[I915_MAX_PIPES];
1309
1310         struct work_struct hotplug_work;
1311         bool enable_hotplug_processing;
1312         struct {
1313                 unsigned long hpd_last_jiffies;
1314                 int hpd_cnt;
1315                 enum {
1316                         HPD_ENABLED = 0,
1317                         HPD_DISABLED = 1,
1318                         HPD_MARK_DISABLED = 2
1319                 } hpd_mark;
1320         } hpd_stats[HPD_NUM_PINS];
1321         u32 hpd_event_bits;
1322         struct timer_list hotplug_reenable_timer;
1323
1324         struct i915_fbc fbc;
1325         struct intel_opregion opregion;
1326         struct intel_vbt_data vbt;
1327
1328         /* overlay */
1329         struct intel_overlay *overlay;
1330
1331         /* backlight registers and fields in struct intel_panel */
1332         spinlock_t backlight_lock;
1333
1334         /* LVDS info */
1335         bool no_aux_handshake;
1336
1337         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1338         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1339         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1340
1341         unsigned int fsb_freq, mem_freq, is_ddr3;
1342
1343         /**
1344          * wq - Driver workqueue for GEM.
1345          *
1346          * NOTE: Work items scheduled here are not allowed to grab any modeset
1347          * locks, for otherwise the flushing done in the pageflip code will
1348          * result in deadlocks.
1349          */
1350         struct workqueue_struct *wq;
1351
1352         /* Display functions */
1353         struct drm_i915_display_funcs display;
1354
1355         /* PCH chipset type */
1356         enum intel_pch pch_type;
1357         unsigned short pch_id;
1358
1359         unsigned long quirks;
1360
1361         enum modeset_restore modeset_restore;
1362         struct mutex modeset_restore_lock;
1363
1364         struct list_head vm_list; /* Global list of all address spaces */
1365         struct i915_gtt gtt; /* VM representing the global address space */
1366
1367         struct i915_gem_mm mm;
1368
1369         /* Kernel Modesetting */
1370
1371         struct sdvo_device_mapping sdvo_mappings[2];
1372
1373         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1374         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1375         wait_queue_head_t pending_flip_queue;
1376
1377 #ifdef CONFIG_DEBUG_FS
1378         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1379 #endif
1380
1381         int num_shared_dpll;
1382         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1383         struct intel_ddi_plls ddi_plls;
1384         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1385
1386         /* Reclocking support */
1387         bool render_reclock_avail;
1388         bool lvds_downclock_avail;
1389         /* indicates the reduced downclock for LVDS*/
1390         int lvds_downclock;
1391         u16 orig_clock;
1392
1393         bool mchbar_need_disable;
1394
1395         struct intel_l3_parity l3_parity;
1396
1397         /* Cannot be determined by PCIID. You must always read a register. */
1398         size_t ellc_size;
1399
1400         /* gen6+ rps state */
1401         struct intel_gen6_power_mgmt rps;
1402
1403         /* ilk-only ips/rps state. Everything in here is protected by the global
1404          * mchdev_lock in intel_pm.c */
1405         struct intel_ilk_power_mgmt ips;
1406
1407         struct i915_power_domains power_domains;
1408
1409         struct i915_psr psr;
1410
1411         struct i915_gpu_error gpu_error;
1412
1413         struct drm_i915_gem_object *vlv_pctx;
1414
1415 #ifdef CONFIG_DRM_I915_FBDEV
1416         /* list of fbdev register on this device */
1417         struct intel_fbdev *fbdev;
1418 #endif
1419
1420         /*
1421          * The console may be contended at resume, but we don't
1422          * want it to block on it.
1423          */
1424         struct work_struct console_resume_work;
1425
1426         struct drm_property *broadcast_rgb_property;
1427         struct drm_property *force_audio_property;
1428
1429         uint32_t hw_context_size;
1430         struct list_head context_list;
1431
1432         u32 fdi_rx_config;
1433
1434         u32 suspend_count;
1435         struct i915_suspend_saved_registers regfile;
1436
1437         struct {
1438                 /*
1439                  * Raw watermark latency values:
1440                  * in 0.1us units for WM0,
1441                  * in 0.5us units for WM1+.
1442                  */
1443                 /* primary */
1444                 uint16_t pri_latency[5];
1445                 /* sprite */
1446                 uint16_t spr_latency[5];
1447                 /* cursor */
1448                 uint16_t cur_latency[5];
1449
1450                 /* current hardware state */
1451                 struct ilk_wm_values hw;
1452         } wm;
1453
1454         struct i915_runtime_pm pm;
1455
1456         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1457          * here! */
1458         struct i915_dri1_state dri1;
1459         /* Old ums support infrastructure, same warning applies. */
1460         struct i915_ums_state ums;
1461 } drm_i915_private_t;
1462
1463 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1464 {
1465         return dev->dev_private;
1466 }
1467
1468 /* Iterate over initialised rings */
1469 #define for_each_ring(ring__, dev_priv__, i__) \
1470         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1471                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1472
1473 enum hdmi_force_audio {
1474         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1475         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1476         HDMI_AUDIO_AUTO,                /* trust EDID */
1477         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1478 };
1479
1480 #define I915_GTT_OFFSET_NONE ((u32)-1)
1481
1482 struct drm_i915_gem_object_ops {
1483         /* Interface between the GEM object and its backing storage.
1484          * get_pages() is called once prior to the use of the associated set
1485          * of pages before to binding them into the GTT, and put_pages() is
1486          * called after we no longer need them. As we expect there to be
1487          * associated cost with migrating pages between the backing storage
1488          * and making them available for the GPU (e.g. clflush), we may hold
1489          * onto the pages after they are no longer referenced by the GPU
1490          * in case they may be used again shortly (for example migrating the
1491          * pages to a different memory domain within the GTT). put_pages()
1492          * will therefore most likely be called when the object itself is
1493          * being released or under memory pressure (where we attempt to
1494          * reap pages for the shrinker).
1495          */
1496         int (*get_pages)(struct drm_i915_gem_object *);
1497         void (*put_pages)(struct drm_i915_gem_object *);
1498 };
1499
1500 struct drm_i915_gem_object {
1501         struct drm_gem_object base;
1502
1503         const struct drm_i915_gem_object_ops *ops;
1504
1505         /** List of VMAs backed by this object */
1506         struct list_head vma_list;
1507
1508         /** Stolen memory for this object, instead of being backed by shmem. */
1509         struct drm_mm_node *stolen;
1510         struct list_head global_list;
1511
1512         struct list_head ring_list;
1513         /** Used in execbuf to temporarily hold a ref */
1514         struct list_head obj_exec_link;
1515
1516         /**
1517          * This is set if the object is on the active lists (has pending
1518          * rendering and so a non-zero seqno), and is not set if it i s on
1519          * inactive (ready to be unbound) list.
1520          */
1521         unsigned int active:1;
1522
1523         /**
1524          * This is set if the object has been written to since last bound
1525          * to the GTT
1526          */
1527         unsigned int dirty:1;
1528
1529         /**
1530          * Fence register bits (if any) for this object.  Will be set
1531          * as needed when mapped into the GTT.
1532          * Protected by dev->struct_mutex.
1533          */
1534         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1535
1536         /**
1537          * Advice: are the backing pages purgeable?
1538          */
1539         unsigned int madv:2;
1540
1541         /**
1542          * Current tiling mode for the object.
1543          */
1544         unsigned int tiling_mode:2;
1545         /**
1546          * Whether the tiling parameters for the currently associated fence
1547          * register have changed. Note that for the purposes of tracking
1548          * tiling changes we also treat the unfenced register, the register
1549          * slot that the object occupies whilst it executes a fenced
1550          * command (such as BLT on gen2/3), as a "fence".
1551          */
1552         unsigned int fence_dirty:1;
1553
1554         /**
1555          * Is the object at the current location in the gtt mappable and
1556          * fenceable? Used to avoid costly recalculations.
1557          */
1558         unsigned int map_and_fenceable:1;
1559
1560         /**
1561          * Whether the current gtt mapping needs to be mappable (and isn't just
1562          * mappable by accident). Track pin and fault separate for a more
1563          * accurate mappable working set.
1564          */
1565         unsigned int fault_mappable:1;
1566         unsigned int pin_mappable:1;
1567         unsigned int pin_display:1;
1568
1569         /*
1570          * Is the GPU currently using a fence to access this buffer,
1571          */
1572         unsigned int pending_fenced_gpu_access:1;
1573         unsigned int fenced_gpu_access:1;
1574
1575         unsigned int cache_level:3;
1576
1577         unsigned int has_aliasing_ppgtt_mapping:1;
1578         unsigned int has_global_gtt_mapping:1;
1579         unsigned int has_dma_mapping:1;
1580
1581         struct sg_table *pages;
1582         int pages_pin_count;
1583
1584         /* prime dma-buf support */
1585         void *dma_buf_vmapping;
1586         int vmapping_count;
1587
1588         struct intel_ring_buffer *ring;
1589
1590         /** Breadcrumb of last rendering to the buffer. */
1591         uint32_t last_read_seqno;
1592         uint32_t last_write_seqno;
1593         /** Breadcrumb of last fenced GPU access to the buffer. */
1594         uint32_t last_fenced_seqno;
1595
1596         /** Current tiling stride for the object, if it's tiled. */
1597         uint32_t stride;
1598
1599         /** References from framebuffers, locks out tiling changes. */
1600         unsigned long framebuffer_references;
1601
1602         /** Record of address bit 17 of each page at last unbind. */
1603         unsigned long *bit_17;
1604
1605         /** User space pin count and filp owning the pin */
1606         unsigned long user_pin_count;
1607         struct drm_file *pin_filp;
1608
1609         /** for phy allocated objects */
1610         struct drm_i915_gem_phys_object *phys_obj;
1611 };
1612
1613 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1614
1615 /**
1616  * Request queue structure.
1617  *
1618  * The request queue allows us to note sequence numbers that have been emitted
1619  * and may be associated with active buffers to be retired.
1620  *
1621  * By keeping this list, we can avoid having to do questionable
1622  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1623  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1624  */
1625 struct drm_i915_gem_request {
1626         /** On Which ring this request was generated */
1627         struct intel_ring_buffer *ring;
1628
1629         /** GEM sequence number associated with this request. */
1630         uint32_t seqno;
1631
1632         /** Position in the ringbuffer of the start of the request */
1633         u32 head;
1634
1635         /** Position in the ringbuffer of the end of the request */
1636         u32 tail;
1637
1638         /** Context related to this request */
1639         struct i915_hw_context *ctx;
1640
1641         /** Batch buffer related to this request if any */
1642         struct drm_i915_gem_object *batch_obj;
1643
1644         /** Time at which this request was emitted, in jiffies. */
1645         unsigned long emitted_jiffies;
1646
1647         /** global list entry for this request */
1648         struct list_head list;
1649
1650         struct drm_i915_file_private *file_priv;
1651         /** file_priv list entry for this request */
1652         struct list_head client_list;
1653 };
1654
1655 struct drm_i915_file_private {
1656         struct drm_i915_private *dev_priv;
1657         struct drm_file *file;
1658
1659         struct {
1660                 spinlock_t lock;
1661                 struct list_head request_list;
1662                 struct delayed_work idle_work;
1663         } mm;
1664         struct idr context_idr;
1665
1666         struct i915_hw_context *private_default_ctx;
1667         atomic_t rps_wait_boost;
1668 };
1669
1670 /*
1671  * A command that requires special handling by the command parser.
1672  */
1673 struct drm_i915_cmd_descriptor {
1674         /*
1675          * Flags describing how the command parser processes the command.
1676          *
1677          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1678          *                 a length mask if not set
1679          * CMD_DESC_SKIP: The command is allowed but does not follow the
1680          *                standard length encoding for the opcode range in
1681          *                which it falls
1682          * CMD_DESC_REJECT: The command is never allowed
1683          * CMD_DESC_REGISTER: The command should be checked against the
1684          *                    register whitelist for the appropriate ring
1685          * CMD_DESC_MASTER: The command is allowed if the submitting process
1686          *                  is the DRM master
1687          */
1688         u32 flags;
1689 #define CMD_DESC_FIXED    (1<<0)
1690 #define CMD_DESC_SKIP     (1<<1)
1691 #define CMD_DESC_REJECT   (1<<2)
1692 #define CMD_DESC_REGISTER (1<<3)
1693 #define CMD_DESC_BITMASK  (1<<4)
1694 #define CMD_DESC_MASTER   (1<<5)
1695
1696         /*
1697          * The command's unique identification bits and the bitmask to get them.
1698          * This isn't strictly the opcode field as defined in the spec and may
1699          * also include type, subtype, and/or subop fields.
1700          */
1701         struct {
1702                 u32 value;
1703                 u32 mask;
1704         } cmd;
1705
1706         /*
1707          * The command's length. The command is either fixed length (i.e. does
1708          * not include a length field) or has a length field mask. The flag
1709          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1710          * a length mask. All command entries in a command table must include
1711          * length information.
1712          */
1713         union {
1714                 u32 fixed;
1715                 u32 mask;
1716         } length;
1717
1718         /*
1719          * Describes where to find a register address in the command to check
1720          * against the ring's register whitelist. Only valid if flags has the
1721          * CMD_DESC_REGISTER bit set.
1722          */
1723         struct {
1724                 u32 offset;
1725                 u32 mask;
1726         } reg;
1727
1728 #define MAX_CMD_DESC_BITMASKS 3
1729         /*
1730          * Describes command checks where a particular dword is masked and
1731          * compared against an expected value. If the command does not match
1732          * the expected value, the parser rejects it. Only valid if flags has
1733          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1734          * are valid.
1735          */
1736         struct {
1737                 u32 offset;
1738                 u32 mask;
1739                 u32 expected;
1740         } bits[MAX_CMD_DESC_BITMASKS];
1741 };
1742
1743 /*
1744  * A table of commands requiring special handling by the command parser.
1745  *
1746  * Each ring has an array of tables. Each table consists of an array of command
1747  * descriptors, which must be sorted with command opcodes in ascending order.
1748  */
1749 struct drm_i915_cmd_table {
1750         const struct drm_i915_cmd_descriptor *table;
1751         int count;
1752 };
1753
1754 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1755
1756 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1757 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1758 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1759 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1760 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1761 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1762 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1763 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1764 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1765 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1766 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1767 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1768 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1769 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1770 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1771 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1772 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1773 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1774 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1775                                  (dev)->pdev->device == 0x0152 || \
1776                                  (dev)->pdev->device == 0x015a)
1777 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1778                                  (dev)->pdev->device == 0x0106 || \
1779                                  (dev)->pdev->device == 0x010A)
1780 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1781 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1782 #define IS_BROADWELL(dev)       (INTEL_INFO(dev)->gen == 8)
1783 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1784 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1785                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1786 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1787                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1788                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1789                                  ((dev)->pdev->device & 0xf) == 0xe))
1790 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
1791                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1792 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
1793 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1794                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1795 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1796
1797 /*
1798  * The genX designation typically refers to the render engine, so render
1799  * capability related checks should use IS_GEN, while display and other checks
1800  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1801  * chips, etc.).
1802  */
1803 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1804 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1805 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1806 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1807 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1808 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1809 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
1810
1811 #define RENDER_RING             (1<<RCS)
1812 #define BSD_RING                (1<<VCS)
1813 #define BLT_RING                (1<<BCS)
1814 #define VEBOX_RING              (1<<VECS)
1815 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1816 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1817 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1818 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1819 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1820 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1821
1822 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1823 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6 && !IS_VALLEYVIEW(dev))
1824 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_VALLEYVIEW(dev) \
1825                                  && !IS_BROADWELL(dev))
1826 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
1827 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
1828
1829 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1830 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1831
1832 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1833 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1834 /*
1835  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
1836  * even when in MSI mode. This results in spurious interrupt warnings if the
1837  * legacy irq no. is shared with another device. The kernel then disables that
1838  * interrupt source and so prevents the other device from working properly.
1839  */
1840 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
1841 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
1842
1843 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1844  * rows, which changed the alignment requirements and fence programming.
1845  */
1846 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1847                                                       IS_I915GM(dev)))
1848 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1849 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1850 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1851 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1852 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1853
1854 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1855 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1856 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1857
1858 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
1859
1860 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1861 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1862 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
1863 #define HAS_PC8(dev)            (IS_HASWELL(dev)) /* XXX HSW:ULX */
1864 #define HAS_RUNTIME_PM(dev)     (IS_HASWELL(dev))
1865
1866 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1867 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1868 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1869 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1870 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1871 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1872
1873 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1874 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1875 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1876 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1877 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1878 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1879
1880 /* DPF == dynamic parity feature */
1881 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1882 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1883
1884 #define GT_FREQUENCY_MULTIPLIER 50
1885
1886 #include "i915_trace.h"
1887
1888 extern const struct drm_ioctl_desc i915_ioctls[];
1889 extern int i915_max_ioctl;
1890
1891 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1892 extern int i915_resume(struct drm_device *dev);
1893 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1894 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1895
1896 /* i915_params.c */
1897 struct i915_params {
1898         int modeset;
1899         int panel_ignore_lid;
1900         unsigned int powersave;
1901         int semaphores;
1902         unsigned int lvds_downclock;
1903         int lvds_channel_mode;
1904         int panel_use_ssc;
1905         int vbt_sdvo_panel_type;
1906         int enable_rc6;
1907         int enable_fbc;
1908         int enable_ppgtt;
1909         int enable_psr;
1910         unsigned int preliminary_hw_support;
1911         int disable_power_well;
1912         int enable_ips;
1913         int invert_brightness;
1914         int enable_cmd_parser;
1915         /* leave bools at the end to not create holes */
1916         bool enable_hangcheck;
1917         bool fastboot;
1918         bool prefault_disable;
1919         bool reset;
1920         bool disable_display;
1921 };
1922 extern struct i915_params i915 __read_mostly;
1923
1924                                 /* i915_dma.c */
1925 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1926 extern void i915_kernel_lost_context(struct drm_device * dev);
1927 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1928 extern int i915_driver_unload(struct drm_device *);
1929 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1930 extern void i915_driver_lastclose(struct drm_device * dev);
1931 extern void i915_driver_preclose(struct drm_device *dev,
1932                                  struct drm_file *file_priv);
1933 extern void i915_driver_postclose(struct drm_device *dev,
1934                                   struct drm_file *file_priv);
1935 extern int i915_driver_device_is_agp(struct drm_device * dev);
1936 #ifdef CONFIG_COMPAT
1937 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1938                               unsigned long arg);
1939 #endif
1940 extern int i915_emit_box(struct drm_device *dev,
1941                          struct drm_clip_rect *box,
1942                          int DR1, int DR4);
1943 extern int intel_gpu_reset(struct drm_device *dev);
1944 extern int i915_reset(struct drm_device *dev);
1945 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1946 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1947 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1948 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1949
1950 extern void intel_console_resume(struct work_struct *work);
1951
1952 /* i915_irq.c */
1953 void i915_queue_hangcheck(struct drm_device *dev);
1954 __printf(3, 4)
1955 void i915_handle_error(struct drm_device *dev, bool wedged,
1956                        const char *fmt, ...);
1957
1958 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
1959                                                         int new_delay);
1960 extern void intel_irq_init(struct drm_device *dev);
1961 extern void intel_hpd_init(struct drm_device *dev);
1962
1963 extern void intel_uncore_sanitize(struct drm_device *dev);
1964 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1965 extern void intel_uncore_init(struct drm_device *dev);
1966 extern void intel_uncore_check_errors(struct drm_device *dev);
1967 extern void intel_uncore_fini(struct drm_device *dev);
1968
1969 void
1970 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
1971                      u32 status_mask);
1972
1973 void
1974 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
1975                       u32 status_mask);
1976
1977 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
1978 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
1979
1980 /* i915_gem.c */
1981 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1982                         struct drm_file *file_priv);
1983 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1984                           struct drm_file *file_priv);
1985 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1986                          struct drm_file *file_priv);
1987 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1988                           struct drm_file *file_priv);
1989 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1990                         struct drm_file *file_priv);
1991 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1992                         struct drm_file *file_priv);
1993 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1994                               struct drm_file *file_priv);
1995 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1996                              struct drm_file *file_priv);
1997 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1998                         struct drm_file *file_priv);
1999 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2000                          struct drm_file *file_priv);
2001 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2002                        struct drm_file *file_priv);
2003 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2004                          struct drm_file *file_priv);
2005 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2006                         struct drm_file *file_priv);
2007 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2008                                struct drm_file *file);
2009 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2010                                struct drm_file *file);
2011 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2012                             struct drm_file *file_priv);
2013 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2014                            struct drm_file *file_priv);
2015 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2016                            struct drm_file *file_priv);
2017 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2018                            struct drm_file *file_priv);
2019 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2020                         struct drm_file *file_priv);
2021 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2022                         struct drm_file *file_priv);
2023 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2024                                 struct drm_file *file_priv);
2025 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2026                         struct drm_file *file_priv);
2027 void i915_gem_load(struct drm_device *dev);
2028 void *i915_gem_object_alloc(struct drm_device *dev);
2029 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2030 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2031                          const struct drm_i915_gem_object_ops *ops);
2032 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2033                                                   size_t size);
2034 void i915_init_vm(struct drm_i915_private *dev_priv,
2035                   struct i915_address_space *vm);
2036 void i915_gem_free_object(struct drm_gem_object *obj);
2037 void i915_gem_vma_destroy(struct i915_vma *vma);
2038
2039 #define PIN_MAPPABLE 0x1
2040 #define PIN_NONBLOCK 0x2
2041 #define PIN_GLOBAL 0x4
2042 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2043                                      struct i915_address_space *vm,
2044                                      uint32_t alignment,
2045                                      unsigned flags);
2046 int __must_check i915_vma_unbind(struct i915_vma *vma);
2047 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2048 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2049 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2050 void i915_gem_lastclose(struct drm_device *dev);
2051
2052 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2053                                     int *needs_clflush);
2054
2055 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2056 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2057 {
2058         struct sg_page_iter sg_iter;
2059
2060         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2061                 return sg_page_iter_page(&sg_iter);
2062
2063         return NULL;
2064 }
2065 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2066 {
2067         BUG_ON(obj->pages == NULL);
2068         obj->pages_pin_count++;
2069 }
2070 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2071 {
2072         BUG_ON(obj->pages_pin_count == 0);
2073         obj->pages_pin_count--;
2074 }
2075
2076 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2077 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2078                          struct intel_ring_buffer *to);
2079 void i915_vma_move_to_active(struct i915_vma *vma,
2080                              struct intel_ring_buffer *ring);
2081 int i915_gem_dumb_create(struct drm_file *file_priv,
2082                          struct drm_device *dev,
2083                          struct drm_mode_create_dumb *args);
2084 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2085                       uint32_t handle, uint64_t *offset);
2086 /**
2087  * Returns true if seq1 is later than seq2.
2088  */
2089 static inline bool
2090 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2091 {
2092         return (int32_t)(seq1 - seq2) >= 0;
2093 }
2094
2095 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2096 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2097 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2098 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2099
2100 static inline bool
2101 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2102 {
2103         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2104                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2105                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2106                 return true;
2107         } else
2108                 return false;
2109 }
2110
2111 static inline void
2112 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2113 {
2114         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2115                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2116                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2117                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2118         }
2119 }
2120
2121 struct drm_i915_gem_request *
2122 i915_gem_find_active_request(struct intel_ring_buffer *ring);
2123
2124 bool i915_gem_retire_requests(struct drm_device *dev);
2125 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2126                                       bool interruptible);
2127 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2128 {
2129         return unlikely(atomic_read(&error->reset_counter)
2130                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2131 }
2132
2133 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2134 {
2135         return atomic_read(&error->reset_counter) & I915_WEDGED;
2136 }
2137
2138 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2139 {
2140         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2141 }
2142
2143 void i915_gem_reset(struct drm_device *dev);
2144 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2145 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2146 int __must_check i915_gem_init(struct drm_device *dev);
2147 int __must_check i915_gem_init_hw(struct drm_device *dev);
2148 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2149 void i915_gem_init_swizzling(struct drm_device *dev);
2150 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2151 int __must_check i915_gpu_idle(struct drm_device *dev);
2152 int __must_check i915_gem_suspend(struct drm_device *dev);
2153 int __i915_add_request(struct intel_ring_buffer *ring,
2154                        struct drm_file *file,
2155                        struct drm_i915_gem_object *batch_obj,
2156                        u32 *seqno);
2157 #define i915_add_request(ring, seqno) \
2158         __i915_add_request(ring, NULL, NULL, seqno)
2159 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2160                                  uint32_t seqno);
2161 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2162 int __must_check
2163 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2164                                   bool write);
2165 int __must_check
2166 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2167 int __must_check
2168 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2169                                      u32 alignment,
2170                                      struct intel_ring_buffer *pipelined);
2171 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2172 int i915_gem_attach_phys_object(struct drm_device *dev,
2173                                 struct drm_i915_gem_object *obj,
2174                                 int id,
2175                                 int align);
2176 void i915_gem_detach_phys_object(struct drm_device *dev,
2177                                  struct drm_i915_gem_object *obj);
2178 void i915_gem_free_all_phys_object(struct drm_device *dev);
2179 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2180 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2181
2182 uint32_t
2183 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2184 uint32_t
2185 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2186                             int tiling_mode, bool fenced);
2187
2188 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2189                                     enum i915_cache_level cache_level);
2190
2191 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2192                                 struct dma_buf *dma_buf);
2193
2194 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2195                                 struct drm_gem_object *gem_obj, int flags);
2196
2197 void i915_gem_restore_fences(struct drm_device *dev);
2198
2199 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2200                                   struct i915_address_space *vm);
2201 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2202 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2203                         struct i915_address_space *vm);
2204 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2205                                 struct i915_address_space *vm);
2206 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2207                                      struct i915_address_space *vm);
2208 struct i915_vma *
2209 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2210                                   struct i915_address_space *vm);
2211
2212 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2213 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2214         struct i915_vma *vma;
2215         list_for_each_entry(vma, &obj->vma_list, vma_link)
2216                 if (vma->pin_count > 0)
2217                         return true;
2218         return false;
2219 }
2220
2221 /* Some GGTT VM helpers */
2222 #define obj_to_ggtt(obj) \
2223         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2224 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2225 {
2226         struct i915_address_space *ggtt =
2227                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2228         return vm == ggtt;
2229 }
2230
2231 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2232 {
2233         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2234 }
2235
2236 static inline unsigned long
2237 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2238 {
2239         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2240 }
2241
2242 static inline unsigned long
2243 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2244 {
2245         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2246 }
2247
2248 static inline int __must_check
2249 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2250                       uint32_t alignment,
2251                       unsigned flags)
2252 {
2253         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2254 }
2255
2256 static inline int
2257 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2258 {
2259         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2260 }
2261
2262 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2263
2264 /* i915_gem_context.c */
2265 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2266 int __must_check i915_gem_context_init(struct drm_device *dev);
2267 void i915_gem_context_fini(struct drm_device *dev);
2268 void i915_gem_context_reset(struct drm_device *dev);
2269 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2270 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2271 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2272 int i915_switch_context(struct intel_ring_buffer *ring,
2273                         struct drm_file *file, struct i915_hw_context *to);
2274 struct i915_hw_context *
2275 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2276 void i915_gem_context_free(struct kref *ctx_ref);
2277 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2278 {
2279         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2280                 kref_get(&ctx->ref);
2281 }
2282
2283 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2284 {
2285         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2286                 kref_put(&ctx->ref, i915_gem_context_free);
2287 }
2288
2289 static inline bool i915_gem_context_is_default(const struct i915_hw_context *c)
2290 {
2291         return c->id == DEFAULT_CONTEXT_ID;
2292 }
2293
2294 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2295                                   struct drm_file *file);
2296 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2297                                    struct drm_file *file);
2298
2299 /* i915_gem_evict.c */
2300 int __must_check i915_gem_evict_something(struct drm_device *dev,
2301                                           struct i915_address_space *vm,
2302                                           int min_size,
2303                                           unsigned alignment,
2304                                           unsigned cache_level,
2305                                           unsigned flags);
2306 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2307 int i915_gem_evict_everything(struct drm_device *dev);
2308
2309 /* belongs in i915_gem_gtt.h */
2310 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2311 {
2312         if (INTEL_INFO(dev)->gen < 6)
2313                 intel_gtt_chipset_flush();
2314 }
2315
2316 /* i915_gem_stolen.c */
2317 int i915_gem_init_stolen(struct drm_device *dev);
2318 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2319 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2320 void i915_gem_cleanup_stolen(struct drm_device *dev);
2321 struct drm_i915_gem_object *
2322 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2323 struct drm_i915_gem_object *
2324 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2325                                                u32 stolen_offset,
2326                                                u32 gtt_offset,
2327                                                u32 size);
2328 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2329
2330 /* i915_gem_tiling.c */
2331 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2332 {
2333         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2334
2335         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2336                 obj->tiling_mode != I915_TILING_NONE;
2337 }
2338
2339 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2340 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2341 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2342
2343 /* i915_gem_debug.c */
2344 #if WATCH_LISTS
2345 int i915_verify_lists(struct drm_device *dev);
2346 #else
2347 #define i915_verify_lists(dev) 0
2348 #endif
2349
2350 /* i915_debugfs.c */
2351 int i915_debugfs_init(struct drm_minor *minor);
2352 void i915_debugfs_cleanup(struct drm_minor *minor);
2353 #ifdef CONFIG_DEBUG_FS
2354 void intel_display_crc_init(struct drm_device *dev);
2355 #else
2356 static inline void intel_display_crc_init(struct drm_device *dev) {}
2357 #endif
2358
2359 /* i915_gpu_error.c */
2360 __printf(2, 3)
2361 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2362 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2363                             const struct i915_error_state_file_priv *error);
2364 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2365                               size_t count, loff_t pos);
2366 static inline void i915_error_state_buf_release(
2367         struct drm_i915_error_state_buf *eb)
2368 {
2369         kfree(eb->buf);
2370 }
2371 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2372                               const char *error_msg);
2373 void i915_error_state_get(struct drm_device *dev,
2374                           struct i915_error_state_file_priv *error_priv);
2375 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2376 void i915_destroy_error_state(struct drm_device *dev);
2377
2378 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2379 const char *i915_cache_level_str(int type);
2380
2381 /* i915_cmd_parser.c */
2382 void i915_cmd_parser_init_ring(struct intel_ring_buffer *ring);
2383 bool i915_needs_cmd_parser(struct intel_ring_buffer *ring);
2384 int i915_parse_cmds(struct intel_ring_buffer *ring,
2385                     struct drm_i915_gem_object *batch_obj,
2386                     u32 batch_start_offset,
2387                     bool is_master);
2388
2389 /* i915_suspend.c */
2390 extern int i915_save_state(struct drm_device *dev);
2391 extern int i915_restore_state(struct drm_device *dev);
2392
2393 /* i915_ums.c */
2394 void i915_save_display_reg(struct drm_device *dev);
2395 void i915_restore_display_reg(struct drm_device *dev);
2396
2397 /* i915_sysfs.c */
2398 void i915_setup_sysfs(struct drm_device *dev_priv);
2399 void i915_teardown_sysfs(struct drm_device *dev_priv);
2400
2401 /* intel_i2c.c */
2402 extern int intel_setup_gmbus(struct drm_device *dev);
2403 extern void intel_teardown_gmbus(struct drm_device *dev);
2404 static inline bool intel_gmbus_is_port_valid(unsigned port)
2405 {
2406         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2407 }
2408
2409 extern struct i2c_adapter *intel_gmbus_get_adapter(
2410                 struct drm_i915_private *dev_priv, unsigned port);
2411 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2412 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2413 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2414 {
2415         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2416 }
2417 extern void intel_i2c_reset(struct drm_device *dev);
2418
2419 /* intel_opregion.c */
2420 struct intel_encoder;
2421 #ifdef CONFIG_ACPI
2422 extern int intel_opregion_setup(struct drm_device *dev);
2423 extern void intel_opregion_init(struct drm_device *dev);
2424 extern void intel_opregion_fini(struct drm_device *dev);
2425 extern void intel_opregion_asle_intr(struct drm_device *dev);
2426 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2427                                          bool enable);
2428 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2429                                          pci_power_t state);
2430 #else
2431 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2432 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2433 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2434 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2435 static inline int
2436 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2437 {
2438         return 0;
2439 }
2440 static inline int
2441 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2442 {
2443         return 0;
2444 }
2445 #endif
2446
2447 /* intel_acpi.c */
2448 #ifdef CONFIG_ACPI
2449 extern void intel_register_dsm_handler(void);
2450 extern void intel_unregister_dsm_handler(void);
2451 #else
2452 static inline void intel_register_dsm_handler(void) { return; }
2453 static inline void intel_unregister_dsm_handler(void) { return; }
2454 #endif /* CONFIG_ACPI */
2455
2456 /* modesetting */
2457 extern void intel_modeset_init_hw(struct drm_device *dev);
2458 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2459 extern void intel_modeset_init(struct drm_device *dev);
2460 extern void intel_modeset_gem_init(struct drm_device *dev);
2461 extern void intel_modeset_cleanup(struct drm_device *dev);
2462 extern void intel_connector_unregister(struct intel_connector *);
2463 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2464 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2465                                          bool force_restore);
2466 extern void i915_redisable_vga(struct drm_device *dev);
2467 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2468 extern bool intel_fbc_enabled(struct drm_device *dev);
2469 extern void intel_disable_fbc(struct drm_device *dev);
2470 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2471 extern void intel_init_pch_refclk(struct drm_device *dev);
2472 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2473 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2474 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2475 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2476 extern void intel_detect_pch(struct drm_device *dev);
2477 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2478 extern int intel_enable_rc6(const struct drm_device *dev);
2479
2480 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2481 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2482                         struct drm_file *file);
2483 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2484                                struct drm_file *file);
2485
2486 /* overlay */
2487 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2488 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2489                                             struct intel_overlay_error_state *error);
2490
2491 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2492 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2493                                             struct drm_device *dev,
2494                                             struct intel_display_error_state *error);
2495
2496 /* On SNB platform, before reading ring registers forcewake bit
2497  * must be set to prevent GT core from power down and stale values being
2498  * returned.
2499  */
2500 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2501 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2502 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2503
2504 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2505 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2506
2507 /* intel_sideband.c */
2508 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2509 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2510 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2511 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2512 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2513 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2514 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2515 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2516 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2517 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2518 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2519 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2520 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2521 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2522 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2523 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2524                    enum intel_sbi_destination destination);
2525 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2526                      enum intel_sbi_destination destination);
2527 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2528 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2529
2530 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2531 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2532
2533 void vlv_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2534 void vlv_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2535
2536 #define FORCEWAKE_VLV_RENDER_RANGE_OFFSET(reg) \
2537         (((reg) >= 0x2000 && (reg) < 0x4000) ||\
2538         ((reg) >= 0x5000 && (reg) < 0x8000) ||\
2539         ((reg) >= 0xB000 && (reg) < 0x12000) ||\
2540         ((reg) >= 0x2E000 && (reg) < 0x30000))
2541
2542 #define FORCEWAKE_VLV_MEDIA_RANGE_OFFSET(reg)\
2543         (((reg) >= 0x12000 && (reg) < 0x14000) ||\
2544         ((reg) >= 0x22000 && (reg) < 0x24000) ||\
2545         ((reg) >= 0x30000 && (reg) < 0x40000))
2546
2547 #define FORCEWAKE_RENDER        (1 << 0)
2548 #define FORCEWAKE_MEDIA         (1 << 1)
2549 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2550
2551
2552 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2553 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2554
2555 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2556 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2557 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2558 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2559
2560 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2561 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2562 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2563 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2564
2565 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2566  * will be implemented using 2 32-bit writes in an arbitrary order with
2567  * an arbitrary delay between them. This can cause the hardware to
2568  * act upon the intermediate value, possibly leading to corruption and
2569  * machine death. You have been warned.
2570  */
2571 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2572 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2573
2574 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2575                 u32 upper = I915_READ(upper_reg);                       \
2576                 u32 lower = I915_READ(lower_reg);                       \
2577                 u32 tmp = I915_READ(upper_reg);                         \
2578                 if (upper != tmp) {                                     \
2579                         upper = tmp;                                    \
2580                         lower = I915_READ(lower_reg);                   \
2581                         WARN_ON(I915_READ(upper_reg) != upper);         \
2582                 }                                                       \
2583                 (u64)upper << 32 | lower; })
2584
2585 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2586 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2587
2588 /* "Broadcast RGB" property */
2589 #define INTEL_BROADCAST_RGB_AUTO 0
2590 #define INTEL_BROADCAST_RGB_FULL 1
2591 #define INTEL_BROADCAST_RGB_LIMITED 2
2592
2593 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2594 {
2595         if (HAS_PCH_SPLIT(dev))
2596                 return CPU_VGACNTRL;
2597         else if (IS_VALLEYVIEW(dev))
2598                 return VLV_VGACNTRL;
2599         else
2600                 return VGACNTRL;
2601 }
2602
2603 static inline void __user *to_user_ptr(u64 address)
2604 {
2605         return (void __user *)(uintptr_t)address;
2606 }
2607
2608 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2609 {
2610         unsigned long j = msecs_to_jiffies(m);
2611
2612         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2613 }
2614
2615 static inline unsigned long
2616 timespec_to_jiffies_timeout(const struct timespec *value)
2617 {
2618         unsigned long j = timespec_to_jiffies(value);
2619
2620         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2621 }
2622
2623 /*
2624  * If you need to wait X milliseconds between events A and B, but event B
2625  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2626  * when event A happened, then just before event B you call this function and
2627  * pass the timestamp as the first argument, and X as the second argument.
2628  */
2629 static inline void
2630 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2631 {
2632         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2633
2634         /*
2635          * Don't re-read the value of "jiffies" every time since it may change
2636          * behind our back and break the math.
2637          */
2638         tmp_jiffies = jiffies;
2639         target_jiffies = timestamp_jiffies +
2640                          msecs_to_jiffies_timeout(to_wait_ms);
2641
2642         if (time_after(target_jiffies, tmp_jiffies)) {
2643                 remaining_jiffies = target_jiffies - tmp_jiffies;
2644                 while (remaining_jiffies)
2645                         remaining_jiffies =
2646                             schedule_timeout_uninterruptible(remaining_jiffies);
2647         }
2648 }
2649
2650 #endif