drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         INVALID_PIPE = -1,
  58         PIPE_A = 0,
  59         PIPE_B,
  60         PIPE_C,
  61         _PIPE_EDP,
  62         I915_MAX_PIPES = _PIPE_EDP
  63 };
  64 #define pipe_name(p) ((p) + 'A')
  65
  66 enum transcoder {
  67         TRANSCODER_A = 0,
  68         TRANSCODER_B,
  69         TRANSCODER_C,
  70         TRANSCODER_EDP,
  71         I915_MAX_TRANSCODERS
  72 };
  73 #define transcoder_name(t) ((t) + 'A')
  74
  75 enum plane {
  76         PLANE_A = 0,
  77         PLANE_B,
  78         PLANE_C,
  79 };
  80 #define plane_name(p) ((p) + 'A')
  81
  82 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites + (s) + 'A')
  83
  84 enum port {
  85         PORT_A = 0,
  86         PORT_B,
  87         PORT_C,
  88         PORT_D,
  89         PORT_E,
  90         I915_MAX_PORTS
  91 };
  92 #define port_name(p) ((p) + 'A')
  93
  94 #define I915_NUM_PHYS_VLV 1
  95
  96 enum dpio_channel {
  97         DPIO_CH0,
  98         DPIO_CH1
  99 };
 100
 101 enum dpio_phy {
 102         DPIO_PHY0,
 103         DPIO_PHY1
 104 };
 105
 106 enum intel_display_power_domain {
 107         POWER_DOMAIN_PIPE_A,
 108         POWER_DOMAIN_PIPE_B,
 109         POWER_DOMAIN_PIPE_C,
 110         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 111         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 112         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 113         POWER_DOMAIN_TRANSCODER_A,
 114         POWER_DOMAIN_TRANSCODER_B,
 115         POWER_DOMAIN_TRANSCODER_C,
 116         POWER_DOMAIN_TRANSCODER_EDP,
 117         POWER_DOMAIN_VGA,
 118         POWER_DOMAIN_AUDIO,
 119         POWER_DOMAIN_INIT,
 120
 121         POWER_DOMAIN_NUM,
 122 };
 123
 124 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 125
 126 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 127 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 128                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 129 #define POWER_DOMAIN_TRANSCODER(tran) \
 130         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 131          (tran) + POWER_DOMAIN_TRANSCODER_A)
 132
 133 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 134         BIT(POWER_DOMAIN_PIPE_A) |              \
 135         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 136 #define BDW_ALWAYS_ON_POWER_DOMAINS (           \
 137         BIT(POWER_DOMAIN_PIPE_A) |              \
 138         BIT(POWER_DOMAIN_TRANSCODER_EDP) |      \
 139         BIT(POWER_DOMAIN_PIPE_A_PANEL_FITTER))
 140
 141 enum hpd_pin {
 142         HPD_NONE = 0,
 143         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 144         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 145         HPD_CRT,
 146         HPD_SDVO_B,
 147         HPD_SDVO_C,
 148         HPD_PORT_B,
 149         HPD_PORT_C,
 150         HPD_PORT_D,
 151         HPD_NUM_PINS
 152 };
 153
 154 #define I915_GEM_GPU_DOMAINS \
 155         (I915_GEM_DOMAIN_RENDER | \
 156          I915_GEM_DOMAIN_SAMPLER | \
 157          I915_GEM_DOMAIN_COMMAND | \
 158          I915_GEM_DOMAIN_INSTRUCTION | \
 159          I915_GEM_DOMAIN_VERTEX)
 160
 161 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 162
 163 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 164         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 165                 if ((intel_encoder)->base.crtc == (__crtc))
 166
 167 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 168         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 169                 if ((intel_connector)->base.encoder == (__encoder))
 170
 171 struct drm_i915_private;
 172
 173 enum intel_dpll_id {
 174         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 175         /* real shared dpll ids must be >= 0 */
 176         DPLL_ID_PCH_PLL_A,
 177         DPLL_ID_PCH_PLL_B,
 178 };
 179 #define I915_NUM_PLLS 2
 180
 181 struct intel_dpll_hw_state {
 182         uint32_t dpll;
 183         uint32_t dpll_md;
 184         uint32_t fp0;
 185         uint32_t fp1;
 186 };
 187
 188 struct intel_shared_dpll {
 189         int refcount; /* count of number of CRTCs sharing this PLL */
 190         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 191         bool on; /* is the PLL actually active? Disabled during modeset */
 192         const char *name;
 193         /* should match the index in the dev_priv->shared_dplls array */
 194         enum intel_dpll_id id;
 195         struct intel_dpll_hw_state hw_state;
 196         void (*mode_set)(struct drm_i915_private *dev_priv,
 197                          struct intel_shared_dpll *pll);
 198         void (*enable)(struct drm_i915_private *dev_priv,
 199                        struct intel_shared_dpll *pll);
 200         void (*disable)(struct drm_i915_private *dev_priv,
 201                         struct intel_shared_dpll *pll);
 202         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 203                              struct intel_shared_dpll *pll,
 204                              struct intel_dpll_hw_state *hw_state);
 205 };
 206
 207 /* Used by dp and fdi links */
 208 struct intel_link_m_n {
 209         uint32_t        tu;
 210         uint32_t        gmch_m;
 211         uint32_t        gmch_n;
 212         uint32_t        link_m;
 213         uint32_t        link_n;
 214 };
 215
 216 void intel_link_compute_m_n(int bpp, int nlanes,
 217                             int pixel_clock, int link_clock,
 218                             struct intel_link_m_n *m_n);
 219
 220 struct intel_ddi_plls {
 221         int spll_refcount;
 222         int wrpll1_refcount;
 223         int wrpll2_refcount;
 224 };
 225
 226 /* Interface history:
 227  *
 228  * 1.1: Original.
 229  * 1.2: Add Power Management
 230  * 1.3: Add vblank support
 231  * 1.4: Fix cmdbuffer path, add heap destroy
 232  * 1.5: Add vblank pipe configuration
 233  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 234  *      - Support vertical blank on secondary display pipe
 235  */
 236 #define DRIVER_MAJOR            1
 237 #define DRIVER_MINOR            6
 238 #define DRIVER_PATCHLEVEL       0
 239
 240 #define WATCH_LISTS     0
 241 #define WATCH_GTT       0
 242
 243 #define I915_GEM_PHYS_CURSOR_0 1
 244 #define I915_GEM_PHYS_CURSOR_1 2
 245 #define I915_GEM_PHYS_OVERLAY_REGS 3
 246 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 247
 248 struct drm_i915_gem_phys_object {
 249         int id;
 250         struct page **page_list;
 251         drm_dma_handle_t *handle;
 252         struct drm_i915_gem_object *cur_obj;
 253 };
 254
 255 struct opregion_header;
 256 struct opregion_acpi;
 257 struct opregion_swsci;
 258 struct opregion_asle;
 259
 260 struct intel_opregion {
 261         struct opregion_header __iomem *header;
 262         struct opregion_acpi __iomem *acpi;
 263         struct opregion_swsci __iomem *swsci;
 264         u32 swsci_gbda_sub_functions;
 265         u32 swsci_sbcb_sub_functions;
 266         struct opregion_asle __iomem *asle;
 267         void __iomem *vbt;
 268         u32 __iomem *lid_state;
 269         struct work_struct asle_work;
 270 };
 271 #define OPREGION_SIZE            (8*1024)
 272
 273 struct intel_overlay;
 274 struct intel_overlay_error_state;
 275
 276 struct drm_i915_master_private {
 277         drm_local_map_t *sarea;
 278         struct _drm_i915_sarea *sarea_priv;
 279 };
 280 #define I915_FENCE_REG_NONE -1
 281 #define I915_MAX_NUM_FENCES 32
 282 /* 32 fences + sign bit for FENCE_REG_NONE */
 283 #define I915_MAX_NUM_FENCE_BITS 6
 284
 285 struct drm_i915_fence_reg {
 286         struct list_head lru_list;
 287         struct drm_i915_gem_object *obj;
 288         int pin_count;
 289 };
 290
 291 struct sdvo_device_mapping {
 292         u8 initialized;
 293         u8 dvo_port;
 294         u8 slave_addr;
 295         u8 dvo_wiring;
 296         u8 i2c_pin;
 297         u8 ddc_pin;
 298 };
 299
 300 struct intel_display_error_state;
 301
 302 struct drm_i915_error_state {
 303         struct kref ref;
 304         struct timeval time;
 305
 306         char error_msg[128];
 307         u32 reset_count;
 308
 309         /* Generic register state */
 310         u32 eir;
 311         u32 pgtbl_er;
 312         u32 ier;
 313         u32 ccid;
 314         u32 derrmr;
 315         u32 forcewake;
 316         u32 error; /* gen6+ */
 317         u32 err_int; /* gen7 */
 318         u32 done_reg;
 319         u32 gac_eco;
 320         u32 gam_ecochk;
 321         u32 gab_ctl;
 322         u32 gfx_mode;
 323         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 324         u32 pipestat[I915_MAX_PIPES];
 325         u64 fence[I915_MAX_NUM_FENCES];
 326         struct intel_overlay_error_state *overlay;
 327         struct intel_display_error_state *display;
 328
 329         struct drm_i915_error_ring {
 330                 bool valid;
 331                 /* Software tracked state */
 332                 bool waiting;
 333                 int hangcheck_score;
 334                 enum intel_ring_hangcheck_action hangcheck_action;
 335                 int num_requests;
 336
 337                 /* our own tracking of ring head and tail */
 338                 u32 cpu_ring_head;
 339                 u32 cpu_ring_tail;
 340
 341                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 342
 343                 /* Register state */
 344                 u32 tail;
 345                 u32 head;
 346                 u32 ctl;
 347                 u32 hws;
 348                 u32 ipeir;
 349                 u32 ipehr;
 350                 u32 instdone;
 351                 u32 acthd;
 352                 u32 bbstate;
 353                 u32 instpm;
 354                 u32 instps;
 355                 u32 seqno;
 356                 u64 bbaddr;
 357                 u32 fault_reg;
 358                 u32 faddr;
 359                 u32 rc_psmi; /* sleep state */
 360                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 361
 362                 struct drm_i915_error_object {
 363                         int page_count;
 364                         u32 gtt_offset;
 365                         u32 *pages[0];
 366                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 367
 368                 struct drm_i915_error_request {
 369                         long jiffies;
 370                         u32 seqno;
 371                         u32 tail;
 372                 } *requests;
 373
 374                 struct {
 375                         u32 gfx_mode;
 376                         union {
 377                                 u64 pdp[4];
 378                                 u32 pp_dir_base;
 379                         };
 380                 } vm_info;
 381
 382                 pid_t pid;
 383                 char comm[TASK_COMM_LEN];
 384         } ring[I915_NUM_RINGS];
 385         struct drm_i915_error_buffer {
 386                 u32 size;
 387                 u32 name;
 388                 u32 rseqno, wseqno;
 389                 u32 gtt_offset;
 390                 u32 read_domains;
 391                 u32 write_domain;
 392                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 393                 s32 pinned:2;
 394                 u32 tiling:2;
 395                 u32 dirty:1;
 396                 u32 purgeable:1;
 397                 s32 ring:4;
 398                 u32 cache_level:3;
 399         } **active_bo, **pinned_bo;
 400
 401         u32 *active_bo_count, *pinned_bo_count;
 402 };
 403
 404 struct intel_connector;
 405 struct intel_crtc_config;
 406 struct intel_crtc;
 407 struct intel_limit;
 408 struct dpll;
 409
 410 struct drm_i915_display_funcs {
 411         bool (*fbc_enabled)(struct drm_device *dev);
 412         void (*enable_fbc)(struct drm_crtc *crtc);
 413         void (*disable_fbc)(struct drm_device *dev);
 414         int (*get_display_clock_speed)(struct drm_device *dev);
 415         int (*get_fifo_size)(struct drm_device *dev, int plane);
 416         /**
 417          * find_dpll() - Find the best values for the PLL
 418          * @limit: limits for the PLL
 419          * @crtc: current CRTC
 420          * @target: target frequency in kHz
 421          * @refclk: reference clock frequency in kHz
 422          * @match_clock: if provided, @best_clock P divider must
 423          *               match the P divider from @match_clock
 424          *               used for LVDS downclocking
 425          * @best_clock: best PLL values found
 426          *
 427          * Returns true on success, false on failure.
 428          */
 429         bool (*find_dpll)(const struct intel_limit *limit,
 430                           struct drm_crtc *crtc,
 431                           int target, int refclk,
 432                           struct dpll *match_clock,
 433                           struct dpll *best_clock);
 434         void (*update_wm)(struct drm_crtc *crtc);
 435         void (*update_sprite_wm)(struct drm_plane *plane,
 436                                  struct drm_crtc *crtc,
 437                                  uint32_t sprite_width, int pixel_size,
 438                                  bool enable, bool scaled);
 439         void (*modeset_global_resources)(struct drm_device *dev);
 440         /* Returns the active state of the crtc, and if the crtc is active,
 441          * fills out the pipe-config with the hw state. */
 442         bool (*get_pipe_config)(struct intel_crtc *,
 443                                 struct intel_crtc_config *);
 444         int (*crtc_mode_set)(struct drm_crtc *crtc,
 445                              int x, int y,
 446                              struct drm_framebuffer *old_fb);
 447         void (*crtc_enable)(struct drm_crtc *crtc);
 448         void (*crtc_disable)(struct drm_crtc *crtc);
 449         void (*off)(struct drm_crtc *crtc);
 450         void (*write_eld)(struct drm_connector *connector,
 451                           struct drm_crtc *crtc,
 452                           struct drm_display_mode *mode);
 453         void (*fdi_link_train)(struct drm_crtc *crtc);
 454         void (*init_clock_gating)(struct drm_device *dev);
 455         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 456                           struct drm_framebuffer *fb,
 457                           struct drm_i915_gem_object *obj,
 458                           uint32_t flags);
 459         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 460                             int x, int y);
 461         void (*hpd_irq_setup)(struct drm_device *dev);
 462         /* clock updates for mode set */
 463         /* cursor updates */
 464         /* render clock increase/decrease */
 465         /* display clock increase/decrease */
 466         /* pll clock increase/decrease */
 467
 468         int (*setup_backlight)(struct intel_connector *connector);
 469         uint32_t (*get_backlight)(struct intel_connector *connector);
 470         void (*set_backlight)(struct intel_connector *connector,
 471                               uint32_t level);
 472         void (*disable_backlight)(struct intel_connector *connector);
 473         void (*enable_backlight)(struct intel_connector *connector);
 474 };
 475
 476 struct intel_uncore_funcs {
 477         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 478                                                         int fw_engine);
 479         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 480                                                         int fw_engine);
 481
 482         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 483         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 484         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 485         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 486
 487         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 488                                 uint8_t val, bool trace);
 489         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 490                                 uint16_t val, bool trace);
 491         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 492                                 uint32_t val, bool trace);
 493         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 494                                 uint64_t val, bool trace);
 495 };
 496
 497 struct intel_uncore {
 498         spinlock_t lock; /** lock is also taken in irq contexts. */
 499
 500         struct intel_uncore_funcs funcs;
 501
 502         unsigned fifo_count;
 503         unsigned forcewake_count;
 504
 505         unsigned fw_rendercount;
 506         unsigned fw_mediacount;
 507
 508         struct timer_list force_wake_timer;
 509 };
 510
 511 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 512         func(is_mobile) sep \
 513         func(is_i85x) sep \
 514         func(is_i915g) sep \
 515         func(is_i945gm) sep \
 516         func(is_g33) sep \
 517         func(need_gfx_hws) sep \
 518         func(is_g4x) sep \
 519         func(is_pineview) sep \
 520         func(is_broadwater) sep \
 521         func(is_crestline) sep \
 522         func(is_ivybridge) sep \
 523         func(is_valleyview) sep \
 524         func(is_haswell) sep \
 525         func(is_preliminary) sep \
 526         func(has_fbc) sep \
 527         func(has_pipe_cxsr) sep \
 528         func(has_hotplug) sep \
 529         func(cursor_needs_physical) sep \
 530         func(has_overlay) sep \
 531         func(overlay_needs_physical) sep \
 532         func(supports_tv) sep \
 533         func(has_llc) sep \
 534         func(has_ddi) sep \
 535         func(has_fpga_dbg)
 536
 537 #define DEFINE_FLAG(name) u8 name:1
 538 #define SEP_SEMICOLON ;
 539
 540 struct intel_device_info {
 541         u32 display_mmio_offset;
 542         u8 num_pipes:3;
 543         u8 num_sprites:2;
 544         u8 gen;
 545         u8 ring_mask; /* Rings supported by the HW */
 546         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 547         /* Register offsets for the various display pipes and transcoders */
 548         int pipe_offsets[I915_MAX_TRANSCODERS];
 549         int trans_offsets[I915_MAX_TRANSCODERS];
 550         int dpll_offsets[I915_MAX_PIPES];
 551         int dpll_md_offsets[I915_MAX_PIPES];
 552         int palette_offsets[I915_MAX_PIPES];
 553 };
 554
 555 #undef DEFINE_FLAG
 556 #undef SEP_SEMICOLON
 557
 558 enum i915_cache_level {
 559         I915_CACHE_NONE = 0,
 560         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 561         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 562                               caches, eg sampler/render caches, and the
 563                               large Last-Level-Cache. LLC is coherent with
 564                               the CPU, but L3 is only visible to the GPU. */
 565         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 566 };
 567
 568 typedef uint32_t gen6_gtt_pte_t;
 569
 570 /**
 571  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 572  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 573  * object into/from the address space.
 574  *
 575  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 576  * will always be <= an objects lifetime. So object refcounting should cover us.
 577  */
 578 struct i915_vma {
 579         struct drm_mm_node node;
 580         struct drm_i915_gem_object *obj;
 581         struct i915_address_space *vm;
 582
 583         /** This object's place on the active/inactive lists */
 584         struct list_head mm_list;
 585
 586         struct list_head vma_link; /* Link in the object's VMA list */
 587
 588         /** This vma's place in the batchbuffer or on the eviction list */
 589         struct list_head exec_list;
 590
 591         /**
 592          * Used for performing relocations during execbuffer insertion.
 593          */
 594         struct hlist_node exec_node;
 595         unsigned long exec_handle;
 596         struct drm_i915_gem_exec_object2 *exec_entry;
 597
 598         /**
 599          * How many users have pinned this object in GTT space. The following
 600          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 601          * (via user_pin_count), execbuffer (objects are not allowed multiple
 602          * times for the same batchbuffer), and the framebuffer code. When
 603          * switching/pageflipping, the framebuffer code has at most two buffers
 604          * pinned per crtc.
 605          *
 606          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 607          * bits with absolutely no headroom. So use 4 bits. */
 608         unsigned int pin_count:4;
 609 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 610
 611         /** Unmap an object from an address space. This usually consists of
 612          * setting the valid PTE entries to a reserved scratch page. */
 613         void (*unbind_vma)(struct i915_vma *vma);
 614         /* Map an object into an address space with the given cache flags. */
 615 #define GLOBAL_BIND (1<<0)
 616         void (*bind_vma)(struct i915_vma *vma,
 617                          enum i915_cache_level cache_level,
 618                          u32 flags);
 619 };
 620
 621 struct i915_address_space {
 622         struct drm_mm mm;
 623         struct drm_device *dev;
 624         struct list_head global_link;
 625         unsigned long start;            /* Start offset always 0 for dri2 */
 626         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 627
 628         struct {
 629                 dma_addr_t addr;
 630                 struct page *page;
 631         } scratch;
 632
 633         /**
 634          * List of objects currently involved in rendering.
 635          *
 636          * Includes buffers having the contents of their GPU caches
 637          * flushed, not necessarily primitives.  last_rendering_seqno
 638          * represents when the rendering involved will be completed.
 639          *
 640          * A reference is held on the buffer while on this list.
 641          */
 642         struct list_head active_list;
 643
 644         /**
 645          * LRU list of objects which are not in the ringbuffer and
 646          * are ready to unbind, but are still in the GTT.
 647          *
 648          * last_rendering_seqno is 0 while an object is in this list.
 649          *
 650          * A reference is not held on the buffer while on this list,
 651          * as merely being GTT-bound shouldn't prevent its being
 652          * freed, and we'll pull it off the list in the free path.
 653          */
 654         struct list_head inactive_list;
 655
 656         /* FIXME: Need a more generic return type */
 657         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 658                                      enum i915_cache_level level,
 659                                      bool valid); /* Create a valid PTE */
 660         void (*clear_range)(struct i915_address_space *vm,
 661                             uint64_t start,
 662                             uint64_t length,
 663                             bool use_scratch);
 664         void (*insert_entries)(struct i915_address_space *vm,
 665                                struct sg_table *st,
 666                                uint64_t start,
 667                                enum i915_cache_level cache_level);
 668         void (*cleanup)(struct i915_address_space *vm);
 669 };
 670
 671 /* The Graphics Translation Table is the way in which GEN hardware translates a
 672  * Graphics Virtual Address into a Physical Address. In addition to the normal
 673  * collateral associated with any va->pa translations GEN hardware also has a
 674  * portion of the GTT which can be mapped by the CPU and remain both coherent
 675  * and correct (in cases like swizzling). That region is referred to as GMADR in
 676  * the spec.
 677  */
 678 struct i915_gtt {
 679         struct i915_address_space base;
 680         size_t stolen_size;             /* Total size of stolen memory */
 681
 682         unsigned long mappable_end;     /* End offset that we can CPU map */
 683         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 684         phys_addr_t mappable_base;      /* PA of our GMADR */
 685
 686         /** "Graphics Stolen Memory" holds the global PTEs */
 687         void __iomem *gsm;
 688
 689         bool do_idle_maps;
 690
 691         int mtrr;
 692
 693         /* global gtt ops */
 694         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 695                           size_t *stolen, phys_addr_t *mappable_base,
 696                           unsigned long *mappable_end);
 697 };
 698 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 699
 700 #define GEN8_LEGACY_PDPS 4
 701 struct i915_hw_ppgtt {
 702         struct i915_address_space base;
 703         struct kref ref;
 704         struct drm_mm_node node;
 705         unsigned num_pd_entries;
 706         unsigned num_pd_pages; /* gen8+ */
 707         union {
 708                 struct page **pt_pages;
 709                 struct page **gen8_pt_pages[GEN8_LEGACY_PDPS];
 710         };
 711         struct page *pd_pages;
 712         union {
 713                 uint32_t pd_offset;
 714                 dma_addr_t pd_dma_addr[GEN8_LEGACY_PDPS];
 715         };
 716         union {
 717                 dma_addr_t *pt_dma_addr;
 718                 dma_addr_t *gen8_pt_dma_addr[4];
 719         };
 720
 721         int (*enable)(struct i915_hw_ppgtt *ppgtt);
 722         int (*switch_mm)(struct i915_hw_ppgtt *ppgtt,
 723                          struct intel_ring_buffer *ring,
 724                          bool synchronous);
 725         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 726 };
 727
 728 struct i915_ctx_hang_stats {
 729         /* This context had batch pending when hang was declared */
 730         unsigned batch_pending;
 731
 732         /* This context had batch active when hang was declared */
 733         unsigned batch_active;
 734
 735         /* Time when this context was last blamed for a GPU reset */
 736         unsigned long guilty_ts;
 737
 738         /* This context is banned to submit more work */
 739         bool banned;
 740 };
 741
 742 /* This must match up with the value previously used for execbuf2.rsvd1. */
 743 #define DEFAULT_CONTEXT_ID 0
 744 struct i915_hw_context {
 745         struct kref ref;
 746         int id;
 747         bool is_initialized;
 748         uint8_t remap_slice;
 749         struct drm_i915_file_private *file_priv;
 750         struct intel_ring_buffer *last_ring;
 751         struct drm_i915_gem_object *obj;
 752         struct i915_ctx_hang_stats hang_stats;
 753         struct i915_address_space *vm;
 754
 755         struct list_head link;
 756 };
 757
 758 struct i915_fbc {
 759         unsigned long size;
 760         unsigned int fb_id;
 761         enum plane plane;
 762         int y;
 763
 764         struct drm_mm_node *compressed_fb;
 765         struct drm_mm_node *compressed_llb;
 766
 767         struct intel_fbc_work {
 768                 struct delayed_work work;
 769                 struct drm_crtc *crtc;
 770                 struct drm_framebuffer *fb;
 771         } *fbc_work;
 772
 773         enum no_fbc_reason {
 774                 FBC_OK, /* FBC is enabled */
 775                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 776                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 777                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 778                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 779                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 780                 FBC_BAD_PLANE, /* fbc not supported on plane */
 781                 FBC_NOT_TILED, /* buffer not tiled */
 782                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 783                 FBC_MODULE_PARAM,
 784                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 785         } no_fbc_reason;
 786 };
 787
 788 struct i915_psr {
 789         bool sink_support;
 790         bool source_ok;
 791 };
 792
 793 enum intel_pch {
 794         PCH_NONE = 0,   /* No PCH present */
 795         PCH_IBX,        /* Ibexpeak PCH */
 796         PCH_CPT,        /* Cougarpoint PCH */
 797         PCH_LPT,        /* Lynxpoint PCH */
 798         PCH_NOP,
 799 };
 800
 801 enum intel_sbi_destination {
 802         SBI_ICLK,
 803         SBI_MPHY,
 804 };
 805
 806 #define QUIRK_PIPEA_FORCE (1<<0)
 807 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 808 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 809
 810 struct intel_fbdev;
 811 struct intel_fbc_work;
 812
 813 struct intel_gmbus {
 814         struct i2c_adapter adapter;
 815         u32 force_bit;
 816         u32 reg0;
 817         u32 gpio_reg;
 818         struct i2c_algo_bit_data bit_algo;
 819         struct drm_i915_private *dev_priv;
 820 };
 821
 822 struct i915_suspend_saved_registers {
 823         u8 saveLBB;
 824         u32 saveDSPACNTR;
 825         u32 saveDSPBCNTR;
 826         u32 saveDSPARB;
 827         u32 savePIPEACONF;
 828         u32 savePIPEBCONF;
 829         u32 savePIPEASRC;
 830         u32 savePIPEBSRC;
 831         u32 saveFPA0;
 832         u32 saveFPA1;
 833         u32 saveDPLL_A;
 834         u32 saveDPLL_A_MD;
 835         u32 saveHTOTAL_A;
 836         u32 saveHBLANK_A;
 837         u32 saveHSYNC_A;
 838         u32 saveVTOTAL_A;
 839         u32 saveVBLANK_A;
 840         u32 saveVSYNC_A;
 841         u32 saveBCLRPAT_A;
 842         u32 saveTRANSACONF;
 843         u32 saveTRANS_HTOTAL_A;
 844         u32 saveTRANS_HBLANK_A;
 845         u32 saveTRANS_HSYNC_A;
 846         u32 saveTRANS_VTOTAL_A;
 847         u32 saveTRANS_VBLANK_A;
 848         u32 saveTRANS_VSYNC_A;
 849         u32 savePIPEASTAT;
 850         u32 saveDSPASTRIDE;
 851         u32 saveDSPASIZE;
 852         u32 saveDSPAPOS;
 853         u32 saveDSPAADDR;
 854         u32 saveDSPASURF;
 855         u32 saveDSPATILEOFF;
 856         u32 savePFIT_PGM_RATIOS;
 857         u32 saveBLC_HIST_CTL;
 858         u32 saveBLC_PWM_CTL;
 859         u32 saveBLC_PWM_CTL2;
 860         u32 saveBLC_HIST_CTL_B;
 861         u32 saveBLC_CPU_PWM_CTL;
 862         u32 saveBLC_CPU_PWM_CTL2;
 863         u32 saveFPB0;
 864         u32 saveFPB1;
 865         u32 saveDPLL_B;
 866         u32 saveDPLL_B_MD;
 867         u32 saveHTOTAL_B;
 868         u32 saveHBLANK_B;
 869         u32 saveHSYNC_B;
 870         u32 saveVTOTAL_B;
 871         u32 saveVBLANK_B;
 872         u32 saveVSYNC_B;
 873         u32 saveBCLRPAT_B;
 874         u32 saveTRANSBCONF;
 875         u32 saveTRANS_HTOTAL_B;
 876         u32 saveTRANS_HBLANK_B;
 877         u32 saveTRANS_HSYNC_B;
 878         u32 saveTRANS_VTOTAL_B;
 879         u32 saveTRANS_VBLANK_B;
 880         u32 saveTRANS_VSYNC_B;
 881         u32 savePIPEBSTAT;
 882         u32 saveDSPBSTRIDE;
 883         u32 saveDSPBSIZE;
 884         u32 saveDSPBPOS;
 885         u32 saveDSPBADDR;
 886         u32 saveDSPBSURF;
 887         u32 saveDSPBTILEOFF;
 888         u32 saveVGA0;
 889         u32 saveVGA1;
 890         u32 saveVGA_PD;
 891         u32 saveVGACNTRL;
 892         u32 saveADPA;
 893         u32 saveLVDS;
 894         u32 savePP_ON_DELAYS;
 895         u32 savePP_OFF_DELAYS;
 896         u32 saveDVOA;
 897         u32 saveDVOB;
 898         u32 saveDVOC;
 899         u32 savePP_ON;
 900         u32 savePP_OFF;
 901         u32 savePP_CONTROL;
 902         u32 savePP_DIVISOR;
 903         u32 savePFIT_CONTROL;
 904         u32 save_palette_a[256];
 905         u32 save_palette_b[256];
 906         u32 saveFBC_CONTROL;
 907         u32 saveIER;
 908         u32 saveIIR;
 909         u32 saveIMR;
 910         u32 saveDEIER;
 911         u32 saveDEIMR;
 912         u32 saveGTIER;
 913         u32 saveGTIMR;
 914         u32 saveFDI_RXA_IMR;
 915         u32 saveFDI_RXB_IMR;
 916         u32 saveCACHE_MODE_0;
 917         u32 saveMI_ARB_STATE;
 918         u32 saveSWF0[16];
 919         u32 saveSWF1[16];
 920         u32 saveSWF2[3];
 921         u8 saveMSR;
 922         u8 saveSR[8];
 923         u8 saveGR[25];
 924         u8 saveAR_INDEX;
 925         u8 saveAR[21];
 926         u8 saveDACMASK;
 927         u8 saveCR[37];
 928         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 929         u32 saveCURACNTR;
 930         u32 saveCURAPOS;
 931         u32 saveCURABASE;
 932         u32 saveCURBCNTR;
 933         u32 saveCURBPOS;
 934         u32 saveCURBBASE;
 935         u32 saveCURSIZE;
 936         u32 saveDP_B;
 937         u32 saveDP_C;
 938         u32 saveDP_D;
 939         u32 savePIPEA_GMCH_DATA_M;
 940         u32 savePIPEB_GMCH_DATA_M;
 941         u32 savePIPEA_GMCH_DATA_N;
 942         u32 savePIPEB_GMCH_DATA_N;
 943         u32 savePIPEA_DP_LINK_M;
 944         u32 savePIPEB_DP_LINK_M;
 945         u32 savePIPEA_DP_LINK_N;
 946         u32 savePIPEB_DP_LINK_N;
 947         u32 saveFDI_RXA_CTL;
 948         u32 saveFDI_TXA_CTL;
 949         u32 saveFDI_RXB_CTL;
 950         u32 saveFDI_TXB_CTL;
 951         u32 savePFA_CTL_1;
 952         u32 savePFB_CTL_1;
 953         u32 savePFA_WIN_SZ;
 954         u32 savePFB_WIN_SZ;
 955         u32 savePFA_WIN_POS;
 956         u32 savePFB_WIN_POS;
 957         u32 savePCH_DREF_CONTROL;
 958         u32 saveDISP_ARB_CTL;
 959         u32 savePIPEA_DATA_M1;
 960         u32 savePIPEA_DATA_N1;
 961         u32 savePIPEA_LINK_M1;
 962         u32 savePIPEA_LINK_N1;
 963         u32 savePIPEB_DATA_M1;
 964         u32 savePIPEB_DATA_N1;
 965         u32 savePIPEB_LINK_M1;
 966         u32 savePIPEB_LINK_N1;
 967         u32 saveMCHBAR_RENDER_STANDBY;
 968         u32 savePCH_PORT_HOTPLUG;
 969 };
 970
 971 struct intel_gen6_power_mgmt {
 972         /* work and pm_iir are protected by dev_priv->irq_lock */
 973         struct work_struct work;
 974         u32 pm_iir;
 975
 976         u8 cur_delay;
 977         u8 min_delay;
 978         u8 max_delay;
 979         u8 rpe_delay;
 980         u8 rp1_delay;
 981         u8 rp0_delay;
 982         u8 hw_max;
 983
 984         bool rp_up_masked;
 985         bool rp_down_masked;
 986
 987         int last_adj;
 988         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 989
 990         bool enabled;
 991         struct delayed_work delayed_resume_work;
 992
 993         /*
 994          * Protects RPS/RC6 register access and PCU communication.
 995          * Must be taken after struct_mutex if nested.
 996          */
 997         struct mutex hw_lock;
 998 };
 999
1000 /* defined intel_pm.c */
1001 extern spinlock_t mchdev_lock;
1002
1003 struct intel_ilk_power_mgmt {
1004         u8 cur_delay;
1005         u8 min_delay;
1006         u8 max_delay;
1007         u8 fmax;
1008         u8 fstart;
1009
1010         u64 last_count1;
1011         unsigned long last_time1;
1012         unsigned long chipset_power;
1013         u64 last_count2;
1014         struct timespec last_time2;
1015         unsigned long gfx_power;
1016         u8 corr;
1017
1018         int c_m;
1019         int r_t;
1020
1021         struct drm_i915_gem_object *pwrctx;
1022         struct drm_i915_gem_object *renderctx;
1023 };
1024
1025 /* Power well structure for haswell */
1026 struct i915_power_well {
1027         const char *name;
1028         bool always_on;
1029         /* power well enable/disable usage count */
1030         int count;
1031         unsigned long domains;
1032         void *data;
1033         void (*set)(struct drm_i915_private *dev_priv, struct i915_power_well *power_well,
1034                     bool enable);
1035         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1036                            struct i915_power_well *power_well);
1037 };
1038
1039 struct i915_power_domains {
1040         /*
1041          * Power wells needed for initialization at driver init and suspend
1042          * time are on. They are kept on until after the first modeset.
1043          */
1044         bool init_power_on;
1045         int power_well_count;
1046
1047         struct mutex lock;
1048         int domain_use_count[POWER_DOMAIN_NUM];
1049         struct i915_power_well *power_wells;
1050 };
1051
1052 struct i915_dri1_state {
1053         unsigned allow_batchbuffer : 1;
1054         u32 __iomem *gfx_hws_cpu_addr;
1055
1056         unsigned int cpp;
1057         int back_offset;
1058         int front_offset;
1059         int current_page;
1060         int page_flipping;
1061
1062         uint32_t counter;
1063 };
1064
1065 struct i915_ums_state {
1066         /**
1067          * Flag if the X Server, and thus DRM, is not currently in
1068          * control of the device.
1069          *
1070          * This is set between LeaveVT and EnterVT.  It needs to be
1071          * replaced with a semaphore.  It also needs to be
1072          * transitioned away from for kernel modesetting.
1073          */
1074         int mm_suspended;
1075 };
1076
1077 #define MAX_L3_SLICES 2
1078 struct intel_l3_parity {
1079         u32 *remap_info[MAX_L3_SLICES];
1080         struct work_struct error_work;
1081         int which_slice;
1082 };
1083
1084 struct i915_gem_mm {
1085         /** Memory allocator for GTT stolen memory */
1086         struct drm_mm stolen;
1087         /** List of all objects in gtt_space. Used to restore gtt
1088          * mappings on resume */
1089         struct list_head bound_list;
1090         /**
1091          * List of objects which are not bound to the GTT (thus
1092          * are idle and not used by the GPU) but still have
1093          * (presumably uncached) pages still attached.
1094          */
1095         struct list_head unbound_list;
1096
1097         /** Usable portion of the GTT for GEM */
1098         unsigned long stolen_base; /* limited to low memory (32-bit) */
1099
1100         /** PPGTT used for aliasing the PPGTT with the GTT */
1101         struct i915_hw_ppgtt *aliasing_ppgtt;
1102
1103         struct shrinker inactive_shrinker;
1104         bool shrinker_no_lock_stealing;
1105
1106         /** LRU list of objects with fence regs on them. */
1107         struct list_head fence_list;
1108
1109         /**
1110          * We leave the user IRQ off as much as possible,
1111          * but this means that requests will finish and never
1112          * be retired once the system goes idle. Set a timer to
1113          * fire periodically while the ring is running. When it
1114          * fires, go retire requests.
1115          */
1116         struct delayed_work retire_work;
1117
1118         /**
1119          * When we detect an idle GPU, we want to turn on
1120          * powersaving features. So once we see that there
1121          * are no more requests outstanding and no more
1122          * arrive within a small period of time, we fire
1123          * off the idle_work.
1124          */
1125         struct delayed_work idle_work;
1126
1127         /**
1128          * Are we in a non-interruptible section of code like
1129          * modesetting?
1130          */
1131         bool interruptible;
1132
1133         /**
1134          * Is the GPU currently considered idle, or busy executing userspace
1135          * requests?  Whilst idle, we attempt to power down the hardware and
1136          * display clocks. In order to reduce the effect on performance, there
1137          * is a slight delay before we do so.
1138          */
1139         bool busy;
1140
1141         /** Bit 6 swizzling required for X tiling */
1142         uint32_t bit_6_swizzle_x;
1143         /** Bit 6 swizzling required for Y tiling */
1144         uint32_t bit_6_swizzle_y;
1145
1146         /* storage for physical objects */
1147         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1148
1149         /* accounting, useful for userland debugging */
1150         spinlock_t object_stat_lock;
1151         size_t object_memory;
1152         u32 object_count;
1153 };
1154
1155 struct drm_i915_error_state_buf {
1156         unsigned bytes;
1157         unsigned size;
1158         int err;
1159         u8 *buf;
1160         loff_t start;
1161         loff_t pos;
1162 };
1163
1164 struct i915_error_state_file_priv {
1165         struct drm_device *dev;
1166         struct drm_i915_error_state *error;
1167 };
1168
1169 struct i915_gpu_error {
1170         /* For hangcheck timer */
1171 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1172 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1173         /* Hang gpu twice in this window and your context gets banned */
1174 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1175
1176         struct timer_list hangcheck_timer;
1177
1178         /* For reset and error_state handling. */
1179         spinlock_t lock;
1180         /* Protected by the above dev->gpu_error.lock. */
1181         struct drm_i915_error_state *first_error;
1182         struct work_struct work;
1183
1184
1185         unsigned long missed_irq_rings;
1186
1187         /**
1188          * State variable controlling the reset flow and count
1189          *
1190          * This is a counter which gets incremented when reset is triggered,
1191          * and again when reset has been handled. So odd values (lowest bit set)
1192          * means that reset is in progress and even values that
1193          * (reset_counter >> 1):th reset was successfully completed.
1194          *
1195          * If reset is not completed succesfully, the I915_WEDGE bit is
1196          * set meaning that hardware is terminally sour and there is no
1197          * recovery. All waiters on the reset_queue will be woken when
1198          * that happens.
1199          *
1200          * This counter is used by the wait_seqno code to notice that reset
1201          * event happened and it needs to restart the entire ioctl (since most
1202          * likely the seqno it waited for won't ever signal anytime soon).
1203          *
1204          * This is important for lock-free wait paths, where no contended lock
1205          * naturally enforces the correct ordering between the bail-out of the
1206          * waiter and the gpu reset work code.
1207          */
1208         atomic_t reset_counter;
1209
1210 #define I915_RESET_IN_PROGRESS_FLAG     1
1211 #define I915_WEDGED                     (1 << 31)
1212
1213         /**
1214          * Waitqueue to signal when the reset has completed. Used by clients
1215          * that wait for dev_priv->mm.wedged to settle.
1216          */
1217         wait_queue_head_t reset_queue;
1218
1219         /* For gpu hang simulation. */
1220         unsigned int stop_rings;
1221
1222         /* For missed irq/seqno simulation. */
1223         unsigned int test_irq_rings;
1224 };
1225
1226 enum modeset_restore {
1227         MODESET_ON_LID_OPEN,
1228         MODESET_DONE,
1229         MODESET_SUSPENDED,
1230 };
1231
1232 struct ddi_vbt_port_info {
1233         uint8_t hdmi_level_shift;
1234
1235         uint8_t supports_dvi:1;
1236         uint8_t supports_hdmi:1;
1237         uint8_t supports_dp:1;
1238 };
1239
1240 struct intel_vbt_data {
1241         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1242         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1243
1244         /* Feature bits */
1245         unsigned int int_tv_support:1;
1246         unsigned int lvds_dither:1;
1247         unsigned int lvds_vbt:1;
1248         unsigned int int_crt_support:1;
1249         unsigned int lvds_use_ssc:1;
1250         unsigned int display_clock_mode:1;
1251         unsigned int fdi_rx_polarity_inverted:1;
1252         int lvds_ssc_freq;
1253         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1254
1255         /* eDP */
1256         int edp_rate;
1257         int edp_lanes;
1258         int edp_preemphasis;
1259         int edp_vswing;
1260         bool edp_initialized;
1261         bool edp_support;
1262         int edp_bpp;
1263         struct edp_power_seq edp_pps;
1264
1265         struct {
1266                 u16 pwm_freq_hz;
1267                 bool active_low_pwm;
1268         } backlight;
1269
1270         /* MIPI DSI */
1271         struct {
1272                 u16 panel_id;
1273         } dsi;
1274
1275         int crt_ddc_pin;
1276
1277         int child_dev_num;
1278         union child_device_config *child_dev;
1279
1280         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1281 };
1282
1283 enum intel_ddb_partitioning {
1284         INTEL_DDB_PART_1_2,
1285         INTEL_DDB_PART_5_6, /* IVB+ */
1286 };
1287
1288 struct intel_wm_level {
1289         bool enable;
1290         uint32_t pri_val;
1291         uint32_t spr_val;
1292         uint32_t cur_val;
1293         uint32_t fbc_val;
1294 };
1295
1296 struct ilk_wm_values {
1297         uint32_t wm_pipe[3];
1298         uint32_t wm_lp[3];
1299         uint32_t wm_lp_spr[3];
1300         uint32_t wm_linetime[3];
1301         bool enable_fbc_wm;
1302         enum intel_ddb_partitioning partitioning;
1303 };
1304
1305 /*
1306  * This struct tracks the state needed for the Package C8+ feature.
1307  *
1308  * Package states C8 and deeper are really deep PC states that can only be
1309  * reached when all the devices on the system allow it, so even if the graphics
1310  * device allows PC8+, it doesn't mean the system will actually get to these
1311  * states.
1312  *
1313  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1314  * is disabled and the GPU is idle. When these conditions are met, we manually
1315  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1316  * refclk to Fclk.
1317  *
1318  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1319  * the state of some registers, so when we come back from PC8+ we need to
1320  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1321  * need to take care of the registers kept by RC6.
1322  *
1323  * The interrupt disabling is part of the requirements. We can only leave the
1324  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1325  * can lock the machine.
1326  *
1327  * Ideally every piece of our code that needs PC8+ disabled would call
1328  * hsw_disable_package_c8, which would increment disable_count and prevent the
1329  * system from reaching PC8+. But we don't have a symmetric way to do this for
1330  * everything, so we have the requirements_met variable. When we switch
1331  * requirements_met to true we decrease disable_count, and increase it in the
1332  * opposite case. The requirements_met variable is true when all the CRTCs,
1333  * encoders and the power well are disabled.
1334  *
1335  * In addition to everything, we only actually enable PC8+ if disable_count
1336  * stays at zero for at least some seconds. This is implemented with the
1337  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1338  * consecutive times when all screens are disabled and some background app
1339  * queries the state of our connectors, or we have some application constantly
1340  * waking up to use the GPU. Only after the enable_work function actually
1341  * enables PC8+ the "enable" variable will become true, which means that it can
1342  * be false even if disable_count is 0.
1343  *
1344  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1345  * goes back to false exactly before we reenable the IRQs. We use this variable
1346  * to check if someone is trying to enable/disable IRQs while they're supposed
1347  * to be disabled. This shouldn't happen and we'll print some error messages in
1348  * case it happens, but if it actually happens we'll also update the variables
1349  * inside struct regsave so when we restore the IRQs they will contain the
1350  * latest expected values.
1351  *
1352  * For more, read "Display Sequences for Package C8" on our documentation.
1353  */
1354 struct i915_package_c8 {
1355         bool requirements_met;
1356         bool irqs_disabled;
1357         /* Only true after the delayed work task actually enables it. */
1358         bool enabled;
1359         int disable_count;
1360         struct mutex lock;
1361         struct delayed_work enable_work;
1362
1363         struct {
1364                 uint32_t deimr;
1365                 uint32_t sdeimr;
1366                 uint32_t gtimr;
1367                 uint32_t gtier;
1368                 uint32_t gen6_pmimr;
1369         } regsave;
1370 };
1371
1372 struct i915_runtime_pm {
1373         bool suspended;
1374 };
1375
1376 enum intel_pipe_crc_source {
1377         INTEL_PIPE_CRC_SOURCE_NONE,
1378         INTEL_PIPE_CRC_SOURCE_PLANE1,
1379         INTEL_PIPE_CRC_SOURCE_PLANE2,
1380         INTEL_PIPE_CRC_SOURCE_PF,
1381         INTEL_PIPE_CRC_SOURCE_PIPE,
1382         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1383         INTEL_PIPE_CRC_SOURCE_TV,
1384         INTEL_PIPE_CRC_SOURCE_DP_B,
1385         INTEL_PIPE_CRC_SOURCE_DP_C,
1386         INTEL_PIPE_CRC_SOURCE_DP_D,
1387         INTEL_PIPE_CRC_SOURCE_AUTO,
1388         INTEL_PIPE_CRC_SOURCE_MAX,
1389 };
1390
1391 struct intel_pipe_crc_entry {
1392         uint32_t frame;
1393         uint32_t crc[5];
1394 };
1395
1396 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1397 struct intel_pipe_crc {
1398         spinlock_t lock;
1399         bool opened;            /* exclusive access to the result file */
1400         struct intel_pipe_crc_entry *entries;
1401         enum intel_pipe_crc_source source;
1402         int head, tail;
1403         wait_queue_head_t wq;
1404 };
1405
1406 typedef struct drm_i915_private {
1407         struct drm_device *dev;
1408         struct kmem_cache *slab;
1409
1410         const struct intel_device_info info;
1411
1412         int relative_constants_mode;
1413
1414         void __iomem *regs;
1415
1416         struct intel_uncore uncore;
1417
1418         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1419
1420
1421         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1422          * controller on different i2c buses. */
1423         struct mutex gmbus_mutex;
1424
1425         /**
1426          * Base address of the gmbus and gpio block.
1427          */
1428         uint32_t gpio_mmio_base;
1429
1430         wait_queue_head_t gmbus_wait_queue;
1431
1432         struct pci_dev *bridge_dev;
1433         struct intel_ring_buffer ring[I915_NUM_RINGS];
1434         uint32_t last_seqno, next_seqno;
1435
1436         drm_dma_handle_t *status_page_dmah;
1437         struct resource mch_res;
1438
1439         /* protects the irq masks */
1440         spinlock_t irq_lock;
1441
1442         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1443         struct pm_qos_request pm_qos;
1444
1445         /* DPIO indirect register protection */
1446         struct mutex dpio_lock;
1447
1448         /** Cached value of IMR to avoid reads in updating the bitfield */
1449         union {
1450                 u32 irq_mask;
1451                 u32 de_irq_mask[I915_MAX_PIPES];
1452         };
1453         u32 gt_irq_mask;
1454         u32 pm_irq_mask;
1455         u32 pipestat_irq_mask[I915_MAX_PIPES];
1456
1457         struct work_struct hotplug_work;
1458         bool enable_hotplug_processing;
1459         struct {
1460                 unsigned long hpd_last_jiffies;
1461                 int hpd_cnt;
1462                 enum {
1463                         HPD_ENABLED = 0,
1464                         HPD_DISABLED = 1,
1465                         HPD_MARK_DISABLED = 2
1466                 } hpd_mark;
1467         } hpd_stats[HPD_NUM_PINS];
1468         u32 hpd_event_bits;
1469         struct timer_list hotplug_reenable_timer;
1470
1471         struct i915_fbc fbc;
1472         struct intel_opregion opregion;
1473         struct intel_vbt_data vbt;
1474
1475         /* overlay */
1476         struct intel_overlay *overlay;
1477
1478         /* backlight registers and fields in struct intel_panel */
1479         spinlock_t backlight_lock;
1480
1481         /* LVDS info */
1482         bool no_aux_handshake;
1483
1484         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1485         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1486         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1487
1488         unsigned int fsb_freq, mem_freq, is_ddr3;
1489
1490         /**
1491          * wq - Driver workqueue for GEM.
1492          *
1493          * NOTE: Work items scheduled here are not allowed to grab any modeset
1494          * locks, for otherwise the flushing done in the pageflip code will
1495          * result in deadlocks.
1496          */
1497         struct workqueue_struct *wq;
1498
1499         /* Display functions */
1500         struct drm_i915_display_funcs display;
1501
1502         /* PCH chipset type */
1503         enum intel_pch pch_type;
1504         unsigned short pch_id;
1505
1506         unsigned long quirks;
1507
1508         enum modeset_restore modeset_restore;
1509         struct mutex modeset_restore_lock;
1510
1511         struct list_head vm_list; /* Global list of all address spaces */
1512         struct i915_gtt gtt; /* VMA representing the global address space */
1513
1514         struct i915_gem_mm mm;
1515
1516         /* Kernel Modesetting */
1517
1518         struct sdvo_device_mapping sdvo_mappings[2];
1519
1520         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1521         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1522         wait_queue_head_t pending_flip_queue;
1523
1524 #ifdef CONFIG_DEBUG_FS
1525         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1526 #endif
1527
1528         int num_shared_dpll;
1529         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1530         struct intel_ddi_plls ddi_plls;
1531         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1532
1533         /* Reclocking support */
1534         bool render_reclock_avail;
1535         bool lvds_downclock_avail;
1536         /* indicates the reduced downclock for LVDS*/
1537         int lvds_downclock;
1538         u16 orig_clock;
1539
1540         bool mchbar_need_disable;
1541
1542         struct intel_l3_parity l3_parity;
1543
1544         /* Cannot be determined by PCIID. You must always read a register. */
1545         size_t ellc_size;
1546
1547         /* gen6+ rps state */
1548         struct intel_gen6_power_mgmt rps;
1549
1550         /* ilk-only ips/rps state. Everything in here is protected by the global
1551          * mchdev_lock in intel_pm.c */
1552         struct intel_ilk_power_mgmt ips;
1553
1554         struct i915_power_domains power_domains;
1555
1556         struct i915_psr psr;
1557
1558         struct i915_gpu_error gpu_error;
1559
1560         struct drm_i915_gem_object *vlv_pctx;
1561
1562 #ifdef CONFIG_DRM_I915_FBDEV
1563         /* list of fbdev register on this device */
1564         struct intel_fbdev *fbdev;
1565 #endif
1566
1567         /*
1568          * The console may be contended at resume, but we don't
1569          * want it to block on it.
1570          */
1571         struct work_struct console_resume_work;
1572
1573         struct drm_property *broadcast_rgb_property;
1574         struct drm_property *force_audio_property;
1575
1576         uint32_t hw_context_size;
1577         struct list_head context_list;
1578
1579         u32 fdi_rx_config;
1580
1581         struct i915_suspend_saved_registers regfile;
1582
1583         struct {
1584                 /*
1585                  * Raw watermark latency values:
1586                  * in 0.1us units for WM0,
1587                  * in 0.5us units for WM1+.
1588                  */
1589                 /* primary */
1590                 uint16_t pri_latency[5];
1591                 /* sprite */
1592                 uint16_t spr_latency[5];
1593                 /* cursor */
1594                 uint16_t cur_latency[5];
1595
1596                 /* current hardware state */
1597                 struct ilk_wm_values hw;
1598         } wm;
1599
1600         struct i915_package_c8 pc8;
1601
1602         struct i915_runtime_pm pm;
1603
1604         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1605          * here! */
1606         struct i915_dri1_state dri1;
1607         /* Old ums support infrastructure, same warning applies. */
1608         struct i915_ums_state ums;
1609 } drm_i915_private_t;
1610
1611 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1612 {
1613         return dev->dev_private;
1614 }
1615
1616 /* Iterate over initialised rings */
1617 #define for_each_ring(ring__, dev_priv__, i__) \
1618         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1619                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1620
1621 enum hdmi_force_audio {
1622         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1623         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1624         HDMI_AUDIO_AUTO,                /* trust EDID */
1625         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1626 };
1627
1628 #define I915_GTT_OFFSET_NONE ((u32)-1)
1629
1630 struct drm_i915_gem_object_ops {
1631         /* Interface between the GEM object and its backing storage.
1632          * get_pages() is called once prior to the use of the associated set
1633          * of pages before to binding them into the GTT, and put_pages() is
1634          * called after we no longer need them. As we expect there to be
1635          * associated cost with migrating pages between the backing storage
1636          * and making them available for the GPU (e.g. clflush), we may hold
1637          * onto the pages after they are no longer referenced by the GPU
1638          * in case they may be used again shortly (for example migrating the
1639          * pages to a different memory domain within the GTT). put_pages()
1640          * will therefore most likely be called when the object itself is
1641          * being released or under memory pressure (where we attempt to
1642          * reap pages for the shrinker).
1643          */
1644         int (*get_pages)(struct drm_i915_gem_object *);
1645         void (*put_pages)(struct drm_i915_gem_object *);
1646 };
1647
1648 struct drm_i915_gem_object {
1649         struct drm_gem_object base;
1650
1651         const struct drm_i915_gem_object_ops *ops;
1652
1653         /** List of VMAs backed by this object */
1654         struct list_head vma_list;
1655
1656         /** Stolen memory for this object, instead of being backed by shmem. */
1657         struct drm_mm_node *stolen;
1658         struct list_head global_list;
1659
1660         struct list_head ring_list;
1661         /** Used in execbuf to temporarily hold a ref */
1662         struct list_head obj_exec_link;
1663
1664         /**
1665          * This is set if the object is on the active lists (has pending
1666          * rendering and so a non-zero seqno), and is not set if it i s on
1667          * inactive (ready to be unbound) list.
1668          */
1669         unsigned int active:1;
1670
1671         /**
1672          * This is set if the object has been written to since last bound
1673          * to the GTT
1674          */
1675         unsigned int dirty:1;
1676
1677         /**
1678          * Fence register bits (if any) for this object.  Will be set
1679          * as needed when mapped into the GTT.
1680          * Protected by dev->struct_mutex.
1681          */
1682         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1683
1684         /**
1685          * Advice: are the backing pages purgeable?
1686          */
1687         unsigned int madv:2;
1688
1689         /**
1690          * Current tiling mode for the object.
1691          */
1692         unsigned int tiling_mode:2;
1693         /**
1694          * Whether the tiling parameters for the currently associated fence
1695          * register have changed. Note that for the purposes of tracking
1696          * tiling changes we also treat the unfenced register, the register
1697          * slot that the object occupies whilst it executes a fenced
1698          * command (such as BLT on gen2/3), as a "fence".
1699          */
1700         unsigned int fence_dirty:1;
1701
1702         /**
1703          * Is the object at the current location in the gtt mappable and
1704          * fenceable? Used to avoid costly recalculations.
1705          */
1706         unsigned int map_and_fenceable:1;
1707
1708         /**
1709          * Whether the current gtt mapping needs to be mappable (and isn't just
1710          * mappable by accident). Track pin and fault separate for a more
1711          * accurate mappable working set.
1712          */
1713         unsigned int fault_mappable:1;
1714         unsigned int pin_mappable:1;
1715         unsigned int pin_display:1;
1716
1717         /*
1718          * Is the GPU currently using a fence to access this buffer,
1719          */
1720         unsigned int pending_fenced_gpu_access:1;
1721         unsigned int fenced_gpu_access:1;
1722
1723         unsigned int cache_level:3;
1724
1725         unsigned int has_aliasing_ppgtt_mapping:1;
1726         unsigned int has_global_gtt_mapping:1;
1727         unsigned int has_dma_mapping:1;
1728
1729         struct sg_table *pages;
1730         int pages_pin_count;
1731
1732         /* prime dma-buf support */
1733         void *dma_buf_vmapping;
1734         int vmapping_count;
1735
1736         struct intel_ring_buffer *ring;
1737
1738         /** Breadcrumb of last rendering to the buffer. */
1739         uint32_t last_read_seqno;
1740         uint32_t last_write_seqno;
1741         /** Breadcrumb of last fenced GPU access to the buffer. */
1742         uint32_t last_fenced_seqno;
1743
1744         /** Current tiling stride for the object, if it's tiled. */
1745         uint32_t stride;
1746
1747         /** References from framebuffers, locks out tiling changes. */
1748         unsigned long framebuffer_references;
1749
1750         /** Record of address bit 17 of each page at last unbind. */
1751         unsigned long *bit_17;
1752
1753         /** User space pin count and filp owning the pin */
1754         unsigned long user_pin_count;
1755         struct drm_file *pin_filp;
1756
1757         /** for phy allocated objects */
1758         struct drm_i915_gem_phys_object *phys_obj;
1759 };
1760 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1761
1762 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1763
1764 /**
1765  * Request queue structure.
1766  *
1767  * The request queue allows us to note sequence numbers that have been emitted
1768  * and may be associated with active buffers to be retired.
1769  *
1770  * By keeping this list, we can avoid having to do questionable
1771  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1772  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1773  */
1774 struct drm_i915_gem_request {
1775         /** On Which ring this request was generated */
1776         struct intel_ring_buffer *ring;
1777
1778         /** GEM sequence number associated with this request. */
1779         uint32_t seqno;
1780
1781         /** Position in the ringbuffer of the start of the request */
1782         u32 head;
1783
1784         /** Position in the ringbuffer of the end of the request */
1785         u32 tail;
1786
1787         /** Context related to this request */
1788         struct i915_hw_context *ctx;
1789
1790         /** Batch buffer related to this request if any */
1791         struct drm_i915_gem_object *batch_obj;
1792
1793         /** Time at which this request was emitted, in jiffies. */
1794         unsigned long emitted_jiffies;
1795
1796         /** global list entry for this request */
1797         struct list_head list;
1798
1799         struct drm_i915_file_private *file_priv;
1800         /** file_priv list entry for this request */
1801         struct list_head client_list;
1802 };
1803
1804 struct drm_i915_file_private {
1805         struct drm_i915_private *dev_priv;
1806         struct drm_file *file;
1807
1808         struct {
1809                 spinlock_t lock;
1810                 struct list_head request_list;
1811                 struct delayed_work idle_work;
1812         } mm;
1813         struct idr context_idr;
1814
1815         struct i915_hw_context *private_default_ctx;
1816         atomic_t rps_wait_boost;
1817 };
1818
1819 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1820
1821 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1822 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1823 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1824 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1825 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1826 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1827 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1828 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1829 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1830 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1831 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1832 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1833 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1834 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1835 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1836 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1837 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1838 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1839 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1840                                  (dev)->pdev->device == 0x0152 || \
1841                                  (dev)->pdev->device == 0x015a)
1842 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1843                                  (dev)->pdev->device == 0x0106 || \
1844                                  (dev)->pdev->device == 0x010A)
1845 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1846 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1847 #define IS_BROADWELL(dev)       (INTEL_INFO(dev)->gen == 8)
1848 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1849 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1850                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1851 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1852                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1853                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1854                                  ((dev)->pdev->device & 0xf) == 0xe))
1855 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
1856                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1857 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
1858 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1859                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1860 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1861
1862 /*
1863  * The genX designation typically refers to the render engine, so render
1864  * capability related checks should use IS_GEN, while display and other checks
1865  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1866  * chips, etc.).
1867  */
1868 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1869 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1870 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1871 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1872 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1873 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1874 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
1875
1876 #define RENDER_RING             (1<<RCS)
1877 #define BSD_RING                (1<<VCS)
1878 #define BLT_RING                (1<<BCS)
1879 #define VEBOX_RING              (1<<VECS)
1880 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1881 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1882 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1883 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1884 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1885 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1886
1887 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1888 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6 && !IS_VALLEYVIEW(dev))
1889 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_VALLEYVIEW(dev) \
1890                                  && !IS_BROADWELL(dev))
1891 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
1892 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
1893
1894 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1895 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1896
1897 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1898 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1899
1900 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1901  * rows, which changed the alignment requirements and fence programming.
1902  */
1903 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1904                                                       IS_I915GM(dev)))
1905 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1906 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1907 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1908 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1909 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1910
1911 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1912 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1913 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1914
1915 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
1916
1917 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1918 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1919 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
1920 #define HAS_PC8(dev)            (IS_HASWELL(dev)) /* XXX HSW:ULX */
1921 #define HAS_RUNTIME_PM(dev)     (IS_HASWELL(dev))
1922
1923 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1924 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1925 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1926 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1927 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1928 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1929
1930 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1931 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1932 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1933 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1934 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1935 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1936
1937 /* DPF == dynamic parity feature */
1938 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1939 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1940
1941 #define GT_FREQUENCY_MULTIPLIER 50
1942
1943 #include "i915_trace.h"
1944
1945 extern const struct drm_ioctl_desc i915_ioctls[];
1946 extern int i915_max_ioctl;
1947
1948 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1949 extern int i915_resume(struct drm_device *dev);
1950 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1951 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1952
1953 /* i915_params.c */
1954 struct i915_params {
1955         int modeset;
1956         int panel_ignore_lid;
1957         unsigned int powersave;
1958         int semaphores;
1959         unsigned int lvds_downclock;
1960         int lvds_channel_mode;
1961         int panel_use_ssc;
1962         int vbt_sdvo_panel_type;
1963         int enable_rc6;
1964         int enable_fbc;
1965         int enable_ppgtt;
1966         int enable_psr;
1967         unsigned int preliminary_hw_support;
1968         int disable_power_well;
1969         int enable_ips;
1970         int enable_pc8;
1971         int pc8_timeout;
1972         int invert_brightness;
1973         /* leave bools at the end to not create holes */
1974         bool enable_hangcheck;
1975         bool fastboot;
1976         bool prefault_disable;
1977         bool reset;
1978         bool disable_display;
1979 };
1980 extern struct i915_params i915 __read_mostly;
1981
1982                                 /* i915_dma.c */
1983 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1984 extern void i915_kernel_lost_context(struct drm_device * dev);
1985 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1986 extern int i915_driver_unload(struct drm_device *);
1987 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1988 extern void i915_driver_lastclose(struct drm_device * dev);
1989 extern void i915_driver_preclose(struct drm_device *dev,
1990                                  struct drm_file *file_priv);
1991 extern void i915_driver_postclose(struct drm_device *dev,
1992                                   struct drm_file *file_priv);
1993 extern int i915_driver_device_is_agp(struct drm_device * dev);
1994 #ifdef CONFIG_COMPAT
1995 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1996                               unsigned long arg);
1997 #endif
1998 extern int i915_emit_box(struct drm_device *dev,
1999                          struct drm_clip_rect *box,
2000                          int DR1, int DR4);
2001 extern int intel_gpu_reset(struct drm_device *dev);
2002 extern int i915_reset(struct drm_device *dev);
2003 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2004 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2005 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2006 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2007
2008 extern void intel_console_resume(struct work_struct *work);
2009
2010 /* i915_irq.c */
2011 void i915_queue_hangcheck(struct drm_device *dev);
2012 __printf(3, 4)
2013 void i915_handle_error(struct drm_device *dev, bool wedged,
2014                        const char *fmt, ...);
2015
2016 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2017                                                         int new_delay);
2018 extern void intel_irq_init(struct drm_device *dev);
2019 extern void intel_hpd_init(struct drm_device *dev);
2020
2021 extern void intel_uncore_sanitize(struct drm_device *dev);
2022 extern void intel_uncore_early_sanitize(struct drm_device *dev);
2023 extern void intel_uncore_init(struct drm_device *dev);
2024 extern void intel_uncore_check_errors(struct drm_device *dev);
2025 extern void intel_uncore_fini(struct drm_device *dev);
2026
2027 void
2028 i915_enable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe,
2029                      u32 status_mask);
2030
2031 void
2032 i915_disable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe,
2033                       u32 status_mask);
2034
2035 /* i915_gem.c */
2036 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2037                         struct drm_file *file_priv);
2038 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2039                           struct drm_file *file_priv);
2040 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2041                          struct drm_file *file_priv);
2042 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2043                           struct drm_file *file_priv);
2044 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2045                         struct drm_file *file_priv);
2046 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2047                         struct drm_file *file_priv);
2048 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2049                               struct drm_file *file_priv);
2050 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2051                              struct drm_file *file_priv);
2052 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2053                         struct drm_file *file_priv);
2054 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2055                          struct drm_file *file_priv);
2056 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2057                        struct drm_file *file_priv);
2058 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2059                          struct drm_file *file_priv);
2060 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2061                         struct drm_file *file_priv);
2062 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2063                                struct drm_file *file);
2064 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2065                                struct drm_file *file);
2066 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2067                             struct drm_file *file_priv);
2068 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2069                            struct drm_file *file_priv);
2070 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2071                            struct drm_file *file_priv);
2072 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2073                            struct drm_file *file_priv);
2074 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2075                         struct drm_file *file_priv);
2076 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2077                         struct drm_file *file_priv);
2078 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2079                                 struct drm_file *file_priv);
2080 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2081                         struct drm_file *file_priv);
2082 void i915_gem_load(struct drm_device *dev);
2083 void *i915_gem_object_alloc(struct drm_device *dev);
2084 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2085 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2086                          const struct drm_i915_gem_object_ops *ops);
2087 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2088                                                   size_t size);
2089 void i915_init_vm(struct drm_i915_private *dev_priv,
2090                   struct i915_address_space *vm);
2091 void i915_gem_free_object(struct drm_gem_object *obj);
2092 void i915_gem_vma_destroy(struct i915_vma *vma);
2093
2094 #define PIN_MAPPABLE 0x1
2095 #define PIN_NONBLOCK 0x2
2096 #define PIN_GLOBAL 0x4
2097 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2098                                      struct i915_address_space *vm,
2099                                      uint32_t alignment,
2100                                      unsigned flags);
2101 int __must_check i915_vma_unbind(struct i915_vma *vma);
2102 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2103 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2104 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2105 void i915_gem_lastclose(struct drm_device *dev);
2106
2107 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2108 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2109 {
2110         struct sg_page_iter sg_iter;
2111
2112         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2113                 return sg_page_iter_page(&sg_iter);
2114
2115         return NULL;
2116 }
2117 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2118 {
2119         BUG_ON(obj->pages == NULL);
2120         obj->pages_pin_count++;
2121 }
2122 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2123 {
2124         BUG_ON(obj->pages_pin_count == 0);
2125         obj->pages_pin_count--;
2126 }
2127
2128 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2129 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2130                          struct intel_ring_buffer *to);
2131 void i915_vma_move_to_active(struct i915_vma *vma,
2132                              struct intel_ring_buffer *ring);
2133 int i915_gem_dumb_create(struct drm_file *file_priv,
2134                          struct drm_device *dev,
2135                          struct drm_mode_create_dumb *args);
2136 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2137                       uint32_t handle, uint64_t *offset);
2138 /**
2139  * Returns true if seq1 is later than seq2.
2140  */
2141 static inline bool
2142 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2143 {
2144         return (int32_t)(seq1 - seq2) >= 0;
2145 }
2146
2147 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2148 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2149 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2150 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2151
2152 static inline bool
2153 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2154 {
2155         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2156                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2157                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2158                 return true;
2159         } else
2160                 return false;
2161 }
2162
2163 static inline void
2164 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2165 {
2166         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2167                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2168                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2169                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2170         }
2171 }
2172
2173 struct drm_i915_gem_request *
2174 i915_gem_find_active_request(struct intel_ring_buffer *ring);
2175
2176 bool i915_gem_retire_requests(struct drm_device *dev);
2177 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2178 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2179                                       bool interruptible);
2180 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2181 {
2182         return unlikely(atomic_read(&error->reset_counter)
2183                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2184 }
2185
2186 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2187 {
2188         return atomic_read(&error->reset_counter) & I915_WEDGED;
2189 }
2190
2191 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2192 {
2193         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2194 }
2195
2196 void i915_gem_reset(struct drm_device *dev);
2197 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2198 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2199 int __must_check i915_gem_init(struct drm_device *dev);
2200 int __must_check i915_gem_init_hw(struct drm_device *dev);
2201 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2202 void i915_gem_init_swizzling(struct drm_device *dev);
2203 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2204 int __must_check i915_gpu_idle(struct drm_device *dev);
2205 int __must_check i915_gem_suspend(struct drm_device *dev);
2206 int __i915_add_request(struct intel_ring_buffer *ring,
2207                        struct drm_file *file,
2208                        struct drm_i915_gem_object *batch_obj,
2209                        u32 *seqno);
2210 #define i915_add_request(ring, seqno) \
2211         __i915_add_request(ring, NULL, NULL, seqno)
2212 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2213                                  uint32_t seqno);
2214 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2215 int __must_check
2216 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2217                                   bool write);
2218 int __must_check
2219 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2220 int __must_check
2221 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2222                                      u32 alignment,
2223                                      struct intel_ring_buffer *pipelined);
2224 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2225 int i915_gem_attach_phys_object(struct drm_device *dev,
2226                                 struct drm_i915_gem_object *obj,
2227                                 int id,
2228                                 int align);
2229 void i915_gem_detach_phys_object(struct drm_device *dev,
2230                                  struct drm_i915_gem_object *obj);
2231 void i915_gem_free_all_phys_object(struct drm_device *dev);
2232 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2233 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2234
2235 uint32_t
2236 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2237 uint32_t
2238 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2239                             int tiling_mode, bool fenced);
2240
2241 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2242                                     enum i915_cache_level cache_level);
2243
2244 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2245                                 struct dma_buf *dma_buf);
2246
2247 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2248                                 struct drm_gem_object *gem_obj, int flags);
2249
2250 void i915_gem_restore_fences(struct drm_device *dev);
2251
2252 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2253                                   struct i915_address_space *vm);
2254 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2255 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2256                         struct i915_address_space *vm);
2257 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2258                                 struct i915_address_space *vm);
2259 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2260                                      struct i915_address_space *vm);
2261 struct i915_vma *
2262 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2263                                   struct i915_address_space *vm);
2264
2265 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2266 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2267         struct i915_vma *vma;
2268         list_for_each_entry(vma, &obj->vma_list, vma_link)
2269                 if (vma->pin_count > 0)
2270                         return true;
2271         return false;
2272 }
2273
2274 /* Some GGTT VM helpers */
2275 #define obj_to_ggtt(obj) \
2276         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2277 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2278 {
2279         struct i915_address_space *ggtt =
2280                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2281         return vm == ggtt;
2282 }
2283
2284 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2285 {
2286         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2287 }
2288
2289 static inline unsigned long
2290 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2291 {
2292         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2293 }
2294
2295 static inline unsigned long
2296 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2297 {
2298         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2299 }
2300
2301 static inline int __must_check
2302 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2303                       uint32_t alignment,
2304                       unsigned flags)
2305 {
2306         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2307 }
2308
2309 static inline int
2310 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2311 {
2312         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2313 }
2314
2315 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2316
2317 /* i915_gem_context.c */
2318 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2319 int __must_check i915_gem_context_init(struct drm_device *dev);
2320 void i915_gem_context_fini(struct drm_device *dev);
2321 void i915_gem_context_reset(struct drm_device *dev);
2322 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2323 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2324 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2325 int i915_switch_context(struct intel_ring_buffer *ring,
2326                         struct drm_file *file, struct i915_hw_context *to);
2327 struct i915_hw_context *
2328 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2329 void i915_gem_context_free(struct kref *ctx_ref);
2330 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2331 {
2332         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2333                 kref_get(&ctx->ref);
2334 }
2335
2336 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2337 {
2338         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2339                 kref_put(&ctx->ref, i915_gem_context_free);
2340 }
2341
2342 static inline bool i915_gem_context_is_default(const struct i915_hw_context *c)
2343 {
2344         return c->id == DEFAULT_CONTEXT_ID;
2345 }
2346
2347 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2348                                   struct drm_file *file);
2349 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2350                                    struct drm_file *file);
2351
2352 /* i915_gem_evict.c */
2353 int __must_check i915_gem_evict_something(struct drm_device *dev,
2354                                           struct i915_address_space *vm,
2355                                           int min_size,
2356                                           unsigned alignment,
2357                                           unsigned cache_level,
2358                                           unsigned flags);
2359 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2360 int i915_gem_evict_everything(struct drm_device *dev);
2361
2362 /* i915_gem_gtt.c */
2363 void i915_check_and_clear_faults(struct drm_device *dev);
2364 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2365 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2366 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2367 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2368 void i915_gem_init_global_gtt(struct drm_device *dev);
2369 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2370                                unsigned long mappable_end, unsigned long end);
2371 int i915_gem_gtt_init(struct drm_device *dev);
2372 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2373 {
2374         if (INTEL_INFO(dev)->gen < 6)
2375                 intel_gtt_chipset_flush();
2376 }
2377 int i915_gem_init_ppgtt(struct drm_device *dev, struct i915_hw_ppgtt *ppgtt);
2378 static inline bool intel_enable_ppgtt(struct drm_device *dev, bool full)
2379 {
2380         if (i915.enable_ppgtt == 0 || !HAS_ALIASING_PPGTT(dev))
2381                 return false;
2382
2383         if (i915.enable_ppgtt == 1 && full)
2384                 return false;
2385
2386 #ifdef CONFIG_INTEL_IOMMU
2387         /* Disable ppgtt on SNB if VT-d is on. */
2388         if (INTEL_INFO(dev)->gen == 6 && intel_iommu_gfx_mapped) {
2389                 DRM_INFO("Disabling PPGTT because VT-d is on\n");
2390                 return false;
2391         }
2392 #endif
2393
2394         if (full)
2395                 return HAS_PPGTT(dev);
2396         else
2397                 return HAS_ALIASING_PPGTT(dev);
2398 }
2399
2400 /* i915_gem_stolen.c */
2401 int i915_gem_init_stolen(struct drm_device *dev);
2402 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2403 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2404 void i915_gem_cleanup_stolen(struct drm_device *dev);
2405 struct drm_i915_gem_object *
2406 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2407 struct drm_i915_gem_object *
2408 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2409                                                u32 stolen_offset,
2410                                                u32 gtt_offset,
2411                                                u32 size);
2412 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2413
2414 /* i915_gem_tiling.c */
2415 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2416 {
2417         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2418
2419         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2420                 obj->tiling_mode != I915_TILING_NONE;
2421 }
2422
2423 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2424 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2425 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2426
2427 /* i915_gem_debug.c */
2428 #if WATCH_LISTS
2429 int i915_verify_lists(struct drm_device *dev);
2430 #else
2431 #define i915_verify_lists(dev) 0
2432 #endif
2433
2434 /* i915_debugfs.c */
2435 int i915_debugfs_init(struct drm_minor *minor);
2436 void i915_debugfs_cleanup(struct drm_minor *minor);
2437 #ifdef CONFIG_DEBUG_FS
2438 void intel_display_crc_init(struct drm_device *dev);
2439 #else
2440 static inline void intel_display_crc_init(struct drm_device *dev) {}
2441 #endif
2442
2443 /* i915_gpu_error.c */
2444 __printf(2, 3)
2445 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2446 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2447                             const struct i915_error_state_file_priv *error);
2448 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2449                               size_t count, loff_t pos);
2450 static inline void i915_error_state_buf_release(
2451         struct drm_i915_error_state_buf *eb)
2452 {
2453         kfree(eb->buf);
2454 }
2455 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2456                               const char *error_msg);
2457 void i915_error_state_get(struct drm_device *dev,
2458                           struct i915_error_state_file_priv *error_priv);
2459 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2460 void i915_destroy_error_state(struct drm_device *dev);
2461
2462 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2463 const char *i915_cache_level_str(int type);
2464
2465 /* i915_suspend.c */
2466 extern int i915_save_state(struct drm_device *dev);
2467 extern int i915_restore_state(struct drm_device *dev);
2468
2469 /* i915_ums.c */
2470 void i915_save_display_reg(struct drm_device *dev);
2471 void i915_restore_display_reg(struct drm_device *dev);
2472
2473 /* i915_sysfs.c */
2474 void i915_setup_sysfs(struct drm_device *dev_priv);
2475 void i915_teardown_sysfs(struct drm_device *dev_priv);
2476
2477 /* intel_i2c.c */
2478 extern int intel_setup_gmbus(struct drm_device *dev);
2479 extern void intel_teardown_gmbus(struct drm_device *dev);
2480 static inline bool intel_gmbus_is_port_valid(unsigned port)
2481 {
2482         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2483 }
2484
2485 extern struct i2c_adapter *intel_gmbus_get_adapter(
2486                 struct drm_i915_private *dev_priv, unsigned port);
2487 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2488 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2489 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2490 {
2491         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2492 }
2493 extern void intel_i2c_reset(struct drm_device *dev);
2494
2495 /* intel_opregion.c */
2496 struct intel_encoder;
2497 extern int intel_opregion_setup(struct drm_device *dev);
2498 #ifdef CONFIG_ACPI
2499 extern void intel_opregion_init(struct drm_device *dev);
2500 extern void intel_opregion_fini(struct drm_device *dev);
2501 extern void intel_opregion_asle_intr(struct drm_device *dev);
2502 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2503                                          bool enable);
2504 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2505                                          pci_power_t state);
2506 #else
2507 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2508 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2509 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2510 static inline int
2511 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2512 {
2513         return 0;
2514 }
2515 static inline int
2516 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2517 {
2518         return 0;
2519 }
2520 #endif
2521
2522 /* intel_acpi.c */
2523 #ifdef CONFIG_ACPI
2524 extern void intel_register_dsm_handler(void);
2525 extern void intel_unregister_dsm_handler(void);
2526 #else
2527 static inline void intel_register_dsm_handler(void) { return; }
2528 static inline void intel_unregister_dsm_handler(void) { return; }
2529 #endif /* CONFIG_ACPI */
2530
2531 /* modesetting */
2532 extern void intel_modeset_init_hw(struct drm_device *dev);
2533 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2534 extern void intel_modeset_init(struct drm_device *dev);
2535 extern void intel_modeset_gem_init(struct drm_device *dev);
2536 extern void intel_modeset_cleanup(struct drm_device *dev);
2537 extern void intel_connector_unregister(struct intel_connector *);
2538 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2539 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2540                                          bool force_restore);
2541 extern void i915_redisable_vga(struct drm_device *dev);
2542 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2543 extern bool intel_fbc_enabled(struct drm_device *dev);
2544 extern void intel_disable_fbc(struct drm_device *dev);
2545 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2546 extern void intel_init_pch_refclk(struct drm_device *dev);
2547 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2548 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2549 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2550 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2551 extern void intel_detect_pch(struct drm_device *dev);
2552 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2553 extern int intel_enable_rc6(const struct drm_device *dev);
2554
2555 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2556 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2557                         struct drm_file *file);
2558 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2559                                struct drm_file *file);
2560
2561 /* overlay */
2562 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2563 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2564                                             struct intel_overlay_error_state *error);
2565
2566 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2567 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2568                                             struct drm_device *dev,
2569                                             struct intel_display_error_state *error);
2570
2571 /* On SNB platform, before reading ring registers forcewake bit
2572  * must be set to prevent GT core from power down and stale values being
2573  * returned.
2574  */
2575 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2576 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2577 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2578
2579 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2580 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2581
2582 /* intel_sideband.c */
2583 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2584 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2585 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2586 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2587 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2588 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2589 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2590 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2591 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2592 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2593 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2594 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2595 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2596 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2597 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2598 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2599                    enum intel_sbi_destination destination);
2600 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2601                      enum intel_sbi_destination destination);
2602 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2603 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2604
2605 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2606 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2607
2608 void vlv_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2609 void vlv_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2610
2611 #define FORCEWAKE_VLV_RENDER_RANGE_OFFSET(reg) \
2612         (((reg) >= 0x2000 && (reg) < 0x4000) ||\
2613         ((reg) >= 0x5000 && (reg) < 0x8000) ||\
2614         ((reg) >= 0xB000 && (reg) < 0x12000) ||\
2615         ((reg) >= 0x2E000 && (reg) < 0x30000))
2616
2617 #define FORCEWAKE_VLV_MEDIA_RANGE_OFFSET(reg)\
2618         (((reg) >= 0x12000 && (reg) < 0x14000) ||\
2619         ((reg) >= 0x22000 && (reg) < 0x24000) ||\
2620         ((reg) >= 0x30000 && (reg) < 0x40000))
2621
2622 #define FORCEWAKE_RENDER        (1 << 0)
2623 #define FORCEWAKE_MEDIA         (1 << 1)
2624 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2625
2626
2627 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2628 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2629
2630 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2631 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2632 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2633 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2634
2635 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2636 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2637 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2638 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2639
2640 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2641 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2642
2643 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2644 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2645
2646 /* "Broadcast RGB" property */
2647 #define INTEL_BROADCAST_RGB_AUTO 0
2648 #define INTEL_BROADCAST_RGB_FULL 1
2649 #define INTEL_BROADCAST_RGB_LIMITED 2
2650
2651 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2652 {
2653         if (HAS_PCH_SPLIT(dev))
2654                 return CPU_VGACNTRL;
2655         else if (IS_VALLEYVIEW(dev))
2656                 return VLV_VGACNTRL;
2657         else
2658                 return VGACNTRL;
2659 }
2660
2661 static inline void __user *to_user_ptr(u64 address)
2662 {
2663         return (void __user *)(uintptr_t)address;
2664 }
2665
2666 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2667 {
2668         unsigned long j = msecs_to_jiffies(m);
2669
2670         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2671 }
2672
2673 static inline unsigned long
2674 timespec_to_jiffies_timeout(const struct timespec *value)
2675 {
2676         unsigned long j = timespec_to_jiffies(value);
2677
2678         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2679 }
2680
2681 /*
2682  * If you need to wait X milliseconds between events A and B, but event B
2683  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2684  * when event A happened, then just before event B you call this function and
2685  * pass the timestamp as the first argument, and X as the second argument.
2686  */
2687 static inline void
2688 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2689 {
2690         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2691
2692         /*
2693          * Don't re-read the value of "jiffies" every time since it may change
2694          * behind our back and break the math.
2695          */
2696         tmp_jiffies = jiffies;
2697         target_jiffies = timestamp_jiffies +
2698                          msecs_to_jiffies_timeout(to_wait_ms);
2699
2700         if (time_after(target_jiffies, tmp_jiffies)) {
2701                 remaining_jiffies = target_jiffies - tmp_jiffies;
2702                 while (remaining_jiffies)
2703                         remaining_jiffies =
2704                             schedule_timeout_uninterruptible(remaining_jiffies);
2705         }
2706 }
2707
2708 #endif