drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39
  40 /* General customization:
  41  */
  42
  43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  44
  45 #define DRIVER_NAME             "i915"
  46 #define DRIVER_DESC             "Intel Graphics"
  47 #define DRIVER_DATE             "20080730"
  48
  49 enum pipe {
  50         PIPE_A = 0,
  51         PIPE_B,
  52 };
  53
  54 enum plane {
  55         PLANE_A = 0,
  56         PLANE_B,
  57 };
  58
  59 #define I915_NUM_PIPE   2
  60
  61 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  62
  63 /* Interface history:
  64  *
  65  * 1.1: Original.
  66  * 1.2: Add Power Management
  67  * 1.3: Add vblank support
  68  * 1.4: Fix cmdbuffer path, add heap destroy
  69  * 1.5: Add vblank pipe configuration
  70  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  71  *      - Support vertical blank on secondary display pipe
  72  */
  73 #define DRIVER_MAJOR            1
  74 #define DRIVER_MINOR            6
  75 #define DRIVER_PATCHLEVEL       0
  76
  77 #define WATCH_COHERENCY 0
  78 #define WATCH_EXEC      0
  79 #define WATCH_RELOC     0
  80 #define WATCH_LISTS     0
  81 #define WATCH_PWRITE    0
  82
  83 #define I915_GEM_PHYS_CURSOR_0 1
  84 #define I915_GEM_PHYS_CURSOR_1 2
  85 #define I915_GEM_PHYS_OVERLAY_REGS 3
  86 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  87
  88 struct drm_i915_gem_phys_object {
  89         int id;
  90         struct page **page_list;
  91         drm_dma_handle_t *handle;
  92         struct drm_gem_object *cur_obj;
  93 };
  94
  95 struct mem_block {
  96         struct mem_block *next;
  97         struct mem_block *prev;
  98         int start;
  99         int size;
 100         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 101 };
 102
 103 struct opregion_header;
 104 struct opregion_acpi;
 105 struct opregion_swsci;
 106 struct opregion_asle;
 107
 108 struct intel_opregion {
 109         struct opregion_header *header;
 110         struct opregion_acpi *acpi;
 111         struct opregion_swsci *swsci;
 112         struct opregion_asle *asle;
 113         void *vbt;
 114 };
 115 #define OPREGION_SIZE            (8*1024)
 116
 117 struct intel_overlay;
 118 struct intel_overlay_error_state;
 119
 120 struct drm_i915_master_private {
 121         drm_local_map_t *sarea;
 122         struct _drm_i915_sarea *sarea_priv;
 123 };
 124 #define I915_FENCE_REG_NONE -1
 125
 126 struct drm_i915_fence_reg {
 127         struct drm_gem_object *obj;
 128         struct list_head lru_list;
 129         bool gpu;
 130 };
 131
 132 struct sdvo_device_mapping {
 133         u8 initialized;
 134         u8 dvo_port;
 135         u8 slave_addr;
 136         u8 dvo_wiring;
 137         u8 i2c_pin;
 138         u8 i2c_speed;
 139         u8 ddc_pin;
 140 };
 141
 142 struct drm_i915_error_state {
 143         u32 eir;
 144         u32 pgtbl_er;
 145         u32 pipeastat;
 146         u32 pipebstat;
 147         u32 ipeir;
 148         u32 ipehr;
 149         u32 instdone;
 150         u32 acthd;
 151         u32 instpm;
 152         u32 instps;
 153         u32 instdone1;
 154         u32 seqno;
 155         u64 bbaddr;
 156         struct timeval time;
 157         struct drm_i915_error_object {
 158                 int page_count;
 159                 u32 gtt_offset;
 160                 u32 *pages[0];
 161         } *ringbuffer, *batchbuffer[2];
 162         struct drm_i915_error_buffer {
 163                 size_t size;
 164                 u32 name;
 165                 u32 seqno;
 166                 u32 gtt_offset;
 167                 u32 read_domains;
 168                 u32 write_domain;
 169                 u32 fence_reg;
 170                 s32 pinned:2;
 171                 u32 tiling:2;
 172                 u32 dirty:1;
 173                 u32 purgeable:1;
 174         } *active_bo;
 175         u32 active_bo_count;
 176         struct intel_overlay_error_state *overlay;
 177 };
 178
 179 struct drm_i915_display_funcs {
 180         void (*dpms)(struct drm_crtc *crtc, int mode);
 181         bool (*fbc_enabled)(struct drm_device *dev);
 182         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 183         void (*disable_fbc)(struct drm_device *dev);
 184         int (*get_display_clock_speed)(struct drm_device *dev);
 185         int (*get_fifo_size)(struct drm_device *dev, int plane);
 186         void (*update_wm)(struct drm_device *dev, int planea_clock,
 187                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 188                           int pixel_size);
 189         /* clock updates for mode set */
 190         /* cursor updates */
 191         /* render clock increase/decrease */
 192         /* display clock increase/decrease */
 193         /* pll clock increase/decrease */
 194         /* clock gating init */
 195 };
 196
 197 struct intel_device_info {
 198         u8 gen;
 199         u8 is_mobile : 1;
 200         u8 is_i85x : 1;
 201         u8 is_i915g : 1;
 202         u8 is_i945gm : 1;
 203         u8 is_g33 : 1;
 204         u8 need_gfx_hws : 1;
 205         u8 is_g4x : 1;
 206         u8 is_pineview : 1;
 207         u8 is_broadwater : 1;
 208         u8 is_crestline : 1;
 209         u8 is_ironlake : 1;
 210         u8 has_fbc : 1;
 211         u8 has_rc6 : 1;
 212         u8 has_pipe_cxsr : 1;
 213         u8 has_hotplug : 1;
 214         u8 cursor_needs_physical : 1;
 215         u8 has_overlay : 1;
 216         u8 overlay_needs_physical : 1;
 217         u8 supports_tv : 1;
 218         u8 has_bsd_ring : 1;
 219 };
 220
 221 enum no_fbc_reason {
 222         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 223         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 224         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 225         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 226         FBC_BAD_PLANE, /* fbc not supported on plane */
 227         FBC_NOT_TILED, /* buffer not tiled */
 228         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 229 };
 230
 231 enum intel_pch {
 232         PCH_IBX,        /* Ibexpeak PCH */
 233         PCH_CPT,        /* Cougarpoint PCH */
 234 };
 235
 236 #define QUIRK_PIPEA_FORCE (1<<0)
 237
 238 struct intel_fbdev;
 239
 240 typedef struct drm_i915_private {
 241         struct drm_device *dev;
 242
 243         const struct intel_device_info *info;
 244
 245         int has_gem;
 246
 247         void __iomem *regs;
 248
 249         struct intel_gmbus {
 250                 struct i2c_adapter adapter;
 251                 struct i2c_adapter *force_bit;
 252                 u32 reg0;
 253         } *gmbus;
 254
 255         struct pci_dev *bridge_dev;
 256         struct intel_ring_buffer render_ring;
 257         struct intel_ring_buffer bsd_ring;
 258         uint32_t next_seqno;
 259
 260         drm_dma_handle_t *status_page_dmah;
 261         void *seqno_page;
 262         dma_addr_t dma_status_page;
 263         uint32_t counter;
 264         unsigned int seqno_gfx_addr;
 265         drm_local_map_t hws_map;
 266         struct drm_gem_object *seqno_obj;
 267         struct drm_gem_object *pwrctx;
 268         struct drm_gem_object *renderctx;
 269
 270         struct resource mch_res;
 271
 272         unsigned int cpp;
 273         int back_offset;
 274         int front_offset;
 275         int current_page;
 276         int page_flipping;
 277 #define I915_DEBUG_READ (1<<0)
 278 #define I915_DEBUG_WRITE (1<<1)
 279         unsigned long debug_flags;
 280
 281         wait_queue_head_t irq_queue;
 282         atomic_t irq_received;
 283         /** Protects user_irq_refcount and irq_mask_reg */
 284         spinlock_t user_irq_lock;
 285         u32 trace_irq_seqno;
 286         /** Cached value of IMR to avoid reads in updating the bitfield */
 287         u32 irq_mask_reg;
 288         u32 pipestat[2];
 289         /** splitted irq regs for graphics and display engine on Ironlake,
 290             irq_mask_reg is still used for display irq. */
 291         u32 gt_irq_mask_reg;
 292         u32 gt_irq_enable_reg;
 293         u32 de_irq_enable_reg;
 294         u32 pch_irq_mask_reg;
 295         u32 pch_irq_enable_reg;
 296
 297         u32 hotplug_supported_mask;
 298         struct work_struct hotplug_work;
 299
 300         int tex_lru_log_granularity;
 301         int allow_batchbuffer;
 302         struct mem_block *agp_heap;
 303         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 304         int vblank_pipe;
 305         int num_pipe;
 306
 307         /* For hangcheck timer */
 308 #define DRM_I915_HANGCHECK_PERIOD 250 /* in ms */
 309         struct timer_list hangcheck_timer;
 310         int hangcheck_count;
 311         uint32_t last_acthd;
 312         uint32_t last_instdone;
 313         uint32_t last_instdone1;
 314
 315         unsigned long cfb_size;
 316         unsigned long cfb_pitch;
 317         unsigned long cfb_offset;
 318         int cfb_fence;
 319         int cfb_plane;
 320         int cfb_y;
 321
 322         int irq_enabled;
 323
 324         struct intel_opregion opregion;
 325
 326         /* overlay */
 327         struct intel_overlay *overlay;
 328
 329         /* LVDS info */
 330         int backlight_level;  /* restore backlight to this value */
 331         struct drm_display_mode *panel_fixed_mode;
 332         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 333         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 334
 335         /* Feature bits from the VBIOS */
 336         unsigned int int_tv_support:1;
 337         unsigned int lvds_dither:1;
 338         unsigned int lvds_vbt:1;
 339         unsigned int int_crt_support:1;
 340         unsigned int lvds_use_ssc:1;
 341         int lvds_ssc_freq;
 342         struct {
 343                 int rate;
 344                 int lanes;
 345                 int preemphasis;
 346                 int vswing;
 347
 348                 bool initialized;
 349                 bool support;
 350                 int bpp;
 351                 struct edp_power_seq pps;
 352         } edp;
 353         bool no_aux_handshake;
 354
 355         struct notifier_block lid_notifier;
 356
 357         int crt_ddc_pin;
 358         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 359         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 360         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 361
 362         unsigned int fsb_freq, mem_freq, is_ddr3;
 363
 364         spinlock_t error_lock;
 365         struct drm_i915_error_state *first_error;
 366         struct work_struct error_work;
 367         struct completion error_completion;
 368         struct workqueue_struct *wq;
 369
 370         /* Display functions */
 371         struct drm_i915_display_funcs display;
 372
 373         /* PCH chipset type */
 374         enum intel_pch pch_type;
 375
 376         unsigned long quirks;
 377
 378         /* Register state */
 379         bool modeset_on_lid;
 380         u8 saveLBB;
 381         u32 saveDSPACNTR;
 382         u32 saveDSPBCNTR;
 383         u32 saveDSPARB;
 384         u32 saveHWS;
 385         u32 savePIPEACONF;
 386         u32 savePIPEBCONF;
 387         u32 savePIPEASRC;
 388         u32 savePIPEBSRC;
 389         u32 saveFPA0;
 390         u32 saveFPA1;
 391         u32 saveDPLL_A;
 392         u32 saveDPLL_A_MD;
 393         u32 saveHTOTAL_A;
 394         u32 saveHBLANK_A;
 395         u32 saveHSYNC_A;
 396         u32 saveVTOTAL_A;
 397         u32 saveVBLANK_A;
 398         u32 saveVSYNC_A;
 399         u32 saveBCLRPAT_A;
 400         u32 saveTRANSACONF;
 401         u32 saveTRANS_HTOTAL_A;
 402         u32 saveTRANS_HBLANK_A;
 403         u32 saveTRANS_HSYNC_A;
 404         u32 saveTRANS_VTOTAL_A;
 405         u32 saveTRANS_VBLANK_A;
 406         u32 saveTRANS_VSYNC_A;
 407         u32 savePIPEASTAT;
 408         u32 saveDSPASTRIDE;
 409         u32 saveDSPASIZE;
 410         u32 saveDSPAPOS;
 411         u32 saveDSPAADDR;
 412         u32 saveDSPASURF;
 413         u32 saveDSPATILEOFF;
 414         u32 savePFIT_PGM_RATIOS;
 415         u32 saveBLC_HIST_CTL;
 416         u32 saveBLC_PWM_CTL;
 417         u32 saveBLC_PWM_CTL2;
 418         u32 saveBLC_CPU_PWM_CTL;
 419         u32 saveBLC_CPU_PWM_CTL2;
 420         u32 saveFPB0;
 421         u32 saveFPB1;
 422         u32 saveDPLL_B;
 423         u32 saveDPLL_B_MD;
 424         u32 saveHTOTAL_B;
 425         u32 saveHBLANK_B;
 426         u32 saveHSYNC_B;
 427         u32 saveVTOTAL_B;
 428         u32 saveVBLANK_B;
 429         u32 saveVSYNC_B;
 430         u32 saveBCLRPAT_B;
 431         u32 saveTRANSBCONF;
 432         u32 saveTRANS_HTOTAL_B;
 433         u32 saveTRANS_HBLANK_B;
 434         u32 saveTRANS_HSYNC_B;
 435         u32 saveTRANS_VTOTAL_B;
 436         u32 saveTRANS_VBLANK_B;
 437         u32 saveTRANS_VSYNC_B;
 438         u32 savePIPEBSTAT;
 439         u32 saveDSPBSTRIDE;
 440         u32 saveDSPBSIZE;
 441         u32 saveDSPBPOS;
 442         u32 saveDSPBADDR;
 443         u32 saveDSPBSURF;
 444         u32 saveDSPBTILEOFF;
 445         u32 saveVGA0;
 446         u32 saveVGA1;
 447         u32 saveVGA_PD;
 448         u32 saveVGACNTRL;
 449         u32 saveADPA;
 450         u32 saveLVDS;
 451         u32 savePP_ON_DELAYS;
 452         u32 savePP_OFF_DELAYS;
 453         u32 saveDVOA;
 454         u32 saveDVOB;
 455         u32 saveDVOC;
 456         u32 savePP_ON;
 457         u32 savePP_OFF;
 458         u32 savePP_CONTROL;
 459         u32 savePP_DIVISOR;
 460         u32 savePFIT_CONTROL;
 461         u32 save_palette_a[256];
 462         u32 save_palette_b[256];
 463         u32 saveDPFC_CB_BASE;
 464         u32 saveFBC_CFB_BASE;
 465         u32 saveFBC_LL_BASE;
 466         u32 saveFBC_CONTROL;
 467         u32 saveFBC_CONTROL2;
 468         u32 saveIER;
 469         u32 saveIIR;
 470         u32 saveIMR;
 471         u32 saveDEIER;
 472         u32 saveDEIMR;
 473         u32 saveGTIER;
 474         u32 saveGTIMR;
 475         u32 saveFDI_RXA_IMR;
 476         u32 saveFDI_RXB_IMR;
 477         u32 saveCACHE_MODE_0;
 478         u32 saveMI_ARB_STATE;
 479         u32 saveSWF0[16];
 480         u32 saveSWF1[16];
 481         u32 saveSWF2[3];
 482         u8 saveMSR;
 483         u8 saveSR[8];
 484         u8 saveGR[25];
 485         u8 saveAR_INDEX;
 486         u8 saveAR[21];
 487         u8 saveDACMASK;
 488         u8 saveCR[37];
 489         uint64_t saveFENCE[16];
 490         u32 saveCURACNTR;
 491         u32 saveCURAPOS;
 492         u32 saveCURABASE;
 493         u32 saveCURBCNTR;
 494         u32 saveCURBPOS;
 495         u32 saveCURBBASE;
 496         u32 saveCURSIZE;
 497         u32 saveDP_B;
 498         u32 saveDP_C;
 499         u32 saveDP_D;
 500         u32 savePIPEA_GMCH_DATA_M;
 501         u32 savePIPEB_GMCH_DATA_M;
 502         u32 savePIPEA_GMCH_DATA_N;
 503         u32 savePIPEB_GMCH_DATA_N;
 504         u32 savePIPEA_DP_LINK_M;
 505         u32 savePIPEB_DP_LINK_M;
 506         u32 savePIPEA_DP_LINK_N;
 507         u32 savePIPEB_DP_LINK_N;
 508         u32 saveFDI_RXA_CTL;
 509         u32 saveFDI_TXA_CTL;
 510         u32 saveFDI_RXB_CTL;
 511         u32 saveFDI_TXB_CTL;
 512         u32 savePFA_CTL_1;
 513         u32 savePFB_CTL_1;
 514         u32 savePFA_WIN_SZ;
 515         u32 savePFB_WIN_SZ;
 516         u32 savePFA_WIN_POS;
 517         u32 savePFB_WIN_POS;
 518         u32 savePCH_DREF_CONTROL;
 519         u32 saveDISP_ARB_CTL;
 520         u32 savePIPEA_DATA_M1;
 521         u32 savePIPEA_DATA_N1;
 522         u32 savePIPEA_LINK_M1;
 523         u32 savePIPEA_LINK_N1;
 524         u32 savePIPEB_DATA_M1;
 525         u32 savePIPEB_DATA_N1;
 526         u32 savePIPEB_LINK_M1;
 527         u32 savePIPEB_LINK_N1;
 528         u32 saveMCHBAR_RENDER_STANDBY;
 529
 530         struct {
 531                 /** Bridge to intel-gtt-ko */
 532                 struct intel_gtt *gtt;
 533                 /** Memory allocator for GTT stolen memory */
 534                 struct drm_mm vram;
 535                 /** Memory allocator for GTT */
 536                 struct drm_mm gtt_space;
 537
 538                 struct io_mapping *gtt_mapping;
 539                 int gtt_mtrr;
 540
 541                 /**
 542                  * Membership on list of all loaded devices, used to evict
 543                  * inactive buffers under memory pressure.
 544                  *
 545                  * Modifications should only be done whilst holding the
 546                  * shrink_list_lock spinlock.
 547                  */
 548                 struct list_head shrink_list;
 549
 550                 /**
 551                  * List of objects currently involved in rendering.
 552                  *
 553                  * Includes buffers having the contents of their GPU caches
 554                  * flushed, not necessarily primitives.  last_rendering_seqno
 555                  * represents when the rendering involved will be completed.
 556                  *
 557                  * A reference is held on the buffer while on this list.
 558                  */
 559                 struct list_head active_list;
 560
 561                 /**
 562                  * List of objects which are not in the ringbuffer but which
 563                  * still have a write_domain which needs to be flushed before
 564                  * unbinding.
 565                  *
 566                  * last_rendering_seqno is 0 while an object is in this list.
 567                  *
 568                  * A reference is held on the buffer while on this list.
 569                  */
 570                 struct list_head flushing_list;
 571
 572                 /**
 573                  * List of objects currently pending a GPU write flush.
 574                  *
 575                  * All elements on this list will belong to either the
 576                  * active_list or flushing_list, last_rendering_seqno can
 577                  * be used to differentiate between the two elements.
 578                  */
 579                 struct list_head gpu_write_list;
 580
 581                 /**
 582                  * LRU list of objects which are not in the ringbuffer and
 583                  * are ready to unbind, but are still in the GTT.
 584                  *
 585                  * last_rendering_seqno is 0 while an object is in this list.
 586                  *
 587                  * A reference is not held on the buffer while on this list,
 588                  * as merely being GTT-bound shouldn't prevent its being
 589                  * freed, and we'll pull it off the list in the free path.
 590                  */
 591                 struct list_head inactive_list;
 592
 593                 /**
 594                  * LRU list of objects which are not in the ringbuffer but
 595                  * are still pinned in the GTT.
 596                  */
 597                 struct list_head pinned_list;
 598
 599                 /** LRU list of objects with fence regs on them. */
 600                 struct list_head fence_list;
 601
 602                 /**
 603                  * List of objects currently pending being freed.
 604                  *
 605                  * These objects are no longer in use, but due to a signal
 606                  * we were prevented from freeing them at the appointed time.
 607                  */
 608                 struct list_head deferred_free_list;
 609
 610                 /**
 611                  * We leave the user IRQ off as much as possible,
 612                  * but this means that requests will finish and never
 613                  * be retired once the system goes idle. Set a timer to
 614                  * fire periodically while the ring is running. When it
 615                  * fires, go retire requests.
 616                  */
 617                 struct delayed_work retire_work;
 618
 619                 /**
 620                  * Waiting sequence number, if any
 621                  */
 622                 uint32_t waiting_gem_seqno;
 623
 624                 /**
 625                  * Last seq seen at irq time
 626                  */
 627                 uint32_t irq_gem_seqno;
 628
 629                 /**
 630                  * Flag if the X Server, and thus DRM, is not currently in
 631                  * control of the device.
 632                  *
 633                  * This is set between LeaveVT and EnterVT.  It needs to be
 634                  * replaced with a semaphore.  It also needs to be
 635                  * transitioned away from for kernel modesetting.
 636                  */
 637                 int suspended;
 638
 639                 /**
 640                  * Flag if the hardware appears to be wedged.
 641                  *
 642                  * This is set when attempts to idle the device timeout.
 643                  * It prevents command submission from occuring and makes
 644                  * every pending request fail
 645                  */
 646                 atomic_t wedged;
 647
 648                 /** Bit 6 swizzling required for X tiling */
 649                 uint32_t bit_6_swizzle_x;
 650                 /** Bit 6 swizzling required for Y tiling */
 651                 uint32_t bit_6_swizzle_y;
 652
 653                 /* storage for physical objects */
 654                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 655
 656                 uint32_t flush_rings;
 657
 658                 /* accounting, useful for userland debugging */
 659                 size_t object_memory;
 660                 size_t pin_memory;
 661                 size_t gtt_memory;
 662                 size_t gtt_total;
 663                 u32 object_count;
 664                 u32 pin_count;
 665                 u32 gtt_count;
 666         } mm;
 667         struct sdvo_device_mapping sdvo_mappings[2];
 668         /* indicate whether the LVDS_BORDER should be enabled or not */
 669         unsigned int lvds_border_bits;
 670         /* Panel fitter placement and size for Ironlake+ */
 671         u32 pch_pf_pos, pch_pf_size;
 672
 673         struct drm_crtc *plane_to_crtc_mapping[2];
 674         struct drm_crtc *pipe_to_crtc_mapping[2];
 675         wait_queue_head_t pending_flip_queue;
 676         bool flip_pending_is_done;
 677
 678         /* Reclocking support */
 679         bool render_reclock_avail;
 680         bool lvds_downclock_avail;
 681         /* indicates the reduced downclock for LVDS*/
 682         int lvds_downclock;
 683         struct work_struct idle_work;
 684         struct timer_list idle_timer;
 685         bool busy;
 686         u16 orig_clock;
 687         int child_dev_num;
 688         struct child_device_config *child_dev;
 689         struct drm_connector *int_lvds_connector;
 690
 691         bool mchbar_need_disable;
 692
 693         u8 cur_delay;
 694         u8 min_delay;
 695         u8 max_delay;
 696         u8 fmax;
 697         u8 fstart;
 698
 699         u64 last_count1;
 700         unsigned long last_time1;
 701         u64 last_count2;
 702         struct timespec last_time2;
 703         unsigned long gfx_power;
 704         int c_m;
 705         int r_t;
 706         u8 corr;
 707         spinlock_t *mchdev_lock;
 708
 709         enum no_fbc_reason no_fbc_reason;
 710
 711         struct drm_mm_node *compressed_fb;
 712         struct drm_mm_node *compressed_llb;
 713
 714         unsigned long last_gpu_reset;
 715
 716         /* list of fbdev register on this device */
 717         struct intel_fbdev *fbdev;
 718 } drm_i915_private_t;
 719
 720 /** driver private structure attached to each drm_gem_object */
 721 struct drm_i915_gem_object {
 722         struct drm_gem_object base;
 723
 724         /** Current space allocated to this object in the GTT, if any. */
 725         struct drm_mm_node *gtt_space;
 726
 727         /** This object's place on the active/flushing/inactive lists */
 728         struct list_head ring_list;
 729         struct list_head mm_list;
 730         /** This object's place on GPU write list */
 731         struct list_head gpu_write_list;
 732         /** This object's place on eviction list */
 733         struct list_head evict_list;
 734
 735         /**
 736          * This is set if the object is on the active or flushing lists
 737          * (has pending rendering), and is not set if it's on inactive (ready
 738          * to be unbound).
 739          */
 740         unsigned int active : 1;
 741
 742         /**
 743          * This is set if the object has been written to since last bound
 744          * to the GTT
 745          */
 746         unsigned int dirty : 1;
 747
 748         /**
 749          * Fence register bits (if any) for this object.  Will be set
 750          * as needed when mapped into the GTT.
 751          * Protected by dev->struct_mutex.
 752          *
 753          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 754          */
 755         signed int fence_reg : 5;
 756
 757         /**
 758          * Used for checking the object doesn't appear more than once
 759          * in an execbuffer object list.
 760          */
 761         unsigned int in_execbuffer : 1;
 762
 763         /**
 764          * Advice: are the backing pages purgeable?
 765          */
 766         unsigned int madv : 2;
 767
 768         /**
 769          * Refcount for the pages array. With the current locking scheme, there
 770          * are at most two concurrent users: Binding a bo to the gtt and
 771          * pwrite/pread using physical addresses. So two bits for a maximum
 772          * of two users are enough.
 773          */
 774         unsigned int pages_refcount : 2;
 775 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
 776
 777         /**
 778          * Current tiling mode for the object.
 779          */
 780         unsigned int tiling_mode : 2;
 781
 782         /** How many users have pinned this object in GTT space. The following
 783          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 784          * (via user_pin_count), execbuffer (objects are not allowed multiple
 785          * times for the same batchbuffer), and the framebuffer code. When
 786          * switching/pageflipping, the framebuffer code has at most two buffers
 787          * pinned per crtc.
 788          *
 789          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 790          * bits with absolutely no headroom. So use 4 bits. */
 791         unsigned int pin_count : 4;
 792 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 793
 794         /** AGP memory structure for our GTT binding. */
 795         DRM_AGP_MEM *agp_mem;
 796
 797         struct page **pages;
 798
 799         /**
 800          * Current offset of the object in GTT space.
 801          *
 802          * This is the same as gtt_space->start
 803          */
 804         uint32_t gtt_offset;
 805
 806         /* Which ring is refering to is this object */
 807         struct intel_ring_buffer *ring;
 808
 809         /**
 810          * Fake offset for use by mmap(2)
 811          */
 812         uint64_t mmap_offset;
 813
 814         /** Breadcrumb of last rendering to the buffer. */
 815         uint32_t last_rendering_seqno;
 816
 817         /** Current tiling stride for the object, if it's tiled. */
 818         uint32_t stride;
 819
 820         /** Record of address bit 17 of each page at last unbind. */
 821         unsigned long *bit_17;
 822
 823         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 824         uint32_t agp_type;
 825
 826         /**
 827          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 828          * flags which individual pages are valid.
 829          */
 830         uint8_t *page_cpu_valid;
 831
 832         /** User space pin count and filp owning the pin */
 833         uint32_t user_pin_count;
 834         struct drm_file *pin_filp;
 835
 836         /** for phy allocated objects */
 837         struct drm_i915_gem_phys_object *phys_obj;
 838
 839         /**
 840          * Number of crtcs where this object is currently the fb, but
 841          * will be page flipped away on the next vblank.  When it
 842          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 843          */
 844         atomic_t pending_flip;
 845 };
 846
 847 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 848
 849 /**
 850  * Request queue structure.
 851  *
 852  * The request queue allows us to note sequence numbers that have been emitted
 853  * and may be associated with active buffers to be retired.
 854  *
 855  * By keeping this list, we can avoid having to do questionable
 856  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 857  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 858  */
 859 struct drm_i915_gem_request {
 860         /** On Which ring this request was generated */
 861         struct intel_ring_buffer *ring;
 862
 863         /** GEM sequence number associated with this request. */
 864         uint32_t seqno;
 865
 866         /** Time at which this request was emitted, in jiffies. */
 867         unsigned long emitted_jiffies;
 868
 869         /** global list entry for this request */
 870         struct list_head list;
 871
 872         struct drm_i915_file_private *file_priv;
 873         /** file_priv list entry for this request */
 874         struct list_head client_list;
 875 };
 876
 877 struct drm_i915_file_private {
 878         struct {
 879                 struct spinlock lock;
 880                 struct list_head request_list;
 881         } mm;
 882 };
 883
 884 enum intel_chip_family {
 885         CHIP_I8XX = 0x01,
 886         CHIP_I9XX = 0x02,
 887         CHIP_I915 = 0x04,
 888         CHIP_I965 = 0x08,
 889 };
 890
 891 extern struct drm_ioctl_desc i915_ioctls[];
 892 extern int i915_max_ioctl;
 893 extern unsigned int i915_fbpercrtc;
 894 extern unsigned int i915_powersave;
 895 extern unsigned int i915_lvds_downclock;
 896
 897 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 898 extern int i915_resume(struct drm_device *dev);
 899 extern void i915_save_display(struct drm_device *dev);
 900 extern void i915_restore_display(struct drm_device *dev);
 901 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 902 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 903
 904                                 /* i915_dma.c */
 905 extern void i915_kernel_lost_context(struct drm_device * dev);
 906 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 907 extern int i915_driver_unload(struct drm_device *);
 908 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 909 extern void i915_driver_lastclose(struct drm_device * dev);
 910 extern void i915_driver_preclose(struct drm_device *dev,
 911                                  struct drm_file *file_priv);
 912 extern void i915_driver_postclose(struct drm_device *dev,
 913                                   struct drm_file *file_priv);
 914 extern int i915_driver_device_is_agp(struct drm_device * dev);
 915 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 916                               unsigned long arg);
 917 extern int i915_emit_box(struct drm_device *dev,
 918                          struct drm_clip_rect *boxes,
 919                          int i, int DR1, int DR4);
 920 extern int i915_reset(struct drm_device *dev, u8 flags);
 921 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 922 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 923 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 924 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 925
 926
 927 /* i915_irq.c */
 928 void i915_hangcheck_elapsed(unsigned long data);
 929 extern int i915_irq_emit(struct drm_device *dev, void *data,
 930                          struct drm_file *file_priv);
 931 extern int i915_irq_wait(struct drm_device *dev, void *data,
 932                          struct drm_file *file_priv);
 933 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 934 extern void i915_enable_interrupt (struct drm_device *dev);
 935
 936 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 937 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 938 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 939 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 940 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 941                                 struct drm_file *file_priv);
 942 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 943                                 struct drm_file *file_priv);
 944 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 945 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 946 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 947 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 948 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 949                             struct drm_file *file_priv);
 950 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 951 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
 952 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
 953                 u32 mask);
 954 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
 955                 u32 mask);
 956
 957 void
 958 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 959
 960 void
 961 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 962
 963 void intel_enable_asle (struct drm_device *dev);
 964
 965 #ifdef CONFIG_DEBUG_FS
 966 extern void i915_destroy_error_state(struct drm_device *dev);
 967 #else
 968 #define i915_destroy_error_state(x)
 969 #endif
 970
 971
 972 /* i915_mem.c */
 973 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 974                           struct drm_file *file_priv);
 975 extern int i915_mem_free(struct drm_device *dev, void *data,
 976                          struct drm_file *file_priv);
 977 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 978                               struct drm_file *file_priv);
 979 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 980                                  struct drm_file *file_priv);
 981 extern void i915_mem_takedown(struct mem_block **heap);
 982 extern void i915_mem_release(struct drm_device * dev,
 983                              struct drm_file *file_priv, struct mem_block *heap);
 984 /* i915_gem.c */
 985 int i915_gem_check_is_wedged(struct drm_device *dev);
 986 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 987                         struct drm_file *file_priv);
 988 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 989                           struct drm_file *file_priv);
 990 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 991                          struct drm_file *file_priv);
 992 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 993                           struct drm_file *file_priv);
 994 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 995                         struct drm_file *file_priv);
 996 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 997                         struct drm_file *file_priv);
 998 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 999                               struct drm_file *file_priv);
1000 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1001                              struct drm_file *file_priv);
1002 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1003                         struct drm_file *file_priv);
1004 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1005                          struct drm_file *file_priv);
1006 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1007                        struct drm_file *file_priv);
1008 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1009                          struct drm_file *file_priv);
1010 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1011                         struct drm_file *file_priv);
1012 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1013                             struct drm_file *file_priv);
1014 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1015                            struct drm_file *file_priv);
1016 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1017                            struct drm_file *file_priv);
1018 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1019                            struct drm_file *file_priv);
1020 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1021                         struct drm_file *file_priv);
1022 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1023                         struct drm_file *file_priv);
1024 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1025                                 struct drm_file *file_priv);
1026 void i915_gem_load(struct drm_device *dev);
1027 int i915_gem_init_object(struct drm_gem_object *obj);
1028 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
1029                                               size_t size);
1030 void i915_gem_free_object(struct drm_gem_object *obj);
1031 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
1032 void i915_gem_object_unpin(struct drm_gem_object *obj);
1033 int i915_gem_object_unbind(struct drm_gem_object *obj);
1034 void i915_gem_release_mmap(struct drm_gem_object *obj);
1035 void i915_gem_lastclose(struct drm_device *dev);
1036
1037 /**
1038  * Returns true if seq1 is later than seq2.
1039  */
1040 static inline bool
1041 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1042 {
1043         return (int32_t)(seq1 - seq2) >= 0;
1044 }
1045
1046 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj,
1047                                   bool interruptible);
1048 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj,
1049                                   bool interruptible);
1050 void i915_gem_retire_requests(struct drm_device *dev);
1051 void i915_gem_reset(struct drm_device *dev);
1052 void i915_gem_clflush_object(struct drm_gem_object *obj);
1053 int i915_gem_object_set_domain(struct drm_gem_object *obj,
1054                                uint32_t read_domains,
1055                                uint32_t write_domain);
1056 int i915_gem_init_ringbuffer(struct drm_device *dev);
1057 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1058 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1059                      unsigned long end);
1060 int i915_gpu_idle(struct drm_device *dev);
1061 int i915_gem_idle(struct drm_device *dev);
1062 uint32_t i915_add_request(struct drm_device *dev,
1063                           struct drm_file *file_priv,
1064                           struct drm_i915_gem_request *request,
1065                           struct intel_ring_buffer *ring);
1066 int i915_do_wait_request(struct drm_device *dev,
1067                          uint32_t seqno,
1068                          bool interruptible,
1069                          struct intel_ring_buffer *ring);
1070 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1071 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
1072                                       int write);
1073 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj,
1074                                          bool pipelined);
1075 int i915_gem_attach_phys_object(struct drm_device *dev,
1076                                 struct drm_gem_object *obj,
1077                                 int id,
1078                                 int align);
1079 void i915_gem_detach_phys_object(struct drm_device *dev,
1080                                  struct drm_gem_object *obj);
1081 void i915_gem_free_all_phys_object(struct drm_device *dev);
1082 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
1083
1084 void i915_gem_shrinker_init(void);
1085 void i915_gem_shrinker_exit(void);
1086
1087 /* i915_gem_evict.c */
1088 int i915_gem_evict_something(struct drm_device *dev, int min_size, unsigned alignment);
1089 int i915_gem_evict_everything(struct drm_device *dev);
1090 int i915_gem_evict_inactive(struct drm_device *dev);
1091
1092 /* i915_gem_tiling.c */
1093 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1094 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1095 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1096 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1097                     int tiling_mode);
1098 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1099                                      int tiling_mode);
1100
1101 /* i915_gem_debug.c */
1102 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1103                           const char *where, uint32_t mark);
1104 #if WATCH_LISTS
1105 int i915_verify_lists(struct drm_device *dev);
1106 #else
1107 #define i915_verify_lists(dev) 0
1108 #endif
1109 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1110 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1111                           const char *where, uint32_t mark);
1112
1113 /* i915_debugfs.c */
1114 int i915_debugfs_init(struct drm_minor *minor);
1115 void i915_debugfs_cleanup(struct drm_minor *minor);
1116
1117 /* i915_suspend.c */
1118 extern int i915_save_state(struct drm_device *dev);
1119 extern int i915_restore_state(struct drm_device *dev);
1120
1121 /* i915_suspend.c */
1122 extern int i915_save_state(struct drm_device *dev);
1123 extern int i915_restore_state(struct drm_device *dev);
1124
1125 /* intel_i2c.c */
1126 extern int intel_setup_gmbus(struct drm_device *dev);
1127 extern void intel_teardown_gmbus(struct drm_device *dev);
1128 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1129 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1130 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1131 {
1132         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1133 }
1134 extern void intel_i2c_reset(struct drm_device *dev);
1135
1136 /* intel_opregion.c */
1137 extern int intel_opregion_setup(struct drm_device *dev);
1138 #ifdef CONFIG_ACPI
1139 extern void intel_opregion_init(struct drm_device *dev);
1140 extern void intel_opregion_fini(struct drm_device *dev);
1141 extern void intel_opregion_asle_intr(struct drm_device *dev);
1142 extern void intel_opregion_gse_intr(struct drm_device *dev);
1143 extern void intel_opregion_enable_asle(struct drm_device *dev);
1144 #else
1145 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1146 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1147 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1148 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1149 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1150 #endif
1151
1152 /* intel_acpi.c */
1153 #ifdef CONFIG_ACPI
1154 extern void intel_register_dsm_handler(void);
1155 extern void intel_unregister_dsm_handler(void);
1156 #else
1157 static inline void intel_register_dsm_handler(void) { return; }
1158 static inline void intel_unregister_dsm_handler(void) { return; }
1159 #endif /* CONFIG_ACPI */
1160
1161 /* modesetting */
1162 extern void intel_modeset_init(struct drm_device *dev);
1163 extern void intel_modeset_cleanup(struct drm_device *dev);
1164 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1165 extern void i8xx_disable_fbc(struct drm_device *dev);
1166 extern void g4x_disable_fbc(struct drm_device *dev);
1167 extern void ironlake_disable_fbc(struct drm_device *dev);
1168 extern void intel_disable_fbc(struct drm_device *dev);
1169 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1170 extern bool intel_fbc_enabled(struct drm_device *dev);
1171 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1172 extern void intel_detect_pch (struct drm_device *dev);
1173 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1174
1175 /* overlay */
1176 #ifdef CONFIG_DEBUG_FS
1177 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1178 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1179 #endif
1180
1181 /**
1182  * Lock test for when it's just for synchronization of ring access.
1183  *
1184  * In that case, we don't need to do it when GEM is initialized as nobody else
1185  * has access to the ring.
1186  */
1187 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1188         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1189                         == NULL)                                        \
1190                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1191 } while (0)
1192
1193 static inline u32 i915_read(struct drm_i915_private *dev_priv, u32 reg)
1194 {
1195         u32 val;
1196
1197         val = readl(dev_priv->regs + reg);
1198         if (dev_priv->debug_flags & I915_DEBUG_READ)
1199                 printk(KERN_ERR "read 0x%08x from 0x%08x\n", val, reg);
1200         return val;
1201 }
1202
1203 static inline void i915_write(struct drm_i915_private *dev_priv, u32 reg,
1204                               u32 val)
1205 {
1206         writel(val, dev_priv->regs + reg);
1207         if (dev_priv->debug_flags & I915_DEBUG_WRITE)
1208                 printk(KERN_ERR "wrote 0x%08x to 0x%08x\n", val, reg);
1209 }
1210
1211 #define I915_READ(reg)          i915_read(dev_priv, (reg))
1212 #define I915_WRITE(reg, val)    i915_write(dev_priv, (reg), (val))
1213 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1214 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1215 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1216 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1217 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1218 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1219 #define POSTING_READ(reg)       (void)I915_READ(reg)
1220 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1221
1222 #define I915_DEBUG_ENABLE_IO() (dev_priv->debug_flags |= I915_DEBUG_READ | \
1223                                 I915_DEBUG_WRITE)
1224 #define I915_DEBUG_DISABLE_IO() (dev_priv->debug_flags &= ~(I915_DEBUG_READ | \
1225                                                             I915_DEBUG_WRITE))
1226
1227 #define I915_VERBOSE 0
1228
1229 #define BEGIN_LP_RING(n)  do { \
1230         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1231         if (I915_VERBOSE)                                               \
1232                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1233         intel_ring_begin(dev, &dev_priv__->render_ring, (n));           \
1234 } while (0)
1235
1236
1237 #define OUT_RING(x) do {                                                \
1238         drm_i915_private_t *dev_priv__ = dev->dev_private;              \
1239         if (I915_VERBOSE)                                               \
1240                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1241         intel_ring_emit(dev, &dev_priv__->render_ring, x);              \
1242 } while (0)
1243
1244 #define ADVANCE_LP_RING() do {                                          \
1245         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1246         if (I915_VERBOSE)                                               \
1247                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1248                                 dev_priv__->render_ring.tail);          \
1249         intel_ring_advance(dev, &dev_priv__->render_ring);              \
1250 } while(0)
1251
1252 /**
1253  * Reads a dword out of the status page, which is written to from the command
1254  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1255  * MI_STORE_DATA_IMM.
1256  *
1257  * The following dwords have a reserved meaning:
1258  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1259  * 0x04: ring 0 head pointer
1260  * 0x05: ring 1 head pointer (915-class)
1261  * 0x06: ring 2 head pointer (915-class)
1262  * 0x10-0x1b: Context status DWords (GM45)
1263  * 0x1f: Last written status offset. (GM45)
1264  *
1265  * The area from dword 0x20 to 0x3ff is available for driver usage.
1266  */
1267 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1268                         (dev_priv->render_ring.status_page.page_addr))[reg])
1269 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1270 #define I915_GEM_HWS_INDEX              0x20
1271 #define I915_BREADCRUMB_INDEX           0x21
1272
1273 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1274
1275 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1276 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1277 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1278 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1279 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1280 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1281 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1282 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1283 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1284 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1285 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1286 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1287 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1288 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1289 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1290 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1291 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1292 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1293 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1294 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1295
1296 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1297 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1298 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1299 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1300 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1301
1302 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1303 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1304
1305 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1306 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1307
1308 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1309  * rows, which changed the alignment requirements and fence programming.
1310  */
1311 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1312                                                       IS_I915GM(dev)))
1313 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1314 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1315 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1316 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1317 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1318 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1319 /* dsparb controlled by hw only */
1320 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1321
1322 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1323 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1324 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1325 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1326
1327 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1328                             IS_GEN6(dev))
1329 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1330
1331 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1332 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1333
1334 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1335
1336 #endif