drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <linux/i2c-algo-bit.h>
  39 #include <drm/intel-gtt.h>
  40 #include <linux/backlight.h>
  41 #include <linux/intel-iommu.h>
  42 #include <linux/kref.h>
  43 #include <linux/pm_qos.h>
  44
  45 /* General customization:
  46  */
  47
  48 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  49
  50 #define DRIVER_NAME             "i915"
  51 #define DRIVER_DESC             "Intel Graphics"
  52 #define DRIVER_DATE             "20080730"
  53
  54 enum pipe {
  55         PIPE_A = 0,
  56         PIPE_B,
  57         PIPE_C,
  58         I915_MAX_PIPES
  59 };
  60 #define pipe_name(p) ((p) + 'A')
  61
  62 enum transcoder {
  63         TRANSCODER_A = 0,
  64         TRANSCODER_B,
  65         TRANSCODER_C,
  66         TRANSCODER_EDP = 0xF,
  67 };
  68 #define transcoder_name(t) ((t) + 'A')
  69
  70 enum plane {
  71         PLANE_A = 0,
  72         PLANE_B,
  73         PLANE_C,
  74 };
  75 #define plane_name(p) ((p) + 'A')
  76
  77 enum port {
  78         PORT_A = 0,
  79         PORT_B,
  80         PORT_C,
  81         PORT_D,
  82         PORT_E,
  83         I915_MAX_PORTS
  84 };
  85 #define port_name(p) ((p) + 'A')
  86
  87 #define I915_GEM_GPU_DOMAINS \
  88         (I915_GEM_DOMAIN_RENDER | \
  89          I915_GEM_DOMAIN_SAMPLER | \
  90          I915_GEM_DOMAIN_COMMAND | \
  91          I915_GEM_DOMAIN_INSTRUCTION | \
  92          I915_GEM_DOMAIN_VERTEX)
  93
  94 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  95
  96 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
  97         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
  98                 if ((intel_encoder)->base.crtc == (__crtc))
  99
 100 struct intel_pch_pll {
 101         int refcount; /* count of number of CRTCs sharing this PLL */
 102         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 103         bool on; /* is the PLL actually active? Disabled during modeset */
 104         int pll_reg;
 105         int fp0_reg;
 106         int fp1_reg;
 107 };
 108 #define I915_NUM_PLLS 2
 109
 110 struct intel_ddi_plls {
 111         int spll_refcount;
 112         int wrpll1_refcount;
 113         int wrpll2_refcount;
 114 };
 115
 116 /* Interface history:
 117  *
 118  * 1.1: Original.
 119  * 1.2: Add Power Management
 120  * 1.3: Add vblank support
 121  * 1.4: Fix cmdbuffer path, add heap destroy
 122  * 1.5: Add vblank pipe configuration
 123  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 124  *      - Support vertical blank on secondary display pipe
 125  */
 126 #define DRIVER_MAJOR            1
 127 #define DRIVER_MINOR            6
 128 #define DRIVER_PATCHLEVEL       0
 129
 130 #define WATCH_COHERENCY 0
 131 #define WATCH_LISTS     0
 132 #define WATCH_GTT       0
 133
 134 #define I915_GEM_PHYS_CURSOR_0 1
 135 #define I915_GEM_PHYS_CURSOR_1 2
 136 #define I915_GEM_PHYS_OVERLAY_REGS 3
 137 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 138
 139 struct drm_i915_gem_phys_object {
 140         int id;
 141         struct page **page_list;
 142         drm_dma_handle_t *handle;
 143         struct drm_i915_gem_object *cur_obj;
 144 };
 145
 146 struct opregion_header;
 147 struct opregion_acpi;
 148 struct opregion_swsci;
 149 struct opregion_asle;
 150 struct drm_i915_private;
 151
 152 struct intel_opregion {
 153         struct opregion_header __iomem *header;
 154         struct opregion_acpi __iomem *acpi;
 155         struct opregion_swsci __iomem *swsci;
 156         struct opregion_asle __iomem *asle;
 157         void __iomem *vbt;
 158         u32 __iomem *lid_state;
 159 };
 160 #define OPREGION_SIZE            (8*1024)
 161
 162 struct intel_overlay;
 163 struct intel_overlay_error_state;
 164
 165 struct drm_i915_master_private {
 166         drm_local_map_t *sarea;
 167         struct _drm_i915_sarea *sarea_priv;
 168 };
 169 #define I915_FENCE_REG_NONE -1
 170 #define I915_MAX_NUM_FENCES 16
 171 /* 16 fences + sign bit for FENCE_REG_NONE */
 172 #define I915_MAX_NUM_FENCE_BITS 5
 173
 174 struct drm_i915_fence_reg {
 175         struct list_head lru_list;
 176         struct drm_i915_gem_object *obj;
 177         int pin_count;
 178 };
 179
 180 struct sdvo_device_mapping {
 181         u8 initialized;
 182         u8 dvo_port;
 183         u8 slave_addr;
 184         u8 dvo_wiring;
 185         u8 i2c_pin;
 186         u8 ddc_pin;
 187 };
 188
 189 struct intel_display_error_state;
 190
 191 struct drm_i915_error_state {
 192         struct kref ref;
 193         u32 eir;
 194         u32 pgtbl_er;
 195         u32 ier;
 196         u32 ccid;
 197         bool waiting[I915_NUM_RINGS];
 198         u32 pipestat[I915_MAX_PIPES];
 199         u32 tail[I915_NUM_RINGS];
 200         u32 head[I915_NUM_RINGS];
 201         u32 ipeir[I915_NUM_RINGS];
 202         u32 ipehr[I915_NUM_RINGS];
 203         u32 instdone[I915_NUM_RINGS];
 204         u32 acthd[I915_NUM_RINGS];
 205         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 206         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 207         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 208         /* our own tracking of ring head and tail */
 209         u32 cpu_ring_head[I915_NUM_RINGS];
 210         u32 cpu_ring_tail[I915_NUM_RINGS];
 211         u32 error; /* gen6+ */
 212         u32 err_int; /* gen7 */
 213         u32 instpm[I915_NUM_RINGS];
 214         u32 instps[I915_NUM_RINGS];
 215         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 216         u32 seqno[I915_NUM_RINGS];
 217         u64 bbaddr;
 218         u32 fault_reg[I915_NUM_RINGS];
 219         u32 done_reg;
 220         u32 faddr[I915_NUM_RINGS];
 221         u64 fence[I915_MAX_NUM_FENCES];
 222         struct timeval time;
 223         struct drm_i915_error_ring {
 224                 struct drm_i915_error_object {
 225                         int page_count;
 226                         u32 gtt_offset;
 227                         u32 *pages[0];
 228                 } *ringbuffer, *batchbuffer;
 229                 struct drm_i915_error_request {
 230                         long jiffies;
 231                         u32 seqno;
 232                         u32 tail;
 233                 } *requests;
 234                 int num_requests;
 235         } ring[I915_NUM_RINGS];
 236         struct drm_i915_error_buffer {
 237                 u32 size;
 238                 u32 name;
 239                 u32 rseqno, wseqno;
 240                 u32 gtt_offset;
 241                 u32 read_domains;
 242                 u32 write_domain;
 243                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 244                 s32 pinned:2;
 245                 u32 tiling:2;
 246                 u32 dirty:1;
 247                 u32 purgeable:1;
 248                 s32 ring:4;
 249                 u32 cache_level:2;
 250         } *active_bo, *pinned_bo;
 251         u32 active_bo_count, pinned_bo_count;
 252         struct intel_overlay_error_state *overlay;
 253         struct intel_display_error_state *display;
 254 };
 255
 256 struct drm_i915_display_funcs {
 257         bool (*fbc_enabled)(struct drm_device *dev);
 258         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 259         void (*disable_fbc)(struct drm_device *dev);
 260         int (*get_display_clock_speed)(struct drm_device *dev);
 261         int (*get_fifo_size)(struct drm_device *dev, int plane);
 262         void (*update_wm)(struct drm_device *dev);
 263         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 264                                  uint32_t sprite_width, int pixel_size);
 265         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 266                                  struct drm_display_mode *mode);
 267         void (*modeset_global_resources)(struct drm_device *dev);
 268         int (*crtc_mode_set)(struct drm_crtc *crtc,
 269                              struct drm_display_mode *mode,
 270                              struct drm_display_mode *adjusted_mode,
 271                              int x, int y,
 272                              struct drm_framebuffer *old_fb);
 273         void (*crtc_enable)(struct drm_crtc *crtc);
 274         void (*crtc_disable)(struct drm_crtc *crtc);
 275         void (*off)(struct drm_crtc *crtc);
 276         void (*write_eld)(struct drm_connector *connector,
 277                           struct drm_crtc *crtc);
 278         void (*fdi_link_train)(struct drm_crtc *crtc);
 279         void (*init_clock_gating)(struct drm_device *dev);
 280         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 281                           struct drm_framebuffer *fb,
 282                           struct drm_i915_gem_object *obj);
 283         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 284                             int x, int y);
 285         /* clock updates for mode set */
 286         /* cursor updates */
 287         /* render clock increase/decrease */
 288         /* display clock increase/decrease */
 289         /* pll clock increase/decrease */
 290 };
 291
 292 struct drm_i915_gt_funcs {
 293         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 294         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 295 };
 296
 297 #define DEV_INFO_FLAGS \
 298         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 299         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 300         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 301         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 302         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 303         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 304         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 305         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 306         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 307         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 308         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 309         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 310         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 311         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 312         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 313         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 314         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 315         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 316         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 317         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 318         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 319         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 320         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 321         DEV_INFO_FLAG(has_llc)
 322
 323 struct intel_device_info {
 324         u8 gen;
 325         u8 is_mobile:1;
 326         u8 is_i85x:1;
 327         u8 is_i915g:1;
 328         u8 is_i945gm:1;
 329         u8 is_g33:1;
 330         u8 need_gfx_hws:1;
 331         u8 is_g4x:1;
 332         u8 is_pineview:1;
 333         u8 is_broadwater:1;
 334         u8 is_crestline:1;
 335         u8 is_ivybridge:1;
 336         u8 is_valleyview:1;
 337         u8 has_force_wake:1;
 338         u8 is_haswell:1;
 339         u8 has_fbc:1;
 340         u8 has_pipe_cxsr:1;
 341         u8 has_hotplug:1;
 342         u8 cursor_needs_physical:1;
 343         u8 has_overlay:1;
 344         u8 overlay_needs_physical:1;
 345         u8 supports_tv:1;
 346         u8 has_bsd_ring:1;
 347         u8 has_blt_ring:1;
 348         u8 has_llc:1;
 349 };
 350
 351 #define I915_PPGTT_PD_ENTRIES 512
 352 #define I915_PPGTT_PT_ENTRIES 1024
 353 struct i915_hw_ppgtt {
 354         struct drm_device *dev;
 355         unsigned num_pd_entries;
 356         struct page **pt_pages;
 357         uint32_t pd_offset;
 358         dma_addr_t *pt_dma_addr;
 359         dma_addr_t scratch_page_dma_addr;
 360 };
 361
 362
 363 /* This must match up with the value previously used for execbuf2.rsvd1. */
 364 #define DEFAULT_CONTEXT_ID 0
 365 struct i915_hw_context {
 366         int id;
 367         bool is_initialized;
 368         struct drm_i915_file_private *file_priv;
 369         struct intel_ring_buffer *ring;
 370         struct drm_i915_gem_object *obj;
 371 };
 372
 373 enum no_fbc_reason {
 374         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 375         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 376         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 377         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 378         FBC_BAD_PLANE, /* fbc not supported on plane */
 379         FBC_NOT_TILED, /* buffer not tiled */
 380         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 381         FBC_MODULE_PARAM,
 382 };
 383
 384 enum intel_pch {
 385         PCH_NONE = 0,   /* No PCH present */
 386         PCH_IBX,        /* Ibexpeak PCH */
 387         PCH_CPT,        /* Cougarpoint PCH */
 388         PCH_LPT,        /* Lynxpoint PCH */
 389 };
 390
 391 #define QUIRK_PIPEA_FORCE (1<<0)
 392 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 393 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 394
 395 struct intel_fbdev;
 396 struct intel_fbc_work;
 397
 398 struct intel_gmbus {
 399         struct i2c_adapter adapter;
 400         u32 force_bit;
 401         u32 reg0;
 402         u32 gpio_reg;
 403         struct i2c_algo_bit_data bit_algo;
 404         struct drm_i915_private *dev_priv;
 405 };
 406
 407 struct i915_suspend_saved_registers {
 408         u8 saveLBB;
 409         u32 saveDSPACNTR;
 410         u32 saveDSPBCNTR;
 411         u32 saveDSPARB;
 412         u32 savePIPEACONF;
 413         u32 savePIPEBCONF;
 414         u32 savePIPEASRC;
 415         u32 savePIPEBSRC;
 416         u32 saveFPA0;
 417         u32 saveFPA1;
 418         u32 saveDPLL_A;
 419         u32 saveDPLL_A_MD;
 420         u32 saveHTOTAL_A;
 421         u32 saveHBLANK_A;
 422         u32 saveHSYNC_A;
 423         u32 saveVTOTAL_A;
 424         u32 saveVBLANK_A;
 425         u32 saveVSYNC_A;
 426         u32 saveBCLRPAT_A;
 427         u32 saveTRANSACONF;
 428         u32 saveTRANS_HTOTAL_A;
 429         u32 saveTRANS_HBLANK_A;
 430         u32 saveTRANS_HSYNC_A;
 431         u32 saveTRANS_VTOTAL_A;
 432         u32 saveTRANS_VBLANK_A;
 433         u32 saveTRANS_VSYNC_A;
 434         u32 savePIPEASTAT;
 435         u32 saveDSPASTRIDE;
 436         u32 saveDSPASIZE;
 437         u32 saveDSPAPOS;
 438         u32 saveDSPAADDR;
 439         u32 saveDSPASURF;
 440         u32 saveDSPATILEOFF;
 441         u32 savePFIT_PGM_RATIOS;
 442         u32 saveBLC_HIST_CTL;
 443         u32 saveBLC_PWM_CTL;
 444         u32 saveBLC_PWM_CTL2;
 445         u32 saveBLC_CPU_PWM_CTL;
 446         u32 saveBLC_CPU_PWM_CTL2;
 447         u32 saveFPB0;
 448         u32 saveFPB1;
 449         u32 saveDPLL_B;
 450         u32 saveDPLL_B_MD;
 451         u32 saveHTOTAL_B;
 452         u32 saveHBLANK_B;
 453         u32 saveHSYNC_B;
 454         u32 saveVTOTAL_B;
 455         u32 saveVBLANK_B;
 456         u32 saveVSYNC_B;
 457         u32 saveBCLRPAT_B;
 458         u32 saveTRANSBCONF;
 459         u32 saveTRANS_HTOTAL_B;
 460         u32 saveTRANS_HBLANK_B;
 461         u32 saveTRANS_HSYNC_B;
 462         u32 saveTRANS_VTOTAL_B;
 463         u32 saveTRANS_VBLANK_B;
 464         u32 saveTRANS_VSYNC_B;
 465         u32 savePIPEBSTAT;
 466         u32 saveDSPBSTRIDE;
 467         u32 saveDSPBSIZE;
 468         u32 saveDSPBPOS;
 469         u32 saveDSPBADDR;
 470         u32 saveDSPBSURF;
 471         u32 saveDSPBTILEOFF;
 472         u32 saveVGA0;
 473         u32 saveVGA1;
 474         u32 saveVGA_PD;
 475         u32 saveVGACNTRL;
 476         u32 saveADPA;
 477         u32 saveLVDS;
 478         u32 savePP_ON_DELAYS;
 479         u32 savePP_OFF_DELAYS;
 480         u32 saveDVOA;
 481         u32 saveDVOB;
 482         u32 saveDVOC;
 483         u32 savePP_ON;
 484         u32 savePP_OFF;
 485         u32 savePP_CONTROL;
 486         u32 savePP_DIVISOR;
 487         u32 savePFIT_CONTROL;
 488         u32 save_palette_a[256];
 489         u32 save_palette_b[256];
 490         u32 saveDPFC_CB_BASE;
 491         u32 saveFBC_CFB_BASE;
 492         u32 saveFBC_LL_BASE;
 493         u32 saveFBC_CONTROL;
 494         u32 saveFBC_CONTROL2;
 495         u32 saveIER;
 496         u32 saveIIR;
 497         u32 saveIMR;
 498         u32 saveDEIER;
 499         u32 saveDEIMR;
 500         u32 saveGTIER;
 501         u32 saveGTIMR;
 502         u32 saveFDI_RXA_IMR;
 503         u32 saveFDI_RXB_IMR;
 504         u32 saveCACHE_MODE_0;
 505         u32 saveMI_ARB_STATE;
 506         u32 saveSWF0[16];
 507         u32 saveSWF1[16];
 508         u32 saveSWF2[3];
 509         u8 saveMSR;
 510         u8 saveSR[8];
 511         u8 saveGR[25];
 512         u8 saveAR_INDEX;
 513         u8 saveAR[21];
 514         u8 saveDACMASK;
 515         u8 saveCR[37];
 516         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 517         u32 saveCURACNTR;
 518         u32 saveCURAPOS;
 519         u32 saveCURABASE;
 520         u32 saveCURBCNTR;
 521         u32 saveCURBPOS;
 522         u32 saveCURBBASE;
 523         u32 saveCURSIZE;
 524         u32 saveDP_B;
 525         u32 saveDP_C;
 526         u32 saveDP_D;
 527         u32 savePIPEA_GMCH_DATA_M;
 528         u32 savePIPEB_GMCH_DATA_M;
 529         u32 savePIPEA_GMCH_DATA_N;
 530         u32 savePIPEB_GMCH_DATA_N;
 531         u32 savePIPEA_DP_LINK_M;
 532         u32 savePIPEB_DP_LINK_M;
 533         u32 savePIPEA_DP_LINK_N;
 534         u32 savePIPEB_DP_LINK_N;
 535         u32 saveFDI_RXA_CTL;
 536         u32 saveFDI_TXA_CTL;
 537         u32 saveFDI_RXB_CTL;
 538         u32 saveFDI_TXB_CTL;
 539         u32 savePFA_CTL_1;
 540         u32 savePFB_CTL_1;
 541         u32 savePFA_WIN_SZ;
 542         u32 savePFB_WIN_SZ;
 543         u32 savePFA_WIN_POS;
 544         u32 savePFB_WIN_POS;
 545         u32 savePCH_DREF_CONTROL;
 546         u32 saveDISP_ARB_CTL;
 547         u32 savePIPEA_DATA_M1;
 548         u32 savePIPEA_DATA_N1;
 549         u32 savePIPEA_LINK_M1;
 550         u32 savePIPEA_LINK_N1;
 551         u32 savePIPEB_DATA_M1;
 552         u32 savePIPEB_DATA_N1;
 553         u32 savePIPEB_LINK_M1;
 554         u32 savePIPEB_LINK_N1;
 555         u32 saveMCHBAR_RENDER_STANDBY;
 556         u32 savePCH_PORT_HOTPLUG;
 557 };
 558
 559 struct intel_gen6_power_mgmt {
 560         struct work_struct work;
 561         u32 pm_iir;
 562         /* lock - irqsave spinlock that protectects the work_struct and
 563          * pm_iir. */
 564         spinlock_t lock;
 565
 566         /* The below variables an all the rps hw state are protected by
 567          * dev->struct mutext. */
 568         u8 cur_delay;
 569         u8 min_delay;
 570         u8 max_delay;
 571
 572         struct delayed_work delayed_resume_work;
 573
 574         /*
 575          * Protects RPS/RC6 register access and PCU communication.
 576          * Must be taken after struct_mutex if nested.
 577          */
 578         struct mutex hw_lock;
 579 };
 580
 581 /* defined intel_pm.c */
 582 extern spinlock_t mchdev_lock;
 583
 584 struct intel_ilk_power_mgmt {
 585         u8 cur_delay;
 586         u8 min_delay;
 587         u8 max_delay;
 588         u8 fmax;
 589         u8 fstart;
 590
 591         u64 last_count1;
 592         unsigned long last_time1;
 593         unsigned long chipset_power;
 594         u64 last_count2;
 595         struct timespec last_time2;
 596         unsigned long gfx_power;
 597         u8 corr;
 598
 599         int c_m;
 600         int r_t;
 601
 602         struct drm_i915_gem_object *pwrctx;
 603         struct drm_i915_gem_object *renderctx;
 604 };
 605
 606 struct i915_dri1_state {
 607         unsigned allow_batchbuffer : 1;
 608         u32 __iomem *gfx_hws_cpu_addr;
 609
 610         unsigned int cpp;
 611         int back_offset;
 612         int front_offset;
 613         int current_page;
 614         int page_flipping;
 615
 616         uint32_t counter;
 617 };
 618
 619 struct intel_l3_parity {
 620         u32 *remap_info;
 621         struct work_struct error_work;
 622 };
 623
 624 typedef struct drm_i915_private {
 625         struct drm_device *dev;
 626         struct kmem_cache *slab;
 627
 628         const struct intel_device_info *info;
 629
 630         int relative_constants_mode;
 631
 632         void __iomem *regs;
 633
 634         struct drm_i915_gt_funcs gt;
 635         /** gt_fifo_count and the subsequent register write are synchronized
 636          * with dev->struct_mutex. */
 637         unsigned gt_fifo_count;
 638         /** forcewake_count is protected by gt_lock */
 639         unsigned forcewake_count;
 640         /** gt_lock is also taken in irq contexts. */
 641         spinlock_t gt_lock;
 642
 643         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 644
 645
 646         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 647          * controller on different i2c buses. */
 648         struct mutex gmbus_mutex;
 649
 650         /**
 651          * Base address of the gmbus and gpio block.
 652          */
 653         uint32_t gpio_mmio_base;
 654
 655         wait_queue_head_t gmbus_wait_queue;
 656
 657         struct pci_dev *bridge_dev;
 658         struct intel_ring_buffer ring[I915_NUM_RINGS];
 659         uint32_t next_seqno;
 660
 661         drm_dma_handle_t *status_page_dmah;
 662         struct resource mch_res;
 663
 664         atomic_t irq_received;
 665
 666         /* protects the irq masks */
 667         spinlock_t irq_lock;
 668
 669         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
 670         struct pm_qos_request pm_qos;
 671
 672         /* DPIO indirect register protection */
 673         spinlock_t dpio_lock;
 674
 675         /** Cached value of IMR to avoid reads in updating the bitfield */
 676         u32 pipestat[2];
 677         u32 irq_mask;
 678         u32 gt_irq_mask;
 679         u32 pch_irq_mask;
 680
 681         u32 hotplug_supported_mask;
 682         struct work_struct hotplug_work;
 683         bool enable_hotplug_processing;
 684
 685         int num_pipe;
 686         int num_pch_pll;
 687
 688         /* For hangcheck timer */
 689 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 690 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 691         struct timer_list hangcheck_timer;
 692         int hangcheck_count;
 693         uint32_t last_acthd[I915_NUM_RINGS];
 694         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 695
 696         unsigned int stop_rings;
 697
 698         unsigned long cfb_size;
 699         unsigned int cfb_fb;
 700         enum plane cfb_plane;
 701         int cfb_y;
 702         struct intel_fbc_work *fbc_work;
 703
 704         struct intel_opregion opregion;
 705
 706         /* overlay */
 707         struct intel_overlay *overlay;
 708         bool sprite_scaling_enabled;
 709
 710         /* LVDS info */
 711         int backlight_level;  /* restore backlight to this value */
 712         bool backlight_enabled;
 713         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 714         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 715
 716         /* Feature bits from the VBIOS */
 717         unsigned int int_tv_support:1;
 718         unsigned int lvds_dither:1;
 719         unsigned int lvds_vbt:1;
 720         unsigned int int_crt_support:1;
 721         unsigned int lvds_use_ssc:1;
 722         unsigned int display_clock_mode:1;
 723         int lvds_ssc_freq;
 724         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 725         struct {
 726                 int rate;
 727                 int lanes;
 728                 int preemphasis;
 729                 int vswing;
 730
 731                 bool initialized;
 732                 bool support;
 733                 int bpp;
 734                 struct edp_power_seq pps;
 735         } edp;
 736         bool no_aux_handshake;
 737
 738         int crt_ddc_pin;
 739         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 740         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 741         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 742
 743         unsigned int fsb_freq, mem_freq, is_ddr3;
 744
 745         spinlock_t error_lock;
 746         /* Protected by dev->error_lock. */
 747         struct drm_i915_error_state *first_error;
 748         struct work_struct error_work;
 749         struct completion error_completion;
 750         struct workqueue_struct *wq;
 751
 752         /* Display functions */
 753         struct drm_i915_display_funcs display;
 754
 755         /* PCH chipset type */
 756         enum intel_pch pch_type;
 757         unsigned short pch_id;
 758
 759         unsigned long quirks;
 760
 761         /* Register state */
 762         bool modeset_on_lid;
 763
 764         struct {
 765                 /** Bridge to intel-gtt-ko */
 766                 struct intel_gtt *gtt;
 767                 /** Memory allocator for GTT stolen memory */
 768                 struct drm_mm stolen;
 769                 /** Memory allocator for GTT */
 770                 struct drm_mm gtt_space;
 771                 /** List of all objects in gtt_space. Used to restore gtt
 772                  * mappings on resume */
 773                 struct list_head bound_list;
 774                 /**
 775                  * List of objects which are not bound to the GTT (thus
 776                  * are idle and not used by the GPU) but still have
 777                  * (presumably uncached) pages still attached.
 778                  */
 779                 struct list_head unbound_list;
 780
 781                 /** Usable portion of the GTT for GEM */
 782                 unsigned long gtt_start;
 783                 unsigned long gtt_mappable_end;
 784                 unsigned long gtt_end;
 785                 unsigned long stolen_base; /* limited to low memory (32-bit) */
 786
 787                 struct io_mapping *gtt_mapping;
 788                 phys_addr_t gtt_base_addr;
 789                 int gtt_mtrr;
 790
 791                 /** PPGTT used for aliasing the PPGTT with the GTT */
 792                 struct i915_hw_ppgtt *aliasing_ppgtt;
 793
 794                 struct shrinker inactive_shrinker;
 795
 796                 /**
 797                  * List of objects currently involved in rendering.
 798                  *
 799                  * Includes buffers having the contents of their GPU caches
 800                  * flushed, not necessarily primitives.  last_rendering_seqno
 801                  * represents when the rendering involved will be completed.
 802                  *
 803                  * A reference is held on the buffer while on this list.
 804                  */
 805                 struct list_head active_list;
 806
 807                 /**
 808                  * LRU list of objects which are not in the ringbuffer and
 809                  * are ready to unbind, but are still in the GTT.
 810                  *
 811                  * last_rendering_seqno is 0 while an object is in this list.
 812                  *
 813                  * A reference is not held on the buffer while on this list,
 814                  * as merely being GTT-bound shouldn't prevent its being
 815                  * freed, and we'll pull it off the list in the free path.
 816                  */
 817                 struct list_head inactive_list;
 818
 819                 /** LRU list of objects with fence regs on them. */
 820                 struct list_head fence_list;
 821
 822                 /**
 823                  * We leave the user IRQ off as much as possible,
 824                  * but this means that requests will finish and never
 825                  * be retired once the system goes idle. Set a timer to
 826                  * fire periodically while the ring is running. When it
 827                  * fires, go retire requests.
 828                  */
 829                 struct delayed_work retire_work;
 830
 831                 /**
 832                  * Are we in a non-interruptible section of code like
 833                  * modesetting?
 834                  */
 835                 bool interruptible;
 836
 837                 /**
 838                  * Flag if the X Server, and thus DRM, is not currently in
 839                  * control of the device.
 840                  *
 841                  * This is set between LeaveVT and EnterVT.  It needs to be
 842                  * replaced with a semaphore.  It also needs to be
 843                  * transitioned away from for kernel modesetting.
 844                  */
 845                 int suspended;
 846
 847                 /**
 848                  * Flag if the hardware appears to be wedged.
 849                  *
 850                  * This is set when attempts to idle the device timeout.
 851                  * It prevents command submission from occurring and makes
 852                  * every pending request fail
 853                  */
 854                 atomic_t wedged;
 855
 856                 /** Bit 6 swizzling required for X tiling */
 857                 uint32_t bit_6_swizzle_x;
 858                 /** Bit 6 swizzling required for Y tiling */
 859                 uint32_t bit_6_swizzle_y;
 860
 861                 /* storage for physical objects */
 862                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 863
 864                 /* accounting, useful for userland debugging */
 865                 size_t gtt_total;
 866                 size_t mappable_gtt_total;
 867                 size_t object_memory;
 868                 u32 object_count;
 869         } mm;
 870
 871         /* Kernel Modesetting */
 872
 873         struct sdvo_device_mapping sdvo_mappings[2];
 874         /* indicate whether the LVDS_BORDER should be enabled or not */
 875         unsigned int lvds_border_bits;
 876         /* Panel fitter placement and size for Ironlake+ */
 877         u32 pch_pf_pos, pch_pf_size;
 878
 879         struct drm_crtc *plane_to_crtc_mapping[3];
 880         struct drm_crtc *pipe_to_crtc_mapping[3];
 881         wait_queue_head_t pending_flip_queue;
 882
 883         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
 884         struct intel_ddi_plls ddi_plls;
 885
 886         /* Reclocking support */
 887         bool render_reclock_avail;
 888         bool lvds_downclock_avail;
 889         /* indicates the reduced downclock for LVDS*/
 890         int lvds_downclock;
 891         u16 orig_clock;
 892         int child_dev_num;
 893         struct child_device_config *child_dev;
 894
 895         bool mchbar_need_disable;
 896
 897         struct intel_l3_parity l3_parity;
 898
 899         /* gen6+ rps state */
 900         struct intel_gen6_power_mgmt rps;
 901
 902         /* ilk-only ips/rps state. Everything in here is protected by the global
 903          * mchdev_lock in intel_pm.c */
 904         struct intel_ilk_power_mgmt ips;
 905
 906         enum no_fbc_reason no_fbc_reason;
 907
 908         struct drm_mm_node *compressed_fb;
 909         struct drm_mm_node *compressed_llb;
 910
 911         unsigned long last_gpu_reset;
 912
 913         /* list of fbdev register on this device */
 914         struct intel_fbdev *fbdev;
 915
 916         /*
 917          * The console may be contended at resume, but we don't
 918          * want it to block on it.
 919          */
 920         struct work_struct console_resume_work;
 921
 922         struct backlight_device *backlight;
 923
 924         struct drm_property *broadcast_rgb_property;
 925         struct drm_property *force_audio_property;
 926
 927         bool hw_contexts_disabled;
 928         uint32_t hw_context_size;
 929
 930         struct i915_suspend_saved_registers regfile;
 931
 932         /* Old dri1 support infrastructure, beware the dragons ya fools entering
 933          * here! */
 934         struct i915_dri1_state dri1;
 935 } drm_i915_private_t;
 936
 937 /* Iterate over initialised rings */
 938 #define for_each_ring(ring__, dev_priv__, i__) \
 939         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
 940                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
 941
 942 enum hdmi_force_audio {
 943         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 944         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 945         HDMI_AUDIO_AUTO,                /* trust EDID */
 946         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 947 };
 948
 949 enum i915_cache_level {
 950         I915_CACHE_NONE = 0,
 951         I915_CACHE_LLC,
 952         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 953 };
 954
 955 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
 956
 957 struct drm_i915_gem_object_ops {
 958         /* Interface between the GEM object and its backing storage.
 959          * get_pages() is called once prior to the use of the associated set
 960          * of pages before to binding them into the GTT, and put_pages() is
 961          * called after we no longer need them. As we expect there to be
 962          * associated cost with migrating pages between the backing storage
 963          * and making them available for the GPU (e.g. clflush), we may hold
 964          * onto the pages after they are no longer referenced by the GPU
 965          * in case they may be used again shortly (for example migrating the
 966          * pages to a different memory domain within the GTT). put_pages()
 967          * will therefore most likely be called when the object itself is
 968          * being released or under memory pressure (where we attempt to
 969          * reap pages for the shrinker).
 970          */
 971         int (*get_pages)(struct drm_i915_gem_object *);
 972         void (*put_pages)(struct drm_i915_gem_object *);
 973 };
 974
 975 struct drm_i915_gem_object {
 976         struct drm_gem_object base;
 977
 978         const struct drm_i915_gem_object_ops *ops;
 979
 980         /** Current space allocated to this object in the GTT, if any. */
 981         struct drm_mm_node *gtt_space;
 982         /** Stolen memory for this object, instead of being backed by shmem. */
 983         struct drm_mm_node *stolen;
 984         struct list_head gtt_list;
 985
 986         /** This object's place on the active/inactive lists */
 987         struct list_head ring_list;
 988         struct list_head mm_list;
 989         /** This object's place in the batchbuffer or on the eviction list */
 990         struct list_head exec_list;
 991
 992         /**
 993          * This is set if the object is on the active lists (has pending
 994          * rendering and so a non-zero seqno), and is not set if it i s on
 995          * inactive (ready to be unbound) list.
 996          */
 997         unsigned int active:1;
 998
 999         /**
1000          * This is set if the object has been written to since last bound
1001          * to the GTT
1002          */
1003         unsigned int dirty:1;
1004
1005         /**
1006          * Fence register bits (if any) for this object.  Will be set
1007          * as needed when mapped into the GTT.
1008          * Protected by dev->struct_mutex.
1009          */
1010         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1011
1012         /**
1013          * Advice: are the backing pages purgeable?
1014          */
1015         unsigned int madv:2;
1016
1017         /**
1018          * Current tiling mode for the object.
1019          */
1020         unsigned int tiling_mode:2;
1021         /**
1022          * Whether the tiling parameters for the currently associated fence
1023          * register have changed. Note that for the purposes of tracking
1024          * tiling changes we also treat the unfenced register, the register
1025          * slot that the object occupies whilst it executes a fenced
1026          * command (such as BLT on gen2/3), as a "fence".
1027          */
1028         unsigned int fence_dirty:1;
1029
1030         /** How many users have pinned this object in GTT space. The following
1031          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1032          * (via user_pin_count), execbuffer (objects are not allowed multiple
1033          * times for the same batchbuffer), and the framebuffer code. When
1034          * switching/pageflipping, the framebuffer code has at most two buffers
1035          * pinned per crtc.
1036          *
1037          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1038          * bits with absolutely no headroom. So use 4 bits. */
1039         unsigned int pin_count:4;
1040 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1041
1042         /**
1043          * Is the object at the current location in the gtt mappable and
1044          * fenceable? Used to avoid costly recalculations.
1045          */
1046         unsigned int map_and_fenceable:1;
1047
1048         /**
1049          * Whether the current gtt mapping needs to be mappable (and isn't just
1050          * mappable by accident). Track pin and fault separate for a more
1051          * accurate mappable working set.
1052          */
1053         unsigned int fault_mappable:1;
1054         unsigned int pin_mappable:1;
1055
1056         /*
1057          * Is the GPU currently using a fence to access this buffer,
1058          */
1059         unsigned int pending_fenced_gpu_access:1;
1060         unsigned int fenced_gpu_access:1;
1061
1062         unsigned int cache_level:2;
1063
1064         unsigned int has_aliasing_ppgtt_mapping:1;
1065         unsigned int has_global_gtt_mapping:1;
1066         unsigned int has_dma_mapping:1;
1067
1068         struct sg_table *pages;
1069         int pages_pin_count;
1070
1071         /* prime dma-buf support */
1072         void *dma_buf_vmapping;
1073         int vmapping_count;
1074
1075         /**
1076          * Used for performing relocations during execbuffer insertion.
1077          */
1078         struct hlist_node exec_node;
1079         unsigned long exec_handle;
1080         struct drm_i915_gem_exec_object2 *exec_entry;
1081
1082         /**
1083          * Current offset of the object in GTT space.
1084          *
1085          * This is the same as gtt_space->start
1086          */
1087         uint32_t gtt_offset;
1088
1089         struct intel_ring_buffer *ring;
1090
1091         /** Breadcrumb of last rendering to the buffer. */
1092         uint32_t last_read_seqno;
1093         uint32_t last_write_seqno;
1094         /** Breadcrumb of last fenced GPU access to the buffer. */
1095         uint32_t last_fenced_seqno;
1096
1097         /** Current tiling stride for the object, if it's tiled. */
1098         uint32_t stride;
1099
1100         /** Record of address bit 17 of each page at last unbind. */
1101         unsigned long *bit_17;
1102
1103         /** User space pin count and filp owning the pin */
1104         uint32_t user_pin_count;
1105         struct drm_file *pin_filp;
1106
1107         /** for phy allocated objects */
1108         struct drm_i915_gem_phys_object *phys_obj;
1109
1110         /**
1111          * Number of crtcs where this object is currently the fb, but
1112          * will be page flipped away on the next vblank.  When it
1113          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1114          */
1115         atomic_t pending_flip;
1116 };
1117
1118 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1119
1120 /**
1121  * Request queue structure.
1122  *
1123  * The request queue allows us to note sequence numbers that have been emitted
1124  * and may be associated with active buffers to be retired.
1125  *
1126  * By keeping this list, we can avoid having to do questionable
1127  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1128  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1129  */
1130 struct drm_i915_gem_request {
1131         /** On Which ring this request was generated */
1132         struct intel_ring_buffer *ring;
1133
1134         /** GEM sequence number associated with this request. */
1135         uint32_t seqno;
1136
1137         /** Postion in the ringbuffer of the end of the request */
1138         u32 tail;
1139
1140         /** Time at which this request was emitted, in jiffies. */
1141         unsigned long emitted_jiffies;
1142
1143         /** global list entry for this request */
1144         struct list_head list;
1145
1146         struct drm_i915_file_private *file_priv;
1147         /** file_priv list entry for this request */
1148         struct list_head client_list;
1149 };
1150
1151 struct drm_i915_file_private {
1152         struct {
1153                 spinlock_t lock;
1154                 struct list_head request_list;
1155         } mm;
1156         struct idr context_idr;
1157 };
1158
1159 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1160
1161 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1162 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1163 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1164 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1165 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1166 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1167 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1168 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1169 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1170 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1171 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1172 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1173 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1174 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1175 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1176 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1177 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1178 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1179 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1180 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1181                                  (dev)->pci_device == 0x0152 || \
1182                                  (dev)->pci_device == 0x015a)
1183 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1184 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1185 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1186 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1187                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1188
1189 /*
1190  * The genX designation typically refers to the render engine, so render
1191  * capability related checks should use IS_GEN, while display and other checks
1192  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1193  * chips, etc.).
1194  */
1195 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1196 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1197 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1198 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1199 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1200 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1201
1202 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1203 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1204 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1205 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1206
1207 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1208 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1209
1210 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1211 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1212
1213 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1214  * rows, which changed the alignment requirements and fence programming.
1215  */
1216 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1217                                                       IS_I915GM(dev)))
1218 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1219 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1220 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1221 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1222 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1223 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1224 /* dsparb controlled by hw only */
1225 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1226
1227 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1228 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1229 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1230
1231 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1232
1233 #define HAS_DDI(dev)            (IS_HASWELL(dev))
1234
1235 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1236 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1237 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1238 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1239 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1240 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1241
1242 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1243 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1244 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1245 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1246 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1247
1248 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1249
1250 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1251
1252 #define GT_FREQUENCY_MULTIPLIER 50
1253
1254 #include "i915_trace.h"
1255
1256 /**
1257  * RC6 is a special power stage which allows the GPU to enter an very
1258  * low-voltage mode when idle, using down to 0V while at this stage.  This
1259  * stage is entered automatically when the GPU is idle when RC6 support is
1260  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1261  *
1262  * There are different RC6 modes available in Intel GPU, which differentiate
1263  * among each other with the latency required to enter and leave RC6 and
1264  * voltage consumed by the GPU in different states.
1265  *
1266  * The combination of the following flags define which states GPU is allowed
1267  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1268  * RC6pp is deepest RC6. Their support by hardware varies according to the
1269  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1270  * which brings the most power savings; deeper states save more power, but
1271  * require higher latency to switch to and wake up.
1272  */
1273 #define INTEL_RC6_ENABLE                        (1<<0)
1274 #define INTEL_RC6p_ENABLE                       (1<<1)
1275 #define INTEL_RC6pp_ENABLE                      (1<<2)
1276
1277 extern struct drm_ioctl_desc i915_ioctls[];
1278 extern int i915_max_ioctl;
1279 extern unsigned int i915_fbpercrtc __always_unused;
1280 extern int i915_panel_ignore_lid __read_mostly;
1281 extern unsigned int i915_powersave __read_mostly;
1282 extern int i915_semaphores __read_mostly;
1283 extern unsigned int i915_lvds_downclock __read_mostly;
1284 extern int i915_lvds_channel_mode __read_mostly;
1285 extern int i915_panel_use_ssc __read_mostly;
1286 extern int i915_vbt_sdvo_panel_type __read_mostly;
1287 extern int i915_enable_rc6 __read_mostly;
1288 extern int i915_enable_fbc __read_mostly;
1289 extern bool i915_enable_hangcheck __read_mostly;
1290 extern int i915_enable_ppgtt __read_mostly;
1291 extern unsigned int i915_preliminary_hw_support __read_mostly;
1292
1293 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1294 extern int i915_resume(struct drm_device *dev);
1295 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1296 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1297
1298                                 /* i915_dma.c */
1299 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1300 extern void i915_kernel_lost_context(struct drm_device * dev);
1301 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1302 extern int i915_driver_unload(struct drm_device *);
1303 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1304 extern void i915_driver_lastclose(struct drm_device * dev);
1305 extern void i915_driver_preclose(struct drm_device *dev,
1306                                  struct drm_file *file_priv);
1307 extern void i915_driver_postclose(struct drm_device *dev,
1308                                   struct drm_file *file_priv);
1309 extern int i915_driver_device_is_agp(struct drm_device * dev);
1310 #ifdef CONFIG_COMPAT
1311 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1312                               unsigned long arg);
1313 #endif
1314 extern int i915_emit_box(struct drm_device *dev,
1315                          struct drm_clip_rect *box,
1316                          int DR1, int DR4);
1317 extern int intel_gpu_reset(struct drm_device *dev);
1318 extern int i915_reset(struct drm_device *dev);
1319 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1320 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1321 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1322 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1323
1324 extern void intel_console_resume(struct work_struct *work);
1325
1326 /* i915_irq.c */
1327 void i915_hangcheck_elapsed(unsigned long data);
1328 void i915_handle_error(struct drm_device *dev, bool wedged);
1329
1330 extern void intel_irq_init(struct drm_device *dev);
1331 extern void intel_gt_init(struct drm_device *dev);
1332 extern void intel_gt_reset(struct drm_device *dev);
1333
1334 void i915_error_state_free(struct kref *error_ref);
1335
1336 void
1337 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1338
1339 void
1340 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1341
1342 void intel_enable_asle(struct drm_device *dev);
1343
1344 #ifdef CONFIG_DEBUG_FS
1345 extern void i915_destroy_error_state(struct drm_device *dev);
1346 #else
1347 #define i915_destroy_error_state(x)
1348 #endif
1349
1350
1351 /* i915_gem.c */
1352 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1353                         struct drm_file *file_priv);
1354 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1355                           struct drm_file *file_priv);
1356 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1357                          struct drm_file *file_priv);
1358 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1359                           struct drm_file *file_priv);
1360 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1361                         struct drm_file *file_priv);
1362 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1363                         struct drm_file *file_priv);
1364 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1365                               struct drm_file *file_priv);
1366 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1367                              struct drm_file *file_priv);
1368 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1369                         struct drm_file *file_priv);
1370 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1371                          struct drm_file *file_priv);
1372 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1373                        struct drm_file *file_priv);
1374 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1375                          struct drm_file *file_priv);
1376 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1377                         struct drm_file *file_priv);
1378 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1379                                struct drm_file *file);
1380 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1381                                struct drm_file *file);
1382 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1383                             struct drm_file *file_priv);
1384 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1385                            struct drm_file *file_priv);
1386 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1387                            struct drm_file *file_priv);
1388 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1389                            struct drm_file *file_priv);
1390 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1391                         struct drm_file *file_priv);
1392 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1393                         struct drm_file *file_priv);
1394 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1395                                 struct drm_file *file_priv);
1396 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1397                         struct drm_file *file_priv);
1398 void i915_gem_load(struct drm_device *dev);
1399 void *i915_gem_object_alloc(struct drm_device *dev);
1400 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1401 int i915_gem_init_object(struct drm_gem_object *obj);
1402 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1403                          const struct drm_i915_gem_object_ops *ops);
1404 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1405                                                   size_t size);
1406 void i915_gem_free_object(struct drm_gem_object *obj);
1407
1408 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1409                                      uint32_t alignment,
1410                                      bool map_and_fenceable,
1411                                      bool nonblocking);
1412 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1413 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1414 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1415 void i915_gem_lastclose(struct drm_device *dev);
1416
1417 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1418 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1419 {
1420         struct scatterlist *sg = obj->pages->sgl;
1421         int nents = obj->pages->nents;
1422         while (nents > SG_MAX_SINGLE_ALLOC) {
1423                 if (n < SG_MAX_SINGLE_ALLOC - 1)
1424                         break;
1425
1426                 sg = sg_chain_ptr(sg + SG_MAX_SINGLE_ALLOC - 1);
1427                 n -= SG_MAX_SINGLE_ALLOC - 1;
1428                 nents -= SG_MAX_SINGLE_ALLOC - 1;
1429         }
1430         return sg_page(sg+n);
1431 }
1432 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1433 {
1434         BUG_ON(obj->pages == NULL);
1435         obj->pages_pin_count++;
1436 }
1437 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1438 {
1439         BUG_ON(obj->pages_pin_count == 0);
1440         obj->pages_pin_count--;
1441 }
1442
1443 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1444 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1445                          struct intel_ring_buffer *to);
1446 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1447                                     struct intel_ring_buffer *ring);
1448
1449 int i915_gem_dumb_create(struct drm_file *file_priv,
1450                          struct drm_device *dev,
1451                          struct drm_mode_create_dumb *args);
1452 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1453                       uint32_t handle, uint64_t *offset);
1454 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1455                           uint32_t handle);
1456 /**
1457  * Returns true if seq1 is later than seq2.
1458  */
1459 static inline bool
1460 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1461 {
1462         return (int32_t)(seq1 - seq2) >= 0;
1463 }
1464
1465 extern int i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1466
1467 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1468 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1469
1470 static inline bool
1471 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1472 {
1473         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1474                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1475                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1476                 return true;
1477         } else
1478                 return false;
1479 }
1480
1481 static inline void
1482 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1483 {
1484         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1485                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1486                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1487         }
1488 }
1489
1490 void i915_gem_retire_requests(struct drm_device *dev);
1491 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1492 int __must_check i915_gem_check_wedge(struct drm_i915_private *dev_priv,
1493                                       bool interruptible);
1494
1495 void i915_gem_reset(struct drm_device *dev);
1496 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1497 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1498                                             uint32_t read_domains,
1499                                             uint32_t write_domain);
1500 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1501 int __must_check i915_gem_init(struct drm_device *dev);
1502 int __must_check i915_gem_init_hw(struct drm_device *dev);
1503 void i915_gem_l3_remap(struct drm_device *dev);
1504 void i915_gem_init_swizzling(struct drm_device *dev);
1505 void i915_gem_init_ppgtt(struct drm_device *dev);
1506 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1507 int __must_check i915_gpu_idle(struct drm_device *dev);
1508 int __must_check i915_gem_idle(struct drm_device *dev);
1509 int i915_add_request(struct intel_ring_buffer *ring,
1510                      struct drm_file *file,
1511                      u32 *seqno);
1512 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1513                                  uint32_t seqno);
1514 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1515 int __must_check
1516 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1517                                   bool write);
1518 int __must_check
1519 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1520 int __must_check
1521 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1522                                      u32 alignment,
1523                                      struct intel_ring_buffer *pipelined);
1524 int i915_gem_attach_phys_object(struct drm_device *dev,
1525                                 struct drm_i915_gem_object *obj,
1526                                 int id,
1527                                 int align);
1528 void i915_gem_detach_phys_object(struct drm_device *dev,
1529                                  struct drm_i915_gem_object *obj);
1530 void i915_gem_free_all_phys_object(struct drm_device *dev);
1531 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1532
1533 uint32_t
1534 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1535                                     uint32_t size,
1536                                     int tiling_mode);
1537
1538 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1539                                     enum i915_cache_level cache_level);
1540
1541 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1542                                 struct dma_buf *dma_buf);
1543
1544 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1545                                 struct drm_gem_object *gem_obj, int flags);
1546
1547 /* i915_gem_context.c */
1548 void i915_gem_context_init(struct drm_device *dev);
1549 void i915_gem_context_fini(struct drm_device *dev);
1550 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1551 int i915_switch_context(struct intel_ring_buffer *ring,
1552                         struct drm_file *file, int to_id);
1553 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1554                                   struct drm_file *file);
1555 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1556                                    struct drm_file *file);
1557
1558 /* i915_gem_gtt.c */
1559 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1560 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1561 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1562                             struct drm_i915_gem_object *obj,
1563                             enum i915_cache_level cache_level);
1564 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1565                               struct drm_i915_gem_object *obj);
1566
1567 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1568 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1569 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1570                                 enum i915_cache_level cache_level);
1571 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1572 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1573 void i915_gem_init_global_gtt(struct drm_device *dev,
1574                               unsigned long start,
1575                               unsigned long mappable_end,
1576                               unsigned long end);
1577 int i915_gem_gtt_init(struct drm_device *dev);
1578 void i915_gem_gtt_fini(struct drm_device *dev);
1579 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1580 {
1581         if (INTEL_INFO(dev)->gen < 6)
1582                 intel_gtt_chipset_flush();
1583 }
1584
1585
1586 /* i915_gem_evict.c */
1587 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1588                                           unsigned alignment,
1589                                           unsigned cache_level,
1590                                           bool mappable,
1591                                           bool nonblock);
1592 int i915_gem_evict_everything(struct drm_device *dev);
1593
1594 /* i915_gem_stolen.c */
1595 int i915_gem_init_stolen(struct drm_device *dev);
1596 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1597 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1598 void i915_gem_cleanup_stolen(struct drm_device *dev);
1599 struct drm_i915_gem_object *
1600 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1601 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1602
1603 /* i915_gem_tiling.c */
1604 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1605 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1606 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1607
1608 /* i915_gem_debug.c */
1609 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1610                           const char *where, uint32_t mark);
1611 #if WATCH_LISTS
1612 int i915_verify_lists(struct drm_device *dev);
1613 #else
1614 #define i915_verify_lists(dev) 0
1615 #endif
1616 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1617                                      int handle);
1618 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1619                           const char *where, uint32_t mark);
1620
1621 /* i915_debugfs.c */
1622 int i915_debugfs_init(struct drm_minor *minor);
1623 void i915_debugfs_cleanup(struct drm_minor *minor);
1624
1625 /* i915_suspend.c */
1626 extern int i915_save_state(struct drm_device *dev);
1627 extern int i915_restore_state(struct drm_device *dev);
1628
1629 /* i915_suspend.c */
1630 extern int i915_save_state(struct drm_device *dev);
1631 extern int i915_restore_state(struct drm_device *dev);
1632
1633 /* i915_sysfs.c */
1634 void i915_setup_sysfs(struct drm_device *dev_priv);
1635 void i915_teardown_sysfs(struct drm_device *dev_priv);
1636
1637 /* intel_i2c.c */
1638 extern int intel_setup_gmbus(struct drm_device *dev);
1639 extern void intel_teardown_gmbus(struct drm_device *dev);
1640 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1641 {
1642         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1643 }
1644
1645 extern struct i2c_adapter *intel_gmbus_get_adapter(
1646                 struct drm_i915_private *dev_priv, unsigned port);
1647 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1648 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1649 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1650 {
1651         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1652 }
1653 extern void intel_i2c_reset(struct drm_device *dev);
1654
1655 /* intel_opregion.c */
1656 extern int intel_opregion_setup(struct drm_device *dev);
1657 #ifdef CONFIG_ACPI
1658 extern void intel_opregion_init(struct drm_device *dev);
1659 extern void intel_opregion_fini(struct drm_device *dev);
1660 extern void intel_opregion_asle_intr(struct drm_device *dev);
1661 extern void intel_opregion_gse_intr(struct drm_device *dev);
1662 extern void intel_opregion_enable_asle(struct drm_device *dev);
1663 #else
1664 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1665 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1666 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1667 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1668 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1669 #endif
1670
1671 /* intel_acpi.c */
1672 #ifdef CONFIG_ACPI
1673 extern void intel_register_dsm_handler(void);
1674 extern void intel_unregister_dsm_handler(void);
1675 #else
1676 static inline void intel_register_dsm_handler(void) { return; }
1677 static inline void intel_unregister_dsm_handler(void) { return; }
1678 #endif /* CONFIG_ACPI */
1679
1680 /* modesetting */
1681 extern void intel_modeset_init_hw(struct drm_device *dev);
1682 extern void intel_modeset_init(struct drm_device *dev);
1683 extern void intel_modeset_gem_init(struct drm_device *dev);
1684 extern void intel_modeset_cleanup(struct drm_device *dev);
1685 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1686 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1687                                          bool force_restore);
1688 extern bool intel_fbc_enabled(struct drm_device *dev);
1689 extern void intel_disable_fbc(struct drm_device *dev);
1690 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1691 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1692 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1693 extern void intel_detect_pch(struct drm_device *dev);
1694 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1695 extern int intel_enable_rc6(const struct drm_device *dev);
1696
1697 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1698 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1699                         struct drm_file *file);
1700
1701 /* overlay */
1702 #ifdef CONFIG_DEBUG_FS
1703 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1704 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1705
1706 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1707 extern void intel_display_print_error_state(struct seq_file *m,
1708                                             struct drm_device *dev,
1709                                             struct intel_display_error_state *error);
1710 #endif
1711
1712 /* On SNB platform, before reading ring registers forcewake bit
1713  * must be set to prevent GT core from power down and stale values being
1714  * returned.
1715  */
1716 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1717 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1718 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1719
1720 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1721 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1722
1723 #define __i915_read(x, y) \
1724         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1725
1726 __i915_read(8, b)
1727 __i915_read(16, w)
1728 __i915_read(32, l)
1729 __i915_read(64, q)
1730 #undef __i915_read
1731
1732 #define __i915_write(x, y) \
1733         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1734
1735 __i915_write(8, b)
1736 __i915_write(16, w)
1737 __i915_write(32, l)
1738 __i915_write(64, q)
1739 #undef __i915_write
1740
1741 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1742 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1743
1744 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1745 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1746 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1747 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1748
1749 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1750 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1751 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1752 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1753
1754 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1755 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1756
1757 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1758 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1759
1760
1761 #endif