drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         INVALID_PIPE = -1,
  58         PIPE_A = 0,
  59         PIPE_B,
  60         PIPE_C,
  61         _PIPE_EDP,
  62         I915_MAX_PIPES = _PIPE_EDP
  63 };
  64 #define pipe_name(p) ((p) + 'A')
  65
  66 enum transcoder {
  67         TRANSCODER_A = 0,
  68         TRANSCODER_B,
  69         TRANSCODER_C,
  70         TRANSCODER_EDP,
  71         I915_MAX_TRANSCODERS
  72 };
  73 #define transcoder_name(t) ((t) + 'A')
  74
  75 enum plane {
  76         PLANE_A = 0,
  77         PLANE_B,
  78         PLANE_C,
  79 };
  80 #define plane_name(p) ((p) + 'A')
  81
  82 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites + (s) + 'A')
  83
  84 enum port {
  85         PORT_A = 0,
  86         PORT_B,
  87         PORT_C,
  88         PORT_D,
  89         PORT_E,
  90         I915_MAX_PORTS
  91 };
  92 #define port_name(p) ((p) + 'A')
  93
  94 #define I915_NUM_PHYS_VLV 1
  95
  96 enum dpio_channel {
  97         DPIO_CH0,
  98         DPIO_CH1
  99 };
 100
 101 enum dpio_phy {
 102         DPIO_PHY0,
 103         DPIO_PHY1
 104 };
 105
 106 enum intel_display_power_domain {
 107         POWER_DOMAIN_PIPE_A,
 108         POWER_DOMAIN_PIPE_B,
 109         POWER_DOMAIN_PIPE_C,
 110         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 111         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 112         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 113         POWER_DOMAIN_TRANSCODER_A,
 114         POWER_DOMAIN_TRANSCODER_B,
 115         POWER_DOMAIN_TRANSCODER_C,
 116         POWER_DOMAIN_TRANSCODER_EDP,
 117         POWER_DOMAIN_VGA,
 118         POWER_DOMAIN_AUDIO,
 119         POWER_DOMAIN_INIT,
 120
 121         POWER_DOMAIN_NUM,
 122 };
 123
 124 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 125
 126 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 127 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 128                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 129 #define POWER_DOMAIN_TRANSCODER(tran) \
 130         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 131          (tran) + POWER_DOMAIN_TRANSCODER_A)
 132
 133 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 134         BIT(POWER_DOMAIN_PIPE_A) |              \
 135         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 136 #define BDW_ALWAYS_ON_POWER_DOMAINS (           \
 137         BIT(POWER_DOMAIN_PIPE_A) |              \
 138         BIT(POWER_DOMAIN_TRANSCODER_EDP) |      \
 139         BIT(POWER_DOMAIN_PIPE_A_PANEL_FITTER))
 140
 141 enum hpd_pin {
 142         HPD_NONE = 0,
 143         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 144         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 145         HPD_CRT,
 146         HPD_SDVO_B,
 147         HPD_SDVO_C,
 148         HPD_PORT_B,
 149         HPD_PORT_C,
 150         HPD_PORT_D,
 151         HPD_NUM_PINS
 152 };
 153
 154 #define I915_GEM_GPU_DOMAINS \
 155         (I915_GEM_DOMAIN_RENDER | \
 156          I915_GEM_DOMAIN_SAMPLER | \
 157          I915_GEM_DOMAIN_COMMAND | \
 158          I915_GEM_DOMAIN_INSTRUCTION | \
 159          I915_GEM_DOMAIN_VERTEX)
 160
 161 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 162
 163 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 164         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 165                 if ((intel_encoder)->base.crtc == (__crtc))
 166
 167 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 168         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 169                 if ((intel_connector)->base.encoder == (__encoder))
 170
 171 struct drm_i915_private;
 172
 173 enum intel_dpll_id {
 174         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 175         /* real shared dpll ids must be >= 0 */
 176         DPLL_ID_PCH_PLL_A,
 177         DPLL_ID_PCH_PLL_B,
 178 };
 179 #define I915_NUM_PLLS 2
 180
 181 struct intel_dpll_hw_state {
 182         uint32_t dpll;
 183         uint32_t dpll_md;
 184         uint32_t fp0;
 185         uint32_t fp1;
 186 };
 187
 188 struct intel_shared_dpll {
 189         int refcount; /* count of number of CRTCs sharing this PLL */
 190         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 191         bool on; /* is the PLL actually active? Disabled during modeset */
 192         const char *name;
 193         /* should match the index in the dev_priv->shared_dplls array */
 194         enum intel_dpll_id id;
 195         struct intel_dpll_hw_state hw_state;
 196         void (*mode_set)(struct drm_i915_private *dev_priv,
 197                          struct intel_shared_dpll *pll);
 198         void (*enable)(struct drm_i915_private *dev_priv,
 199                        struct intel_shared_dpll *pll);
 200         void (*disable)(struct drm_i915_private *dev_priv,
 201                         struct intel_shared_dpll *pll);
 202         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 203                              struct intel_shared_dpll *pll,
 204                              struct intel_dpll_hw_state *hw_state);
 205 };
 206
 207 /* Used by dp and fdi links */
 208 struct intel_link_m_n {
 209         uint32_t        tu;
 210         uint32_t        gmch_m;
 211         uint32_t        gmch_n;
 212         uint32_t        link_m;
 213         uint32_t        link_n;
 214 };
 215
 216 void intel_link_compute_m_n(int bpp, int nlanes,
 217                             int pixel_clock, int link_clock,
 218                             struct intel_link_m_n *m_n);
 219
 220 struct intel_ddi_plls {
 221         int spll_refcount;
 222         int wrpll1_refcount;
 223         int wrpll2_refcount;
 224 };
 225
 226 /* Interface history:
 227  *
 228  * 1.1: Original.
 229  * 1.2: Add Power Management
 230  * 1.3: Add vblank support
 231  * 1.4: Fix cmdbuffer path, add heap destroy
 232  * 1.5: Add vblank pipe configuration
 233  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 234  *      - Support vertical blank on secondary display pipe
 235  */
 236 #define DRIVER_MAJOR            1
 237 #define DRIVER_MINOR            6
 238 #define DRIVER_PATCHLEVEL       0
 239
 240 #define WATCH_LISTS     0
 241 #define WATCH_GTT       0
 242
 243 #define I915_GEM_PHYS_CURSOR_0 1
 244 #define I915_GEM_PHYS_CURSOR_1 2
 245 #define I915_GEM_PHYS_OVERLAY_REGS 3
 246 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 247
 248 struct drm_i915_gem_phys_object {
 249         int id;
 250         struct page **page_list;
 251         drm_dma_handle_t *handle;
 252         struct drm_i915_gem_object *cur_obj;
 253 };
 254
 255 struct opregion_header;
 256 struct opregion_acpi;
 257 struct opregion_swsci;
 258 struct opregion_asle;
 259
 260 struct intel_opregion {
 261         struct opregion_header __iomem *header;
 262         struct opregion_acpi __iomem *acpi;
 263         struct opregion_swsci __iomem *swsci;
 264         u32 swsci_gbda_sub_functions;
 265         u32 swsci_sbcb_sub_functions;
 266         struct opregion_asle __iomem *asle;
 267         void __iomem *vbt;
 268         u32 __iomem *lid_state;
 269         struct work_struct asle_work;
 270 };
 271 #define OPREGION_SIZE            (8*1024)
 272
 273 struct intel_overlay;
 274 struct intel_overlay_error_state;
 275
 276 struct drm_i915_master_private {
 277         drm_local_map_t *sarea;
 278         struct _drm_i915_sarea *sarea_priv;
 279 };
 280 #define I915_FENCE_REG_NONE -1
 281 #define I915_MAX_NUM_FENCES 32
 282 /* 32 fences + sign bit for FENCE_REG_NONE */
 283 #define I915_MAX_NUM_FENCE_BITS 6
 284
 285 struct drm_i915_fence_reg {
 286         struct list_head lru_list;
 287         struct drm_i915_gem_object *obj;
 288         int pin_count;
 289 };
 290
 291 struct sdvo_device_mapping {
 292         u8 initialized;
 293         u8 dvo_port;
 294         u8 slave_addr;
 295         u8 dvo_wiring;
 296         u8 i2c_pin;
 297         u8 ddc_pin;
 298 };
 299
 300 struct intel_display_error_state;
 301
 302 struct drm_i915_error_state {
 303         struct kref ref;
 304         struct timeval time;
 305
 306         char error_msg[128];
 307
 308         /* Generic register state */
 309         u32 eir;
 310         u32 pgtbl_er;
 311         u32 ier;
 312         u32 ccid;
 313         u32 derrmr;
 314         u32 forcewake;
 315         u32 error; /* gen6+ */
 316         u32 err_int; /* gen7 */
 317         u32 done_reg;
 318         u32 gac_eco;
 319         u32 gam_ecochk;
 320         u32 gab_ctl;
 321         u32 gfx_mode;
 322         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 323         u32 pipestat[I915_MAX_PIPES];
 324         u64 fence[I915_MAX_NUM_FENCES];
 325         struct intel_overlay_error_state *overlay;
 326         struct intel_display_error_state *display;
 327
 328         struct drm_i915_error_ring {
 329                 bool valid;
 330                 /* Software tracked state */
 331                 bool waiting;
 332                 int hangcheck_score;
 333                 enum intel_ring_hangcheck_action hangcheck_action;
 334                 int num_requests;
 335
 336                 /* our own tracking of ring head and tail */
 337                 u32 cpu_ring_head;
 338                 u32 cpu_ring_tail;
 339
 340                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 341
 342                 /* Register state */
 343                 u32 tail;
 344                 u32 head;
 345                 u32 ctl;
 346                 u32 hws;
 347                 u32 ipeir;
 348                 u32 ipehr;
 349                 u32 instdone;
 350                 u32 acthd;
 351                 u32 bbstate;
 352                 u32 instpm;
 353                 u32 instps;
 354                 u32 seqno;
 355                 u64 bbaddr;
 356                 u32 fault_reg;
 357                 u32 faddr;
 358                 u32 rc_psmi; /* sleep state */
 359                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 360
 361                 struct drm_i915_error_object {
 362                         int page_count;
 363                         u32 gtt_offset;
 364                         u32 *pages[0];
 365                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 366
 367                 struct drm_i915_error_request {
 368                         long jiffies;
 369                         u32 seqno;
 370                         u32 tail;
 371                 } *requests;
 372
 373                 struct {
 374                         u32 gfx_mode;
 375                         union {
 376                                 u64 pdp[4];
 377                                 u32 pp_dir_base;
 378                         };
 379                 } vm_info;
 380
 381                 pid_t pid;
 382                 char comm[TASK_COMM_LEN];
 383         } ring[I915_NUM_RINGS];
 384         struct drm_i915_error_buffer {
 385                 u32 size;
 386                 u32 name;
 387                 u32 rseqno, wseqno;
 388                 u32 gtt_offset;
 389                 u32 read_domains;
 390                 u32 write_domain;
 391                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 392                 s32 pinned:2;
 393                 u32 tiling:2;
 394                 u32 dirty:1;
 395                 u32 purgeable:1;
 396                 s32 ring:4;
 397                 u32 cache_level:3;
 398         } **active_bo, **pinned_bo;
 399
 400         u32 *active_bo_count, *pinned_bo_count;
 401 };
 402
 403 struct intel_connector;
 404 struct intel_crtc_config;
 405 struct intel_crtc;
 406 struct intel_limit;
 407 struct dpll;
 408
 409 struct drm_i915_display_funcs {
 410         bool (*fbc_enabled)(struct drm_device *dev);
 411         void (*enable_fbc)(struct drm_crtc *crtc);
 412         void (*disable_fbc)(struct drm_device *dev);
 413         int (*get_display_clock_speed)(struct drm_device *dev);
 414         int (*get_fifo_size)(struct drm_device *dev, int plane);
 415         /**
 416          * find_dpll() - Find the best values for the PLL
 417          * @limit: limits for the PLL
 418          * @crtc: current CRTC
 419          * @target: target frequency in kHz
 420          * @refclk: reference clock frequency in kHz
 421          * @match_clock: if provided, @best_clock P divider must
 422          *               match the P divider from @match_clock
 423          *               used for LVDS downclocking
 424          * @best_clock: best PLL values found
 425          *
 426          * Returns true on success, false on failure.
 427          */
 428         bool (*find_dpll)(const struct intel_limit *limit,
 429                           struct drm_crtc *crtc,
 430                           int target, int refclk,
 431                           struct dpll *match_clock,
 432                           struct dpll *best_clock);
 433         void (*update_wm)(struct drm_crtc *crtc);
 434         void (*update_sprite_wm)(struct drm_plane *plane,
 435                                  struct drm_crtc *crtc,
 436                                  uint32_t sprite_width, int pixel_size,
 437                                  bool enable, bool scaled);
 438         void (*modeset_global_resources)(struct drm_device *dev);
 439         /* Returns the active state of the crtc, and if the crtc is active,
 440          * fills out the pipe-config with the hw state. */
 441         bool (*get_pipe_config)(struct intel_crtc *,
 442                                 struct intel_crtc_config *);
 443         int (*crtc_mode_set)(struct drm_crtc *crtc,
 444                              int x, int y,
 445                              struct drm_framebuffer *old_fb);
 446         void (*crtc_enable)(struct drm_crtc *crtc);
 447         void (*crtc_disable)(struct drm_crtc *crtc);
 448         void (*off)(struct drm_crtc *crtc);
 449         void (*write_eld)(struct drm_connector *connector,
 450                           struct drm_crtc *crtc,
 451                           struct drm_display_mode *mode);
 452         void (*fdi_link_train)(struct drm_crtc *crtc);
 453         void (*init_clock_gating)(struct drm_device *dev);
 454         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 455                           struct drm_framebuffer *fb,
 456                           struct drm_i915_gem_object *obj,
 457                           uint32_t flags);
 458         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 459                             int x, int y);
 460         void (*hpd_irq_setup)(struct drm_device *dev);
 461         /* clock updates for mode set */
 462         /* cursor updates */
 463         /* render clock increase/decrease */
 464         /* display clock increase/decrease */
 465         /* pll clock increase/decrease */
 466
 467         int (*setup_backlight)(struct intel_connector *connector);
 468         uint32_t (*get_backlight)(struct intel_connector *connector);
 469         void (*set_backlight)(struct intel_connector *connector,
 470                               uint32_t level);
 471         void (*disable_backlight)(struct intel_connector *connector);
 472         void (*enable_backlight)(struct intel_connector *connector);
 473 };
 474
 475 struct intel_uncore_funcs {
 476         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 477                                                         int fw_engine);
 478         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 479                                                         int fw_engine);
 480
 481         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 482         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 483         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 484         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 485
 486         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 487                                 uint8_t val, bool trace);
 488         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 489                                 uint16_t val, bool trace);
 490         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 491                                 uint32_t val, bool trace);
 492         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 493                                 uint64_t val, bool trace);
 494 };
 495
 496 struct intel_uncore {
 497         spinlock_t lock; /** lock is also taken in irq contexts. */
 498
 499         struct intel_uncore_funcs funcs;
 500
 501         unsigned fifo_count;
 502         unsigned forcewake_count;
 503
 504         unsigned fw_rendercount;
 505         unsigned fw_mediacount;
 506
 507         struct timer_list force_wake_timer;
 508 };
 509
 510 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 511         func(is_mobile) sep \
 512         func(is_i85x) sep \
 513         func(is_i915g) sep \
 514         func(is_i945gm) sep \
 515         func(is_g33) sep \
 516         func(need_gfx_hws) sep \
 517         func(is_g4x) sep \
 518         func(is_pineview) sep \
 519         func(is_broadwater) sep \
 520         func(is_crestline) sep \
 521         func(is_ivybridge) sep \
 522         func(is_valleyview) sep \
 523         func(is_haswell) sep \
 524         func(is_preliminary) sep \
 525         func(has_fbc) sep \
 526         func(has_pipe_cxsr) sep \
 527         func(has_hotplug) sep \
 528         func(cursor_needs_physical) sep \
 529         func(has_overlay) sep \
 530         func(overlay_needs_physical) sep \
 531         func(supports_tv) sep \
 532         func(has_llc) sep \
 533         func(has_ddi) sep \
 534         func(has_fpga_dbg)
 535
 536 #define DEFINE_FLAG(name) u8 name:1
 537 #define SEP_SEMICOLON ;
 538
 539 struct intel_device_info {
 540         u32 display_mmio_offset;
 541         u8 num_pipes:3;
 542         u8 num_sprites:2;
 543         u8 gen;
 544         u8 ring_mask; /* Rings supported by the HW */
 545         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 546         /* Register offsets for the various display pipes and transcoders */
 547         int pipe_offsets[I915_MAX_TRANSCODERS];
 548         int trans_offsets[I915_MAX_TRANSCODERS];
 549         int dpll_offsets[I915_MAX_PIPES];
 550         int dpll_md_offsets[I915_MAX_PIPES];
 551         int palette_offsets[I915_MAX_PIPES];
 552 };
 553
 554 #undef DEFINE_FLAG
 555 #undef SEP_SEMICOLON
 556
 557 enum i915_cache_level {
 558         I915_CACHE_NONE = 0,
 559         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 560         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 561                               caches, eg sampler/render caches, and the
 562                               large Last-Level-Cache. LLC is coherent with
 563                               the CPU, but L3 is only visible to the GPU. */
 564         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 565 };
 566
 567 typedef uint32_t gen6_gtt_pte_t;
 568
 569 /**
 570  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 571  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 572  * object into/from the address space.
 573  *
 574  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 575  * will always be <= an objects lifetime. So object refcounting should cover us.
 576  */
 577 struct i915_vma {
 578         struct drm_mm_node node;
 579         struct drm_i915_gem_object *obj;
 580         struct i915_address_space *vm;
 581
 582         /** This object's place on the active/inactive lists */
 583         struct list_head mm_list;
 584
 585         struct list_head vma_link; /* Link in the object's VMA list */
 586
 587         /** This vma's place in the batchbuffer or on the eviction list */
 588         struct list_head exec_list;
 589
 590         /**
 591          * Used for performing relocations during execbuffer insertion.
 592          */
 593         struct hlist_node exec_node;
 594         unsigned long exec_handle;
 595         struct drm_i915_gem_exec_object2 *exec_entry;
 596
 597         /**
 598          * How many users have pinned this object in GTT space. The following
 599          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 600          * (via user_pin_count), execbuffer (objects are not allowed multiple
 601          * times for the same batchbuffer), and the framebuffer code. When
 602          * switching/pageflipping, the framebuffer code has at most two buffers
 603          * pinned per crtc.
 604          *
 605          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 606          * bits with absolutely no headroom. So use 4 bits. */
 607         unsigned int pin_count:4;
 608 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 609
 610         /** Unmap an object from an address space. This usually consists of
 611          * setting the valid PTE entries to a reserved scratch page. */
 612         void (*unbind_vma)(struct i915_vma *vma);
 613         /* Map an object into an address space with the given cache flags. */
 614 #define GLOBAL_BIND (1<<0)
 615         void (*bind_vma)(struct i915_vma *vma,
 616                          enum i915_cache_level cache_level,
 617                          u32 flags);
 618 };
 619
 620 struct i915_address_space {
 621         struct drm_mm mm;
 622         struct drm_device *dev;
 623         struct list_head global_link;
 624         unsigned long start;            /* Start offset always 0 for dri2 */
 625         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 626
 627         struct {
 628                 dma_addr_t addr;
 629                 struct page *page;
 630         } scratch;
 631
 632         /**
 633          * List of objects currently involved in rendering.
 634          *
 635          * Includes buffers having the contents of their GPU caches
 636          * flushed, not necessarily primitives.  last_rendering_seqno
 637          * represents when the rendering involved will be completed.
 638          *
 639          * A reference is held on the buffer while on this list.
 640          */
 641         struct list_head active_list;
 642
 643         /**
 644          * LRU list of objects which are not in the ringbuffer and
 645          * are ready to unbind, but are still in the GTT.
 646          *
 647          * last_rendering_seqno is 0 while an object is in this list.
 648          *
 649          * A reference is not held on the buffer while on this list,
 650          * as merely being GTT-bound shouldn't prevent its being
 651          * freed, and we'll pull it off the list in the free path.
 652          */
 653         struct list_head inactive_list;
 654
 655         /* FIXME: Need a more generic return type */
 656         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 657                                      enum i915_cache_level level,
 658                                      bool valid); /* Create a valid PTE */
 659         void (*clear_range)(struct i915_address_space *vm,
 660                             uint64_t start,
 661                             uint64_t length,
 662                             bool use_scratch);
 663         void (*insert_entries)(struct i915_address_space *vm,
 664                                struct sg_table *st,
 665                                uint64_t start,
 666                                enum i915_cache_level cache_level);
 667         void (*cleanup)(struct i915_address_space *vm);
 668 };
 669
 670 /* The Graphics Translation Table is the way in which GEN hardware translates a
 671  * Graphics Virtual Address into a Physical Address. In addition to the normal
 672  * collateral associated with any va->pa translations GEN hardware also has a
 673  * portion of the GTT which can be mapped by the CPU and remain both coherent
 674  * and correct (in cases like swizzling). That region is referred to as GMADR in
 675  * the spec.
 676  */
 677 struct i915_gtt {
 678         struct i915_address_space base;
 679         size_t stolen_size;             /* Total size of stolen memory */
 680
 681         unsigned long mappable_end;     /* End offset that we can CPU map */
 682         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 683         phys_addr_t mappable_base;      /* PA of our GMADR */
 684
 685         /** "Graphics Stolen Memory" holds the global PTEs */
 686         void __iomem *gsm;
 687
 688         bool do_idle_maps;
 689
 690         int mtrr;
 691
 692         /* global gtt ops */
 693         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 694                           size_t *stolen, phys_addr_t *mappable_base,
 695                           unsigned long *mappable_end);
 696 };
 697 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 698
 699 #define GEN8_LEGACY_PDPS 4
 700 struct i915_hw_ppgtt {
 701         struct i915_address_space base;
 702         struct kref ref;
 703         struct drm_mm_node node;
 704         unsigned num_pd_entries;
 705         unsigned num_pd_pages; /* gen8+ */
 706         union {
 707                 struct page **pt_pages;
 708                 struct page **gen8_pt_pages[GEN8_LEGACY_PDPS];
 709         };
 710         struct page *pd_pages;
 711         union {
 712                 uint32_t pd_offset;
 713                 dma_addr_t pd_dma_addr[GEN8_LEGACY_PDPS];
 714         };
 715         union {
 716                 dma_addr_t *pt_dma_addr;
 717                 dma_addr_t *gen8_pt_dma_addr[4];
 718         };
 719
 720         int (*enable)(struct i915_hw_ppgtt *ppgtt);
 721         int (*switch_mm)(struct i915_hw_ppgtt *ppgtt,
 722                          struct intel_ring_buffer *ring,
 723                          bool synchronous);
 724         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 725 };
 726
 727 struct i915_ctx_hang_stats {
 728         /* This context had batch pending when hang was declared */
 729         unsigned batch_pending;
 730
 731         /* This context had batch active when hang was declared */
 732         unsigned batch_active;
 733
 734         /* Time when this context was last blamed for a GPU reset */
 735         unsigned long guilty_ts;
 736
 737         /* This context is banned to submit more work */
 738         bool banned;
 739 };
 740
 741 /* This must match up with the value previously used for execbuf2.rsvd1. */
 742 #define DEFAULT_CONTEXT_ID 0
 743 struct i915_hw_context {
 744         struct kref ref;
 745         int id;
 746         bool is_initialized;
 747         uint8_t remap_slice;
 748         struct drm_i915_file_private *file_priv;
 749         struct intel_ring_buffer *last_ring;
 750         struct drm_i915_gem_object *obj;
 751         struct i915_ctx_hang_stats hang_stats;
 752         struct i915_address_space *vm;
 753
 754         struct list_head link;
 755 };
 756
 757 struct i915_fbc {
 758         unsigned long size;
 759         unsigned int fb_id;
 760         enum plane plane;
 761         int y;
 762
 763         struct drm_mm_node *compressed_fb;
 764         struct drm_mm_node *compressed_llb;
 765
 766         struct intel_fbc_work {
 767                 struct delayed_work work;
 768                 struct drm_crtc *crtc;
 769                 struct drm_framebuffer *fb;
 770         } *fbc_work;
 771
 772         enum no_fbc_reason {
 773                 FBC_OK, /* FBC is enabled */
 774                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 775                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 776                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 777                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 778                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 779                 FBC_BAD_PLANE, /* fbc not supported on plane */
 780                 FBC_NOT_TILED, /* buffer not tiled */
 781                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 782                 FBC_MODULE_PARAM,
 783                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 784         } no_fbc_reason;
 785 };
 786
 787 struct i915_psr {
 788         bool sink_support;
 789         bool source_ok;
 790 };
 791
 792 enum intel_pch {
 793         PCH_NONE = 0,   /* No PCH present */
 794         PCH_IBX,        /* Ibexpeak PCH */
 795         PCH_CPT,        /* Cougarpoint PCH */
 796         PCH_LPT,        /* Lynxpoint PCH */
 797         PCH_NOP,
 798 };
 799
 800 enum intel_sbi_destination {
 801         SBI_ICLK,
 802         SBI_MPHY,
 803 };
 804
 805 #define QUIRK_PIPEA_FORCE (1<<0)
 806 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 807 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 808
 809 struct intel_fbdev;
 810 struct intel_fbc_work;
 811
 812 struct intel_gmbus {
 813         struct i2c_adapter adapter;
 814         u32 force_bit;
 815         u32 reg0;
 816         u32 gpio_reg;
 817         struct i2c_algo_bit_data bit_algo;
 818         struct drm_i915_private *dev_priv;
 819 };
 820
 821 struct i915_suspend_saved_registers {
 822         u8 saveLBB;
 823         u32 saveDSPACNTR;
 824         u32 saveDSPBCNTR;
 825         u32 saveDSPARB;
 826         u32 savePIPEACONF;
 827         u32 savePIPEBCONF;
 828         u32 savePIPEASRC;
 829         u32 savePIPEBSRC;
 830         u32 saveFPA0;
 831         u32 saveFPA1;
 832         u32 saveDPLL_A;
 833         u32 saveDPLL_A_MD;
 834         u32 saveHTOTAL_A;
 835         u32 saveHBLANK_A;
 836         u32 saveHSYNC_A;
 837         u32 saveVTOTAL_A;
 838         u32 saveVBLANK_A;
 839         u32 saveVSYNC_A;
 840         u32 saveBCLRPAT_A;
 841         u32 saveTRANSACONF;
 842         u32 saveTRANS_HTOTAL_A;
 843         u32 saveTRANS_HBLANK_A;
 844         u32 saveTRANS_HSYNC_A;
 845         u32 saveTRANS_VTOTAL_A;
 846         u32 saveTRANS_VBLANK_A;
 847         u32 saveTRANS_VSYNC_A;
 848         u32 savePIPEASTAT;
 849         u32 saveDSPASTRIDE;
 850         u32 saveDSPASIZE;
 851         u32 saveDSPAPOS;
 852         u32 saveDSPAADDR;
 853         u32 saveDSPASURF;
 854         u32 saveDSPATILEOFF;
 855         u32 savePFIT_PGM_RATIOS;
 856         u32 saveBLC_HIST_CTL;
 857         u32 saveBLC_PWM_CTL;
 858         u32 saveBLC_PWM_CTL2;
 859         u32 saveBLC_HIST_CTL_B;
 860         u32 saveBLC_CPU_PWM_CTL;
 861         u32 saveBLC_CPU_PWM_CTL2;
 862         u32 saveFPB0;
 863         u32 saveFPB1;
 864         u32 saveDPLL_B;
 865         u32 saveDPLL_B_MD;
 866         u32 saveHTOTAL_B;
 867         u32 saveHBLANK_B;
 868         u32 saveHSYNC_B;
 869         u32 saveVTOTAL_B;
 870         u32 saveVBLANK_B;
 871         u32 saveVSYNC_B;
 872         u32 saveBCLRPAT_B;
 873         u32 saveTRANSBCONF;
 874         u32 saveTRANS_HTOTAL_B;
 875         u32 saveTRANS_HBLANK_B;
 876         u32 saveTRANS_HSYNC_B;
 877         u32 saveTRANS_VTOTAL_B;
 878         u32 saveTRANS_VBLANK_B;
 879         u32 saveTRANS_VSYNC_B;
 880         u32 savePIPEBSTAT;
 881         u32 saveDSPBSTRIDE;
 882         u32 saveDSPBSIZE;
 883         u32 saveDSPBPOS;
 884         u32 saveDSPBADDR;
 885         u32 saveDSPBSURF;
 886         u32 saveDSPBTILEOFF;
 887         u32 saveVGA0;
 888         u32 saveVGA1;
 889         u32 saveVGA_PD;
 890         u32 saveVGACNTRL;
 891         u32 saveADPA;
 892         u32 saveLVDS;
 893         u32 savePP_ON_DELAYS;
 894         u32 savePP_OFF_DELAYS;
 895         u32 saveDVOA;
 896         u32 saveDVOB;
 897         u32 saveDVOC;
 898         u32 savePP_ON;
 899         u32 savePP_OFF;
 900         u32 savePP_CONTROL;
 901         u32 savePP_DIVISOR;
 902         u32 savePFIT_CONTROL;
 903         u32 save_palette_a[256];
 904         u32 save_palette_b[256];
 905         u32 saveFBC_CONTROL;
 906         u32 saveIER;
 907         u32 saveIIR;
 908         u32 saveIMR;
 909         u32 saveDEIER;
 910         u32 saveDEIMR;
 911         u32 saveGTIER;
 912         u32 saveGTIMR;
 913         u32 saveFDI_RXA_IMR;
 914         u32 saveFDI_RXB_IMR;
 915         u32 saveCACHE_MODE_0;
 916         u32 saveMI_ARB_STATE;
 917         u32 saveSWF0[16];
 918         u32 saveSWF1[16];
 919         u32 saveSWF2[3];
 920         u8 saveMSR;
 921         u8 saveSR[8];
 922         u8 saveGR[25];
 923         u8 saveAR_INDEX;
 924         u8 saveAR[21];
 925         u8 saveDACMASK;
 926         u8 saveCR[37];
 927         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 928         u32 saveCURACNTR;
 929         u32 saveCURAPOS;
 930         u32 saveCURABASE;
 931         u32 saveCURBCNTR;
 932         u32 saveCURBPOS;
 933         u32 saveCURBBASE;
 934         u32 saveCURSIZE;
 935         u32 saveDP_B;
 936         u32 saveDP_C;
 937         u32 saveDP_D;
 938         u32 savePIPEA_GMCH_DATA_M;
 939         u32 savePIPEB_GMCH_DATA_M;
 940         u32 savePIPEA_GMCH_DATA_N;
 941         u32 savePIPEB_GMCH_DATA_N;
 942         u32 savePIPEA_DP_LINK_M;
 943         u32 savePIPEB_DP_LINK_M;
 944         u32 savePIPEA_DP_LINK_N;
 945         u32 savePIPEB_DP_LINK_N;
 946         u32 saveFDI_RXA_CTL;
 947         u32 saveFDI_TXA_CTL;
 948         u32 saveFDI_RXB_CTL;
 949         u32 saveFDI_TXB_CTL;
 950         u32 savePFA_CTL_1;
 951         u32 savePFB_CTL_1;
 952         u32 savePFA_WIN_SZ;
 953         u32 savePFB_WIN_SZ;
 954         u32 savePFA_WIN_POS;
 955         u32 savePFB_WIN_POS;
 956         u32 savePCH_DREF_CONTROL;
 957         u32 saveDISP_ARB_CTL;
 958         u32 savePIPEA_DATA_M1;
 959         u32 savePIPEA_DATA_N1;
 960         u32 savePIPEA_LINK_M1;
 961         u32 savePIPEA_LINK_N1;
 962         u32 savePIPEB_DATA_M1;
 963         u32 savePIPEB_DATA_N1;
 964         u32 savePIPEB_LINK_M1;
 965         u32 savePIPEB_LINK_N1;
 966         u32 saveMCHBAR_RENDER_STANDBY;
 967         u32 savePCH_PORT_HOTPLUG;
 968 };
 969
 970 struct intel_gen6_power_mgmt {
 971         /* work and pm_iir are protected by dev_priv->irq_lock */
 972         struct work_struct work;
 973         u32 pm_iir;
 974
 975         u8 cur_delay;
 976         u8 min_delay;
 977         u8 max_delay;
 978         u8 rpe_delay;
 979         u8 rp1_delay;
 980         u8 rp0_delay;
 981         u8 hw_max;
 982
 983         bool rp_up_masked;
 984         bool rp_down_masked;
 985
 986         int last_adj;
 987         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 988
 989         bool enabled;
 990         struct delayed_work delayed_resume_work;
 991
 992         /*
 993          * Protects RPS/RC6 register access and PCU communication.
 994          * Must be taken after struct_mutex if nested.
 995          */
 996         struct mutex hw_lock;
 997 };
 998
 999 /* defined intel_pm.c */
1000 extern spinlock_t mchdev_lock;
1001
1002 struct intel_ilk_power_mgmt {
1003         u8 cur_delay;
1004         u8 min_delay;
1005         u8 max_delay;
1006         u8 fmax;
1007         u8 fstart;
1008
1009         u64 last_count1;
1010         unsigned long last_time1;
1011         unsigned long chipset_power;
1012         u64 last_count2;
1013         struct timespec last_time2;
1014         unsigned long gfx_power;
1015         u8 corr;
1016
1017         int c_m;
1018         int r_t;
1019
1020         struct drm_i915_gem_object *pwrctx;
1021         struct drm_i915_gem_object *renderctx;
1022 };
1023
1024 /* Power well structure for haswell */
1025 struct i915_power_well {
1026         const char *name;
1027         bool always_on;
1028         /* power well enable/disable usage count */
1029         int count;
1030         unsigned long domains;
1031         void *data;
1032         void (*set)(struct drm_i915_private *dev_priv, struct i915_power_well *power_well,
1033                     bool enable);
1034         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1035                            struct i915_power_well *power_well);
1036 };
1037
1038 struct i915_power_domains {
1039         /*
1040          * Power wells needed for initialization at driver init and suspend
1041          * time are on. They are kept on until after the first modeset.
1042          */
1043         bool init_power_on;
1044         int power_well_count;
1045
1046         struct mutex lock;
1047         int domain_use_count[POWER_DOMAIN_NUM];
1048         struct i915_power_well *power_wells;
1049 };
1050
1051 struct i915_dri1_state {
1052         unsigned allow_batchbuffer : 1;
1053         u32 __iomem *gfx_hws_cpu_addr;
1054
1055         unsigned int cpp;
1056         int back_offset;
1057         int front_offset;
1058         int current_page;
1059         int page_flipping;
1060
1061         uint32_t counter;
1062 };
1063
1064 struct i915_ums_state {
1065         /**
1066          * Flag if the X Server, and thus DRM, is not currently in
1067          * control of the device.
1068          *
1069          * This is set between LeaveVT and EnterVT.  It needs to be
1070          * replaced with a semaphore.  It also needs to be
1071          * transitioned away from for kernel modesetting.
1072          */
1073         int mm_suspended;
1074 };
1075
1076 #define MAX_L3_SLICES 2
1077 struct intel_l3_parity {
1078         u32 *remap_info[MAX_L3_SLICES];
1079         struct work_struct error_work;
1080         int which_slice;
1081 };
1082
1083 struct i915_gem_mm {
1084         /** Memory allocator for GTT stolen memory */
1085         struct drm_mm stolen;
1086         /** List of all objects in gtt_space. Used to restore gtt
1087          * mappings on resume */
1088         struct list_head bound_list;
1089         /**
1090          * List of objects which are not bound to the GTT (thus
1091          * are idle and not used by the GPU) but still have
1092          * (presumably uncached) pages still attached.
1093          */
1094         struct list_head unbound_list;
1095
1096         /** Usable portion of the GTT for GEM */
1097         unsigned long stolen_base; /* limited to low memory (32-bit) */
1098
1099         /** PPGTT used for aliasing the PPGTT with the GTT */
1100         struct i915_hw_ppgtt *aliasing_ppgtt;
1101
1102         struct shrinker inactive_shrinker;
1103         bool shrinker_no_lock_stealing;
1104
1105         /** LRU list of objects with fence regs on them. */
1106         struct list_head fence_list;
1107
1108         /**
1109          * We leave the user IRQ off as much as possible,
1110          * but this means that requests will finish and never
1111          * be retired once the system goes idle. Set a timer to
1112          * fire periodically while the ring is running. When it
1113          * fires, go retire requests.
1114          */
1115         struct delayed_work retire_work;
1116
1117         /**
1118          * When we detect an idle GPU, we want to turn on
1119          * powersaving features. So once we see that there
1120          * are no more requests outstanding and no more
1121          * arrive within a small period of time, we fire
1122          * off the idle_work.
1123          */
1124         struct delayed_work idle_work;
1125
1126         /**
1127          * Are we in a non-interruptible section of code like
1128          * modesetting?
1129          */
1130         bool interruptible;
1131
1132         /**
1133          * Is the GPU currently considered idle, or busy executing userspace
1134          * requests?  Whilst idle, we attempt to power down the hardware and
1135          * display clocks. In order to reduce the effect on performance, there
1136          * is a slight delay before we do so.
1137          */
1138         bool busy;
1139
1140         /** Bit 6 swizzling required for X tiling */
1141         uint32_t bit_6_swizzle_x;
1142         /** Bit 6 swizzling required for Y tiling */
1143         uint32_t bit_6_swizzle_y;
1144
1145         /* storage for physical objects */
1146         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1147
1148         /* accounting, useful for userland debugging */
1149         spinlock_t object_stat_lock;
1150         size_t object_memory;
1151         u32 object_count;
1152 };
1153
1154 struct drm_i915_error_state_buf {
1155         unsigned bytes;
1156         unsigned size;
1157         int err;
1158         u8 *buf;
1159         loff_t start;
1160         loff_t pos;
1161 };
1162
1163 struct i915_error_state_file_priv {
1164         struct drm_device *dev;
1165         struct drm_i915_error_state *error;
1166 };
1167
1168 struct i915_gpu_error {
1169         /* For hangcheck timer */
1170 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1171 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1172         /* Hang gpu twice in this window and your context gets banned */
1173 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1174
1175         struct timer_list hangcheck_timer;
1176
1177         /* For reset and error_state handling. */
1178         spinlock_t lock;
1179         /* Protected by the above dev->gpu_error.lock. */
1180         struct drm_i915_error_state *first_error;
1181         struct work_struct work;
1182
1183
1184         unsigned long missed_irq_rings;
1185
1186         /**
1187          * State variable controlling the reset flow and count
1188          *
1189          * This is a counter which gets incremented when reset is triggered,
1190          * and again when reset has been handled. So odd values (lowest bit set)
1191          * means that reset is in progress and even values that
1192          * (reset_counter >> 1):th reset was successfully completed.
1193          *
1194          * If reset is not completed succesfully, the I915_WEDGE bit is
1195          * set meaning that hardware is terminally sour and there is no
1196          * recovery. All waiters on the reset_queue will be woken when
1197          * that happens.
1198          *
1199          * This counter is used by the wait_seqno code to notice that reset
1200          * event happened and it needs to restart the entire ioctl (since most
1201          * likely the seqno it waited for won't ever signal anytime soon).
1202          *
1203          * This is important for lock-free wait paths, where no contended lock
1204          * naturally enforces the correct ordering between the bail-out of the
1205          * waiter and the gpu reset work code.
1206          */
1207         atomic_t reset_counter;
1208
1209 #define I915_RESET_IN_PROGRESS_FLAG     1
1210 #define I915_WEDGED                     (1 << 31)
1211
1212         /**
1213          * Waitqueue to signal when the reset has completed. Used by clients
1214          * that wait for dev_priv->mm.wedged to settle.
1215          */
1216         wait_queue_head_t reset_queue;
1217
1218         /* For gpu hang simulation. */
1219         unsigned int stop_rings;
1220
1221         /* For missed irq/seqno simulation. */
1222         unsigned int test_irq_rings;
1223 };
1224
1225 enum modeset_restore {
1226         MODESET_ON_LID_OPEN,
1227         MODESET_DONE,
1228         MODESET_SUSPENDED,
1229 };
1230
1231 struct ddi_vbt_port_info {
1232         uint8_t hdmi_level_shift;
1233
1234         uint8_t supports_dvi:1;
1235         uint8_t supports_hdmi:1;
1236         uint8_t supports_dp:1;
1237 };
1238
1239 struct intel_vbt_data {
1240         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1241         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1242
1243         /* Feature bits */
1244         unsigned int int_tv_support:1;
1245         unsigned int lvds_dither:1;
1246         unsigned int lvds_vbt:1;
1247         unsigned int int_crt_support:1;
1248         unsigned int lvds_use_ssc:1;
1249         unsigned int display_clock_mode:1;
1250         unsigned int fdi_rx_polarity_inverted:1;
1251         int lvds_ssc_freq;
1252         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1253
1254         /* eDP */
1255         int edp_rate;
1256         int edp_lanes;
1257         int edp_preemphasis;
1258         int edp_vswing;
1259         bool edp_initialized;
1260         bool edp_support;
1261         int edp_bpp;
1262         struct edp_power_seq edp_pps;
1263
1264         struct {
1265                 u16 pwm_freq_hz;
1266                 bool active_low_pwm;
1267         } backlight;
1268
1269         /* MIPI DSI */
1270         struct {
1271                 u16 panel_id;
1272         } dsi;
1273
1274         int crt_ddc_pin;
1275
1276         int child_dev_num;
1277         union child_device_config *child_dev;
1278
1279         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1280 };
1281
1282 enum intel_ddb_partitioning {
1283         INTEL_DDB_PART_1_2,
1284         INTEL_DDB_PART_5_6, /* IVB+ */
1285 };
1286
1287 struct intel_wm_level {
1288         bool enable;
1289         uint32_t pri_val;
1290         uint32_t spr_val;
1291         uint32_t cur_val;
1292         uint32_t fbc_val;
1293 };
1294
1295 struct ilk_wm_values {
1296         uint32_t wm_pipe[3];
1297         uint32_t wm_lp[3];
1298         uint32_t wm_lp_spr[3];
1299         uint32_t wm_linetime[3];
1300         bool enable_fbc_wm;
1301         enum intel_ddb_partitioning partitioning;
1302 };
1303
1304 /*
1305  * This struct tracks the state needed for the Package C8+ feature.
1306  *
1307  * Package states C8 and deeper are really deep PC states that can only be
1308  * reached when all the devices on the system allow it, so even if the graphics
1309  * device allows PC8+, it doesn't mean the system will actually get to these
1310  * states.
1311  *
1312  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1313  * is disabled and the GPU is idle. When these conditions are met, we manually
1314  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1315  * refclk to Fclk.
1316  *
1317  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1318  * the state of some registers, so when we come back from PC8+ we need to
1319  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1320  * need to take care of the registers kept by RC6.
1321  *
1322  * The interrupt disabling is part of the requirements. We can only leave the
1323  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1324  * can lock the machine.
1325  *
1326  * Ideally every piece of our code that needs PC8+ disabled would call
1327  * hsw_disable_package_c8, which would increment disable_count and prevent the
1328  * system from reaching PC8+. But we don't have a symmetric way to do this for
1329  * everything, so we have the requirements_met variable. When we switch
1330  * requirements_met to true we decrease disable_count, and increase it in the
1331  * opposite case. The requirements_met variable is true when all the CRTCs,
1332  * encoders and the power well are disabled.
1333  *
1334  * In addition to everything, we only actually enable PC8+ if disable_count
1335  * stays at zero for at least some seconds. This is implemented with the
1336  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1337  * consecutive times when all screens are disabled and some background app
1338  * queries the state of our connectors, or we have some application constantly
1339  * waking up to use the GPU. Only after the enable_work function actually
1340  * enables PC8+ the "enable" variable will become true, which means that it can
1341  * be false even if disable_count is 0.
1342  *
1343  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1344  * goes back to false exactly before we reenable the IRQs. We use this variable
1345  * to check if someone is trying to enable/disable IRQs while they're supposed
1346  * to be disabled. This shouldn't happen and we'll print some error messages in
1347  * case it happens, but if it actually happens we'll also update the variables
1348  * inside struct regsave so when we restore the IRQs they will contain the
1349  * latest expected values.
1350  *
1351  * For more, read "Display Sequences for Package C8" on our documentation.
1352  */
1353 struct i915_package_c8 {
1354         bool requirements_met;
1355         bool irqs_disabled;
1356         /* Only true after the delayed work task actually enables it. */
1357         bool enabled;
1358         int disable_count;
1359         struct mutex lock;
1360         struct delayed_work enable_work;
1361
1362         struct {
1363                 uint32_t deimr;
1364                 uint32_t sdeimr;
1365                 uint32_t gtimr;
1366                 uint32_t gtier;
1367                 uint32_t gen6_pmimr;
1368         } regsave;
1369 };
1370
1371 struct i915_runtime_pm {
1372         bool suspended;
1373 };
1374
1375 enum intel_pipe_crc_source {
1376         INTEL_PIPE_CRC_SOURCE_NONE,
1377         INTEL_PIPE_CRC_SOURCE_PLANE1,
1378         INTEL_PIPE_CRC_SOURCE_PLANE2,
1379         INTEL_PIPE_CRC_SOURCE_PF,
1380         INTEL_PIPE_CRC_SOURCE_PIPE,
1381         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1382         INTEL_PIPE_CRC_SOURCE_TV,
1383         INTEL_PIPE_CRC_SOURCE_DP_B,
1384         INTEL_PIPE_CRC_SOURCE_DP_C,
1385         INTEL_PIPE_CRC_SOURCE_DP_D,
1386         INTEL_PIPE_CRC_SOURCE_AUTO,
1387         INTEL_PIPE_CRC_SOURCE_MAX,
1388 };
1389
1390 struct intel_pipe_crc_entry {
1391         uint32_t frame;
1392         uint32_t crc[5];
1393 };
1394
1395 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1396 struct intel_pipe_crc {
1397         spinlock_t lock;
1398         bool opened;            /* exclusive access to the result file */
1399         struct intel_pipe_crc_entry *entries;
1400         enum intel_pipe_crc_source source;
1401         int head, tail;
1402         wait_queue_head_t wq;
1403 };
1404
1405 typedef struct drm_i915_private {
1406         struct drm_device *dev;
1407         struct kmem_cache *slab;
1408
1409         const struct intel_device_info info;
1410
1411         int relative_constants_mode;
1412
1413         void __iomem *regs;
1414
1415         struct intel_uncore uncore;
1416
1417         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1418
1419
1420         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1421          * controller on different i2c buses. */
1422         struct mutex gmbus_mutex;
1423
1424         /**
1425          * Base address of the gmbus and gpio block.
1426          */
1427         uint32_t gpio_mmio_base;
1428
1429         wait_queue_head_t gmbus_wait_queue;
1430
1431         struct pci_dev *bridge_dev;
1432         struct intel_ring_buffer ring[I915_NUM_RINGS];
1433         uint32_t last_seqno, next_seqno;
1434
1435         drm_dma_handle_t *status_page_dmah;
1436         struct resource mch_res;
1437
1438         /* protects the irq masks */
1439         spinlock_t irq_lock;
1440
1441         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1442         struct pm_qos_request pm_qos;
1443
1444         /* DPIO indirect register protection */
1445         struct mutex dpio_lock;
1446
1447         /** Cached value of IMR to avoid reads in updating the bitfield */
1448         union {
1449                 u32 irq_mask;
1450                 u32 de_irq_mask[I915_MAX_PIPES];
1451         };
1452         u32 gt_irq_mask;
1453         u32 pm_irq_mask;
1454         u32 pipestat_irq_mask[I915_MAX_PIPES];
1455
1456         struct work_struct hotplug_work;
1457         bool enable_hotplug_processing;
1458         struct {
1459                 unsigned long hpd_last_jiffies;
1460                 int hpd_cnt;
1461                 enum {
1462                         HPD_ENABLED = 0,
1463                         HPD_DISABLED = 1,
1464                         HPD_MARK_DISABLED = 2
1465                 } hpd_mark;
1466         } hpd_stats[HPD_NUM_PINS];
1467         u32 hpd_event_bits;
1468         struct timer_list hotplug_reenable_timer;
1469
1470         struct i915_fbc fbc;
1471         struct intel_opregion opregion;
1472         struct intel_vbt_data vbt;
1473
1474         /* overlay */
1475         struct intel_overlay *overlay;
1476
1477         /* backlight registers and fields in struct intel_panel */
1478         spinlock_t backlight_lock;
1479
1480         /* LVDS info */
1481         bool no_aux_handshake;
1482
1483         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1484         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1485         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1486
1487         unsigned int fsb_freq, mem_freq, is_ddr3;
1488
1489         /**
1490          * wq - Driver workqueue for GEM.
1491          *
1492          * NOTE: Work items scheduled here are not allowed to grab any modeset
1493          * locks, for otherwise the flushing done in the pageflip code will
1494          * result in deadlocks.
1495          */
1496         struct workqueue_struct *wq;
1497
1498         /* Display functions */
1499         struct drm_i915_display_funcs display;
1500
1501         /* PCH chipset type */
1502         enum intel_pch pch_type;
1503         unsigned short pch_id;
1504
1505         unsigned long quirks;
1506
1507         enum modeset_restore modeset_restore;
1508         struct mutex modeset_restore_lock;
1509
1510         struct list_head vm_list; /* Global list of all address spaces */
1511         struct i915_gtt gtt; /* VMA representing the global address space */
1512
1513         struct i915_gem_mm mm;
1514
1515         /* Kernel Modesetting */
1516
1517         struct sdvo_device_mapping sdvo_mappings[2];
1518
1519         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1520         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1521         wait_queue_head_t pending_flip_queue;
1522
1523 #ifdef CONFIG_DEBUG_FS
1524         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1525 #endif
1526
1527         int num_shared_dpll;
1528         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1529         struct intel_ddi_plls ddi_plls;
1530         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1531
1532         /* Reclocking support */
1533         bool render_reclock_avail;
1534         bool lvds_downclock_avail;
1535         /* indicates the reduced downclock for LVDS*/
1536         int lvds_downclock;
1537         u16 orig_clock;
1538
1539         bool mchbar_need_disable;
1540
1541         struct intel_l3_parity l3_parity;
1542
1543         /* Cannot be determined by PCIID. You must always read a register. */
1544         size_t ellc_size;
1545
1546         /* gen6+ rps state */
1547         struct intel_gen6_power_mgmt rps;
1548
1549         /* ilk-only ips/rps state. Everything in here is protected by the global
1550          * mchdev_lock in intel_pm.c */
1551         struct intel_ilk_power_mgmt ips;
1552
1553         struct i915_power_domains power_domains;
1554
1555         struct i915_psr psr;
1556
1557         struct i915_gpu_error gpu_error;
1558
1559         struct drm_i915_gem_object *vlv_pctx;
1560
1561 #ifdef CONFIG_DRM_I915_FBDEV
1562         /* list of fbdev register on this device */
1563         struct intel_fbdev *fbdev;
1564 #endif
1565
1566         /*
1567          * The console may be contended at resume, but we don't
1568          * want it to block on it.
1569          */
1570         struct work_struct console_resume_work;
1571
1572         struct drm_property *broadcast_rgb_property;
1573         struct drm_property *force_audio_property;
1574
1575         uint32_t hw_context_size;
1576         struct list_head context_list;
1577
1578         u32 fdi_rx_config;
1579
1580         struct i915_suspend_saved_registers regfile;
1581
1582         struct {
1583                 /*
1584                  * Raw watermark latency values:
1585                  * in 0.1us units for WM0,
1586                  * in 0.5us units for WM1+.
1587                  */
1588                 /* primary */
1589                 uint16_t pri_latency[5];
1590                 /* sprite */
1591                 uint16_t spr_latency[5];
1592                 /* cursor */
1593                 uint16_t cur_latency[5];
1594
1595                 /* current hardware state */
1596                 struct ilk_wm_values hw;
1597         } wm;
1598
1599         struct i915_package_c8 pc8;
1600
1601         struct i915_runtime_pm pm;
1602
1603         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1604          * here! */
1605         struct i915_dri1_state dri1;
1606         /* Old ums support infrastructure, same warning applies. */
1607         struct i915_ums_state ums;
1608 } drm_i915_private_t;
1609
1610 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1611 {
1612         return dev->dev_private;
1613 }
1614
1615 /* Iterate over initialised rings */
1616 #define for_each_ring(ring__, dev_priv__, i__) \
1617         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1618                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1619
1620 enum hdmi_force_audio {
1621         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1622         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1623         HDMI_AUDIO_AUTO,                /* trust EDID */
1624         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1625 };
1626
1627 #define I915_GTT_OFFSET_NONE ((u32)-1)
1628
1629 struct drm_i915_gem_object_ops {
1630         /* Interface between the GEM object and its backing storage.
1631          * get_pages() is called once prior to the use of the associated set
1632          * of pages before to binding them into the GTT, and put_pages() is
1633          * called after we no longer need them. As we expect there to be
1634          * associated cost with migrating pages between the backing storage
1635          * and making them available for the GPU (e.g. clflush), we may hold
1636          * onto the pages after they are no longer referenced by the GPU
1637          * in case they may be used again shortly (for example migrating the
1638          * pages to a different memory domain within the GTT). put_pages()
1639          * will therefore most likely be called when the object itself is
1640          * being released or under memory pressure (where we attempt to
1641          * reap pages for the shrinker).
1642          */
1643         int (*get_pages)(struct drm_i915_gem_object *);
1644         void (*put_pages)(struct drm_i915_gem_object *);
1645 };
1646
1647 struct drm_i915_gem_object {
1648         struct drm_gem_object base;
1649
1650         const struct drm_i915_gem_object_ops *ops;
1651
1652         /** List of VMAs backed by this object */
1653         struct list_head vma_list;
1654
1655         /** Stolen memory for this object, instead of being backed by shmem. */
1656         struct drm_mm_node *stolen;
1657         struct list_head global_list;
1658
1659         struct list_head ring_list;
1660         /** Used in execbuf to temporarily hold a ref */
1661         struct list_head obj_exec_link;
1662
1663         /**
1664          * This is set if the object is on the active lists (has pending
1665          * rendering and so a non-zero seqno), and is not set if it i s on
1666          * inactive (ready to be unbound) list.
1667          */
1668         unsigned int active:1;
1669
1670         /**
1671          * This is set if the object has been written to since last bound
1672          * to the GTT
1673          */
1674         unsigned int dirty:1;
1675
1676         /**
1677          * Fence register bits (if any) for this object.  Will be set
1678          * as needed when mapped into the GTT.
1679          * Protected by dev->struct_mutex.
1680          */
1681         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1682
1683         /**
1684          * Advice: are the backing pages purgeable?
1685          */
1686         unsigned int madv:2;
1687
1688         /**
1689          * Current tiling mode for the object.
1690          */
1691         unsigned int tiling_mode:2;
1692         /**
1693          * Whether the tiling parameters for the currently associated fence
1694          * register have changed. Note that for the purposes of tracking
1695          * tiling changes we also treat the unfenced register, the register
1696          * slot that the object occupies whilst it executes a fenced
1697          * command (such as BLT on gen2/3), as a "fence".
1698          */
1699         unsigned int fence_dirty:1;
1700
1701         /**
1702          * Is the object at the current location in the gtt mappable and
1703          * fenceable? Used to avoid costly recalculations.
1704          */
1705         unsigned int map_and_fenceable:1;
1706
1707         /**
1708          * Whether the current gtt mapping needs to be mappable (and isn't just
1709          * mappable by accident). Track pin and fault separate for a more
1710          * accurate mappable working set.
1711          */
1712         unsigned int fault_mappable:1;
1713         unsigned int pin_mappable:1;
1714         unsigned int pin_display:1;
1715
1716         /*
1717          * Is the GPU currently using a fence to access this buffer,
1718          */
1719         unsigned int pending_fenced_gpu_access:1;
1720         unsigned int fenced_gpu_access:1;
1721
1722         unsigned int cache_level:3;
1723
1724         unsigned int has_aliasing_ppgtt_mapping:1;
1725         unsigned int has_global_gtt_mapping:1;
1726         unsigned int has_dma_mapping:1;
1727
1728         struct sg_table *pages;
1729         int pages_pin_count;
1730
1731         /* prime dma-buf support */
1732         void *dma_buf_vmapping;
1733         int vmapping_count;
1734
1735         struct intel_ring_buffer *ring;
1736
1737         /** Breadcrumb of last rendering to the buffer. */
1738         uint32_t last_read_seqno;
1739         uint32_t last_write_seqno;
1740         /** Breadcrumb of last fenced GPU access to the buffer. */
1741         uint32_t last_fenced_seqno;
1742
1743         /** Current tiling stride for the object, if it's tiled. */
1744         uint32_t stride;
1745
1746         /** References from framebuffers, locks out tiling changes. */
1747         unsigned long framebuffer_references;
1748
1749         /** Record of address bit 17 of each page at last unbind. */
1750         unsigned long *bit_17;
1751
1752         /** User space pin count and filp owning the pin */
1753         unsigned long user_pin_count;
1754         struct drm_file *pin_filp;
1755
1756         /** for phy allocated objects */
1757         struct drm_i915_gem_phys_object *phys_obj;
1758 };
1759 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1760
1761 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1762
1763 /**
1764  * Request queue structure.
1765  *
1766  * The request queue allows us to note sequence numbers that have been emitted
1767  * and may be associated with active buffers to be retired.
1768  *
1769  * By keeping this list, we can avoid having to do questionable
1770  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1771  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1772  */
1773 struct drm_i915_gem_request {
1774         /** On Which ring this request was generated */
1775         struct intel_ring_buffer *ring;
1776
1777         /** GEM sequence number associated with this request. */
1778         uint32_t seqno;
1779
1780         /** Position in the ringbuffer of the start of the request */
1781         u32 head;
1782
1783         /** Position in the ringbuffer of the end of the request */
1784         u32 tail;
1785
1786         /** Context related to this request */
1787         struct i915_hw_context *ctx;
1788
1789         /** Batch buffer related to this request if any */
1790         struct drm_i915_gem_object *batch_obj;
1791
1792         /** Time at which this request was emitted, in jiffies. */
1793         unsigned long emitted_jiffies;
1794
1795         /** global list entry for this request */
1796         struct list_head list;
1797
1798         struct drm_i915_file_private *file_priv;
1799         /** file_priv list entry for this request */
1800         struct list_head client_list;
1801 };
1802
1803 struct drm_i915_file_private {
1804         struct drm_i915_private *dev_priv;
1805         struct drm_file *file;
1806
1807         struct {
1808                 spinlock_t lock;
1809                 struct list_head request_list;
1810                 struct delayed_work idle_work;
1811         } mm;
1812         struct idr context_idr;
1813
1814         struct i915_hw_context *private_default_ctx;
1815         atomic_t rps_wait_boost;
1816 };
1817
1818 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1819
1820 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1821 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1822 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1823 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1824 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1825 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1826 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1827 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1828 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1829 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1830 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1831 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1832 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1833 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1834 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1835 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1836 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1837 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1838 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1839                                  (dev)->pdev->device == 0x0152 || \
1840                                  (dev)->pdev->device == 0x015a)
1841 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1842                                  (dev)->pdev->device == 0x0106 || \
1843                                  (dev)->pdev->device == 0x010A)
1844 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1845 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1846 #define IS_BROADWELL(dev)       (INTEL_INFO(dev)->gen == 8)
1847 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1848 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1849                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1850 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1851                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1852                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1853                                  ((dev)->pdev->device & 0xf) == 0xe))
1854 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
1855                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1856 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
1857 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1858                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1859 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1860
1861 /*
1862  * The genX designation typically refers to the render engine, so render
1863  * capability related checks should use IS_GEN, while display and other checks
1864  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1865  * chips, etc.).
1866  */
1867 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1868 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1869 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1870 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1871 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1872 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1873 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
1874
1875 #define RENDER_RING             (1<<RCS)
1876 #define BSD_RING                (1<<VCS)
1877 #define BLT_RING                (1<<BCS)
1878 #define VEBOX_RING              (1<<VECS)
1879 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1880 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1881 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1882 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1883 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1884 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1885
1886 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1887 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6 && !IS_VALLEYVIEW(dev))
1888 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_VALLEYVIEW(dev) \
1889                                  && !IS_BROADWELL(dev))
1890 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
1891 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
1892
1893 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1894 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1895
1896 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1897 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1898
1899 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1900  * rows, which changed the alignment requirements and fence programming.
1901  */
1902 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1903                                                       IS_I915GM(dev)))
1904 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1905 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1906 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1907 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1908 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1909
1910 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1911 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1912 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1913
1914 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
1915
1916 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1917 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1918 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
1919 #define HAS_PC8(dev)            (IS_HASWELL(dev)) /* XXX HSW:ULX */
1920 #define HAS_RUNTIME_PM(dev)     (IS_HASWELL(dev))
1921
1922 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1923 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1924 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1925 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1926 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1927 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1928
1929 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1930 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1931 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1932 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1933 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1934 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1935
1936 /* DPF == dynamic parity feature */
1937 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1938 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1939
1940 #define GT_FREQUENCY_MULTIPLIER 50
1941
1942 #include "i915_trace.h"
1943
1944 extern const struct drm_ioctl_desc i915_ioctls[];
1945 extern int i915_max_ioctl;
1946
1947 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1948 extern int i915_resume(struct drm_device *dev);
1949 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1950 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1951
1952 /* i915_params.c */
1953 struct i915_params {
1954         int modeset;
1955         int panel_ignore_lid;
1956         unsigned int powersave;
1957         int semaphores;
1958         unsigned int lvds_downclock;
1959         int lvds_channel_mode;
1960         int panel_use_ssc;
1961         int vbt_sdvo_panel_type;
1962         int enable_rc6;
1963         int enable_fbc;
1964         int enable_ppgtt;
1965         int enable_psr;
1966         unsigned int preliminary_hw_support;
1967         int disable_power_well;
1968         int enable_ips;
1969         int enable_pc8;
1970         int pc8_timeout;
1971         int invert_brightness;
1972         /* leave bools at the end to not create holes */
1973         bool enable_hangcheck;
1974         bool fastboot;
1975         bool prefault_disable;
1976         bool reset;
1977         bool disable_display;
1978 };
1979 extern struct i915_params i915 __read_mostly;
1980
1981                                 /* i915_dma.c */
1982 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1983 extern void i915_kernel_lost_context(struct drm_device * dev);
1984 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1985 extern int i915_driver_unload(struct drm_device *);
1986 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1987 extern void i915_driver_lastclose(struct drm_device * dev);
1988 extern void i915_driver_preclose(struct drm_device *dev,
1989                                  struct drm_file *file_priv);
1990 extern void i915_driver_postclose(struct drm_device *dev,
1991                                   struct drm_file *file_priv);
1992 extern int i915_driver_device_is_agp(struct drm_device * dev);
1993 #ifdef CONFIG_COMPAT
1994 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1995                               unsigned long arg);
1996 #endif
1997 extern int i915_emit_box(struct drm_device *dev,
1998                          struct drm_clip_rect *box,
1999                          int DR1, int DR4);
2000 extern int intel_gpu_reset(struct drm_device *dev);
2001 extern int i915_reset(struct drm_device *dev);
2002 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2003 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2004 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2005 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2006
2007 extern void intel_console_resume(struct work_struct *work);
2008
2009 /* i915_irq.c */
2010 void i915_queue_hangcheck(struct drm_device *dev);
2011 void i915_handle_error(struct drm_device *dev, bool wedged);
2012
2013 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2014                                                         int new_delay);
2015 extern void intel_irq_init(struct drm_device *dev);
2016 extern void intel_hpd_init(struct drm_device *dev);
2017
2018 extern void intel_uncore_sanitize(struct drm_device *dev);
2019 extern void intel_uncore_early_sanitize(struct drm_device *dev);
2020 extern void intel_uncore_init(struct drm_device *dev);
2021 extern void intel_uncore_check_errors(struct drm_device *dev);
2022 extern void intel_uncore_fini(struct drm_device *dev);
2023
2024 void
2025 i915_enable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe,
2026                      u32 status_mask);
2027
2028 void
2029 i915_disable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe,
2030                       u32 status_mask);
2031
2032 /* i915_gem.c */
2033 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2034                         struct drm_file *file_priv);
2035 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2036                           struct drm_file *file_priv);
2037 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2038                          struct drm_file *file_priv);
2039 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2040                           struct drm_file *file_priv);
2041 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2042                         struct drm_file *file_priv);
2043 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2044                         struct drm_file *file_priv);
2045 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2046                               struct drm_file *file_priv);
2047 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2048                              struct drm_file *file_priv);
2049 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2050                         struct drm_file *file_priv);
2051 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2052                          struct drm_file *file_priv);
2053 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2054                        struct drm_file *file_priv);
2055 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2056                          struct drm_file *file_priv);
2057 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2058                         struct drm_file *file_priv);
2059 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2060                                struct drm_file *file);
2061 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2062                                struct drm_file *file);
2063 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2064                             struct drm_file *file_priv);
2065 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2066                            struct drm_file *file_priv);
2067 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2068                            struct drm_file *file_priv);
2069 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2070                            struct drm_file *file_priv);
2071 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2072                         struct drm_file *file_priv);
2073 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2074                         struct drm_file *file_priv);
2075 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2076                                 struct drm_file *file_priv);
2077 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2078                         struct drm_file *file_priv);
2079 void i915_gem_load(struct drm_device *dev);
2080 void *i915_gem_object_alloc(struct drm_device *dev);
2081 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2082 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2083                          const struct drm_i915_gem_object_ops *ops);
2084 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2085                                                   size_t size);
2086 void i915_init_vm(struct drm_i915_private *dev_priv,
2087                   struct i915_address_space *vm);
2088 void i915_gem_free_object(struct drm_gem_object *obj);
2089 void i915_gem_vma_destroy(struct i915_vma *vma);
2090
2091 #define PIN_MAPPABLE 0x1
2092 #define PIN_NONBLOCK 0x2
2093 #define PIN_GLOBAL 0x4
2094 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2095                                      struct i915_address_space *vm,
2096                                      uint32_t alignment,
2097                                      unsigned flags);
2098 int __must_check i915_vma_unbind(struct i915_vma *vma);
2099 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2100 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2101 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2102 void i915_gem_lastclose(struct drm_device *dev);
2103
2104 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2105 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2106 {
2107         struct sg_page_iter sg_iter;
2108
2109         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2110                 return sg_page_iter_page(&sg_iter);
2111
2112         return NULL;
2113 }
2114 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2115 {
2116         BUG_ON(obj->pages == NULL);
2117         obj->pages_pin_count++;
2118 }
2119 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2120 {
2121         BUG_ON(obj->pages_pin_count == 0);
2122         obj->pages_pin_count--;
2123 }
2124
2125 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2126 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2127                          struct intel_ring_buffer *to);
2128 void i915_vma_move_to_active(struct i915_vma *vma,
2129                              struct intel_ring_buffer *ring);
2130 int i915_gem_dumb_create(struct drm_file *file_priv,
2131                          struct drm_device *dev,
2132                          struct drm_mode_create_dumb *args);
2133 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2134                       uint32_t handle, uint64_t *offset);
2135 /**
2136  * Returns true if seq1 is later than seq2.
2137  */
2138 static inline bool
2139 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2140 {
2141         return (int32_t)(seq1 - seq2) >= 0;
2142 }
2143
2144 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2145 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2146 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2147 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2148
2149 static inline bool
2150 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2151 {
2152         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2153                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2154                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2155                 return true;
2156         } else
2157                 return false;
2158 }
2159
2160 static inline void
2161 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2162 {
2163         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2164                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2165                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2166                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2167         }
2168 }
2169
2170 struct drm_i915_gem_request *
2171 i915_gem_find_active_request(struct intel_ring_buffer *ring);
2172
2173 bool i915_gem_retire_requests(struct drm_device *dev);
2174 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2175 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2176                                       bool interruptible);
2177 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2178 {
2179         return unlikely(atomic_read(&error->reset_counter)
2180                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2181 }
2182
2183 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2184 {
2185         return atomic_read(&error->reset_counter) & I915_WEDGED;
2186 }
2187
2188 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2189 {
2190         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2191 }
2192
2193 void i915_gem_reset(struct drm_device *dev);
2194 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2195 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2196 int __must_check i915_gem_init(struct drm_device *dev);
2197 int __must_check i915_gem_init_hw(struct drm_device *dev);
2198 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2199 void i915_gem_init_swizzling(struct drm_device *dev);
2200 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2201 int __must_check i915_gpu_idle(struct drm_device *dev);
2202 int __must_check i915_gem_suspend(struct drm_device *dev);
2203 int __i915_add_request(struct intel_ring_buffer *ring,
2204                        struct drm_file *file,
2205                        struct drm_i915_gem_object *batch_obj,
2206                        u32 *seqno);
2207 #define i915_add_request(ring, seqno) \
2208         __i915_add_request(ring, NULL, NULL, seqno)
2209 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2210                                  uint32_t seqno);
2211 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2212 int __must_check
2213 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2214                                   bool write);
2215 int __must_check
2216 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2217 int __must_check
2218 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2219                                      u32 alignment,
2220                                      struct intel_ring_buffer *pipelined);
2221 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2222 int i915_gem_attach_phys_object(struct drm_device *dev,
2223                                 struct drm_i915_gem_object *obj,
2224                                 int id,
2225                                 int align);
2226 void i915_gem_detach_phys_object(struct drm_device *dev,
2227                                  struct drm_i915_gem_object *obj);
2228 void i915_gem_free_all_phys_object(struct drm_device *dev);
2229 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2230 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2231
2232 uint32_t
2233 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2234 uint32_t
2235 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2236                             int tiling_mode, bool fenced);
2237
2238 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2239                                     enum i915_cache_level cache_level);
2240
2241 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2242                                 struct dma_buf *dma_buf);
2243
2244 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2245                                 struct drm_gem_object *gem_obj, int flags);
2246
2247 void i915_gem_restore_fences(struct drm_device *dev);
2248
2249 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2250                                   struct i915_address_space *vm);
2251 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2252 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2253                         struct i915_address_space *vm);
2254 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2255                                 struct i915_address_space *vm);
2256 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2257                                      struct i915_address_space *vm);
2258 struct i915_vma *
2259 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2260                                   struct i915_address_space *vm);
2261
2262 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2263 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2264         struct i915_vma *vma;
2265         list_for_each_entry(vma, &obj->vma_list, vma_link)
2266                 if (vma->pin_count > 0)
2267                         return true;
2268         return false;
2269 }
2270
2271 /* Some GGTT VM helpers */
2272 #define obj_to_ggtt(obj) \
2273         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2274 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2275 {
2276         struct i915_address_space *ggtt =
2277                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2278         return vm == ggtt;
2279 }
2280
2281 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2282 {
2283         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2284 }
2285
2286 static inline unsigned long
2287 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2288 {
2289         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2290 }
2291
2292 static inline unsigned long
2293 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2294 {
2295         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2296 }
2297
2298 static inline int __must_check
2299 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2300                       uint32_t alignment,
2301                       unsigned flags)
2302 {
2303         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2304 }
2305
2306 static inline int
2307 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2308 {
2309         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2310 }
2311
2312 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2313
2314 /* i915_gem_context.c */
2315 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2316 int __must_check i915_gem_context_init(struct drm_device *dev);
2317 void i915_gem_context_fini(struct drm_device *dev);
2318 void i915_gem_context_reset(struct drm_device *dev);
2319 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2320 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2321 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2322 int i915_switch_context(struct intel_ring_buffer *ring,
2323                         struct drm_file *file, struct i915_hw_context *to);
2324 struct i915_hw_context *
2325 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2326 void i915_gem_context_free(struct kref *ctx_ref);
2327 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2328 {
2329         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2330                 kref_get(&ctx->ref);
2331 }
2332
2333 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2334 {
2335         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2336                 kref_put(&ctx->ref, i915_gem_context_free);
2337 }
2338
2339 static inline bool i915_gem_context_is_default(const struct i915_hw_context *c)
2340 {
2341         return c->id == DEFAULT_CONTEXT_ID;
2342 }
2343
2344 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2345                                   struct drm_file *file);
2346 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2347                                    struct drm_file *file);
2348
2349 /* i915_gem_evict.c */
2350 int __must_check i915_gem_evict_something(struct drm_device *dev,
2351                                           struct i915_address_space *vm,
2352                                           int min_size,
2353                                           unsigned alignment,
2354                                           unsigned cache_level,
2355                                           unsigned flags);
2356 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2357 int i915_gem_evict_everything(struct drm_device *dev);
2358
2359 /* i915_gem_gtt.c */
2360 void i915_check_and_clear_faults(struct drm_device *dev);
2361 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2362 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2363 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2364 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2365 void i915_gem_init_global_gtt(struct drm_device *dev);
2366 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2367                                unsigned long mappable_end, unsigned long end);
2368 int i915_gem_gtt_init(struct drm_device *dev);
2369 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2370 {
2371         if (INTEL_INFO(dev)->gen < 6)
2372                 intel_gtt_chipset_flush();
2373 }
2374 int i915_gem_init_ppgtt(struct drm_device *dev, struct i915_hw_ppgtt *ppgtt);
2375 static inline bool intel_enable_ppgtt(struct drm_device *dev, bool full)
2376 {
2377         if (i915.enable_ppgtt == 0 || !HAS_ALIASING_PPGTT(dev))
2378                 return false;
2379
2380         if (i915.enable_ppgtt == 1 && full)
2381                 return false;
2382
2383 #ifdef CONFIG_INTEL_IOMMU
2384         /* Disable ppgtt on SNB if VT-d is on. */
2385         if (INTEL_INFO(dev)->gen == 6 && intel_iommu_gfx_mapped) {
2386                 DRM_INFO("Disabling PPGTT because VT-d is on\n");
2387                 return false;
2388         }
2389 #endif
2390
2391         if (full)
2392                 return HAS_PPGTT(dev);
2393         else
2394                 return HAS_ALIASING_PPGTT(dev);
2395 }
2396
2397 /* i915_gem_stolen.c */
2398 int i915_gem_init_stolen(struct drm_device *dev);
2399 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2400 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2401 void i915_gem_cleanup_stolen(struct drm_device *dev);
2402 struct drm_i915_gem_object *
2403 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2404 struct drm_i915_gem_object *
2405 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2406                                                u32 stolen_offset,
2407                                                u32 gtt_offset,
2408                                                u32 size);
2409 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2410
2411 /* i915_gem_tiling.c */
2412 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2413 {
2414         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2415
2416         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2417                 obj->tiling_mode != I915_TILING_NONE;
2418 }
2419
2420 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2421 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2422 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2423
2424 /* i915_gem_debug.c */
2425 #if WATCH_LISTS
2426 int i915_verify_lists(struct drm_device *dev);
2427 #else
2428 #define i915_verify_lists(dev) 0
2429 #endif
2430
2431 /* i915_debugfs.c */
2432 int i915_debugfs_init(struct drm_minor *minor);
2433 void i915_debugfs_cleanup(struct drm_minor *minor);
2434 #ifdef CONFIG_DEBUG_FS
2435 void intel_display_crc_init(struct drm_device *dev);
2436 #else
2437 static inline void intel_display_crc_init(struct drm_device *dev) {}
2438 #endif
2439
2440 /* i915_gpu_error.c */
2441 __printf(2, 3)
2442 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2443 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2444                             const struct i915_error_state_file_priv *error);
2445 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2446                               size_t count, loff_t pos);
2447 static inline void i915_error_state_buf_release(
2448         struct drm_i915_error_state_buf *eb)
2449 {
2450         kfree(eb->buf);
2451 }
2452 void i915_capture_error_state(struct drm_device *dev);
2453 void i915_error_state_get(struct drm_device *dev,
2454                           struct i915_error_state_file_priv *error_priv);
2455 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2456 void i915_destroy_error_state(struct drm_device *dev);
2457
2458 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2459 const char *i915_cache_level_str(int type);
2460
2461 /* i915_suspend.c */
2462 extern int i915_save_state(struct drm_device *dev);
2463 extern int i915_restore_state(struct drm_device *dev);
2464
2465 /* i915_ums.c */
2466 void i915_save_display_reg(struct drm_device *dev);
2467 void i915_restore_display_reg(struct drm_device *dev);
2468
2469 /* i915_sysfs.c */
2470 void i915_setup_sysfs(struct drm_device *dev_priv);
2471 void i915_teardown_sysfs(struct drm_device *dev_priv);
2472
2473 /* intel_i2c.c */
2474 extern int intel_setup_gmbus(struct drm_device *dev);
2475 extern void intel_teardown_gmbus(struct drm_device *dev);
2476 static inline bool intel_gmbus_is_port_valid(unsigned port)
2477 {
2478         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2479 }
2480
2481 extern struct i2c_adapter *intel_gmbus_get_adapter(
2482                 struct drm_i915_private *dev_priv, unsigned port);
2483 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2484 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2485 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2486 {
2487         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2488 }
2489 extern void intel_i2c_reset(struct drm_device *dev);
2490
2491 /* intel_opregion.c */
2492 struct intel_encoder;
2493 extern int intel_opregion_setup(struct drm_device *dev);
2494 #ifdef CONFIG_ACPI
2495 extern void intel_opregion_init(struct drm_device *dev);
2496 extern void intel_opregion_fini(struct drm_device *dev);
2497 extern void intel_opregion_asle_intr(struct drm_device *dev);
2498 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2499                                          bool enable);
2500 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2501                                          pci_power_t state);
2502 #else
2503 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2504 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2505 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2506 static inline int
2507 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2508 {
2509         return 0;
2510 }
2511 static inline int
2512 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2513 {
2514         return 0;
2515 }
2516 #endif
2517
2518 /* intel_acpi.c */
2519 #ifdef CONFIG_ACPI
2520 extern void intel_register_dsm_handler(void);
2521 extern void intel_unregister_dsm_handler(void);
2522 #else
2523 static inline void intel_register_dsm_handler(void) { return; }
2524 static inline void intel_unregister_dsm_handler(void) { return; }
2525 #endif /* CONFIG_ACPI */
2526
2527 /* modesetting */
2528 extern void intel_modeset_init_hw(struct drm_device *dev);
2529 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2530 extern void intel_modeset_init(struct drm_device *dev);
2531 extern void intel_modeset_gem_init(struct drm_device *dev);
2532 extern void intel_modeset_cleanup(struct drm_device *dev);
2533 extern void intel_connector_unregister(struct intel_connector *);
2534 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2535 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2536                                          bool force_restore);
2537 extern void i915_redisable_vga(struct drm_device *dev);
2538 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2539 extern bool intel_fbc_enabled(struct drm_device *dev);
2540 extern void intel_disable_fbc(struct drm_device *dev);
2541 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2542 extern void intel_init_pch_refclk(struct drm_device *dev);
2543 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2544 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2545 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2546 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2547 extern void intel_detect_pch(struct drm_device *dev);
2548 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2549 extern int intel_enable_rc6(const struct drm_device *dev);
2550
2551 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2552 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2553                         struct drm_file *file);
2554 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2555                                struct drm_file *file);
2556
2557 /* overlay */
2558 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2559 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2560                                             struct intel_overlay_error_state *error);
2561
2562 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2563 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2564                                             struct drm_device *dev,
2565                                             struct intel_display_error_state *error);
2566
2567 /* On SNB platform, before reading ring registers forcewake bit
2568  * must be set to prevent GT core from power down and stale values being
2569  * returned.
2570  */
2571 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2572 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2573 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2574
2575 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2576 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2577
2578 /* intel_sideband.c */
2579 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2580 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2581 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2582 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2583 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2584 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2585 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2586 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2587 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2588 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2589 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2590 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2591 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2592 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2593 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2594 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2595                    enum intel_sbi_destination destination);
2596 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2597                      enum intel_sbi_destination destination);
2598 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2599 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2600
2601 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2602 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2603
2604 void vlv_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2605 void vlv_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2606
2607 #define FORCEWAKE_VLV_RENDER_RANGE_OFFSET(reg) \
2608         (((reg) >= 0x2000 && (reg) < 0x4000) ||\
2609         ((reg) >= 0x5000 && (reg) < 0x8000) ||\
2610         ((reg) >= 0xB000 && (reg) < 0x12000) ||\
2611         ((reg) >= 0x2E000 && (reg) < 0x30000))
2612
2613 #define FORCEWAKE_VLV_MEDIA_RANGE_OFFSET(reg)\
2614         (((reg) >= 0x12000 && (reg) < 0x14000) ||\
2615         ((reg) >= 0x22000 && (reg) < 0x24000) ||\
2616         ((reg) >= 0x30000 && (reg) < 0x40000))
2617
2618 #define FORCEWAKE_RENDER        (1 << 0)
2619 #define FORCEWAKE_MEDIA         (1 << 1)
2620 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2621
2622
2623 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2624 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2625
2626 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2627 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2628 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2629 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2630
2631 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2632 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2633 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2634 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2635
2636 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2637 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2638
2639 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2640 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2641
2642 /* "Broadcast RGB" property */
2643 #define INTEL_BROADCAST_RGB_AUTO 0
2644 #define INTEL_BROADCAST_RGB_FULL 1
2645 #define INTEL_BROADCAST_RGB_LIMITED 2
2646
2647 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2648 {
2649         if (HAS_PCH_SPLIT(dev))
2650                 return CPU_VGACNTRL;
2651         else if (IS_VALLEYVIEW(dev))
2652                 return VLV_VGACNTRL;
2653         else
2654                 return VGACNTRL;
2655 }
2656
2657 static inline void __user *to_user_ptr(u64 address)
2658 {
2659         return (void __user *)(uintptr_t)address;
2660 }
2661
2662 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2663 {
2664         unsigned long j = msecs_to_jiffies(m);
2665
2666         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2667 }
2668
2669 static inline unsigned long
2670 timespec_to_jiffies_timeout(const struct timespec *value)
2671 {
2672         unsigned long j = timespec_to_jiffies(value);
2673
2674         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2675 }
2676
2677 /*
2678  * If you need to wait X milliseconds between events A and B, but event B
2679  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2680  * when event A happened, then just before event B you call this function and
2681  * pass the timestamp as the first argument, and X as the second argument.
2682  */
2683 static inline void
2684 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2685 {
2686         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2687
2688         /*
2689          * Don't re-read the value of "jiffies" every time since it may change
2690          * behind our back and break the math.
2691          */
2692         tmp_jiffies = jiffies;
2693         target_jiffies = timestamp_jiffies +
2694                          msecs_to_jiffies_timeout(to_wait_ms);
2695
2696         if (time_after(target_jiffies, tmp_jiffies)) {
2697                 remaining_jiffies = target_jiffies - tmp_jiffies;
2698                 while (remaining_jiffies)
2699                         remaining_jiffies =
2700                             schedule_timeout_uninterruptible(remaining_jiffies);
2701         }
2702 }
2703
2704 #endif