drivers/gpu/drm/radeon/r600_hdmi.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Christian König.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Christian König
  25  */
  26 #include <linux/hdmi.h>
  27 #include <linux/gcd.h>
  28 #include <drm/drmP.h>
  29 #include <drm/radeon_drm.h>
  30 #include "radeon.h"
  31 #include "radeon_asic.h"
  32 #include "r600d.h"
  33 #include "atom.h"
  34
  35 /*
  36  * HDMI color format
  37  */
  38 enum r600_hdmi_color_format {
  39         RGB = 0,
  40         YCC_422 = 1,
  41         YCC_444 = 2
  42 };
  43
  44 /*
  45  * IEC60958 status bits
  46  */
  47 enum r600_hdmi_iec_status_bits {
  48         AUDIO_STATUS_DIG_ENABLE   = 0x01,
  49         AUDIO_STATUS_V            = 0x02,
  50         AUDIO_STATUS_VCFG         = 0x04,
  51         AUDIO_STATUS_EMPHASIS     = 0x08,
  52         AUDIO_STATUS_COPYRIGHT    = 0x10,
  53         AUDIO_STATUS_NONAUDIO     = 0x20,
  54         AUDIO_STATUS_PROFESSIONAL = 0x40,
  55         AUDIO_STATUS_LEVEL        = 0x80
  56 };
  57
  58 static const struct radeon_hdmi_acr r600_hdmi_predefined_acr[] = {
  59     /*       32kHz        44.1kHz       48kHz    */
  60     /* Clock      N     CTS      N     CTS      N     CTS */
  61     {  25175,  4096,  25175, 28224, 125875,  6144,  25175 }, /*  25,20/1.001 MHz */
  62     {  25200,  4096,  25200,  6272,  28000,  6144,  25200 }, /*  25.20       MHz */
  63     {  27000,  4096,  27000,  6272,  30000,  6144,  27000 }, /*  27.00       MHz */
  64     {  27027,  4096,  27027,  6272,  30030,  6144,  27027 }, /*  27.00*1.001 MHz */
  65     {  54000,  4096,  54000,  6272,  60000,  6144,  54000 }, /*  54.00       MHz */
  66     {  54054,  4096,  54054,  6272,  60060,  6144,  54054 }, /*  54.00*1.001 MHz */
  67     {  74176,  4096,  74176,  5733,  75335,  6144,  74176 }, /*  74.25/1.001 MHz */
  68     {  74250,  4096,  74250,  6272,  82500,  6144,  74250 }, /*  74.25       MHz */
  69     { 148352,  4096, 148352,  5733, 150670,  6144, 148352 }, /* 148.50/1.001 MHz */
  70     { 148500,  4096, 148500,  6272, 165000,  6144, 148500 }, /* 148.50       MHz */
  71 };
  72
  73
  74 /*
  75  * calculate CTS and N values if they are not found in the table
  76  */
  77 static void r600_hdmi_calc_cts(uint32_t clock, int *CTS, int *N, int freq)
  78 {
  79         int n, cts;
  80         unsigned long div, mul;
  81
  82         /* Safe, but overly large values */
  83         n = 128 * freq;
  84         cts = clock * 1000;
  85
  86         /* Smallest valid fraction */
  87         div = gcd(n, cts);
  88
  89         n /= div;
  90         cts /= div;
  91
  92         /*
  93          * The optimal N is 128*freq/1000. Calculate the closest larger
  94          * value that doesn't truncate any bits.
  95          */
  96         mul = ((128*freq/1000) + (n-1))/n;
  97
  98         n *= mul;
  99         cts *= mul;
 100
 101         /* Check that we are in spec (not always possible) */
 102         if (n < (128*freq/1500))
 103                 printk(KERN_WARNING "Calculated ACR N value is too small. You may experience audio problems.\n");
 104         if (n > (128*freq/300))
 105                 printk(KERN_WARNING "Calculated ACR N value is too large. You may experience audio problems.\n");
 106
 107         *N = n;
 108         *CTS = cts;
 109
 110         DRM_DEBUG("Calculated ACR timing N=%d CTS=%d for frequency %d\n",
 111                   *N, *CTS, freq);
 112 }
 113
 114 struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock)
 115 {
 116         struct radeon_hdmi_acr res;
 117         u8 i;
 118
 119         /* Precalculated values for common clocks */
 120         for (i = 0; i < ARRAY_SIZE(r600_hdmi_predefined_acr); i++) {
 121                 if (r600_hdmi_predefined_acr[i].clock == clock)
 122                         return r600_hdmi_predefined_acr[i];
 123         }
 124
 125         /* And odd clocks get manually calculated */
 126         r600_hdmi_calc_cts(clock, &res.cts_32khz, &res.n_32khz, 32000);
 127         r600_hdmi_calc_cts(clock, &res.cts_44_1khz, &res.n_44_1khz, 44100);
 128         r600_hdmi_calc_cts(clock, &res.cts_48khz, &res.n_48khz, 48000);
 129
 130         return res;
 131 }
 132
 133 /*
 134  * update the N and CTS parameters for a given pixel clock rate
 135  */
 136 static void r600_hdmi_update_ACR(struct drm_encoder *encoder, uint32_t clock)
 137 {
 138         struct drm_device *dev = encoder->dev;
 139         struct radeon_device *rdev = dev->dev_private;
 140         struct radeon_hdmi_acr acr = r600_hdmi_acr(clock);
 141         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 142         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 143         uint32_t offset = dig->afmt->offset;
 144
 145         WREG32(HDMI0_ACR_32_0 + offset, HDMI0_ACR_CTS_32(acr.cts_32khz));
 146         WREG32(HDMI0_ACR_32_1 + offset, acr.n_32khz);
 147
 148         WREG32(HDMI0_ACR_44_0 + offset, HDMI0_ACR_CTS_44(acr.cts_44_1khz));
 149         WREG32(HDMI0_ACR_44_1 + offset, acr.n_44_1khz);
 150
 151         WREG32(HDMI0_ACR_48_0 + offset, HDMI0_ACR_CTS_48(acr.cts_48khz));
 152         WREG32(HDMI0_ACR_48_1 + offset, acr.n_48khz);
 153 }
 154
 155 /*
 156  * build a HDMI Video Info Frame
 157  */
 158 static void r600_hdmi_update_avi_infoframe(struct drm_encoder *encoder,
 159                                            void *buffer, size_t size)
 160 {
 161         struct drm_device *dev = encoder->dev;
 162         struct radeon_device *rdev = dev->dev_private;
 163         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 164         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 165         uint32_t offset = dig->afmt->offset;
 166         uint8_t *frame = buffer + 3;
 167         uint8_t *header = buffer;
 168
 169         WREG32(HDMI0_AVI_INFO0 + offset,
 170                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 171         WREG32(HDMI0_AVI_INFO1 + offset,
 172                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x7] << 24));
 173         WREG32(HDMI0_AVI_INFO2 + offset,
 174                 frame[0x8] | (frame[0x9] << 8) | (frame[0xA] << 16) | (frame[0xB] << 24));
 175         WREG32(HDMI0_AVI_INFO3 + offset,
 176                 frame[0xC] | (frame[0xD] << 8) | (header[1] << 24));
 177 }
 178
 179 /*
 180  * build a Audio Info Frame
 181  */
 182 static void r600_hdmi_update_audio_infoframe(struct drm_encoder *encoder,
 183                                              const void *buffer, size_t size)
 184 {
 185         struct drm_device *dev = encoder->dev;
 186         struct radeon_device *rdev = dev->dev_private;
 187         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 188         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 189         uint32_t offset = dig->afmt->offset;
 190         const u8 *frame = buffer + 3;
 191
 192         WREG32(HDMI0_AUDIO_INFO0 + offset,
 193                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 194         WREG32(HDMI0_AUDIO_INFO1 + offset,
 195                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x8] << 24));
 196 }
 197
 198 /*
 199  * test if audio buffer is filled enough to start playing
 200  */
 201 static bool r600_hdmi_is_audio_buffer_filled(struct drm_encoder *encoder)
 202 {
 203         struct drm_device *dev = encoder->dev;
 204         struct radeon_device *rdev = dev->dev_private;
 205         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 206         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 207         uint32_t offset = dig->afmt->offset;
 208
 209         return (RREG32(HDMI0_STATUS + offset) & 0x10) != 0;
 210 }
 211
 212 /*
 213  * have buffer status changed since last call?
 214  */
 215 int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder)
 216 {
 217         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 218         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 219         int status, result;
 220
 221         if (!dig->afmt || !dig->afmt->enabled)
 222                 return 0;
 223
 224         status = r600_hdmi_is_audio_buffer_filled(encoder);
 225         result = dig->afmt->last_buffer_filled_status != status;
 226         dig->afmt->last_buffer_filled_status = status;
 227
 228         return result;
 229 }
 230
 231 /*
 232  * write the audio workaround status to the hardware
 233  */
 234 static void r600_hdmi_audio_workaround(struct drm_encoder *encoder)
 235 {
 236         struct drm_device *dev = encoder->dev;
 237         struct radeon_device *rdev = dev->dev_private;
 238         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 239         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 240         uint32_t offset = dig->afmt->offset;
 241         bool hdmi_audio_workaround = false; /* FIXME */
 242         u32 value;
 243
 244         if (!hdmi_audio_workaround ||
 245             r600_hdmi_is_audio_buffer_filled(encoder))
 246                 value = 0; /* disable workaround */
 247         else
 248                 value = HDMI0_AUDIO_TEST_EN; /* enable workaround */
 249         WREG32_P(HDMI0_AUDIO_PACKET_CONTROL + offset,
 250                  value, ~HDMI0_AUDIO_TEST_EN);
 251 }
 252
 253 void r600_audio_set_dto(struct drm_encoder *encoder, u32 clock)
 254 {
 255         struct drm_device *dev = encoder->dev;
 256         struct radeon_device *rdev = dev->dev_private;
 257         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 258         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 259         u32 base_rate = 24000;
 260
 261         if (!dig || !dig->afmt)
 262                 return;
 263
 264         /* there are two DTOs selected by DCCG_AUDIO_DTO_SELECT.
 265          * doesn't matter which one you use.  Just use the first one.
 266          */
 267         /* XXX two dtos; generally use dto0 for hdmi */
 268         /* Express [24MHz / target pixel clock] as an exact rational
 269          * number (coefficient of two integer numbers.  DCCG_AUDIO_DTOx_PHASE
 270          * is the numerator, DCCG_AUDIO_DTOx_MODULE is the denominator
 271          */
 272         if (ASIC_IS_DCE32(rdev)) {
 273                 if (dig->dig_encoder == 0) {
 274                         WREG32(DCCG_AUDIO_DTO0_PHASE, base_rate * 100);
 275                         WREG32(DCCG_AUDIO_DTO0_MODULE, clock * 100);
 276                         WREG32(DCCG_AUDIO_DTO_SELECT, 0); /* select DTO0 */
 277                 } else {
 278                         WREG32(DCCG_AUDIO_DTO1_PHASE, base_rate * 100);
 279                         WREG32(DCCG_AUDIO_DTO1_MODULE, clock * 100);
 280                         WREG32(DCCG_AUDIO_DTO_SELECT, 1); /* select DTO1 */
 281                 }
 282         } else if (ASIC_IS_DCE3(rdev)) {
 283                 /* according to the reg specs, this should DCE3.2 only, but in
 284                  * practice it seems to cover DCE3.0/3.1 as well.
 285                  */
 286                 if (dig->dig_encoder == 0) {
 287                         WREG32(DCCG_AUDIO_DTO0_PHASE, base_rate * 100);
 288                         WREG32(DCCG_AUDIO_DTO0_MODULE, clock * 100);
 289                         WREG32(DCCG_AUDIO_DTO_SELECT, 0); /* select DTO0 */
 290                 } else {
 291                         WREG32(DCCG_AUDIO_DTO1_PHASE, base_rate * 100);
 292                         WREG32(DCCG_AUDIO_DTO1_MODULE, clock * 100);
 293                         WREG32(DCCG_AUDIO_DTO_SELECT, 1); /* select DTO1 */
 294                 }
 295         } else {
 296                 /* according to the reg specs, this should be DCE2.0 and DCE3.0/3.1 */
 297                 WREG32(AUDIO_DTO, AUDIO_DTO_PHASE(base_rate / 10) |
 298                        AUDIO_DTO_MODULE(clock / 10));
 299         }
 300 }
 301
 302 /*
 303  * update the info frames with the data from the current display mode
 304  */
 305 void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode)
 306 {
 307         struct drm_device *dev = encoder->dev;
 308         struct radeon_device *rdev = dev->dev_private;
 309         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 310         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 311         u8 buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AVI_INFOFRAME_SIZE];
 312         struct hdmi_avi_infoframe frame;
 313         uint32_t offset;
 314         ssize_t err;
 315
 316         if (!dig || !dig->afmt)
 317                 return;
 318
 319         /* Silent, r600_hdmi_enable will raise WARN for us */
 320         if (!dig->afmt->enabled)
 321                 return;
 322         offset = dig->afmt->offset;
 323
 324         r600_audio_set_dto(encoder, mode->clock);
 325
 326         WREG32(HDMI0_VBI_PACKET_CONTROL + offset,
 327                HDMI0_NULL_SEND); /* send null packets when required */
 328
 329         WREG32(HDMI0_AUDIO_CRC_CONTROL + offset, 0x1000);
 330
 331         if (ASIC_IS_DCE32(rdev)) {
 332                 WREG32(HDMI0_AUDIO_PACKET_CONTROL + offset,
 333                        HDMI0_AUDIO_DELAY_EN(1) | /* default audio delay */
 334                        HDMI0_AUDIO_PACKETS_PER_LINE(3)); /* should be suffient for all audio modes and small enough for all hblanks */
 335                 WREG32(AFMT_AUDIO_PACKET_CONTROL + offset,
 336                        AFMT_AUDIO_SAMPLE_SEND | /* send audio packets */
 337                        AFMT_60958_CS_UPDATE); /* allow 60958 channel status fields to be updated */
 338         } else {
 339                 WREG32(HDMI0_AUDIO_PACKET_CONTROL + offset,
 340                        HDMI0_AUDIO_SAMPLE_SEND | /* send audio packets */
 341                        HDMI0_AUDIO_DELAY_EN(1) | /* default audio delay */
 342                        HDMI0_AUDIO_PACKETS_PER_LINE(3) | /* should be suffient for all audio modes and small enough for all hblanks */
 343                        HDMI0_60958_CS_UPDATE); /* allow 60958 channel status fields to be updated */
 344         }
 345
 346         WREG32(HDMI0_ACR_PACKET_CONTROL + offset,
 347                HDMI0_ACR_SOURCE | /* select SW CTS value - XXX verify that hw CTS works on all families */
 348                HDMI0_ACR_AUTO_SEND); /* allow hw to sent ACR packets when required */
 349
 350         WREG32(HDMI0_VBI_PACKET_CONTROL + offset,
 351                HDMI0_NULL_SEND | /* send null packets when required */
 352                HDMI0_GC_SEND | /* send general control packets */
 353                HDMI0_GC_CONT); /* send general control packets every frame */
 354
 355         /* TODO: HDMI0_AUDIO_INFO_UPDATE */
 356         WREG32(HDMI0_INFOFRAME_CONTROL0 + offset,
 357                HDMI0_AVI_INFO_SEND | /* enable AVI info frames */
 358                HDMI0_AVI_INFO_CONT | /* send AVI info frames every frame/field */
 359                HDMI0_AUDIO_INFO_SEND | /* enable audio info frames (frames won't be set until audio is enabled) */
 360                HDMI0_AUDIO_INFO_CONT); /* send audio info frames every frame/field */
 361
 362         WREG32(HDMI0_INFOFRAME_CONTROL1 + offset,
 363                HDMI0_AVI_INFO_LINE(2) | /* anything other than 0 */
 364                HDMI0_AUDIO_INFO_LINE(2)); /* anything other than 0 */
 365
 366         WREG32(HDMI0_GC + offset, 0); /* unset HDMI0_GC_AVMUTE */
 367
 368         err = drm_hdmi_avi_infoframe_from_display_mode(&frame, mode);
 369         if (err < 0) {
 370                 DRM_ERROR("failed to setup AVI infoframe: %zd\n", err);
 371                 return;
 372         }
 373
 374         err = hdmi_avi_infoframe_pack(&frame, buffer, sizeof(buffer));
 375         if (err < 0) {
 376                 DRM_ERROR("failed to pack AVI infoframe: %zd\n", err);
 377                 return;
 378         }
 379
 380         r600_hdmi_update_avi_infoframe(encoder, buffer, sizeof(buffer));
 381         r600_hdmi_update_ACR(encoder, mode->clock);
 382
 383         /* it's unknown what these bits do excatly, but it's indeed quite useful for debugging */
 384         WREG32(HDMI0_RAMP_CONTROL0 + offset, 0x00FFFFFF);
 385         WREG32(HDMI0_RAMP_CONTROL1 + offset, 0x007FFFFF);
 386         WREG32(HDMI0_RAMP_CONTROL2 + offset, 0x00000001);
 387         WREG32(HDMI0_RAMP_CONTROL3 + offset, 0x00000001);
 388
 389         r600_hdmi_audio_workaround(encoder);
 390 }
 391
 392 /*
 393  * update settings with current parameters from audio engine
 394  */
 395 void r600_hdmi_update_audio_settings(struct drm_encoder *encoder)
 396 {
 397         struct drm_device *dev = encoder->dev;
 398         struct radeon_device *rdev = dev->dev_private;
 399         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 400         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 401         struct r600_audio audio = r600_audio_status(rdev);
 402         uint8_t buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AUDIO_INFOFRAME_SIZE];
 403         struct hdmi_audio_infoframe frame;
 404         uint32_t offset;
 405         uint32_t iec;
 406         ssize_t err;
 407
 408         if (!dig->afmt || !dig->afmt->enabled)
 409                 return;
 410         offset = dig->afmt->offset;
 411
 412         DRM_DEBUG("%s with %d channels, %d Hz sampling rate, %d bits per sample,\n",
 413                  r600_hdmi_is_audio_buffer_filled(encoder) ? "playing" : "stopped",
 414                   audio.channels, audio.rate, audio.bits_per_sample);
 415         DRM_DEBUG("0x%02X IEC60958 status bits and 0x%02X category code\n",
 416                   (int)audio.status_bits, (int)audio.category_code);
 417
 418         iec = 0;
 419         if (audio.status_bits & AUDIO_STATUS_PROFESSIONAL)
 420                 iec |= 1 << 0;
 421         if (audio.status_bits & AUDIO_STATUS_NONAUDIO)
 422                 iec |= 1 << 1;
 423         if (audio.status_bits & AUDIO_STATUS_COPYRIGHT)
 424                 iec |= 1 << 2;
 425         if (audio.status_bits & AUDIO_STATUS_EMPHASIS)
 426                 iec |= 1 << 3;
 427
 428         iec |= HDMI0_60958_CS_CATEGORY_CODE(audio.category_code);
 429
 430         switch (audio.rate) {
 431         case 32000:
 432                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x3);
 433                 break;
 434         case 44100:
 435                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x0);
 436                 break;
 437         case 48000:
 438                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x2);
 439                 break;
 440         case 88200:
 441                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x8);
 442                 break;
 443         case 96000:
 444                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xa);
 445                 break;
 446         case 176400:
 447                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xc);
 448                 break;
 449         case 192000:
 450                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xe);
 451                 break;
 452         }
 453
 454         WREG32(HDMI0_60958_0 + offset, iec);
 455
 456         iec = 0;
 457         switch (audio.bits_per_sample) {
 458         case 16:
 459                 iec |= HDMI0_60958_CS_WORD_LENGTH(0x2);
 460                 break;
 461         case 20:
 462                 iec |= HDMI0_60958_CS_WORD_LENGTH(0x3);
 463                 break;
 464         case 24:
 465                 iec |= HDMI0_60958_CS_WORD_LENGTH(0xb);
 466                 break;
 467         }
 468         if (audio.status_bits & AUDIO_STATUS_V)
 469                 iec |= 0x5 << 16;
 470         WREG32_P(HDMI0_60958_1 + offset, iec, ~0x5000f);
 471
 472         err = hdmi_audio_infoframe_init(&frame);
 473         if (err < 0) {
 474                 DRM_ERROR("failed to setup audio infoframe\n");
 475                 return;
 476         }
 477
 478         frame.channels = audio.channels;
 479
 480         err = hdmi_audio_infoframe_pack(&frame, buffer, sizeof(buffer));
 481         if (err < 0) {
 482                 DRM_ERROR("failed to pack audio infoframe\n");
 483                 return;
 484         }
 485
 486         r600_hdmi_update_audio_infoframe(encoder, buffer, sizeof(buffer));
 487         r600_hdmi_audio_workaround(encoder);
 488 }
 489
 490 /*
 491  * enable the HDMI engine
 492  */
 493 void r600_hdmi_enable(struct drm_encoder *encoder, bool enable)
 494 {
 495         struct drm_device *dev = encoder->dev;
 496         struct radeon_device *rdev = dev->dev_private;
 497         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 498         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 499         u32 hdmi = HDMI0_ERROR_ACK;
 500
 501         if (!dig || !dig->afmt)
 502                 return;
 503
 504         /* Silent, r600_hdmi_enable will raise WARN for us */
 505         if (enable && dig->afmt->enabled)
 506                 return;
 507         if (!enable && !dig->afmt->enabled)
 508                 return;
 509
 510         /* Older chipsets require setting HDMI and routing manually */
 511         if (!ASIC_IS_DCE3(rdev)) {
 512                 if (enable)
 513                         hdmi |= HDMI0_ENABLE;
 514                 switch (radeon_encoder->encoder_id) {
 515                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_TMDS1:
 516                         if (enable) {
 517                                 WREG32_OR(AVIVO_TMDSA_CNTL, AVIVO_TMDSA_CNTL_HDMI_EN);
 518                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_TMDSA);
 519                         } else {
 520                                 WREG32_AND(AVIVO_TMDSA_CNTL, ~AVIVO_TMDSA_CNTL_HDMI_EN);
 521                         }
 522                         break;
 523                 case ENCODER_OBJECT_ID_INTERNAL_LVTM1:
 524                         if (enable) {
 525                                 WREG32_OR(AVIVO_LVTMA_CNTL, AVIVO_LVTMA_CNTL_HDMI_EN);
 526                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_LVTMA);
 527                         } else {
 528                                 WREG32_AND(AVIVO_LVTMA_CNTL, ~AVIVO_LVTMA_CNTL_HDMI_EN);
 529                         }
 530                         break;
 531                 case ENCODER_OBJECT_ID_INTERNAL_DDI:
 532                         if (enable) {
 533                                 WREG32_OR(DDIA_CNTL, DDIA_HDMI_EN);
 534                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DDIA);
 535                         } else {
 536                                 WREG32_AND(DDIA_CNTL, ~DDIA_HDMI_EN);
 537                         }
 538                         break;
 539                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_DVO1:
 540                         if (enable)
 541                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DVOA);
 542                         break;
 543                 default:
 544                         dev_err(rdev->dev, "Invalid encoder for HDMI: 0x%X\n",
 545                                 radeon_encoder->encoder_id);
 546                         break;
 547                 }
 548                 WREG32(HDMI0_CONTROL + dig->afmt->offset, hdmi);
 549         }
 550
 551         if (rdev->irq.installed) {
 552                 /* if irq is available use it */
 553                 /* XXX: shouldn't need this on any asics.  Double check DCE2/3 */
 554                 if (enable)
 555                         radeon_irq_kms_enable_afmt(rdev, dig->afmt->id);
 556                 else
 557                         radeon_irq_kms_disable_afmt(rdev, dig->afmt->id);
 558         }
 559
 560         dig->afmt->enabled = enable;
 561
 562         DRM_DEBUG("%sabling HDMI interface @ 0x%04X for encoder 0x%x\n",
 563                   enable ? "En" : "Dis", dig->afmt->offset, radeon_encoder->encoder_id);
 564 }
 565