drivers/gpu/drm/radeon/r600_hdmi.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Christian König.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Christian König
  25  */
  26 #include <linux/hdmi.h>
  27 #include <linux/gcd.h>
  28 #include <drm/drmP.h>
  29 #include <drm/radeon_drm.h>
  30 #include "radeon.h"
  31 #include "radeon_asic.h"
  32 #include "radeon_audio.h"
  33 #include "r600d.h"
  34 #include "atom.h"
  35
  36 /*
  37  * HDMI color format
  38  */
  39 enum r600_hdmi_color_format {
  40         RGB = 0,
  41         YCC_422 = 1,
  42         YCC_444 = 2
  43 };
  44
  45 /*
  46  * IEC60958 status bits
  47  */
  48 enum r600_hdmi_iec_status_bits {
  49         AUDIO_STATUS_DIG_ENABLE   = 0x01,
  50         AUDIO_STATUS_V            = 0x02,
  51         AUDIO_STATUS_VCFG         = 0x04,
  52         AUDIO_STATUS_EMPHASIS     = 0x08,
  53         AUDIO_STATUS_COPYRIGHT    = 0x10,
  54         AUDIO_STATUS_NONAUDIO     = 0x20,
  55         AUDIO_STATUS_PROFESSIONAL = 0x40,
  56         AUDIO_STATUS_LEVEL        = 0x80
  57 };
  58
  59 static const struct radeon_hdmi_acr r600_hdmi_predefined_acr[] = {
  60     /*       32kHz        44.1kHz       48kHz    */
  61     /* Clock      N     CTS      N     CTS      N     CTS */
  62     {  25175,  4096,  25175, 28224, 125875,  6144,  25175 }, /*  25,20/1.001 MHz */
  63     {  25200,  4096,  25200,  6272,  28000,  6144,  25200 }, /*  25.20       MHz */
  64     {  27000,  4096,  27000,  6272,  30000,  6144,  27000 }, /*  27.00       MHz */
  65     {  27027,  4096,  27027,  6272,  30030,  6144,  27027 }, /*  27.00*1.001 MHz */
  66     {  54000,  4096,  54000,  6272,  60000,  6144,  54000 }, /*  54.00       MHz */
  67     {  54054,  4096,  54054,  6272,  60060,  6144,  54054 }, /*  54.00*1.001 MHz */
  68     {  74176,  4096,  74176,  5733,  75335,  6144,  74176 }, /*  74.25/1.001 MHz */
  69     {  74250,  4096,  74250,  6272,  82500,  6144,  74250 }, /*  74.25       MHz */
  70     { 148352,  4096, 148352,  5733, 150670,  6144, 148352 }, /* 148.50/1.001 MHz */
  71     { 148500,  4096, 148500,  6272, 165000,  6144, 148500 }, /* 148.50       MHz */
  72 };
  73
  74 static struct r600_audio_pin r600_audio_status(struct radeon_device *rdev)
  75 {
  76         struct r600_audio_pin status;
  77         uint32_t value;
  78
  79         value = RREG32(R600_AUDIO_RATE_BPS_CHANNEL);
  80
  81         /* number of channels */
  82         status.channels = (value & 0x7) + 1;
  83
  84         /* bits per sample */
  85         switch ((value & 0xF0) >> 4) {
  86         case 0x0:
  87                 status.bits_per_sample = 8;
  88                 break;
  89         case 0x1:
  90                 status.bits_per_sample = 16;
  91                 break;
  92         case 0x2:
  93                 status.bits_per_sample = 20;
  94                 break;
  95         case 0x3:
  96                 status.bits_per_sample = 24;
  97                 break;
  98         case 0x4:
  99                 status.bits_per_sample = 32;
 100                 break;
 101         default:
 102                 dev_err(rdev->dev, "Unknown bits per sample 0x%x, using 16\n",
 103                         (int)value);
 104                 status.bits_per_sample = 16;
 105         }
 106
 107         /* current sampling rate in HZ */
 108         if (value & 0x4000)
 109                 status.rate = 44100;
 110         else
 111                 status.rate = 48000;
 112         status.rate *= ((value >> 11) & 0x7) + 1;
 113         status.rate /= ((value >> 8) & 0x7) + 1;
 114
 115         value = RREG32(R600_AUDIO_STATUS_BITS);
 116
 117         /* iec 60958 status bits */
 118         status.status_bits = value & 0xff;
 119
 120         /* iec 60958 category code */
 121         status.category_code = (value >> 8) & 0xff;
 122
 123         return status;
 124 }
 125
 126 /*
 127  * update all hdmi interfaces with current audio parameters
 128  */
 129 void r600_audio_update_hdmi(struct work_struct *work)
 130 {
 131         struct radeon_device *rdev = container_of(work, struct radeon_device,
 132                                                   audio_work);
 133         struct drm_device *dev = rdev->ddev;
 134         struct r600_audio_pin audio_status = r600_audio_status(rdev);
 135         struct drm_encoder *encoder;
 136         bool changed = false;
 137
 138         if (rdev->audio.pin[0].channels != audio_status.channels ||
 139             rdev->audio.pin[0].rate != audio_status.rate ||
 140             rdev->audio.pin[0].bits_per_sample != audio_status.bits_per_sample ||
 141             rdev->audio.pin[0].status_bits != audio_status.status_bits ||
 142             rdev->audio.pin[0].category_code != audio_status.category_code) {
 143                 rdev->audio.pin[0] = audio_status;
 144                 changed = true;
 145         }
 146
 147         list_for_each_entry(encoder, &dev->mode_config.encoder_list, head) {
 148                 if (!radeon_encoder_is_digital(encoder))
 149                         continue;
 150                 if (changed || r600_hdmi_buffer_status_changed(encoder))
 151                         r600_hdmi_update_audio_settings(encoder);
 152         }
 153 }
 154
 155 /* enable the audio stream */
 156 void r600_audio_enable(struct radeon_device *rdev,
 157                        struct r600_audio_pin *pin,
 158                        u8 enable_mask)
 159 {
 160         u32 tmp = RREG32(AZ_HOT_PLUG_CONTROL);
 161
 162         if (!pin)
 163                 return;
 164
 165         if (enable_mask) {
 166                 tmp |= AUDIO_ENABLED;
 167                 if (enable_mask & 1)
 168                         tmp |= PIN0_AUDIO_ENABLED;
 169                 if (enable_mask & 2)
 170                         tmp |= PIN1_AUDIO_ENABLED;
 171                 if (enable_mask & 4)
 172                         tmp |= PIN2_AUDIO_ENABLED;
 173                 if (enable_mask & 8)
 174                         tmp |= PIN3_AUDIO_ENABLED;
 175         } else {
 176                 tmp &= ~(AUDIO_ENABLED |
 177                          PIN0_AUDIO_ENABLED |
 178                          PIN1_AUDIO_ENABLED |
 179                          PIN2_AUDIO_ENABLED |
 180                          PIN3_AUDIO_ENABLED);
 181         }
 182
 183         WREG32(AZ_HOT_PLUG_CONTROL, tmp);
 184 }
 185
 186 struct r600_audio_pin *r600_audio_get_pin(struct radeon_device *rdev)
 187 {
 188         /* only one pin on 6xx-NI */
 189         return &rdev->audio.pin[0];
 190 }
 191
 192 /*
 193  * calculate CTS and N values if they are not found in the table
 194  */
 195 static void r600_hdmi_calc_cts(uint32_t clock, int *CTS, int *N, int freq)
 196 {
 197         int n, cts;
 198         unsigned long div, mul;
 199
 200         /* Safe, but overly large values */
 201         n = 128 * freq;
 202         cts = clock * 1000;
 203
 204         /* Smallest valid fraction */
 205         div = gcd(n, cts);
 206
 207         n /= div;
 208         cts /= div;
 209
 210         /*
 211          * The optimal N is 128*freq/1000. Calculate the closest larger
 212          * value that doesn't truncate any bits.
 213          */
 214         mul = ((128*freq/1000) + (n-1))/n;
 215
 216         n *= mul;
 217         cts *= mul;
 218
 219         /* Check that we are in spec (not always possible) */
 220         if (n < (128*freq/1500))
 221                 printk(KERN_WARNING "Calculated ACR N value is too small. You may experience audio problems.\n");
 222         if (n > (128*freq/300))
 223                 printk(KERN_WARNING "Calculated ACR N value is too large. You may experience audio problems.\n");
 224
 225         *N = n;
 226         *CTS = cts;
 227
 228         DRM_DEBUG("Calculated ACR timing N=%d CTS=%d for frequency %d\n",
 229                   *N, *CTS, freq);
 230 }
 231
 232 struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock)
 233 {
 234         struct radeon_hdmi_acr res;
 235         u8 i;
 236
 237         /* Precalculated values for common clocks */
 238         for (i = 0; i < ARRAY_SIZE(r600_hdmi_predefined_acr); i++) {
 239                 if (r600_hdmi_predefined_acr[i].clock == clock)
 240                         return r600_hdmi_predefined_acr[i];
 241         }
 242
 243         /* And odd clocks get manually calculated */
 244         r600_hdmi_calc_cts(clock, &res.cts_32khz, &res.n_32khz, 32000);
 245         r600_hdmi_calc_cts(clock, &res.cts_44_1khz, &res.n_44_1khz, 44100);
 246         r600_hdmi_calc_cts(clock, &res.cts_48khz, &res.n_48khz, 48000);
 247
 248         return res;
 249 }
 250
 251 /*
 252  * update the N and CTS parameters for a given pixel clock rate
 253  */
 254 void r600_hdmi_update_ACR(struct drm_encoder *encoder, uint32_t clock)
 255 {
 256         struct drm_device *dev = encoder->dev;
 257         struct radeon_device *rdev = dev->dev_private;
 258         struct radeon_hdmi_acr acr = r600_hdmi_acr(clock);
 259         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 260         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 261         uint32_t offset = dig->afmt->offset;
 262
 263         WREG32_P(HDMI0_ACR_32_0 + offset,
 264                  HDMI0_ACR_CTS_32(acr.cts_32khz),
 265                  ~HDMI0_ACR_CTS_32_MASK);
 266         WREG32_P(HDMI0_ACR_32_1 + offset,
 267                  HDMI0_ACR_N_32(acr.n_32khz),
 268                  ~HDMI0_ACR_N_32_MASK);
 269
 270         WREG32_P(HDMI0_ACR_44_0 + offset,
 271                  HDMI0_ACR_CTS_44(acr.cts_44_1khz),
 272                  ~HDMI0_ACR_CTS_44_MASK);
 273         WREG32_P(HDMI0_ACR_44_1 + offset,
 274                  HDMI0_ACR_N_44(acr.n_44_1khz),
 275                  ~HDMI0_ACR_N_44_MASK);
 276
 277         WREG32_P(HDMI0_ACR_48_0 + offset,
 278                  HDMI0_ACR_CTS_48(acr.cts_48khz),
 279                  ~HDMI0_ACR_CTS_48_MASK);
 280         WREG32_P(HDMI0_ACR_48_1 + offset,
 281                  HDMI0_ACR_N_48(acr.n_48khz),
 282                  ~HDMI0_ACR_N_48_MASK);
 283 }
 284
 285 /*
 286  * build a HDMI Video Info Frame
 287  */
 288 void r600_update_avi_infoframe(struct radeon_device *rdev, u32 offset,
 289     unsigned char *buffer, size_t size)
 290 {
 291         uint8_t *frame = buffer + 3;
 292
 293         WREG32(HDMI0_AVI_INFO0 + offset,
 294                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 295         WREG32(HDMI0_AVI_INFO1 + offset,
 296                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x7] << 24));
 297         WREG32(HDMI0_AVI_INFO2 + offset,
 298                 frame[0x8] | (frame[0x9] << 8) | (frame[0xA] << 16) | (frame[0xB] << 24));
 299         WREG32(HDMI0_AVI_INFO3 + offset,
 300                 frame[0xC] | (frame[0xD] << 8) | (buffer[1] << 24));
 301 }
 302
 303 /*
 304  * build a Audio Info Frame
 305  */
 306 static void r600_hdmi_update_audio_infoframe(struct drm_encoder *encoder,
 307                                              const void *buffer, size_t size)
 308 {
 309         struct drm_device *dev = encoder->dev;
 310         struct radeon_device *rdev = dev->dev_private;
 311         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 312         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 313         uint32_t offset = dig->afmt->offset;
 314         const u8 *frame = buffer + 3;
 315
 316         WREG32(HDMI0_AUDIO_INFO0 + offset,
 317                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 318         WREG32(HDMI0_AUDIO_INFO1 + offset,
 319                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x8] << 24));
 320 }
 321
 322 /*
 323  * test if audio buffer is filled enough to start playing
 324  */
 325 static bool r600_hdmi_is_audio_buffer_filled(struct drm_encoder *encoder)
 326 {
 327         struct drm_device *dev = encoder->dev;
 328         struct radeon_device *rdev = dev->dev_private;
 329         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 330         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 331         uint32_t offset = dig->afmt->offset;
 332
 333         return (RREG32(HDMI0_STATUS + offset) & 0x10) != 0;
 334 }
 335
 336 /*
 337  * have buffer status changed since last call?
 338  */
 339 int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder)
 340 {
 341         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 342         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 343         int status, result;
 344
 345         if (!dig->afmt || !dig->afmt->enabled)
 346                 return 0;
 347
 348         status = r600_hdmi_is_audio_buffer_filled(encoder);
 349         result = dig->afmt->last_buffer_filled_status != status;
 350         dig->afmt->last_buffer_filled_status = status;
 351
 352         return result;
 353 }
 354
 355 /*
 356  * write the audio workaround status to the hardware
 357  */
 358 void r600_hdmi_audio_workaround(struct drm_encoder *encoder)
 359 {
 360         struct drm_device *dev = encoder->dev;
 361         struct radeon_device *rdev = dev->dev_private;
 362         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 363         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 364         uint32_t offset = dig->afmt->offset;
 365         bool hdmi_audio_workaround = false; /* FIXME */
 366         u32 value;
 367
 368         if (!hdmi_audio_workaround ||
 369             r600_hdmi_is_audio_buffer_filled(encoder))
 370                 value = 0; /* disable workaround */
 371         else
 372                 value = HDMI0_AUDIO_TEST_EN; /* enable workaround */
 373         WREG32_P(HDMI0_AUDIO_PACKET_CONTROL + offset,
 374                  value, ~HDMI0_AUDIO_TEST_EN);
 375 }
 376
 377 void r600_hdmi_audio_set_dto(struct radeon_device *rdev,
 378     struct radeon_crtc *crtc, unsigned int clock)
 379 {
 380         struct radeon_encoder *radeon_encoder;
 381         struct radeon_encoder_atom_dig *dig;
 382
 383         if (!crtc)
 384                 return;
 385
 386         radeon_encoder = to_radeon_encoder(crtc->encoder);
 387         dig = radeon_encoder->enc_priv;
 388
 389         if (!dig)
 390                 return;
 391
 392         if (dig->dig_encoder == 0) {
 393                 WREG32(DCCG_AUDIO_DTO0_PHASE, 24000 * 100);
 394                 WREG32(DCCG_AUDIO_DTO0_MODULE, clock * 100);
 395                 WREG32(DCCG_AUDIO_DTO_SELECT, 0); /* select DTO0 */
 396         } else {
 397                 WREG32(DCCG_AUDIO_DTO1_PHASE, 24000 * 100);
 398                 WREG32(DCCG_AUDIO_DTO1_MODULE, clock * 100);
 399                 WREG32(DCCG_AUDIO_DTO_SELECT, 1); /* select DTO1 */
 400         }
 401 }
 402
 403 /*
 404  * update the info frames with the data from the current display mode
 405  */
 406 void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode)
 407 {
 408         struct drm_device *dev = encoder->dev;
 409         struct radeon_device *rdev = dev->dev_private;
 410         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 411         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 412         u8 buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AVI_INFOFRAME_SIZE];
 413         struct hdmi_avi_infoframe frame;
 414         uint32_t offset;
 415         uint32_t acr_ctl;
 416         ssize_t err;
 417
 418         if (!dig || !dig->afmt)
 419                 return;
 420
 421         /* Silent, r600_hdmi_enable will raise WARN for us */
 422         if (!dig->afmt->enabled)
 423                 return;
 424         offset = dig->afmt->offset;
 425
 426         /* disable audio prior to setting up hw */
 427         dig->afmt->pin = radeon_audio_get_pin(encoder);
 428         radeon_audio_enable(rdev, dig->afmt->pin, 0);
 429
 430         radeon_audio_set_dto(encoder, mode->clock);
 431
 432         WREG32_P(HDMI0_AUDIO_PACKET_CONTROL + offset,
 433                  HDMI0_AUDIO_SAMPLE_SEND | /* send audio packets */
 434                  HDMI0_AUDIO_DELAY_EN(1) | /* default audio delay */
 435                  HDMI0_AUDIO_PACKETS_PER_LINE(3) | /* should be suffient for all audio modes and small enough for all hblanks */
 436                  HDMI0_60958_CS_UPDATE, /* allow 60958 channel status fields to be updated */
 437                  ~(HDMI0_AUDIO_SAMPLE_SEND |
 438                    HDMI0_AUDIO_DELAY_EN_MASK |
 439                    HDMI0_AUDIO_PACKETS_PER_LINE_MASK |
 440                    HDMI0_60958_CS_UPDATE));
 441
 442         /* DCE 3.0 uses register that's normally for CRC_CONTROL */
 443         acr_ctl = ASIC_IS_DCE3(rdev) ? DCE3_HDMI0_ACR_PACKET_CONTROL :
 444                                        HDMI0_ACR_PACKET_CONTROL;
 445         WREG32_P(acr_ctl + offset,
 446                  HDMI0_ACR_SOURCE | /* select SW CTS value - XXX verify that hw CTS works on all families */
 447                  HDMI0_ACR_AUTO_SEND, /* allow hw to sent ACR packets when required */
 448                  ~(HDMI0_ACR_SOURCE |
 449                    HDMI0_ACR_AUTO_SEND));
 450
 451         WREG32_OR(HDMI0_VBI_PACKET_CONTROL + offset,
 452                   HDMI0_NULL_SEND | /* send null packets when required */
 453                   HDMI0_GC_SEND | /* send general control packets */
 454                   HDMI0_GC_CONT); /* send general control packets every frame */
 455
 456         WREG32_OR(HDMI0_INFOFRAME_CONTROL0 + offset,
 457                   HDMI0_AVI_INFO_SEND | /* enable AVI info frames */
 458                   HDMI0_AVI_INFO_CONT | /* send AVI info frames every frame/field */
 459                   HDMI0_AUDIO_INFO_SEND | /* enable audio info frames (frames won't be set until audio is enabled) */
 460                   HDMI0_AUDIO_INFO_UPDATE); /* required for audio info values to be updated */
 461
 462         WREG32_P(HDMI0_INFOFRAME_CONTROL1 + offset,
 463                  HDMI0_AVI_INFO_LINE(2) | /* anything other than 0 */
 464                  HDMI0_AUDIO_INFO_LINE(2), /* anything other than 0 */
 465                  ~(HDMI0_AVI_INFO_LINE_MASK |
 466                    HDMI0_AUDIO_INFO_LINE_MASK));
 467
 468         WREG32_AND(HDMI0_GC + offset,
 469                    ~HDMI0_GC_AVMUTE); /* unset HDMI0_GC_AVMUTE */
 470
 471         err = drm_hdmi_avi_infoframe_from_display_mode(&frame, mode);
 472         if (err < 0) {
 473                 DRM_ERROR("failed to setup AVI infoframe: %zd\n", err);
 474                 return;
 475         }
 476
 477         err = hdmi_avi_infoframe_pack(&frame, buffer, sizeof(buffer));
 478         if (err < 0) {
 479                 DRM_ERROR("failed to pack AVI infoframe: %zd\n", err);
 480                 return;
 481         }
 482
 483         radeon_update_avi_infoframe(encoder, buffer, sizeof(buffer));
 484
 485         /* fglrx duplicates INFOFRAME_CONTROL0 & INFOFRAME_CONTROL1 ops here */
 486
 487         WREG32_AND(HDMI0_GENERIC_PACKET_CONTROL + offset,
 488                    ~(HDMI0_GENERIC0_SEND |
 489                      HDMI0_GENERIC0_CONT |
 490                      HDMI0_GENERIC0_UPDATE |
 491                      HDMI0_GENERIC1_SEND |
 492                      HDMI0_GENERIC1_CONT |
 493                      HDMI0_GENERIC0_LINE_MASK |
 494                      HDMI0_GENERIC1_LINE_MASK));
 495
 496         r600_hdmi_update_ACR(encoder, mode->clock);
 497
 498         WREG32_P(HDMI0_60958_0 + offset,
 499                  HDMI0_60958_CS_CHANNEL_NUMBER_L(1),
 500                  ~(HDMI0_60958_CS_CHANNEL_NUMBER_L_MASK |
 501                    HDMI0_60958_CS_CLOCK_ACCURACY_MASK));
 502
 503         WREG32_P(HDMI0_60958_1 + offset,
 504                  HDMI0_60958_CS_CHANNEL_NUMBER_R(2),
 505                  ~HDMI0_60958_CS_CHANNEL_NUMBER_R_MASK);
 506
 507         /* it's unknown what these bits do excatly, but it's indeed quite useful for debugging */
 508         WREG32(HDMI0_RAMP_CONTROL0 + offset, 0x00FFFFFF);
 509         WREG32(HDMI0_RAMP_CONTROL1 + offset, 0x007FFFFF);
 510         WREG32(HDMI0_RAMP_CONTROL2 + offset, 0x00000001);
 511         WREG32(HDMI0_RAMP_CONTROL3 + offset, 0x00000001);
 512
 513         /* enable audio after to setting up hw */
 514         radeon_audio_enable(rdev, dig->afmt->pin, 0xf);
 515 }
 516
 517 /**
 518  * r600_hdmi_update_audio_settings - Update audio infoframe
 519  *
 520  * @encoder: drm encoder
 521  *
 522  * Gets info about current audio stream and updates audio infoframe.
 523  */
 524 void r600_hdmi_update_audio_settings(struct drm_encoder *encoder)
 525 {
 526         struct drm_device *dev = encoder->dev;
 527         struct radeon_device *rdev = dev->dev_private;
 528         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 529         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 530         struct r600_audio_pin audio = r600_audio_status(rdev);
 531         uint8_t buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AUDIO_INFOFRAME_SIZE];
 532         struct hdmi_audio_infoframe frame;
 533         uint32_t offset;
 534         uint32_t value;
 535         ssize_t err;
 536
 537         if (!dig->afmt || !dig->afmt->enabled)
 538                 return;
 539         offset = dig->afmt->offset;
 540
 541         DRM_DEBUG("%s with %d channels, %d Hz sampling rate, %d bits per sample,\n",
 542                  r600_hdmi_is_audio_buffer_filled(encoder) ? "playing" : "stopped",
 543                   audio.channels, audio.rate, audio.bits_per_sample);
 544         DRM_DEBUG("0x%02X IEC60958 status bits and 0x%02X category code\n",
 545                   (int)audio.status_bits, (int)audio.category_code);
 546
 547         err = hdmi_audio_infoframe_init(&frame);
 548         if (err < 0) {
 549                 DRM_ERROR("failed to setup audio infoframe\n");
 550                 return;
 551         }
 552
 553         frame.channels = audio.channels;
 554
 555         err = hdmi_audio_infoframe_pack(&frame, buffer, sizeof(buffer));
 556         if (err < 0) {
 557                 DRM_ERROR("failed to pack audio infoframe\n");
 558                 return;
 559         }
 560
 561         value = RREG32(HDMI0_AUDIO_PACKET_CONTROL + offset);
 562         if (value & HDMI0_AUDIO_TEST_EN)
 563                 WREG32(HDMI0_AUDIO_PACKET_CONTROL + offset,
 564                        value & ~HDMI0_AUDIO_TEST_EN);
 565
 566         WREG32_OR(HDMI0_CONTROL + offset,
 567                   HDMI0_ERROR_ACK);
 568
 569         WREG32_AND(HDMI0_INFOFRAME_CONTROL0 + offset,
 570                    ~HDMI0_AUDIO_INFO_SOURCE);
 571
 572         r600_hdmi_update_audio_infoframe(encoder, buffer, sizeof(buffer));
 573
 574         WREG32_OR(HDMI0_INFOFRAME_CONTROL0 + offset,
 575                   HDMI0_AUDIO_INFO_CONT |
 576                   HDMI0_AUDIO_INFO_UPDATE);
 577 }
 578
 579 /*
 580  * enable the HDMI engine
 581  */
 582 void r600_hdmi_enable(struct drm_encoder *encoder, bool enable)
 583 {
 584         struct drm_device *dev = encoder->dev;
 585         struct radeon_device *rdev = dev->dev_private;
 586         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 587         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 588         u32 hdmi = HDMI0_ERROR_ACK;
 589
 590         if (!dig || !dig->afmt)
 591                 return;
 592
 593         /* Silent, r600_hdmi_enable will raise WARN for us */
 594         if (enable && dig->afmt->enabled)
 595                 return;
 596         if (!enable && !dig->afmt->enabled)
 597                 return;
 598
 599         if (!enable && dig->afmt->pin) {
 600                 radeon_audio_enable(rdev, dig->afmt->pin, 0);
 601                 dig->afmt->pin = NULL;
 602         }
 603
 604         /* Older chipsets require setting HDMI and routing manually */
 605         if (!ASIC_IS_DCE3(rdev)) {
 606                 if (enable)
 607                         hdmi |= HDMI0_ENABLE;
 608                 switch (radeon_encoder->encoder_id) {
 609                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_TMDS1:
 610                         if (enable) {
 611                                 WREG32_OR(AVIVO_TMDSA_CNTL, AVIVO_TMDSA_CNTL_HDMI_EN);
 612                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_TMDSA);
 613                         } else {
 614                                 WREG32_AND(AVIVO_TMDSA_CNTL, ~AVIVO_TMDSA_CNTL_HDMI_EN);
 615                         }
 616                         break;
 617                 case ENCODER_OBJECT_ID_INTERNAL_LVTM1:
 618                         if (enable) {
 619                                 WREG32_OR(AVIVO_LVTMA_CNTL, AVIVO_LVTMA_CNTL_HDMI_EN);
 620                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_LVTMA);
 621                         } else {
 622                                 WREG32_AND(AVIVO_LVTMA_CNTL, ~AVIVO_LVTMA_CNTL_HDMI_EN);
 623                         }
 624                         break;
 625                 case ENCODER_OBJECT_ID_INTERNAL_DDI:
 626                         if (enable) {
 627                                 WREG32_OR(DDIA_CNTL, DDIA_HDMI_EN);
 628                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DDIA);
 629                         } else {
 630                                 WREG32_AND(DDIA_CNTL, ~DDIA_HDMI_EN);
 631                         }
 632                         break;
 633                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_DVO1:
 634                         if (enable)
 635                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DVOA);
 636                         break;
 637                 default:
 638                         dev_err(rdev->dev, "Invalid encoder for HDMI: 0x%X\n",
 639                                 radeon_encoder->encoder_id);
 640                         break;
 641                 }
 642                 WREG32(HDMI0_CONTROL + dig->afmt->offset, hdmi);
 643         }
 644
 645         if (rdev->irq.installed) {
 646                 /* if irq is available use it */
 647                 /* XXX: shouldn't need this on any asics.  Double check DCE2/3 */
 648                 if (enable)
 649                         radeon_irq_kms_enable_afmt(rdev, dig->afmt->id);
 650                 else
 651                         radeon_irq_kms_disable_afmt(rdev, dig->afmt->id);
 652         }
 653
 654         dig->afmt->enabled = enable;
 655
 656         DRM_DEBUG("%sabling HDMI interface @ 0x%04X for encoder 0x%x\n",
 657                   enable ? "En" : "Dis", dig->afmt->offset, radeon_encoder->encoder_id);
 658 }
 659