drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67 #include <linux/interval_tree.h>
  68 #include <linux/hashtable.h>
  69 #include <linux/fence.h>
  70
  71 #include <ttm/ttm_bo_api.h>
  72 #include <ttm/ttm_bo_driver.h>
  73 #include <ttm/ttm_placement.h>
  74 #include <ttm/ttm_module.h>
  75 #include <ttm/ttm_execbuf_util.h>
  76
  77 #include <drm/drm_gem.h>
  78
  79 #include "radeon_family.h"
  80 #include "radeon_mode.h"
  81 #include "radeon_reg.h"
  82
  83 /*
  84  * Modules parameters.
  85  */
  86 extern int radeon_no_wb;
  87 extern int radeon_modeset;
  88 extern int radeon_dynclks;
  89 extern int radeon_r4xx_atom;
  90 extern int radeon_agpmode;
  91 extern int radeon_vram_limit;
  92 extern int radeon_gart_size;
  93 extern int radeon_benchmarking;
  94 extern int radeon_testing;
  95 extern int radeon_connector_table;
  96 extern int radeon_tv;
  97 extern int radeon_audio;
  98 extern int radeon_disp_priority;
  99 extern int radeon_hw_i2c;
 100 extern int radeon_pcie_gen2;
 101 extern int radeon_msi;
 102 extern int radeon_lockup_timeout;
 103 extern int radeon_fastfb;
 104 extern int radeon_dpm;
 105 extern int radeon_aspm;
 106 extern int radeon_runtime_pm;
 107 extern int radeon_hard_reset;
 108 extern int radeon_vm_size;
 109 extern int radeon_vm_block_size;
 110 extern int radeon_deep_color;
 111 extern int radeon_use_pflipirq;
 112 extern int radeon_bapm;
 113 extern int radeon_backlight;
 114
 115 /*
 116  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 117  * symbol;
 118  */
 119 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 120 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 121 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 122 #define RADEON_IB_POOL_SIZE                     16
 123 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 124 #define RADEONFB_CONN_LIMIT                     4
 125 #define RADEON_BIOS_NUM_SCRATCH                 8
 126
 127 /* internal ring indices */
 128 /* r1xx+ has gfx CP ring */
 129 #define RADEON_RING_TYPE_GFX_INDEX              0
 130
 131 /* cayman has 2 compute CP rings */
 132 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 133 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 134
 135 /* R600+ has an async dma ring */
 136 #define R600_RING_TYPE_DMA_INDEX                3
 137 /* cayman add a second async dma ring */
 138 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 139
 140 /* R600+ */
 141 #define R600_RING_TYPE_UVD_INDEX                5
 142
 143 /* TN+ */
 144 #define TN_RING_TYPE_VCE1_INDEX                 6
 145 #define TN_RING_TYPE_VCE2_INDEX                 7
 146
 147 /* max number of rings */
 148 #define RADEON_NUM_RINGS                        8
 149
 150 /* number of hw syncs before falling back on blocking */
 151 #define RADEON_NUM_SYNCS                        4
 152
 153 /* hardcode those limit for now */
 154 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 155 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 156 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 157
 158 /* hard reset data */
 159 #define RADEON_ASIC_RESET_DATA                  0x39d5e86b
 160
 161 /* reset flags */
 162 #define RADEON_RESET_GFX                        (1 << 0)
 163 #define RADEON_RESET_COMPUTE                    (1 << 1)
 164 #define RADEON_RESET_DMA                        (1 << 2)
 165 #define RADEON_RESET_CP                         (1 << 3)
 166 #define RADEON_RESET_GRBM                       (1 << 4)
 167 #define RADEON_RESET_DMA1                       (1 << 5)
 168 #define RADEON_RESET_RLC                        (1 << 6)
 169 #define RADEON_RESET_SEM                        (1 << 7)
 170 #define RADEON_RESET_IH                         (1 << 8)
 171 #define RADEON_RESET_VMC                        (1 << 9)
 172 #define RADEON_RESET_MC                         (1 << 10)
 173 #define RADEON_RESET_DISPLAY                    (1 << 11)
 174
 175 /* CG block flags */
 176 #define RADEON_CG_BLOCK_GFX                     (1 << 0)
 177 #define RADEON_CG_BLOCK_MC                      (1 << 1)
 178 #define RADEON_CG_BLOCK_SDMA                    (1 << 2)
 179 #define RADEON_CG_BLOCK_UVD                     (1 << 3)
 180 #define RADEON_CG_BLOCK_VCE                     (1 << 4)
 181 #define RADEON_CG_BLOCK_HDP                     (1 << 5)
 182 #define RADEON_CG_BLOCK_BIF                     (1 << 6)
 183
 184 /* CG flags */
 185 #define RADEON_CG_SUPPORT_GFX_MGCG              (1 << 0)
 186 #define RADEON_CG_SUPPORT_GFX_MGLS              (1 << 1)
 187 #define RADEON_CG_SUPPORT_GFX_CGCG              (1 << 2)
 188 #define RADEON_CG_SUPPORT_GFX_CGLS              (1 << 3)
 189 #define RADEON_CG_SUPPORT_GFX_CGTS              (1 << 4)
 190 #define RADEON_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 191 #define RADEON_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 192 #define RADEON_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 193 #define RADEON_CG_SUPPORT_MC_LS                 (1 << 8)
 194 #define RADEON_CG_SUPPORT_MC_MGCG               (1 << 9)
 195 #define RADEON_CG_SUPPORT_SDMA_LS               (1 << 10)
 196 #define RADEON_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 197 #define RADEON_CG_SUPPORT_BIF_LS                (1 << 12)
 198 #define RADEON_CG_SUPPORT_UVD_MGCG              (1 << 13)
 199 #define RADEON_CG_SUPPORT_VCE_MGCG              (1 << 14)
 200 #define RADEON_CG_SUPPORT_HDP_LS                (1 << 15)
 201 #define RADEON_CG_SUPPORT_HDP_MGCG              (1 << 16)
 202
 203 /* PG flags */
 204 #define RADEON_PG_SUPPORT_GFX_PG                (1 << 0)
 205 #define RADEON_PG_SUPPORT_GFX_SMG               (1 << 1)
 206 #define RADEON_PG_SUPPORT_GFX_DMG               (1 << 2)
 207 #define RADEON_PG_SUPPORT_UVD                   (1 << 3)
 208 #define RADEON_PG_SUPPORT_VCE                   (1 << 4)
 209 #define RADEON_PG_SUPPORT_CP                    (1 << 5)
 210 #define RADEON_PG_SUPPORT_GDS                   (1 << 6)
 211 #define RADEON_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 212 #define RADEON_PG_SUPPORT_SDMA                  (1 << 8)
 213 #define RADEON_PG_SUPPORT_ACP                   (1 << 9)
 214 #define RADEON_PG_SUPPORT_SAMU                  (1 << 10)
 215
 216 /* max cursor sizes (in pixels) */
 217 #define CURSOR_WIDTH 64
 218 #define CURSOR_HEIGHT 64
 219
 220 #define CIK_CURSOR_WIDTH 128
 221 #define CIK_CURSOR_HEIGHT 128
 222
 223 /*
 224  * Errata workarounds.
 225  */
 226 enum radeon_pll_errata {
 227         CHIP_ERRATA_R300_CG             = 0x00000001,
 228         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 229         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 230 };
 231
 232
 233 struct radeon_device;
 234
 235
 236 /*
 237  * BIOS.
 238  */
 239 bool radeon_get_bios(struct radeon_device *rdev);
 240
 241 /*
 242  * Dummy page
 243  */
 244 struct radeon_dummy_page {
 245         uint64_t        entry;
 246         struct page     *page;
 247         dma_addr_t      addr;
 248 };
 249 int radeon_dummy_page_init(struct radeon_device *rdev);
 250 void radeon_dummy_page_fini(struct radeon_device *rdev);
 251
 252
 253 /*
 254  * Clocks
 255  */
 256 struct radeon_clock {
 257         struct radeon_pll p1pll;
 258         struct radeon_pll p2pll;
 259         struct radeon_pll dcpll;
 260         struct radeon_pll spll;
 261         struct radeon_pll mpll;
 262         /* 10 Khz units */
 263         uint32_t default_mclk;
 264         uint32_t default_sclk;
 265         uint32_t default_dispclk;
 266         uint32_t current_dispclk;
 267         uint32_t dp_extclk;
 268         uint32_t max_pixel_clock;
 269 };
 270
 271 /*
 272  * Power management
 273  */
 274 int radeon_pm_init(struct radeon_device *rdev);
 275 int radeon_pm_late_init(struct radeon_device *rdev);
 276 void radeon_pm_fini(struct radeon_device *rdev);
 277 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 278 void radeon_pm_suspend(struct radeon_device *rdev);
 279 void radeon_pm_resume(struct radeon_device *rdev);
 280 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 281 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 282 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 283                                    u8 clock_type,
 284                                    u32 clock,
 285                                    bool strobe_mode,
 286                                    struct atom_clock_dividers *dividers);
 287 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 288                                         u32 clock,
 289                                         bool strobe_mode,
 290                                         struct atom_mpll_param *mpll_param);
 291 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 292 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 293                                           u16 voltage_level, u8 voltage_type,
 294                                           u32 *gpio_value, u32 *gpio_mask);
 295 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 296                                          u32 eng_clock, u32 mem_clock);
 297 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 298                                  u8 voltage_type, u16 *voltage_step);
 299 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 300                              u16 voltage_id, u16 *voltage);
 301 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 302                                                       u16 *voltage,
 303                                                       u16 leakage_idx);
 304 int radeon_atom_get_leakage_id_from_vbios(struct radeon_device *rdev,
 305                                           u16 *leakage_id);
 306 int radeon_atom_get_leakage_vddc_based_on_leakage_params(struct radeon_device *rdev,
 307                                                          u16 *vddc, u16 *vddci,
 308                                                          u16 virtual_voltage_id,
 309                                                          u16 vbios_voltage_id);
 310 int radeon_atom_get_voltage_evv(struct radeon_device *rdev,
 311                                 u16 virtual_voltage_id,
 312                                 u16 *voltage);
 313 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 314                                       u8 voltage_type,
 315                                       u16 nominal_voltage,
 316                                       u16 *true_voltage);
 317 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 318                                 u8 voltage_type, u16 *min_voltage);
 319 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 320                                 u8 voltage_type, u16 *max_voltage);
 321 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 322                                   u8 voltage_type, u8 voltage_mode,
 323                                   struct atom_voltage_table *voltage_table);
 324 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 325                                  u8 voltage_type, u8 voltage_mode);
 326 int radeon_atom_get_svi2_info(struct radeon_device *rdev,
 327                               u8 voltage_type,
 328                               u8 *svd_gpio_id, u8 *svc_gpio_id);
 329 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 330                                    u32 mem_clock);
 331 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 332                                u32 mem_clock);
 333 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 334                                   u8 module_index,
 335                                   struct atom_mc_reg_table *reg_table);
 336 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 337                                 u8 module_index, struct atom_memory_info *mem_info);
 338 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 339                                      bool gddr5, u8 module_index,
 340                                      struct atom_memory_clock_range_table *mclk_range_table);
 341 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 342                              u16 voltage_id, u16 *voltage);
 343 void rs690_pm_info(struct radeon_device *rdev);
 344 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 345                                     unsigned *bankh, unsigned *mtaspect,
 346                                     unsigned *tile_split);
 347
 348 /*
 349  * Fences.
 350  */
 351 struct radeon_fence_driver {
 352         struct radeon_device            *rdev;
 353         uint32_t                        scratch_reg;
 354         uint64_t                        gpu_addr;
 355         volatile uint32_t               *cpu_addr;
 356         /* sync_seq is protected by ring emission lock */
 357         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 358         atomic64_t                      last_seq;
 359         bool                            initialized, delayed_irq;
 360         struct delayed_work             lockup_work;
 361 };
 362
 363 struct radeon_fence {
 364         struct fence            base;
 365
 366         struct radeon_device    *rdev;
 367         uint64_t                seq;
 368         /* RB, DMA, etc. */
 369         unsigned                ring;
 370         bool                    is_vm_update;
 371
 372         wait_queue_t            fence_wake;
 373 };
 374
 375 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 376 int radeon_fence_driver_init(struct radeon_device *rdev);
 377 void radeon_fence_driver_fini(struct radeon_device *rdev);
 378 void radeon_fence_driver_force_completion(struct radeon_device *rdev, int ring);
 379 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 380 void radeon_fence_process(struct radeon_device *rdev, int ring);
 381 bool radeon_fence_signaled(struct radeon_fence *fence);
 382 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 383 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
 384 int radeon_fence_wait_empty(struct radeon_device *rdev, int ring);
 385 int radeon_fence_wait_any(struct radeon_device *rdev,
 386                           struct radeon_fence **fences,
 387                           bool intr);
 388 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 389 void radeon_fence_unref(struct radeon_fence **fence);
 390 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 391 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 392 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 393 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 394                                                       struct radeon_fence *b)
 395 {
 396         if (!a) {
 397                 return b;
 398         }
 399
 400         if (!b) {
 401                 return a;
 402         }
 403
 404         BUG_ON(a->ring != b->ring);
 405
 406         if (a->seq > b->seq) {
 407                 return a;
 408         } else {
 409                 return b;
 410         }
 411 }
 412
 413 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 414                                            struct radeon_fence *b)
 415 {
 416         if (!a) {
 417                 return false;
 418         }
 419
 420         if (!b) {
 421                 return true;
 422         }
 423
 424         BUG_ON(a->ring != b->ring);
 425
 426         return a->seq < b->seq;
 427 }
 428
 429 /*
 430  * Tiling registers
 431  */
 432 struct radeon_surface_reg {
 433         struct radeon_bo *bo;
 434 };
 435
 436 #define RADEON_GEM_MAX_SURFACES 8
 437
 438 /*
 439  * TTM.
 440  */
 441 struct radeon_mman {
 442         struct ttm_bo_global_ref        bo_global_ref;
 443         struct drm_global_reference     mem_global_ref;
 444         struct ttm_bo_device            bdev;
 445         bool                            mem_global_referenced;
 446         bool                            initialized;
 447
 448 #if defined(CONFIG_DEBUG_FS)
 449         struct dentry                   *vram;
 450         struct dentry                   *gtt;
 451 #endif
 452 };
 453
 454 struct radeon_bo_list {
 455         struct radeon_bo                *robj;
 456         struct ttm_validate_buffer      tv;
 457         uint64_t                        gpu_offset;
 458         unsigned                        prefered_domains;
 459         unsigned                        allowed_domains;
 460         uint32_t                        tiling_flags;
 461 };
 462
 463 /* bo virtual address in a specific vm */
 464 struct radeon_bo_va {
 465         /* protected by bo being reserved */
 466         struct list_head                bo_list;
 467         uint32_t                        flags;
 468         uint64_t                        addr;
 469         struct radeon_fence             *last_pt_update;
 470         unsigned                        ref_count;
 471
 472         /* protected by vm mutex */
 473         struct interval_tree_node       it;
 474         struct list_head                vm_status;
 475
 476         /* constant after initialization */
 477         struct radeon_vm                *vm;
 478         struct radeon_bo                *bo;
 479 };
 480
 481 struct radeon_bo {
 482         /* Protected by gem.mutex */
 483         struct list_head                list;
 484         /* Protected by tbo.reserved */
 485         u32                             initial_domain;
 486         struct ttm_place                placements[4];
 487         struct ttm_placement            placement;
 488         struct ttm_buffer_object        tbo;
 489         struct ttm_bo_kmap_obj          kmap;
 490         u32                             flags;
 491         unsigned                        pin_count;
 492         void                            *kptr;
 493         u32                             tiling_flags;
 494         u32                             pitch;
 495         int                             surface_reg;
 496         /* list of all virtual address to which this bo
 497          * is associated to
 498          */
 499         struct list_head                va;
 500         /* Constant after initialization */
 501         struct radeon_device            *rdev;
 502         struct drm_gem_object           gem_base;
 503
 504         struct ttm_bo_kmap_obj          dma_buf_vmap;
 505         pid_t                           pid;
 506
 507         struct radeon_mn                *mn;
 508         struct interval_tree_node       mn_it;
 509 };
 510 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 511
 512 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 513
 514 /* sub-allocation manager, it has to be protected by another lock.
 515  * By conception this is an helper for other part of the driver
 516  * like the indirect buffer or semaphore, which both have their
 517  * locking.
 518  *
 519  * Principe is simple, we keep a list of sub allocation in offset
 520  * order (first entry has offset == 0, last entry has the highest
 521  * offset).
 522  *
 523  * When allocating new object we first check if there is room at
 524  * the end total_size - (last_object_offset + last_object_size) >=
 525  * alloc_size. If so we allocate new object there.
 526  *
 527  * When there is not enough room at the end, we start waiting for
 528  * each sub object until we reach object_offset+object_size >=
 529  * alloc_size, this object then become the sub object we return.
 530  *
 531  * Alignment can't be bigger than page size.
 532  *
 533  * Hole are not considered for allocation to keep things simple.
 534  * Assumption is that there won't be hole (all object on same
 535  * alignment).
 536  */
 537 struct radeon_sa_manager {
 538         wait_queue_head_t       wq;
 539         struct radeon_bo        *bo;
 540         struct list_head        *hole;
 541         struct list_head        flist[RADEON_NUM_RINGS];
 542         struct list_head        olist;
 543         unsigned                size;
 544         uint64_t                gpu_addr;
 545         void                    *cpu_ptr;
 546         uint32_t                domain;
 547         uint32_t                align;
 548 };
 549
 550 struct radeon_sa_bo;
 551
 552 /* sub-allocation buffer */
 553 struct radeon_sa_bo {
 554         struct list_head                olist;
 555         struct list_head                flist;
 556         struct radeon_sa_manager        *manager;
 557         unsigned                        soffset;
 558         unsigned                        eoffset;
 559         struct radeon_fence             *fence;
 560 };
 561
 562 /*
 563  * GEM objects.
 564  */
 565 struct radeon_gem {
 566         struct mutex            mutex;
 567         struct list_head        objects;
 568 };
 569
 570 int radeon_gem_init(struct radeon_device *rdev);
 571 void radeon_gem_fini(struct radeon_device *rdev);
 572 int radeon_gem_object_create(struct radeon_device *rdev, unsigned long size,
 573                                 int alignment, int initial_domain,
 574                                 u32 flags, bool kernel,
 575                                 struct drm_gem_object **obj);
 576
 577 int radeon_mode_dumb_create(struct drm_file *file_priv,
 578                             struct drm_device *dev,
 579                             struct drm_mode_create_dumb *args);
 580 int radeon_mode_dumb_mmap(struct drm_file *filp,
 581                           struct drm_device *dev,
 582                           uint32_t handle, uint64_t *offset_p);
 583
 584 /*
 585  * Semaphores.
 586  */
 587 struct radeon_semaphore {
 588         struct radeon_sa_bo     *sa_bo;
 589         signed                  waiters;
 590         uint64_t                gpu_addr;
 591 };
 592
 593 int radeon_semaphore_create(struct radeon_device *rdev,
 594                             struct radeon_semaphore **semaphore);
 595 bool radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 596                                   struct radeon_semaphore *semaphore);
 597 bool radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 598                                 struct radeon_semaphore *semaphore);
 599 void radeon_semaphore_free(struct radeon_device *rdev,
 600                            struct radeon_semaphore **semaphore,
 601                            struct radeon_fence *fence);
 602
 603 /*
 604  * Synchronization
 605  */
 606 struct radeon_sync {
 607         struct radeon_semaphore *semaphores[RADEON_NUM_SYNCS];
 608         struct radeon_fence     *sync_to[RADEON_NUM_RINGS];
 609         struct radeon_fence     *last_vm_update;
 610 };
 611
 612 void radeon_sync_create(struct radeon_sync *sync);
 613 void radeon_sync_fence(struct radeon_sync *sync,
 614                        struct radeon_fence *fence);
 615 int radeon_sync_resv(struct radeon_device *rdev,
 616                      struct radeon_sync *sync,
 617                      struct reservation_object *resv,
 618                      bool shared);
 619 int radeon_sync_rings(struct radeon_device *rdev,
 620                       struct radeon_sync *sync,
 621                       int waiting_ring);
 622 void radeon_sync_free(struct radeon_device *rdev, struct radeon_sync *sync,
 623                       struct radeon_fence *fence);
 624
 625 /*
 626  * GART structures, functions & helpers
 627  */
 628 struct radeon_mc;
 629
 630 #define RADEON_GPU_PAGE_SIZE 4096
 631 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 632 #define RADEON_GPU_PAGE_SHIFT 12
 633 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 634
 635 #define RADEON_GART_PAGE_DUMMY  0
 636 #define RADEON_GART_PAGE_VALID  (1 << 0)
 637 #define RADEON_GART_PAGE_READ   (1 << 1)
 638 #define RADEON_GART_PAGE_WRITE  (1 << 2)
 639 #define RADEON_GART_PAGE_SNOOP  (1 << 3)
 640
 641 struct radeon_gart {
 642         dma_addr_t                      table_addr;
 643         struct radeon_bo                *robj;
 644         void                            *ptr;
 645         unsigned                        num_gpu_pages;
 646         unsigned                        num_cpu_pages;
 647         unsigned                        table_size;
 648         struct page                     **pages;
 649         dma_addr_t                      *pages_addr;
 650         uint64_t                        *pages_entry;
 651         bool                            ready;
 652 };
 653
 654 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 655 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 656 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 657 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 658 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 659 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 660 int radeon_gart_init(struct radeon_device *rdev);
 661 void radeon_gart_fini(struct radeon_device *rdev);
 662 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 663                         int pages);
 664 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 665                      int pages, struct page **pagelist,
 666                      dma_addr_t *dma_addr, uint32_t flags);
 667
 668
 669 /*
 670  * GPU MC structures, functions & helpers
 671  */
 672 struct radeon_mc {
 673         resource_size_t         aper_size;
 674         resource_size_t         aper_base;
 675         resource_size_t         agp_base;
 676         /* for some chips with <= 32MB we need to lie
 677          * about vram size near mc fb location */
 678         u64                     mc_vram_size;
 679         u64                     visible_vram_size;
 680         u64                     gtt_size;
 681         u64                     gtt_start;
 682         u64                     gtt_end;
 683         u64                     vram_start;
 684         u64                     vram_end;
 685         unsigned                vram_width;
 686         u64                     real_vram_size;
 687         int                     vram_mtrr;
 688         bool                    vram_is_ddr;
 689         bool                    igp_sideport_enabled;
 690         u64                     gtt_base_align;
 691         u64                     mc_mask;
 692 };
 693
 694 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 695 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 696
 697 /*
 698  * GPU scratch registers structures, functions & helpers
 699  */
 700 struct radeon_scratch {
 701         unsigned                num_reg;
 702         uint32_t                reg_base;
 703         bool                    free[32];
 704         uint32_t                reg[32];
 705 };
 706
 707 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 708 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 709
 710 /*
 711  * GPU doorbell structures, functions & helpers
 712  */
 713 #define RADEON_MAX_DOORBELLS 1024       /* Reserve at most 1024 doorbell slots for radeon-owned rings. */
 714
 715 struct radeon_doorbell {
 716         /* doorbell mmio */
 717         resource_size_t         base;
 718         resource_size_t         size;
 719         u32 __iomem             *ptr;
 720         u32                     num_doorbells;  /* Number of doorbells actually reserved for radeon. */
 721         unsigned long           used[DIV_ROUND_UP(RADEON_MAX_DOORBELLS, BITS_PER_LONG)];
 722 };
 723
 724 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 725 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 726 void radeon_doorbell_get_kfd_info(struct radeon_device *rdev,
 727                                   phys_addr_t *aperture_base,
 728                                   size_t *aperture_size,
 729                                   size_t *start_offset);
 730
 731 /*
 732  * IRQS.
 733  */
 734
 735 struct radeon_flip_work {
 736         struct work_struct              flip_work;
 737         struct work_struct              unpin_work;
 738         struct radeon_device            *rdev;
 739         int                             crtc_id;
 740         uint64_t                        base;
 741         struct drm_pending_vblank_event *event;
 742         struct radeon_bo                *old_rbo;
 743         struct fence                    *fence;
 744 };
 745
 746 struct r500_irq_stat_regs {
 747         u32 disp_int;
 748         u32 hdmi0_status;
 749 };
 750
 751 struct r600_irq_stat_regs {
 752         u32 disp_int;
 753         u32 disp_int_cont;
 754         u32 disp_int_cont2;
 755         u32 d1grph_int;
 756         u32 d2grph_int;
 757         u32 hdmi0_status;
 758         u32 hdmi1_status;
 759 };
 760
 761 struct evergreen_irq_stat_regs {
 762         u32 disp_int;
 763         u32 disp_int_cont;
 764         u32 disp_int_cont2;
 765         u32 disp_int_cont3;
 766         u32 disp_int_cont4;
 767         u32 disp_int_cont5;
 768         u32 d1grph_int;
 769         u32 d2grph_int;
 770         u32 d3grph_int;
 771         u32 d4grph_int;
 772         u32 d5grph_int;
 773         u32 d6grph_int;
 774         u32 afmt_status1;
 775         u32 afmt_status2;
 776         u32 afmt_status3;
 777         u32 afmt_status4;
 778         u32 afmt_status5;
 779         u32 afmt_status6;
 780 };
 781
 782 struct cik_irq_stat_regs {
 783         u32 disp_int;
 784         u32 disp_int_cont;
 785         u32 disp_int_cont2;
 786         u32 disp_int_cont3;
 787         u32 disp_int_cont4;
 788         u32 disp_int_cont5;
 789         u32 disp_int_cont6;
 790         u32 d1grph_int;
 791         u32 d2grph_int;
 792         u32 d3grph_int;
 793         u32 d4grph_int;
 794         u32 d5grph_int;
 795         u32 d6grph_int;
 796 };
 797
 798 union radeon_irq_stat_regs {
 799         struct r500_irq_stat_regs r500;
 800         struct r600_irq_stat_regs r600;
 801         struct evergreen_irq_stat_regs evergreen;
 802         struct cik_irq_stat_regs cik;
 803 };
 804
 805 struct radeon_irq {
 806         bool                            installed;
 807         spinlock_t                      lock;
 808         atomic_t                        ring_int[RADEON_NUM_RINGS];
 809         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 810         atomic_t                        pflip[RADEON_MAX_CRTCS];
 811         wait_queue_head_t               vblank_queue;
 812         bool                            hpd[RADEON_MAX_HPD_PINS];
 813         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 814         union radeon_irq_stat_regs      stat_regs;
 815         bool                            dpm_thermal;
 816 };
 817
 818 int radeon_irq_kms_init(struct radeon_device *rdev);
 819 void radeon_irq_kms_fini(struct radeon_device *rdev);
 820 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 821 bool radeon_irq_kms_sw_irq_get_delayed(struct radeon_device *rdev, int ring);
 822 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 823 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 824 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 825 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 826 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 827 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 828 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 829
 830 /*
 831  * CP & rings.
 832  */
 833
 834 struct radeon_ib {
 835         struct radeon_sa_bo             *sa_bo;
 836         uint32_t                        length_dw;
 837         uint64_t                        gpu_addr;
 838         uint32_t                        *ptr;
 839         int                             ring;
 840         struct radeon_fence             *fence;
 841         struct radeon_vm                *vm;
 842         bool                            is_const_ib;
 843         struct radeon_sync              sync;
 844 };
 845
 846 struct radeon_ring {
 847         struct radeon_bo        *ring_obj;
 848         volatile uint32_t       *ring;
 849         unsigned                rptr_offs;
 850         unsigned                rptr_save_reg;
 851         u64                     next_rptr_gpu_addr;
 852         volatile u32            *next_rptr_cpu_addr;
 853         unsigned                wptr;
 854         unsigned                wptr_old;
 855         unsigned                ring_size;
 856         unsigned                ring_free_dw;
 857         int                     count_dw;
 858         atomic_t                last_rptr;
 859         atomic64_t              last_activity;
 860         uint64_t                gpu_addr;
 861         uint32_t                align_mask;
 862         uint32_t                ptr_mask;
 863         bool                    ready;
 864         u32                     nop;
 865         u32                     idx;
 866         u64                     last_semaphore_signal_addr;
 867         u64                     last_semaphore_wait_addr;
 868         /* for CIK queues */
 869         u32 me;
 870         u32 pipe;
 871         u32 queue;
 872         struct radeon_bo        *mqd_obj;
 873         u32 doorbell_index;
 874         unsigned                wptr_offs;
 875 };
 876
 877 struct radeon_mec {
 878         struct radeon_bo        *hpd_eop_obj;
 879         u64                     hpd_eop_gpu_addr;
 880         u32 num_pipe;
 881         u32 num_mec;
 882         u32 num_queue;
 883 };
 884
 885 /*
 886  * VM
 887  */
 888
 889 /* maximum number of VMIDs */
 890 #define RADEON_NUM_VM   16
 891
 892 /* number of entries in page table */
 893 #define RADEON_VM_PTE_COUNT (1 << radeon_vm_block_size)
 894
 895 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 896 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 897 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 898 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 899
 900 #define R600_PTE_VALID          (1 << 0)
 901 #define R600_PTE_SYSTEM         (1 << 1)
 902 #define R600_PTE_SNOOPED        (1 << 2)
 903 #define R600_PTE_READABLE       (1 << 5)
 904 #define R600_PTE_WRITEABLE      (1 << 6)
 905
 906 /* PTE (Page Table Entry) fragment field for different page sizes */
 907 #define R600_PTE_FRAG_4KB       (0 << 7)
 908 #define R600_PTE_FRAG_64KB      (4 << 7)
 909 #define R600_PTE_FRAG_256KB     (6 << 7)
 910
 911 /* flags needed to be set so we can copy directly from the GART table */
 912 #define R600_PTE_GART_MASK      ( R600_PTE_READABLE | R600_PTE_WRITEABLE | \
 913                                   R600_PTE_SYSTEM | R600_PTE_VALID )
 914
 915 struct radeon_vm_pt {
 916         struct radeon_bo                *bo;
 917         uint64_t                        addr;
 918 };
 919
 920 struct radeon_vm_id {
 921         unsigned                id;
 922         uint64_t                pd_gpu_addr;
 923         /* last flushed PD/PT update */
 924         struct radeon_fence     *flushed_updates;
 925         /* last use of vmid */
 926         struct radeon_fence     *last_id_use;
 927 };
 928
 929 struct radeon_vm {
 930         struct mutex            mutex;
 931
 932         struct rb_root          va;
 933
 934         /* protecting invalidated and freed */
 935         spinlock_t              status_lock;
 936
 937         /* BOs moved, but not yet updated in the PT */
 938         struct list_head        invalidated;
 939
 940         /* BOs freed, but not yet updated in the PT */
 941         struct list_head        freed;
 942
 943         /* contains the page directory */
 944         struct radeon_bo        *page_directory;
 945         unsigned                max_pde_used;
 946
 947         /* array of page tables, one for each page directory entry */
 948         struct radeon_vm_pt     *page_tables;
 949
 950         struct radeon_bo_va     *ib_bo_va;
 951
 952         /* for id and flush management per ring */
 953         struct radeon_vm_id     ids[RADEON_NUM_RINGS];
 954 };
 955
 956 struct radeon_vm_manager {
 957         struct radeon_fence             *active[RADEON_NUM_VM];
 958         uint32_t                        max_pfn;
 959         /* number of VMIDs */
 960         unsigned                        nvm;
 961         /* vram base address for page table entry  */
 962         u64                             vram_base_offset;
 963         /* is vm enabled? */
 964         bool                            enabled;
 965         /* for hw to save the PD addr on suspend/resume */
 966         uint32_t                        saved_table_addr[RADEON_NUM_VM];
 967 };
 968
 969 /*
 970  * file private structure
 971  */
 972 struct radeon_fpriv {
 973         struct radeon_vm                vm;
 974 };
 975
 976 /*
 977  * R6xx+ IH ring
 978  */
 979 struct r600_ih {
 980         struct radeon_bo        *ring_obj;
 981         volatile uint32_t       *ring;
 982         unsigned                rptr;
 983         unsigned                ring_size;
 984         uint64_t                gpu_addr;
 985         uint32_t                ptr_mask;
 986         atomic_t                lock;
 987         bool                    enabled;
 988 };
 989
 990 /*
 991  * RLC stuff
 992  */
 993 #include "clearstate_defs.h"
 994
 995 struct radeon_rlc {
 996         /* for power gating */
 997         struct radeon_bo        *save_restore_obj;
 998         uint64_t                save_restore_gpu_addr;
 999         volatile uint32_t       *sr_ptr;
1000         const u32               *reg_list;
1001         u32                     reg_list_size;
1002         /* for clear state */
1003         struct radeon_bo        *clear_state_obj;
1004         uint64_t                clear_state_gpu_addr;
1005         volatile uint32_t       *cs_ptr;
1006         const struct cs_section_def   *cs_data;
1007         u32                     clear_state_size;
1008         /* for cp tables */
1009         struct radeon_bo        *cp_table_obj;
1010         uint64_t                cp_table_gpu_addr;
1011         volatile uint32_t       *cp_table_ptr;
1012         u32                     cp_table_size;
1013 };
1014
1015 int radeon_ib_get(struct radeon_device *rdev, int ring,
1016                   struct radeon_ib *ib, struct radeon_vm *vm,
1017                   unsigned size);
1018 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
1019 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
1020                        struct radeon_ib *const_ib, bool hdp_flush);
1021 int radeon_ib_pool_init(struct radeon_device *rdev);
1022 void radeon_ib_pool_fini(struct radeon_device *rdev);
1023 int radeon_ib_ring_tests(struct radeon_device *rdev);
1024 /* Ring access between begin & end cannot sleep */
1025 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
1026                                       struct radeon_ring *ring);
1027 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
1028 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
1029 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
1030 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp,
1031                         bool hdp_flush);
1032 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp,
1033                                bool hdp_flush);
1034 void radeon_ring_undo(struct radeon_ring *ring);
1035 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
1036 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
1037 void radeon_ring_lockup_update(struct radeon_device *rdev,
1038                                struct radeon_ring *ring);
1039 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
1040 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
1041                             uint32_t **data);
1042 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
1043                         unsigned size, uint32_t *data);
1044 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
1045                      unsigned rptr_offs, u32 nop);
1046 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
1047
1048
1049 /* r600 async dma */
1050 void r600_dma_stop(struct radeon_device *rdev);
1051 int r600_dma_resume(struct radeon_device *rdev);
1052 void r600_dma_fini(struct radeon_device *rdev);
1053
1054 void cayman_dma_stop(struct radeon_device *rdev);
1055 int cayman_dma_resume(struct radeon_device *rdev);
1056 void cayman_dma_fini(struct radeon_device *rdev);
1057
1058 /*
1059  * CS.
1060  */
1061 struct radeon_cs_chunk {
1062         uint32_t                length_dw;
1063         uint32_t                *kdata;
1064         void __user             *user_ptr;
1065 };
1066
1067 struct radeon_cs_parser {
1068         struct device           *dev;
1069         struct radeon_device    *rdev;
1070         struct drm_file         *filp;
1071         /* chunks */
1072         unsigned                nchunks;
1073         struct radeon_cs_chunk  *chunks;
1074         uint64_t                *chunks_array;
1075         /* IB */
1076         unsigned                idx;
1077         /* relocations */
1078         unsigned                nrelocs;
1079         struct radeon_bo_list   *relocs;
1080         struct radeon_bo_list   *vm_bos;
1081         struct list_head        validated;
1082         unsigned                dma_reloc_idx;
1083         /* indices of various chunks */
1084         struct radeon_cs_chunk  *chunk_ib;
1085         struct radeon_cs_chunk  *chunk_relocs;
1086         struct radeon_cs_chunk  *chunk_flags;
1087         struct radeon_cs_chunk  *chunk_const_ib;
1088         struct radeon_ib        ib;
1089         struct radeon_ib        const_ib;
1090         void                    *track;
1091         unsigned                family;
1092         int                     parser_error;
1093         u32                     cs_flags;
1094         u32                     ring;
1095         s32                     priority;
1096         struct ww_acquire_ctx   ticket;
1097 };
1098
1099 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
1100 {
1101         struct radeon_cs_chunk *ibc = p->chunk_ib;
1102
1103         if (ibc->kdata)
1104                 return ibc->kdata[idx];
1105         return p->ib.ptr[idx];
1106 }
1107
1108
1109 struct radeon_cs_packet {
1110         unsigned        idx;
1111         unsigned        type;
1112         unsigned        reg;
1113         unsigned        opcode;
1114         int             count;
1115         unsigned        one_reg_wr;
1116 };
1117
1118 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
1119                                       struct radeon_cs_packet *pkt,
1120                                       unsigned idx, unsigned reg);
1121 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
1122                                       struct radeon_cs_packet *pkt);
1123
1124
1125 /*
1126  * AGP
1127  */
1128 int radeon_agp_init(struct radeon_device *rdev);
1129 void radeon_agp_resume(struct radeon_device *rdev);
1130 void radeon_agp_suspend(struct radeon_device *rdev);
1131 void radeon_agp_fini(struct radeon_device *rdev);
1132
1133
1134 /*
1135  * Writeback
1136  */
1137 struct radeon_wb {
1138         struct radeon_bo        *wb_obj;
1139         volatile uint32_t       *wb;
1140         uint64_t                gpu_addr;
1141         bool                    enabled;
1142         bool                    use_event;
1143 };
1144
1145 #define RADEON_WB_SCRATCH_OFFSET 0
1146 #define RADEON_WB_RING0_NEXT_RPTR 256
1147 #define RADEON_WB_CP_RPTR_OFFSET 1024
1148 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1149 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1150 #define R600_WB_DMA_RPTR_OFFSET   1792
1151 #define R600_WB_IH_WPTR_OFFSET   2048
1152 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1153 #define R600_WB_EVENT_OFFSET     3072
1154 #define CIK_WB_CP1_WPTR_OFFSET     3328
1155 #define CIK_WB_CP2_WPTR_OFFSET     3584
1156 #define R600_WB_DMA_RING_TEST_OFFSET 3588
1157 #define CAYMAN_WB_DMA1_RING_TEST_OFFSET 3592
1158
1159 /**
1160  * struct radeon_pm - power management datas
1161  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1162  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1163  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1164  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1165  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1166  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1167  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1168  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1169  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1170  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1171  * @needed_bandwidth:   current bandwidth needs
1172  *
1173  * It keeps track of various data needed to take powermanagement decision.
1174  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1175  * Equation between gpu/memory clock and available bandwidth is hw dependent
1176  * (type of memory, bus size, efficiency, ...)
1177  */
1178
1179 enum radeon_pm_method {
1180         PM_METHOD_PROFILE,
1181         PM_METHOD_DYNPM,
1182         PM_METHOD_DPM,
1183 };
1184
1185 enum radeon_dynpm_state {
1186         DYNPM_STATE_DISABLED,
1187         DYNPM_STATE_MINIMUM,
1188         DYNPM_STATE_PAUSED,
1189         DYNPM_STATE_ACTIVE,
1190         DYNPM_STATE_SUSPENDED,
1191 };
1192 enum radeon_dynpm_action {
1193         DYNPM_ACTION_NONE,
1194         DYNPM_ACTION_MINIMUM,
1195         DYNPM_ACTION_DOWNCLOCK,
1196         DYNPM_ACTION_UPCLOCK,
1197         DYNPM_ACTION_DEFAULT
1198 };
1199
1200 enum radeon_voltage_type {
1201         VOLTAGE_NONE = 0,
1202         VOLTAGE_GPIO,
1203         VOLTAGE_VDDC,
1204         VOLTAGE_SW
1205 };
1206
1207 enum radeon_pm_state_type {
1208         /* not used for dpm */
1209         POWER_STATE_TYPE_DEFAULT,
1210         POWER_STATE_TYPE_POWERSAVE,
1211         /* user selectable states */
1212         POWER_STATE_TYPE_BATTERY,
1213         POWER_STATE_TYPE_BALANCED,
1214         POWER_STATE_TYPE_PERFORMANCE,
1215         /* internal states */
1216         POWER_STATE_TYPE_INTERNAL_UVD,
1217         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1218         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1219         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1220         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1221         POWER_STATE_TYPE_INTERNAL_BOOT,
1222         POWER_STATE_TYPE_INTERNAL_THERMAL,
1223         POWER_STATE_TYPE_INTERNAL_ACPI,
1224         POWER_STATE_TYPE_INTERNAL_ULV,
1225         POWER_STATE_TYPE_INTERNAL_3DPERF,
1226 };
1227
1228 enum radeon_pm_profile_type {
1229         PM_PROFILE_DEFAULT,
1230         PM_PROFILE_AUTO,
1231         PM_PROFILE_LOW,
1232         PM_PROFILE_MID,
1233         PM_PROFILE_HIGH,
1234 };
1235
1236 #define PM_PROFILE_DEFAULT_IDX 0
1237 #define PM_PROFILE_LOW_SH_IDX  1
1238 #define PM_PROFILE_MID_SH_IDX  2
1239 #define PM_PROFILE_HIGH_SH_IDX 3
1240 #define PM_PROFILE_LOW_MH_IDX  4
1241 #define PM_PROFILE_MID_MH_IDX  5
1242 #define PM_PROFILE_HIGH_MH_IDX 6
1243 #define PM_PROFILE_MAX         7
1244
1245 struct radeon_pm_profile {
1246         int dpms_off_ps_idx;
1247         int dpms_on_ps_idx;
1248         int dpms_off_cm_idx;
1249         int dpms_on_cm_idx;
1250 };
1251
1252 enum radeon_int_thermal_type {
1253         THERMAL_TYPE_NONE,
1254         THERMAL_TYPE_EXTERNAL,
1255         THERMAL_TYPE_EXTERNAL_GPIO,
1256         THERMAL_TYPE_RV6XX,
1257         THERMAL_TYPE_RV770,
1258         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1259         THERMAL_TYPE_EVERGREEN,
1260         THERMAL_TYPE_SUMO,
1261         THERMAL_TYPE_NI,
1262         THERMAL_TYPE_SI,
1263         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1264         THERMAL_TYPE_CI,
1265         THERMAL_TYPE_KV,
1266 };
1267
1268 struct radeon_voltage {
1269         enum radeon_voltage_type type;
1270         /* gpio voltage */
1271         struct radeon_gpio_rec gpio;
1272         u32 delay; /* delay in usec from voltage drop to sclk change */
1273         bool active_high; /* voltage drop is active when bit is high */
1274         /* VDDC voltage */
1275         u8 vddc_id; /* index into vddc voltage table */
1276         u8 vddci_id; /* index into vddci voltage table */
1277         bool vddci_enabled;
1278         /* r6xx+ sw */
1279         u16 voltage;
1280         /* evergreen+ vddci */
1281         u16 vddci;
1282 };
1283
1284 /* clock mode flags */
1285 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1286
1287 struct radeon_pm_clock_info {
1288         /* memory clock */
1289         u32 mclk;
1290         /* engine clock */
1291         u32 sclk;
1292         /* voltage info */
1293         struct radeon_voltage voltage;
1294         /* standardized clock flags */
1295         u32 flags;
1296 };
1297
1298 /* state flags */
1299 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1300
1301 struct radeon_power_state {
1302         enum radeon_pm_state_type type;
1303         struct radeon_pm_clock_info *clock_info;
1304         /* number of valid clock modes in this power state */
1305         int num_clock_modes;
1306         struct radeon_pm_clock_info *default_clock_mode;
1307         /* standardized state flags */
1308         u32 flags;
1309         u32 misc; /* vbios specific flags */
1310         u32 misc2; /* vbios specific flags */
1311         int pcie_lanes; /* pcie lanes */
1312 };
1313
1314 /*
1315  * Some modes are overclocked by very low value, accept them
1316  */
1317 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1318
1319 enum radeon_dpm_auto_throttle_src {
1320         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1321         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1322 };
1323
1324 enum radeon_dpm_event_src {
1325         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1326         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1327         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1328         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1329         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1330 };
1331
1332 #define RADEON_MAX_VCE_LEVELS 6
1333
1334 enum radeon_vce_level {
1335         RADEON_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1336         RADEON_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1337         RADEON_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1338         RADEON_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1339         RADEON_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1340         RADEON_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1341 };
1342
1343 struct radeon_ps {
1344         u32 caps; /* vbios flags */
1345         u32 class; /* vbios flags */
1346         u32 class2; /* vbios flags */
1347         /* UVD clocks */
1348         u32 vclk;
1349         u32 dclk;
1350         /* VCE clocks */
1351         u32 evclk;
1352         u32 ecclk;
1353         bool vce_active;
1354         enum radeon_vce_level vce_level;
1355         /* asic priv */
1356         void *ps_priv;
1357 };
1358
1359 struct radeon_dpm_thermal {
1360         /* thermal interrupt work */
1361         struct work_struct work;
1362         /* low temperature threshold */
1363         int                min_temp;
1364         /* high temperature threshold */
1365         int                max_temp;
1366         /* was interrupt low to high or high to low */
1367         bool               high_to_low;
1368 };
1369
1370 enum radeon_clk_action
1371 {
1372         RADEON_SCLK_UP = 1,
1373         RADEON_SCLK_DOWN
1374 };
1375
1376 struct radeon_blacklist_clocks
1377 {
1378         u32 sclk;
1379         u32 mclk;
1380         enum radeon_clk_action action;
1381 };
1382
1383 struct radeon_clock_and_voltage_limits {
1384         u32 sclk;
1385         u32 mclk;
1386         u16 vddc;
1387         u16 vddci;
1388 };
1389
1390 struct radeon_clock_array {
1391         u32 count;
1392         u32 *values;
1393 };
1394
1395 struct radeon_clock_voltage_dependency_entry {
1396         u32 clk;
1397         u16 v;
1398 };
1399
1400 struct radeon_clock_voltage_dependency_table {
1401         u32 count;
1402         struct radeon_clock_voltage_dependency_entry *entries;
1403 };
1404
1405 union radeon_cac_leakage_entry {
1406         struct {
1407                 u16 vddc;
1408                 u32 leakage;
1409         };
1410         struct {
1411                 u16 vddc1;
1412                 u16 vddc2;
1413                 u16 vddc3;
1414         };
1415 };
1416
1417 struct radeon_cac_leakage_table {
1418         u32 count;
1419         union radeon_cac_leakage_entry *entries;
1420 };
1421
1422 struct radeon_phase_shedding_limits_entry {
1423         u16 voltage;
1424         u32 sclk;
1425         u32 mclk;
1426 };
1427
1428 struct radeon_phase_shedding_limits_table {
1429         u32 count;
1430         struct radeon_phase_shedding_limits_entry *entries;
1431 };
1432
1433 struct radeon_uvd_clock_voltage_dependency_entry {
1434         u32 vclk;
1435         u32 dclk;
1436         u16 v;
1437 };
1438
1439 struct radeon_uvd_clock_voltage_dependency_table {
1440         u8 count;
1441         struct radeon_uvd_clock_voltage_dependency_entry *entries;
1442 };
1443
1444 struct radeon_vce_clock_voltage_dependency_entry {
1445         u32 ecclk;
1446         u32 evclk;
1447         u16 v;
1448 };
1449
1450 struct radeon_vce_clock_voltage_dependency_table {
1451         u8 count;
1452         struct radeon_vce_clock_voltage_dependency_entry *entries;
1453 };
1454
1455 struct radeon_ppm_table {
1456         u8 ppm_design;
1457         u16 cpu_core_number;
1458         u32 platform_tdp;
1459         u32 small_ac_platform_tdp;
1460         u32 platform_tdc;
1461         u32 small_ac_platform_tdc;
1462         u32 apu_tdp;
1463         u32 dgpu_tdp;
1464         u32 dgpu_ulv_power;
1465         u32 tj_max;
1466 };
1467
1468 struct radeon_cac_tdp_table {
1469         u16 tdp;
1470         u16 configurable_tdp;
1471         u16 tdc;
1472         u16 battery_power_limit;
1473         u16 small_power_limit;
1474         u16 low_cac_leakage;
1475         u16 high_cac_leakage;
1476         u16 maximum_power_delivery_limit;
1477 };
1478
1479 struct radeon_dpm_dynamic_state {
1480         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1481         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1482         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1483         struct radeon_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1484         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1485         struct radeon_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1486         struct radeon_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1487         struct radeon_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1488         struct radeon_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1489         struct radeon_clock_array valid_sclk_values;
1490         struct radeon_clock_array valid_mclk_values;
1491         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1492         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1493         u32 mclk_sclk_ratio;
1494         u32 sclk_mclk_delta;
1495         u16 vddc_vddci_delta;
1496         u16 min_vddc_for_pcie_gen2;
1497         struct radeon_cac_leakage_table cac_leakage_table;
1498         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1499         struct radeon_ppm_table *ppm_table;
1500         struct radeon_cac_tdp_table *cac_tdp_table;
1501 };
1502
1503 struct radeon_dpm_fan {
1504         u16 t_min;
1505         u16 t_med;
1506         u16 t_high;
1507         u16 pwm_min;
1508         u16 pwm_med;
1509         u16 pwm_high;
1510         u8 t_hyst;
1511         u32 cycle_delay;
1512         u16 t_max;
1513         u8 control_mode;
1514         u16 default_max_fan_pwm;
1515         u16 default_fan_output_sensitivity;
1516         u16 fan_output_sensitivity;
1517         bool ucode_fan_control;
1518 };
1519
1520 enum radeon_pcie_gen {
1521         RADEON_PCIE_GEN1 = 0,
1522         RADEON_PCIE_GEN2 = 1,
1523         RADEON_PCIE_GEN3 = 2,
1524         RADEON_PCIE_GEN_INVALID = 0xffff
1525 };
1526
1527 enum radeon_dpm_forced_level {
1528         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1529         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1530         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1531 };
1532
1533 struct radeon_vce_state {
1534         /* vce clocks */
1535         u32 evclk;
1536         u32 ecclk;
1537         /* gpu clocks */
1538         u32 sclk;
1539         u32 mclk;
1540         u8 clk_idx;
1541         u8 pstate;
1542 };
1543
1544 struct radeon_dpm {
1545         struct radeon_ps        *ps;
1546         /* number of valid power states */
1547         int                     num_ps;
1548         /* current power state that is active */
1549         struct radeon_ps        *current_ps;
1550         /* requested power state */
1551         struct radeon_ps        *requested_ps;
1552         /* boot up power state */
1553         struct radeon_ps        *boot_ps;
1554         /* default uvd power state */
1555         struct radeon_ps        *uvd_ps;
1556         /* vce requirements */
1557         struct radeon_vce_state vce_states[RADEON_MAX_VCE_LEVELS];
1558         enum radeon_vce_level vce_level;
1559         enum radeon_pm_state_type state;
1560         enum radeon_pm_state_type user_state;
1561         u32                     platform_caps;
1562         u32                     voltage_response_time;
1563         u32                     backbias_response_time;
1564         void                    *priv;
1565         u32                     new_active_crtcs;
1566         int                     new_active_crtc_count;
1567         u32                     current_active_crtcs;
1568         int                     current_active_crtc_count;
1569         struct radeon_dpm_dynamic_state dyn_state;
1570         struct radeon_dpm_fan fan;
1571         u32 tdp_limit;
1572         u32 near_tdp_limit;
1573         u32 near_tdp_limit_adjusted;
1574         u32 sq_ramping_threshold;
1575         u32 cac_leakage;
1576         u16 tdp_od_limit;
1577         u32 tdp_adjustment;
1578         u16 load_line_slope;
1579         bool power_control;
1580         bool ac_power;
1581         /* special states active */
1582         bool                    thermal_active;
1583         bool                    uvd_active;
1584         bool                    vce_active;
1585         /* thermal handling */
1586         struct radeon_dpm_thermal thermal;
1587         /* forced levels */
1588         enum radeon_dpm_forced_level forced_level;
1589         /* track UVD streams */
1590         unsigned sd;
1591         unsigned hd;
1592 };
1593
1594 void radeon_dpm_enable_uvd(struct radeon_device *rdev, bool enable);
1595 void radeon_dpm_enable_vce(struct radeon_device *rdev, bool enable);
1596
1597 struct radeon_pm {
1598         struct mutex            mutex;
1599         /* write locked while reprogramming mclk */
1600         struct rw_semaphore     mclk_lock;
1601         u32                     active_crtcs;
1602         int                     active_crtc_count;
1603         int                     req_vblank;
1604         bool                    vblank_sync;
1605         fixed20_12              max_bandwidth;
1606         fixed20_12              igp_sideport_mclk;
1607         fixed20_12              igp_system_mclk;
1608         fixed20_12              igp_ht_link_clk;
1609         fixed20_12              igp_ht_link_width;
1610         fixed20_12              k8_bandwidth;
1611         fixed20_12              sideport_bandwidth;
1612         fixed20_12              ht_bandwidth;
1613         fixed20_12              core_bandwidth;
1614         fixed20_12              sclk;
1615         fixed20_12              mclk;
1616         fixed20_12              needed_bandwidth;
1617         struct radeon_power_state *power_state;
1618         /* number of valid power states */
1619         int                     num_power_states;
1620         int                     current_power_state_index;
1621         int                     current_clock_mode_index;
1622         int                     requested_power_state_index;
1623         int                     requested_clock_mode_index;
1624         int                     default_power_state_index;
1625         u32                     current_sclk;
1626         u32                     current_mclk;
1627         u16                     current_vddc;
1628         u16                     current_vddci;
1629         u32                     default_sclk;
1630         u32                     default_mclk;
1631         u16                     default_vddc;
1632         u16                     default_vddci;
1633         struct radeon_i2c_chan *i2c_bus;
1634         /* selected pm method */
1635         enum radeon_pm_method     pm_method;
1636         /* dynpm power management */
1637         struct delayed_work     dynpm_idle_work;
1638         enum radeon_dynpm_state dynpm_state;
1639         enum radeon_dynpm_action        dynpm_planned_action;
1640         unsigned long           dynpm_action_timeout;
1641         bool                    dynpm_can_upclock;
1642         bool                    dynpm_can_downclock;
1643         /* profile-based power management */
1644         enum radeon_pm_profile_type profile;
1645         int                     profile_index;
1646         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1647         /* internal thermal controller on rv6xx+ */
1648         enum radeon_int_thermal_type int_thermal_type;
1649         struct device           *int_hwmon_dev;
1650         /* fan control parameters */
1651         bool                    no_fan;
1652         u8                      fan_pulses_per_revolution;
1653         u8                      fan_min_rpm;
1654         u8                      fan_max_rpm;
1655         /* dpm */
1656         bool                    dpm_enabled;
1657         struct radeon_dpm       dpm;
1658 };
1659
1660 int radeon_pm_get_type_index(struct radeon_device *rdev,
1661                              enum radeon_pm_state_type ps_type,
1662                              int instance);
1663 /*
1664  * UVD
1665  */
1666 #define RADEON_MAX_UVD_HANDLES  10
1667 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1668 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1669
1670 struct radeon_uvd {
1671         struct radeon_bo        *vcpu_bo;
1672         void                    *cpu_addr;
1673         uint64_t                gpu_addr;
1674         void                    *saved_bo;
1675         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1676         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1677         unsigned                img_size[RADEON_MAX_UVD_HANDLES];
1678         struct delayed_work     idle_work;
1679 };
1680
1681 int radeon_uvd_init(struct radeon_device *rdev);
1682 void radeon_uvd_fini(struct radeon_device *rdev);
1683 int radeon_uvd_suspend(struct radeon_device *rdev);
1684 int radeon_uvd_resume(struct radeon_device *rdev);
1685 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1686                               uint32_t handle, struct radeon_fence **fence);
1687 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1688                                uint32_t handle, struct radeon_fence **fence);
1689 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo,
1690                                        uint32_t allowed_domains);
1691 void radeon_uvd_free_handles(struct radeon_device *rdev,
1692                              struct drm_file *filp);
1693 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1694 void radeon_uvd_note_usage(struct radeon_device *rdev);
1695 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1696                                   unsigned vclk, unsigned dclk,
1697                                   unsigned vco_min, unsigned vco_max,
1698                                   unsigned fb_factor, unsigned fb_mask,
1699                                   unsigned pd_min, unsigned pd_max,
1700                                   unsigned pd_even,
1701                                   unsigned *optimal_fb_div,
1702                                   unsigned *optimal_vclk_div,
1703                                   unsigned *optimal_dclk_div);
1704 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1705                                 unsigned cg_upll_func_cntl);
1706
1707 /*
1708  * VCE
1709  */
1710 #define RADEON_MAX_VCE_HANDLES  16
1711 #define RADEON_VCE_STACK_SIZE   (1024*1024)
1712 #define RADEON_VCE_HEAP_SIZE    (4*1024*1024)
1713
1714 struct radeon_vce {
1715         struct radeon_bo        *vcpu_bo;
1716         uint64_t                gpu_addr;
1717         unsigned                fw_version;
1718         unsigned                fb_version;
1719         atomic_t                handles[RADEON_MAX_VCE_HANDLES];
1720         struct drm_file         *filp[RADEON_MAX_VCE_HANDLES];
1721         unsigned                img_size[RADEON_MAX_VCE_HANDLES];
1722         struct delayed_work     idle_work;
1723 };
1724
1725 int radeon_vce_init(struct radeon_device *rdev);
1726 void radeon_vce_fini(struct radeon_device *rdev);
1727 int radeon_vce_suspend(struct radeon_device *rdev);
1728 int radeon_vce_resume(struct radeon_device *rdev);
1729 int radeon_vce_get_create_msg(struct radeon_device *rdev, int ring,
1730                               uint32_t handle, struct radeon_fence **fence);
1731 int radeon_vce_get_destroy_msg(struct radeon_device *rdev, int ring,
1732                                uint32_t handle, struct radeon_fence **fence);
1733 void radeon_vce_free_handles(struct radeon_device *rdev, struct drm_file *filp);
1734 void radeon_vce_note_usage(struct radeon_device *rdev);
1735 int radeon_vce_cs_reloc(struct radeon_cs_parser *p, int lo, int hi, unsigned size);
1736 int radeon_vce_cs_parse(struct radeon_cs_parser *p);
1737 bool radeon_vce_semaphore_emit(struct radeon_device *rdev,
1738                                struct radeon_ring *ring,
1739                                struct radeon_semaphore *semaphore,
1740                                bool emit_wait);
1741 void radeon_vce_ib_execute(struct radeon_device *rdev, struct radeon_ib *ib);
1742 void radeon_vce_fence_emit(struct radeon_device *rdev,
1743                            struct radeon_fence *fence);
1744 int radeon_vce_ring_test(struct radeon_device *rdev, struct radeon_ring *ring);
1745 int radeon_vce_ib_test(struct radeon_device *rdev, struct radeon_ring *ring);
1746
1747 struct r600_audio_pin {
1748         int                     channels;
1749         int                     rate;
1750         int                     bits_per_sample;
1751         u8                      status_bits;
1752         u8                      category_code;
1753         u32                     offset;
1754         bool                    connected;
1755         u32                     id;
1756 };
1757
1758 struct r600_audio {
1759         bool enabled;
1760         struct r600_audio_pin pin[RADEON_MAX_AFMT_BLOCKS];
1761         int num_pins;
1762 };
1763
1764 /*
1765  * Benchmarking
1766  */
1767 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1768
1769
1770 /*
1771  * Testing
1772  */
1773 void radeon_test_moves(struct radeon_device *rdev);
1774 void radeon_test_ring_sync(struct radeon_device *rdev,
1775                            struct radeon_ring *cpA,
1776                            struct radeon_ring *cpB);
1777 void radeon_test_syncing(struct radeon_device *rdev);
1778
1779 /*
1780  * MMU Notifier
1781  */
1782 int radeon_mn_register(struct radeon_bo *bo, unsigned long addr);
1783 void radeon_mn_unregister(struct radeon_bo *bo);
1784
1785 /*
1786  * Debugfs
1787  */
1788 struct radeon_debugfs {
1789         struct drm_info_list    *files;
1790         unsigned                num_files;
1791 };
1792
1793 int radeon_debugfs_add_files(struct radeon_device *rdev,
1794                              struct drm_info_list *files,
1795                              unsigned nfiles);
1796 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1797
1798 /*
1799  * ASIC ring specific functions.
1800  */
1801 struct radeon_asic_ring {
1802         /* ring read/write ptr handling */
1803         u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1804         u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1805         void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1806
1807         /* validating and patching of IBs */
1808         int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1809         int (*cs_parse)(struct radeon_cs_parser *p);
1810
1811         /* command emmit functions */
1812         void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1813         void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1814         void (*hdp_flush)(struct radeon_device *rdev, struct radeon_ring *ring);
1815         bool (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1816                                struct radeon_semaphore *semaphore, bool emit_wait);
1817         void (*vm_flush)(struct radeon_device *rdev, struct radeon_ring *ring,
1818                          unsigned vm_id, uint64_t pd_addr);
1819
1820         /* testing functions */
1821         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1822         int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1823         bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1824
1825         /* deprecated */
1826         void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1827 };
1828
1829 /*
1830  * ASIC specific functions.
1831  */
1832 struct radeon_asic {
1833         int (*init)(struct radeon_device *rdev);
1834         void (*fini)(struct radeon_device *rdev);
1835         int (*resume)(struct radeon_device *rdev);
1836         int (*suspend)(struct radeon_device *rdev);
1837         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1838         int (*asic_reset)(struct radeon_device *rdev);
1839         /* Flush the HDP cache via MMIO */
1840         void (*mmio_hdp_flush)(struct radeon_device *rdev);
1841         /* check if 3D engine is idle */
1842         bool (*gui_idle)(struct radeon_device *rdev);
1843         /* wait for mc_idle */
1844         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1845         /* get the reference clock */
1846         u32 (*get_xclk)(struct radeon_device *rdev);
1847         /* get the gpu clock counter */
1848         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1849         /* gart */
1850         struct {
1851                 void (*tlb_flush)(struct radeon_device *rdev);
1852                 uint64_t (*get_page_entry)(uint64_t addr, uint32_t flags);
1853                 void (*set_page)(struct radeon_device *rdev, unsigned i,
1854                                  uint64_t entry);
1855         } gart;
1856         struct {
1857                 int (*init)(struct radeon_device *rdev);
1858                 void (*fini)(struct radeon_device *rdev);
1859                 void (*copy_pages)(struct radeon_device *rdev,
1860                                    struct radeon_ib *ib,
1861                                    uint64_t pe, uint64_t src,
1862                                    unsigned count);
1863                 void (*write_pages)(struct radeon_device *rdev,
1864                                     struct radeon_ib *ib,
1865                                     uint64_t pe,
1866                                     uint64_t addr, unsigned count,
1867                                     uint32_t incr, uint32_t flags);
1868                 void (*set_pages)(struct radeon_device *rdev,
1869                                   struct radeon_ib *ib,
1870                                   uint64_t pe,
1871                                   uint64_t addr, unsigned count,
1872                                   uint32_t incr, uint32_t flags);
1873                 void (*pad_ib)(struct radeon_ib *ib);
1874         } vm;
1875         /* ring specific callbacks */
1876         struct radeon_asic_ring *ring[RADEON_NUM_RINGS];
1877         /* irqs */
1878         struct {
1879                 int (*set)(struct radeon_device *rdev);
1880                 int (*process)(struct radeon_device *rdev);
1881         } irq;
1882         /* displays */
1883         struct {
1884                 /* display watermarks */
1885                 void (*bandwidth_update)(struct radeon_device *rdev);
1886                 /* get frame count */
1887                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1888                 /* wait for vblank */
1889                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1890                 /* set backlight level */
1891                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1892                 /* get backlight level */
1893                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1894                 /* audio callbacks */
1895                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1896                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1897         } display;
1898         /* copy functions for bo handling */
1899         struct {
1900                 struct radeon_fence *(*blit)(struct radeon_device *rdev,
1901                                              uint64_t src_offset,
1902                                              uint64_t dst_offset,
1903                                              unsigned num_gpu_pages,
1904                                              struct reservation_object *resv);
1905                 u32 blit_ring_index;
1906                 struct radeon_fence *(*dma)(struct radeon_device *rdev,
1907                                             uint64_t src_offset,
1908                                             uint64_t dst_offset,
1909                                             unsigned num_gpu_pages,
1910                                             struct reservation_object *resv);
1911                 u32 dma_ring_index;
1912                 /* method used for bo copy */
1913                 struct radeon_fence *(*copy)(struct radeon_device *rdev,
1914                                              uint64_t src_offset,
1915                                              uint64_t dst_offset,
1916                                              unsigned num_gpu_pages,
1917                                              struct reservation_object *resv);
1918                 /* ring used for bo copies */
1919                 u32 copy_ring_index;
1920         } copy;
1921         /* surfaces */
1922         struct {
1923                 int (*set_reg)(struct radeon_device *rdev, int reg,
1924                                        uint32_t tiling_flags, uint32_t pitch,
1925                                        uint32_t offset, uint32_t obj_size);
1926                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1927         } surface;
1928         /* hotplug detect */
1929         struct {
1930                 void (*init)(struct radeon_device *rdev);
1931                 void (*fini)(struct radeon_device *rdev);
1932                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1933                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1934         } hpd;
1935         /* static power management */
1936         struct {
1937                 void (*misc)(struct radeon_device *rdev);
1938                 void (*prepare)(struct radeon_device *rdev);
1939                 void (*finish)(struct radeon_device *rdev);
1940                 void (*init_profile)(struct radeon_device *rdev);
1941                 void (*get_dynpm_state)(struct radeon_device *rdev);
1942                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1943                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1944                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1945                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1946                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1947                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1948                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1949                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1950                 int (*set_vce_clocks)(struct radeon_device *rdev, u32 evclk, u32 ecclk);
1951                 int (*get_temperature)(struct radeon_device *rdev);
1952         } pm;
1953         /* dynamic power management */
1954         struct {
1955                 int (*init)(struct radeon_device *rdev);
1956                 void (*setup_asic)(struct radeon_device *rdev);
1957                 int (*enable)(struct radeon_device *rdev);
1958                 int (*late_enable)(struct radeon_device *rdev);
1959                 void (*disable)(struct radeon_device *rdev);
1960                 int (*pre_set_power_state)(struct radeon_device *rdev);
1961                 int (*set_power_state)(struct radeon_device *rdev);
1962                 void (*post_set_power_state)(struct radeon_device *rdev);
1963                 void (*display_configuration_changed)(struct radeon_device *rdev);
1964                 void (*fini)(struct radeon_device *rdev);
1965                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1966                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1967                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1968                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1969                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1970                 bool (*vblank_too_short)(struct radeon_device *rdev);
1971                 void (*powergate_uvd)(struct radeon_device *rdev, bool gate);
1972                 void (*enable_bapm)(struct radeon_device *rdev, bool enable);
1973         } dpm;
1974         /* pageflipping */
1975         struct {
1976                 void (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1977                 bool (*page_flip_pending)(struct radeon_device *rdev, int crtc);
1978         } pflip;
1979 };
1980
1981 /*
1982  * Asic structures
1983  */
1984 struct r100_asic {
1985         const unsigned          *reg_safe_bm;
1986         unsigned                reg_safe_bm_size;
1987         u32                     hdp_cntl;
1988 };
1989
1990 struct r300_asic {
1991         const unsigned          *reg_safe_bm;
1992         unsigned                reg_safe_bm_size;
1993         u32                     resync_scratch;
1994         u32                     hdp_cntl;
1995 };
1996
1997 struct r600_asic {
1998         unsigned                max_pipes;
1999         unsigned                max_tile_pipes;
2000         unsigned                max_simds;
2001         unsigned                max_backends;
2002         unsigned                max_gprs;
2003         unsigned                max_threads;
2004         unsigned                max_stack_entries;
2005         unsigned                max_hw_contexts;
2006         unsigned                max_gs_threads;
2007         unsigned                sx_max_export_size;
2008         unsigned                sx_max_export_pos_size;
2009         unsigned                sx_max_export_smx_size;
2010         unsigned                sq_num_cf_insts;
2011         unsigned                tiling_nbanks;
2012         unsigned                tiling_npipes;
2013         unsigned                tiling_group_size;
2014         unsigned                tile_config;
2015         unsigned                backend_map;
2016         unsigned                active_simds;
2017 };
2018
2019 struct rv770_asic {
2020         unsigned                max_pipes;
2021         unsigned                max_tile_pipes;
2022         unsigned                max_simds;
2023         unsigned                max_backends;
2024         unsigned                max_gprs;
2025         unsigned                max_threads;
2026         unsigned                max_stack_entries;
2027         unsigned                max_hw_contexts;
2028         unsigned                max_gs_threads;
2029         unsigned                sx_max_export_size;
2030         unsigned                sx_max_export_pos_size;
2031         unsigned                sx_max_export_smx_size;
2032         unsigned                sq_num_cf_insts;
2033         unsigned                sx_num_of_sets;
2034         unsigned                sc_prim_fifo_size;
2035         unsigned                sc_hiz_tile_fifo_size;
2036         unsigned                sc_earlyz_tile_fifo_fize;
2037         unsigned                tiling_nbanks;
2038         unsigned                tiling_npipes;
2039         unsigned                tiling_group_size;
2040         unsigned                tile_config;
2041         unsigned                backend_map;
2042         unsigned                active_simds;
2043 };
2044
2045 struct evergreen_asic {
2046         unsigned num_ses;
2047         unsigned max_pipes;
2048         unsigned max_tile_pipes;
2049         unsigned max_simds;
2050         unsigned max_backends;
2051         unsigned max_gprs;
2052         unsigned max_threads;
2053         unsigned max_stack_entries;
2054         unsigned max_hw_contexts;
2055         unsigned max_gs_threads;
2056         unsigned sx_max_export_size;
2057         unsigned sx_max_export_pos_size;
2058         unsigned sx_max_export_smx_size;
2059         unsigned sq_num_cf_insts;
2060         unsigned sx_num_of_sets;
2061         unsigned sc_prim_fifo_size;
2062         unsigned sc_hiz_tile_fifo_size;
2063         unsigned sc_earlyz_tile_fifo_size;
2064         unsigned tiling_nbanks;
2065         unsigned tiling_npipes;
2066         unsigned tiling_group_size;
2067         unsigned tile_config;
2068         unsigned backend_map;
2069         unsigned active_simds;
2070 };
2071
2072 struct cayman_asic {
2073         unsigned max_shader_engines;
2074         unsigned max_pipes_per_simd;
2075         unsigned max_tile_pipes;
2076         unsigned max_simds_per_se;
2077         unsigned max_backends_per_se;
2078         unsigned max_texture_channel_caches;
2079         unsigned max_gprs;
2080         unsigned max_threads;
2081         unsigned max_gs_threads;
2082         unsigned max_stack_entries;
2083         unsigned sx_num_of_sets;
2084         unsigned sx_max_export_size;
2085         unsigned sx_max_export_pos_size;
2086         unsigned sx_max_export_smx_size;
2087         unsigned max_hw_contexts;
2088         unsigned sq_num_cf_insts;
2089         unsigned sc_prim_fifo_size;
2090         unsigned sc_hiz_tile_fifo_size;
2091         unsigned sc_earlyz_tile_fifo_size;
2092
2093         unsigned num_shader_engines;
2094         unsigned num_shader_pipes_per_simd;
2095         unsigned num_tile_pipes;
2096         unsigned num_simds_per_se;
2097         unsigned num_backends_per_se;
2098         unsigned backend_disable_mask_per_asic;
2099         unsigned backend_map;
2100         unsigned num_texture_channel_caches;
2101         unsigned mem_max_burst_length_bytes;
2102         unsigned mem_row_size_in_kb;
2103         unsigned shader_engine_tile_size;
2104         unsigned num_gpus;
2105         unsigned multi_gpu_tile_size;
2106
2107         unsigned tile_config;
2108         unsigned active_simds;
2109 };
2110
2111 struct si_asic {
2112         unsigned max_shader_engines;
2113         unsigned max_tile_pipes;
2114         unsigned max_cu_per_sh;
2115         unsigned max_sh_per_se;
2116         unsigned max_backends_per_se;
2117         unsigned max_texture_channel_caches;
2118         unsigned max_gprs;
2119         unsigned max_gs_threads;
2120         unsigned max_hw_contexts;
2121         unsigned sc_prim_fifo_size_frontend;
2122         unsigned sc_prim_fifo_size_backend;
2123         unsigned sc_hiz_tile_fifo_size;
2124         unsigned sc_earlyz_tile_fifo_size;
2125
2126         unsigned num_tile_pipes;
2127         unsigned backend_enable_mask;
2128         unsigned backend_disable_mask_per_asic;
2129         unsigned backend_map;
2130         unsigned num_texture_channel_caches;
2131         unsigned mem_max_burst_length_bytes;
2132         unsigned mem_row_size_in_kb;
2133         unsigned shader_engine_tile_size;
2134         unsigned num_gpus;
2135         unsigned multi_gpu_tile_size;
2136
2137         unsigned tile_config;
2138         uint32_t tile_mode_array[32];
2139         uint32_t active_cus;
2140 };
2141
2142 struct cik_asic {
2143         unsigned max_shader_engines;
2144         unsigned max_tile_pipes;
2145         unsigned max_cu_per_sh;
2146         unsigned max_sh_per_se;
2147         unsigned max_backends_per_se;
2148         unsigned max_texture_channel_caches;
2149         unsigned max_gprs;
2150         unsigned max_gs_threads;
2151         unsigned max_hw_contexts;
2152         unsigned sc_prim_fifo_size_frontend;
2153         unsigned sc_prim_fifo_size_backend;
2154         unsigned sc_hiz_tile_fifo_size;
2155         unsigned sc_earlyz_tile_fifo_size;
2156
2157         unsigned num_tile_pipes;
2158         unsigned backend_enable_mask;
2159         unsigned backend_disable_mask_per_asic;
2160         unsigned backend_map;
2161         unsigned num_texture_channel_caches;
2162         unsigned mem_max_burst_length_bytes;
2163         unsigned mem_row_size_in_kb;
2164         unsigned shader_engine_tile_size;
2165         unsigned num_gpus;
2166         unsigned multi_gpu_tile_size;
2167
2168         unsigned tile_config;
2169         uint32_t tile_mode_array[32];
2170         uint32_t macrotile_mode_array[16];
2171         uint32_t active_cus;
2172 };
2173
2174 union radeon_asic_config {
2175         struct r300_asic        r300;
2176         struct r100_asic        r100;
2177         struct r600_asic        r600;
2178         struct rv770_asic       rv770;
2179         struct evergreen_asic   evergreen;
2180         struct cayman_asic      cayman;
2181         struct si_asic          si;
2182         struct cik_asic         cik;
2183 };
2184
2185 /*
2186  * asic initizalization from radeon_asic.c
2187  */
2188 void radeon_agp_disable(struct radeon_device *rdev);
2189 int radeon_asic_init(struct radeon_device *rdev);
2190
2191
2192 /*
2193  * IOCTL.
2194  */
2195 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
2196                           struct drm_file *filp);
2197 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
2198                             struct drm_file *filp);
2199 int radeon_gem_userptr_ioctl(struct drm_device *dev, void *data,
2200                              struct drm_file *filp);
2201 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
2202                          struct drm_file *file_priv);
2203 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
2204                            struct drm_file *file_priv);
2205 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2206                             struct drm_file *file_priv);
2207 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
2208                            struct drm_file *file_priv);
2209 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2210                                 struct drm_file *filp);
2211 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
2212                           struct drm_file *filp);
2213 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
2214                           struct drm_file *filp);
2215 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
2216                               struct drm_file *filp);
2217 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
2218                           struct drm_file *filp);
2219 int radeon_gem_op_ioctl(struct drm_device *dev, void *data,
2220                         struct drm_file *filp);
2221 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
2222 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2223                                 struct drm_file *filp);
2224 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2225                                 struct drm_file *filp);
2226
2227 /* VRAM scratch page for HDP bug, default vram page */
2228 struct r600_vram_scratch {
2229         struct radeon_bo                *robj;
2230         volatile uint32_t               *ptr;
2231         u64                             gpu_addr;
2232 };
2233
2234 /*
2235  * ACPI
2236  */
2237 struct radeon_atif_notification_cfg {
2238         bool enabled;
2239         int command_code;
2240 };
2241
2242 struct radeon_atif_notifications {
2243         bool display_switch;
2244         bool expansion_mode_change;
2245         bool thermal_state;
2246         bool forced_power_state;
2247         bool system_power_state;
2248         bool display_conf_change;
2249         bool px_gfx_switch;
2250         bool brightness_change;
2251         bool dgpu_display_event;
2252 };
2253
2254 struct radeon_atif_functions {
2255         bool system_params;
2256         bool sbios_requests;
2257         bool select_active_disp;
2258         bool lid_state;
2259         bool get_tv_standard;
2260         bool set_tv_standard;
2261         bool get_panel_expansion_mode;
2262         bool set_panel_expansion_mode;
2263         bool temperature_change;
2264         bool graphics_device_types;
2265 };
2266
2267 struct radeon_atif {
2268         struct radeon_atif_notifications notifications;
2269         struct radeon_atif_functions functions;
2270         struct radeon_atif_notification_cfg notification_cfg;
2271         struct radeon_encoder *encoder_for_bl;
2272 };
2273
2274 struct radeon_atcs_functions {
2275         bool get_ext_state;
2276         bool pcie_perf_req;
2277         bool pcie_dev_rdy;
2278         bool pcie_bus_width;
2279 };
2280
2281 struct radeon_atcs {
2282         struct radeon_atcs_functions functions;
2283 };
2284
2285 /*
2286  * Core structure, functions and helpers.
2287  */
2288 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
2289 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
2290
2291 struct radeon_device {
2292         struct device                   *dev;
2293         struct drm_device               *ddev;
2294         struct pci_dev                  *pdev;
2295         struct rw_semaphore             exclusive_lock;
2296         /* ASIC */
2297         union radeon_asic_config        config;
2298         enum radeon_family              family;
2299         unsigned long                   flags;
2300         int                             usec_timeout;
2301         enum radeon_pll_errata          pll_errata;
2302         int                             num_gb_pipes;
2303         int                             num_z_pipes;
2304         int                             disp_priority;
2305         /* BIOS */
2306         uint8_t                         *bios;
2307         bool                            is_atom_bios;
2308         uint16_t                        bios_header_start;
2309         struct radeon_bo                *stollen_vga_memory;
2310         /* Register mmio */
2311         resource_size_t                 rmmio_base;
2312         resource_size_t                 rmmio_size;
2313         /* protects concurrent MM_INDEX/DATA based register access */
2314         spinlock_t mmio_idx_lock;
2315         /* protects concurrent SMC based register access */
2316         spinlock_t smc_idx_lock;
2317         /* protects concurrent PLL register access */
2318         spinlock_t pll_idx_lock;
2319         /* protects concurrent MC register access */
2320         spinlock_t mc_idx_lock;
2321         /* protects concurrent PCIE register access */
2322         spinlock_t pcie_idx_lock;
2323         /* protects concurrent PCIE_PORT register access */
2324         spinlock_t pciep_idx_lock;
2325         /* protects concurrent PIF register access */
2326         spinlock_t pif_idx_lock;
2327         /* protects concurrent CG register access */
2328         spinlock_t cg_idx_lock;
2329         /* protects concurrent UVD register access */
2330         spinlock_t uvd_idx_lock;
2331         /* protects concurrent RCU register access */
2332         spinlock_t rcu_idx_lock;
2333         /* protects concurrent DIDT register access */
2334         spinlock_t didt_idx_lock;
2335         /* protects concurrent ENDPOINT (audio) register access */
2336         spinlock_t end_idx_lock;
2337         void __iomem                    *rmmio;
2338         radeon_rreg_t                   mc_rreg;
2339         radeon_wreg_t                   mc_wreg;
2340         radeon_rreg_t                   pll_rreg;
2341         radeon_wreg_t                   pll_wreg;
2342         uint32_t                        pcie_reg_mask;
2343         radeon_rreg_t                   pciep_rreg;
2344         radeon_wreg_t                   pciep_wreg;
2345         /* io port */
2346         void __iomem                    *rio_mem;
2347         resource_size_t                 rio_mem_size;
2348         struct radeon_clock             clock;
2349         struct radeon_mc                mc;
2350         struct radeon_gart              gart;
2351         struct radeon_mode_info         mode_info;
2352         struct radeon_scratch           scratch;
2353         struct radeon_doorbell          doorbell;
2354         struct radeon_mman              mman;
2355         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2356         wait_queue_head_t               fence_queue;
2357         unsigned                        fence_context;
2358         struct mutex                    ring_lock;
2359         struct radeon_ring              ring[RADEON_NUM_RINGS];
2360         bool                            ib_pool_ready;
2361         struct radeon_sa_manager        ring_tmp_bo;
2362         struct radeon_irq               irq;
2363         struct radeon_asic              *asic;
2364         struct radeon_gem               gem;
2365         struct radeon_pm                pm;
2366         struct radeon_uvd               uvd;
2367         struct radeon_vce               vce;
2368         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2369         struct radeon_wb                wb;
2370         struct radeon_dummy_page        dummy_page;
2371         bool                            shutdown;
2372         bool                            suspend;
2373         bool                            need_dma32;
2374         bool                            accel_working;
2375         bool                            fastfb_working; /* IGP feature*/
2376         bool                            needs_reset, in_reset;
2377         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2378         const struct firmware *me_fw;   /* all family ME firmware */
2379         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2380         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2381         const struct firmware *mc_fw;   /* NI MC firmware */
2382         const struct firmware *ce_fw;   /* SI CE firmware */
2383         const struct firmware *mec_fw;  /* CIK MEC firmware */
2384         const struct firmware *mec2_fw; /* KV MEC2 firmware */
2385         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2386         const struct firmware *smc_fw;  /* SMC firmware */
2387         const struct firmware *uvd_fw;  /* UVD firmware */
2388         const struct firmware *vce_fw;  /* VCE firmware */
2389         bool new_fw;
2390         struct r600_vram_scratch vram_scratch;
2391         int msi_enabled; /* msi enabled */
2392         struct r600_ih ih; /* r6/700 interrupt ring */
2393         struct radeon_rlc rlc;
2394         struct radeon_mec mec;
2395         struct work_struct hotplug_work;
2396         struct work_struct audio_work;
2397         int num_crtc; /* number of crtcs */
2398         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2399         bool has_uvd;
2400         struct r600_audio audio; /* audio stuff */
2401         struct notifier_block acpi_nb;
2402         /* only one userspace can use Hyperz features or CMASK at a time */
2403         struct drm_file *hyperz_filp;
2404         struct drm_file *cmask_filp;
2405         /* i2c buses */
2406         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2407         /* debugfs */
2408         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2409         unsigned                debugfs_count;
2410         /* virtual memory */
2411         struct radeon_vm_manager        vm_manager;
2412         struct mutex                    gpu_clock_mutex;
2413         /* memory stats */
2414         atomic64_t                      vram_usage;
2415         atomic64_t                      gtt_usage;
2416         atomic64_t                      num_bytes_moved;
2417         /* ACPI interface */
2418         struct radeon_atif              atif;
2419         struct radeon_atcs              atcs;
2420         /* srbm instance registers */
2421         struct mutex                    srbm_mutex;
2422         /* GRBM index mutex. Protects concurrents access to GRBM index */
2423         struct mutex                    grbm_idx_mutex;
2424         /* clock, powergating flags */
2425         u32 cg_flags;
2426         u32 pg_flags;
2427
2428         struct dev_pm_domain vga_pm_domain;
2429         bool have_disp_power_ref;
2430         u32 px_quirk_flags;
2431
2432         /* tracking pinned memory */
2433         u64 vram_pin_size;
2434         u64 gart_pin_size;
2435
2436         /* amdkfd interface */
2437         struct kfd_dev          *kfd;
2438         struct radeon_sa_manager        kfd_bo;
2439
2440         struct mutex    mn_lock;
2441         DECLARE_HASHTABLE(mn_hash, 7);
2442 };
2443
2444 bool radeon_is_px(struct drm_device *dev);
2445 int radeon_device_init(struct radeon_device *rdev,
2446                        struct drm_device *ddev,
2447                        struct pci_dev *pdev,
2448                        uint32_t flags);
2449 void radeon_device_fini(struct radeon_device *rdev);
2450 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2451
2452 #define RADEON_MIN_MMIO_SIZE 0x10000
2453
2454 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2455                                     bool always_indirect)
2456 {
2457         /* The mmio size is 64kb at minimum. Allows the if to be optimized out. */
2458         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2459                 return readl(((void __iomem *)rdev->rmmio) + reg);
2460         else {
2461                 unsigned long flags;
2462                 uint32_t ret;
2463
2464                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2465                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2466                 ret = readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2467                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2468
2469                 return ret;
2470         }
2471 }
2472
2473 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2474                                 bool always_indirect)
2475 {
2476         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2477                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
2478         else {
2479                 unsigned long flags;
2480
2481                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2482                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2483                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2484                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2485         }
2486 }
2487
2488 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2489 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2490
2491 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 index);
2492 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 index, u32 v);
2493
2494 /*
2495  * Cast helper
2496  */
2497 extern const struct fence_ops radeon_fence_ops;
2498
2499 static inline struct radeon_fence *to_radeon_fence(struct fence *f)
2500 {
2501         struct radeon_fence *__f = container_of(f, struct radeon_fence, base);
2502
2503         if (__f->base.ops == &radeon_fence_ops)
2504                 return __f;
2505
2506         return NULL;
2507 }
2508
2509 /*
2510  * Registers read & write functions.
2511  */
2512 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2513 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2514 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2515 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2516 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2517 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2518 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2519 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2520 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2521 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2522 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2523 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2524 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2525 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2526 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2527 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2528 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2529 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2530 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2531 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2532 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2533 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2534 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2535 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2536 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2537 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2538 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2539 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2540 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2541 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2542 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2543 #define RREG32_DIDT(reg) cik_didt_rreg(rdev, (reg))
2544 #define WREG32_DIDT(reg, v) cik_didt_wreg(rdev, (reg), (v))
2545 #define WREG32_P(reg, val, mask)                                \
2546         do {                                                    \
2547                 uint32_t tmp_ = RREG32(reg);                    \
2548                 tmp_ &= (mask);                                 \
2549                 tmp_ |= ((val) & ~(mask));                      \
2550                 WREG32(reg, tmp_);                              \
2551         } while (0)
2552 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2553 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2554 #define WREG32_PLL_P(reg, val, mask)                            \
2555         do {                                                    \
2556                 uint32_t tmp_ = RREG32_PLL(reg);                \
2557                 tmp_ &= (mask);                                 \
2558                 tmp_ |= ((val) & ~(mask));                      \
2559                 WREG32_PLL(reg, tmp_);                          \
2560         } while (0)
2561 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2562 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2563 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2564
2565 #define RDOORBELL32(index) cik_mm_rdoorbell(rdev, (index))
2566 #define WDOORBELL32(index, v) cik_mm_wdoorbell(rdev, (index), (v))
2567
2568 /*
2569  * Indirect registers accessor
2570  */
2571 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2572 {
2573         unsigned long flags;
2574         uint32_t r;
2575
2576         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2577         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2578         r = RREG32(RADEON_PCIE_DATA);
2579         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2580         return r;
2581 }
2582
2583 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2584 {
2585         unsigned long flags;
2586
2587         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2588         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2589         WREG32(RADEON_PCIE_DATA, (v));
2590         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2591 }
2592
2593 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2594 {
2595         unsigned long flags;
2596         u32 r;
2597
2598         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2599         WREG32(TN_SMC_IND_INDEX_0, (reg));
2600         r = RREG32(TN_SMC_IND_DATA_0);
2601         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2602         return r;
2603 }
2604
2605 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2606 {
2607         unsigned long flags;
2608
2609         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2610         WREG32(TN_SMC_IND_INDEX_0, (reg));
2611         WREG32(TN_SMC_IND_DATA_0, (v));
2612         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2613 }
2614
2615 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2616 {
2617         unsigned long flags;
2618         u32 r;
2619
2620         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2621         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2622         r = RREG32(R600_RCU_DATA);
2623         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2624         return r;
2625 }
2626
2627 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2628 {
2629         unsigned long flags;
2630
2631         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2632         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2633         WREG32(R600_RCU_DATA, (v));
2634         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2635 }
2636
2637 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2638 {
2639         unsigned long flags;
2640         u32 r;
2641
2642         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2643         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2644         r = RREG32(EVERGREEN_CG_IND_DATA);
2645         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2646         return r;
2647 }
2648
2649 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2650 {
2651         unsigned long flags;
2652
2653         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2654         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2655         WREG32(EVERGREEN_CG_IND_DATA, (v));
2656         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2657 }
2658
2659 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2660 {
2661         unsigned long flags;
2662         u32 r;
2663
2664         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2665         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2666         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2667         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2668         return r;
2669 }
2670
2671 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2672 {
2673         unsigned long flags;
2674
2675         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2676         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2677         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2678         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2679 }
2680
2681 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2682 {
2683         unsigned long flags;
2684         u32 r;
2685
2686         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2687         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2688         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2689         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2690         return r;
2691 }
2692
2693 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2694 {
2695         unsigned long flags;
2696
2697         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2698         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2699         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2700         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2701 }
2702
2703 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2704 {
2705         unsigned long flags;
2706         u32 r;
2707
2708         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2709         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2710         r = RREG32(R600_UVD_CTX_DATA);
2711         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2712         return r;
2713 }
2714
2715 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2716 {
2717         unsigned long flags;
2718
2719         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2720         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2721         WREG32(R600_UVD_CTX_DATA, (v));
2722         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2723 }
2724
2725
2726 static inline u32 cik_didt_rreg(struct radeon_device *rdev, u32 reg)
2727 {
2728         unsigned long flags;
2729         u32 r;
2730
2731         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2732         WREG32(CIK_DIDT_IND_INDEX, (reg));
2733         r = RREG32(CIK_DIDT_IND_DATA);
2734         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2735         return r;
2736 }
2737
2738 static inline void cik_didt_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2739 {
2740         unsigned long flags;
2741
2742         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2743         WREG32(CIK_DIDT_IND_INDEX, (reg));
2744         WREG32(CIK_DIDT_IND_DATA, (v));
2745         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2746 }
2747
2748 void r100_pll_errata_after_index(struct radeon_device *rdev);
2749
2750
2751 /*
2752  * ASICs helpers.
2753  */
2754 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2755                             (rdev->pdev->device == 0x5969))
2756 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2757                 (rdev->family == CHIP_RV200) || \
2758                 (rdev->family == CHIP_RS100) || \
2759                 (rdev->family == CHIP_RS200) || \
2760                 (rdev->family == CHIP_RV250) || \
2761                 (rdev->family == CHIP_RV280) || \
2762                 (rdev->family == CHIP_RS300))
2763 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2764                 (rdev->family == CHIP_RV350) ||                 \
2765                 (rdev->family == CHIP_R350)  ||                 \
2766                 (rdev->family == CHIP_RV380) ||                 \
2767                 (rdev->family == CHIP_R420)  ||                 \
2768                 (rdev->family == CHIP_R423)  ||                 \
2769                 (rdev->family == CHIP_RV410) ||                 \
2770                 (rdev->family == CHIP_RS400) ||                 \
2771                 (rdev->family == CHIP_RS480))
2772 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2773                 (rdev->ddev->pdev->device == 0x9443) || \
2774                 (rdev->ddev->pdev->device == 0x944B) || \
2775                 (rdev->ddev->pdev->device == 0x9506) || \
2776                 (rdev->ddev->pdev->device == 0x9509) || \
2777                 (rdev->ddev->pdev->device == 0x950F) || \
2778                 (rdev->ddev->pdev->device == 0x689C) || \
2779                 (rdev->ddev->pdev->device == 0x689D))
2780 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2781 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2782                             (rdev->family == CHIP_RS690)  ||    \
2783                             (rdev->family == CHIP_RS740)  ||    \
2784                             (rdev->family >= CHIP_R600))
2785 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2786 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2787 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2788 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2789                              (rdev->flags & RADEON_IS_IGP))
2790 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2791 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2792 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2793                              (rdev->flags & RADEON_IS_IGP))
2794 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2795 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2796 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2797 #define ASIC_IS_DCE81(rdev) ((rdev->family == CHIP_KAVERI))
2798 #define ASIC_IS_DCE82(rdev) ((rdev->family == CHIP_BONAIRE))
2799 #define ASIC_IS_DCE83(rdev) ((rdev->family == CHIP_KABINI) || \
2800                              (rdev->family == CHIP_MULLINS))
2801
2802 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2803                               (rdev->ddev->pdev->device == 0x6850) || \
2804                               (rdev->ddev->pdev->device == 0x6858) || \
2805                               (rdev->ddev->pdev->device == 0x6859) || \
2806                               (rdev->ddev->pdev->device == 0x6840) || \
2807                               (rdev->ddev->pdev->device == 0x6841) || \
2808                               (rdev->ddev->pdev->device == 0x6842) || \
2809                               (rdev->ddev->pdev->device == 0x6843))
2810
2811 /*
2812  * BIOS helpers.
2813  */
2814 #define RBIOS8(i) (rdev->bios[i])
2815 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2816 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2817
2818 int radeon_combios_init(struct radeon_device *rdev);
2819 void radeon_combios_fini(struct radeon_device *rdev);
2820 int radeon_atombios_init(struct radeon_device *rdev);
2821 void radeon_atombios_fini(struct radeon_device *rdev);
2822
2823
2824 /*
2825  * RING helpers.
2826  */
2827
2828 /**
2829  * radeon_ring_write - write a value to the ring
2830  *
2831  * @ring: radeon_ring structure holding ring information
2832  * @v: dword (dw) value to write
2833  *
2834  * Write a value to the requested ring buffer (all asics).
2835  */
2836 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2837 {
2838         if (ring->count_dw <= 0)
2839                 DRM_ERROR("radeon: writing more dwords to the ring than expected!\n");
2840
2841         ring->ring[ring->wptr++] = v;
2842         ring->wptr &= ring->ptr_mask;
2843         ring->count_dw--;
2844         ring->ring_free_dw--;
2845 }
2846
2847 /*
2848  * ASICs macro.
2849  */
2850 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2851 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2852 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2853 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2854 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)]->cs_parse((p))
2855 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2856 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2857 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2858 #define radeon_gart_get_page_entry(a, f) (rdev)->asic->gart.get_page_entry((a), (f))
2859 #define radeon_gart_set_page(rdev, i, e) (rdev)->asic->gart.set_page((rdev), (i), (e))
2860 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2861 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2862 #define radeon_asic_vm_copy_pages(rdev, ib, pe, src, count) ((rdev)->asic->vm.copy_pages((rdev), (ib), (pe), (src), (count)))
2863 #define radeon_asic_vm_write_pages(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.write_pages((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2864 #define radeon_asic_vm_set_pages(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_pages((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2865 #define radeon_asic_vm_pad_ib(rdev, ib) ((rdev)->asic->vm.pad_ib((ib)))
2866 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_start((rdev), (cp))
2867 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_test((rdev), (cp))
2868 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ib_test((rdev), (cp))
2869 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_execute((rdev), (ib))
2870 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_parse((rdev), (ib))
2871 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)]->is_lockup((rdev), (cp))
2872 #define radeon_ring_vm_flush(rdev, r, vm_id, pd_addr) (rdev)->asic->ring[(r)->idx]->vm_flush((rdev), (r), (vm_id), (pd_addr))
2873 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_rptr((rdev), (r))
2874 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_wptr((rdev), (r))
2875 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->set_wptr((rdev), (r))
2876 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2877 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2878 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2879 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2880 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2881 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2882 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2883 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)]->emit_fence((rdev), (fence))
2884 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)]->emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2885 #define radeon_copy_blit(rdev, s, d, np, resv) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (resv))
2886 #define radeon_copy_dma(rdev, s, d, np, resv) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (resv))
2887 #define radeon_copy(rdev, s, d, np, resv) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (resv))
2888 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2889 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2890 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2891 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2892 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2893 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2894 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2895 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2896 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2897 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2898 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2899 #define radeon_set_vce_clocks(rdev, ev, ec) (rdev)->asic->pm.set_vce_clocks((rdev), (ev), (ec))
2900 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2901 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2902 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2903 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2904 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2905 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2906 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2907 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2908 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2909 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2910 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2911 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2912 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2913 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2914 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2915 #define radeon_page_flip_pending(rdev, crtc) (rdev)->asic->pflip.page_flip_pending((rdev), (crtc))
2916 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2917 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2918 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2919 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2920 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2921 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2922 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2923 #define radeon_dpm_late_enable(rdev) rdev->asic->dpm.late_enable((rdev))
2924 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2925 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2926 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2927 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2928 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2929 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2930 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2931 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2932 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2933 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2934 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2935 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2936 #define radeon_dpm_powergate_uvd(rdev, g) rdev->asic->dpm.powergate_uvd((rdev), (g))
2937 #define radeon_dpm_enable_bapm(rdev, e) rdev->asic->dpm.enable_bapm((rdev), (e))
2938
2939 /* Common functions */
2940 /* AGP */
2941 extern int radeon_gpu_reset(struct radeon_device *rdev);
2942 extern void radeon_pci_config_reset(struct radeon_device *rdev);
2943 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2944 extern void radeon_agp_disable(struct radeon_device *rdev);
2945 extern int radeon_modeset_init(struct radeon_device *rdev);
2946 extern void radeon_modeset_fini(struct radeon_device *rdev);
2947 extern bool radeon_card_posted(struct radeon_device *rdev);
2948 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2949 extern void radeon_update_display_priority(struct radeon_device *rdev);
2950 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2951 extern void radeon_scratch_init(struct radeon_device *rdev);
2952 extern void radeon_wb_fini(struct radeon_device *rdev);
2953 extern int radeon_wb_init(struct radeon_device *rdev);
2954 extern void radeon_wb_disable(struct radeon_device *rdev);
2955 extern void radeon_surface_init(struct radeon_device *rdev);
2956 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2957 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2958 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2959 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2960 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2961 extern int radeon_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2962                                      uint32_t flags);
2963 extern bool radeon_ttm_tt_has_userptr(struct ttm_tt *ttm);
2964 extern bool radeon_ttm_tt_is_readonly(struct ttm_tt *ttm);
2965 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2966 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2967 extern int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2968 extern int radeon_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2969 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2970 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2971                                              const u32 *registers,
2972                                              const u32 array_size);
2973
2974 /*
2975  * vm
2976  */
2977 int radeon_vm_manager_init(struct radeon_device *rdev);
2978 void radeon_vm_manager_fini(struct radeon_device *rdev);
2979 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2980 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2981 struct radeon_bo_list *radeon_vm_get_bos(struct radeon_device *rdev,
2982                                           struct radeon_vm *vm,
2983                                           struct list_head *head);
2984 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2985                                        struct radeon_vm *vm, int ring);
2986 void radeon_vm_flush(struct radeon_device *rdev,
2987                      struct radeon_vm *vm,
2988                      int ring, struct radeon_fence *fence);
2989 void radeon_vm_fence(struct radeon_device *rdev,
2990                      struct radeon_vm *vm,
2991                      struct radeon_fence *fence);
2992 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2993 int radeon_vm_update_page_directory(struct radeon_device *rdev,
2994                                     struct radeon_vm *vm);
2995 int radeon_vm_clear_freed(struct radeon_device *rdev,
2996                           struct radeon_vm *vm);
2997 int radeon_vm_clear_invalids(struct radeon_device *rdev,
2998                              struct radeon_vm *vm);
2999 int radeon_vm_bo_update(struct radeon_device *rdev,
3000                         struct radeon_bo_va *bo_va,
3001                         struct ttm_mem_reg *mem);
3002 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
3003                              struct radeon_bo *bo);
3004 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
3005                                        struct radeon_bo *bo);
3006 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
3007                                       struct radeon_vm *vm,
3008                                       struct radeon_bo *bo);
3009 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
3010                           struct radeon_bo_va *bo_va,
3011                           uint64_t offset,
3012                           uint32_t flags);
3013 void radeon_vm_bo_rmv(struct radeon_device *rdev,
3014                       struct radeon_bo_va *bo_va);
3015
3016 /* audio */
3017 void r600_audio_update_hdmi(struct work_struct *work);
3018 struct r600_audio_pin *r600_audio_get_pin(struct radeon_device *rdev);
3019 struct r600_audio_pin *dce6_audio_get_pin(struct radeon_device *rdev);
3020 void r600_audio_enable(struct radeon_device *rdev,
3021                        struct r600_audio_pin *pin,
3022                        u8 enable_mask);
3023 void dce6_audio_enable(struct radeon_device *rdev,
3024                        struct r600_audio_pin *pin,
3025                        u8 enable_mask);
3026
3027 /*
3028  * R600 vram scratch functions
3029  */
3030 int r600_vram_scratch_init(struct radeon_device *rdev);
3031 void r600_vram_scratch_fini(struct radeon_device *rdev);
3032
3033 /*
3034  * r600 cs checking helper
3035  */
3036 unsigned r600_mip_minify(unsigned size, unsigned level);
3037 bool r600_fmt_is_valid_color(u32 format);
3038 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
3039 int r600_fmt_get_blocksize(u32 format);
3040 int r600_fmt_get_nblocksx(u32 format, u32 w);
3041 int r600_fmt_get_nblocksy(u32 format, u32 h);
3042
3043 /*
3044  * r600 functions used by radeon_encoder.c
3045  */
3046 struct radeon_hdmi_acr {
3047         u32 clock;
3048
3049         int n_32khz;
3050         int cts_32khz;
3051
3052         int n_44_1khz;
3053         int cts_44_1khz;
3054
3055         int n_48khz;
3056         int cts_48khz;
3057
3058 };
3059
3060 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
3061
3062 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
3063                                      u32 tiling_pipe_num,
3064                                      u32 max_rb_num,
3065                                      u32 total_max_rb_num,
3066                                      u32 enabled_rb_mask);
3067
3068 /*
3069  * evergreen functions used by radeon_encoder.c
3070  */
3071
3072 extern int ni_init_microcode(struct radeon_device *rdev);
3073 extern int ni_mc_load_microcode(struct radeon_device *rdev);
3074
3075 /* radeon_acpi.c */
3076 #if defined(CONFIG_ACPI)
3077 extern int radeon_acpi_init(struct radeon_device *rdev);
3078 extern void radeon_acpi_fini(struct radeon_device *rdev);
3079 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
3080 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
3081                                                 u8 perf_req, bool advertise);
3082 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
3083 #else
3084 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
3085 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
3086 #endif
3087
3088 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
3089                            struct radeon_cs_packet *pkt,
3090                            unsigned idx);
3091 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
3092 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
3093                            struct radeon_cs_packet *pkt);
3094 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
3095                                 struct radeon_bo_list **cs_reloc,
3096                                 int nomm);
3097 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
3098                                uint32_t *vline_start_end,
3099                                uint32_t *vline_status);
3100
3101 #include "radeon_object.h"
3102
3103 #endif