drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67 #include <linux/interval_tree.h>
  68
  69 #include <ttm/ttm_bo_api.h>
  70 #include <ttm/ttm_bo_driver.h>
  71 #include <ttm/ttm_placement.h>
  72 #include <ttm/ttm_module.h>
  73 #include <ttm/ttm_execbuf_util.h>
  74
  75 #include "radeon_family.h"
  76 #include "radeon_mode.h"
  77 #include "radeon_reg.h"
  78
  79 /*
  80  * Modules parameters.
  81  */
  82 extern int radeon_no_wb;
  83 extern int radeon_modeset;
  84 extern int radeon_dynclks;
  85 extern int radeon_r4xx_atom;
  86 extern int radeon_agpmode;
  87 extern int radeon_vram_limit;
  88 extern int radeon_gart_size;
  89 extern int radeon_benchmarking;
  90 extern int radeon_testing;
  91 extern int radeon_connector_table;
  92 extern int radeon_tv;
  93 extern int radeon_audio;
  94 extern int radeon_disp_priority;
  95 extern int radeon_hw_i2c;
  96 extern int radeon_pcie_gen2;
  97 extern int radeon_msi;
  98 extern int radeon_lockup_timeout;
  99 extern int radeon_fastfb;
 100 extern int radeon_dpm;
 101 extern int radeon_aspm;
 102 extern int radeon_runtime_pm;
 103 extern int radeon_hard_reset;
 104 extern int radeon_vm_size;
 105 extern int radeon_vm_block_size;
 106 extern int radeon_deep_color;
 107
 108 /*
 109  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 110  * symbol;
 111  */
 112 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 113 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 114 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 115 #define RADEON_IB_POOL_SIZE                     16
 116 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 117 #define RADEONFB_CONN_LIMIT                     4
 118 #define RADEON_BIOS_NUM_SCRATCH                 8
 119
 120 /* fence seq are set to this number when signaled */
 121 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 122
 123 /* internal ring indices */
 124 /* r1xx+ has gfx CP ring */
 125 #define RADEON_RING_TYPE_GFX_INDEX              0
 126
 127 /* cayman has 2 compute CP rings */
 128 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 129 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 130
 131 /* R600+ has an async dma ring */
 132 #define R600_RING_TYPE_DMA_INDEX                3
 133 /* cayman add a second async dma ring */
 134 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 135
 136 /* R600+ */
 137 #define R600_RING_TYPE_UVD_INDEX                5
 138
 139 /* TN+ */
 140 #define TN_RING_TYPE_VCE1_INDEX                 6
 141 #define TN_RING_TYPE_VCE2_INDEX                 7
 142
 143 /* max number of rings */
 144 #define RADEON_NUM_RINGS                        8
 145
 146 /* number of hw syncs before falling back on blocking */
 147 #define RADEON_NUM_SYNCS                        4
 148
 149 /* number of hw syncs before falling back on blocking */
 150 #define RADEON_NUM_SYNCS                        4
 151
 152 /* hardcode those limit for now */
 153 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 154 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 155 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 156
 157 /* hard reset data */
 158 #define RADEON_ASIC_RESET_DATA                  0x39d5e86b
 159
 160 /* reset flags */
 161 #define RADEON_RESET_GFX                        (1 << 0)
 162 #define RADEON_RESET_COMPUTE                    (1 << 1)
 163 #define RADEON_RESET_DMA                        (1 << 2)
 164 #define RADEON_RESET_CP                         (1 << 3)
 165 #define RADEON_RESET_GRBM                       (1 << 4)
 166 #define RADEON_RESET_DMA1                       (1 << 5)
 167 #define RADEON_RESET_RLC                        (1 << 6)
 168 #define RADEON_RESET_SEM                        (1 << 7)
 169 #define RADEON_RESET_IH                         (1 << 8)
 170 #define RADEON_RESET_VMC                        (1 << 9)
 171 #define RADEON_RESET_MC                         (1 << 10)
 172 #define RADEON_RESET_DISPLAY                    (1 << 11)
 173
 174 /* CG block flags */
 175 #define RADEON_CG_BLOCK_GFX                     (1 << 0)
 176 #define RADEON_CG_BLOCK_MC                      (1 << 1)
 177 #define RADEON_CG_BLOCK_SDMA                    (1 << 2)
 178 #define RADEON_CG_BLOCK_UVD                     (1 << 3)
 179 #define RADEON_CG_BLOCK_VCE                     (1 << 4)
 180 #define RADEON_CG_BLOCK_HDP                     (1 << 5)
 181 #define RADEON_CG_BLOCK_BIF                     (1 << 6)
 182
 183 /* CG flags */
 184 #define RADEON_CG_SUPPORT_GFX_MGCG              (1 << 0)
 185 #define RADEON_CG_SUPPORT_GFX_MGLS              (1 << 1)
 186 #define RADEON_CG_SUPPORT_GFX_CGCG              (1 << 2)
 187 #define RADEON_CG_SUPPORT_GFX_CGLS              (1 << 3)
 188 #define RADEON_CG_SUPPORT_GFX_CGTS              (1 << 4)
 189 #define RADEON_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 190 #define RADEON_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 191 #define RADEON_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 192 #define RADEON_CG_SUPPORT_MC_LS                 (1 << 8)
 193 #define RADEON_CG_SUPPORT_MC_MGCG               (1 << 9)
 194 #define RADEON_CG_SUPPORT_SDMA_LS               (1 << 10)
 195 #define RADEON_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 196 #define RADEON_CG_SUPPORT_BIF_LS                (1 << 12)
 197 #define RADEON_CG_SUPPORT_UVD_MGCG              (1 << 13)
 198 #define RADEON_CG_SUPPORT_VCE_MGCG              (1 << 14)
 199 #define RADEON_CG_SUPPORT_HDP_LS                (1 << 15)
 200 #define RADEON_CG_SUPPORT_HDP_MGCG              (1 << 16)
 201
 202 /* PG flags */
 203 #define RADEON_PG_SUPPORT_GFX_PG                (1 << 0)
 204 #define RADEON_PG_SUPPORT_GFX_SMG               (1 << 1)
 205 #define RADEON_PG_SUPPORT_GFX_DMG               (1 << 2)
 206 #define RADEON_PG_SUPPORT_UVD                   (1 << 3)
 207 #define RADEON_PG_SUPPORT_VCE                   (1 << 4)
 208 #define RADEON_PG_SUPPORT_CP                    (1 << 5)
 209 #define RADEON_PG_SUPPORT_GDS                   (1 << 6)
 210 #define RADEON_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 211 #define RADEON_PG_SUPPORT_SDMA                  (1 << 8)
 212 #define RADEON_PG_SUPPORT_ACP                   (1 << 9)
 213 #define RADEON_PG_SUPPORT_SAMU                  (1 << 10)
 214
 215 /* max cursor sizes (in pixels) */
 216 #define CURSOR_WIDTH 64
 217 #define CURSOR_HEIGHT 64
 218
 219 #define CIK_CURSOR_WIDTH 128
 220 #define CIK_CURSOR_HEIGHT 128
 221
 222 /*
 223  * Errata workarounds.
 224  */
 225 enum radeon_pll_errata {
 226         CHIP_ERRATA_R300_CG             = 0x00000001,
 227         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 228         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 229 };
 230
 231
 232 struct radeon_device;
 233
 234
 235 /*
 236  * BIOS.
 237  */
 238 bool radeon_get_bios(struct radeon_device *rdev);
 239
 240 /*
 241  * Dummy page
 242  */
 243 struct radeon_dummy_page {
 244         struct page     *page;
 245         dma_addr_t      addr;
 246 };
 247 int radeon_dummy_page_init(struct radeon_device *rdev);
 248 void radeon_dummy_page_fini(struct radeon_device *rdev);
 249
 250
 251 /*
 252  * Clocks
 253  */
 254 struct radeon_clock {
 255         struct radeon_pll p1pll;
 256         struct radeon_pll p2pll;
 257         struct radeon_pll dcpll;
 258         struct radeon_pll spll;
 259         struct radeon_pll mpll;
 260         /* 10 Khz units */
 261         uint32_t default_mclk;
 262         uint32_t default_sclk;
 263         uint32_t default_dispclk;
 264         uint32_t current_dispclk;
 265         uint32_t dp_extclk;
 266         uint32_t max_pixel_clock;
 267 };
 268
 269 /*
 270  * Power management
 271  */
 272 int radeon_pm_init(struct radeon_device *rdev);
 273 int radeon_pm_late_init(struct radeon_device *rdev);
 274 void radeon_pm_fini(struct radeon_device *rdev);
 275 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 276 void radeon_pm_suspend(struct radeon_device *rdev);
 277 void radeon_pm_resume(struct radeon_device *rdev);
 278 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 279 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 280 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 281                                    u8 clock_type,
 282                                    u32 clock,
 283                                    bool strobe_mode,
 284                                    struct atom_clock_dividers *dividers);
 285 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 286                                         u32 clock,
 287                                         bool strobe_mode,
 288                                         struct atom_mpll_param *mpll_param);
 289 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 290 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 291                                           u16 voltage_level, u8 voltage_type,
 292                                           u32 *gpio_value, u32 *gpio_mask);
 293 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 294                                          u32 eng_clock, u32 mem_clock);
 295 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 296                                  u8 voltage_type, u16 *voltage_step);
 297 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 298                              u16 voltage_id, u16 *voltage);
 299 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 300                                                       u16 *voltage,
 301                                                       u16 leakage_idx);
 302 int radeon_atom_get_leakage_id_from_vbios(struct radeon_device *rdev,
 303                                           u16 *leakage_id);
 304 int radeon_atom_get_leakage_vddc_based_on_leakage_params(struct radeon_device *rdev,
 305                                                          u16 *vddc, u16 *vddci,
 306                                                          u16 virtual_voltage_id,
 307                                                          u16 vbios_voltage_id);
 308 int radeon_atom_get_voltage_evv(struct radeon_device *rdev,
 309                                 u16 virtual_voltage_id,
 310                                 u16 *voltage);
 311 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 312                                       u8 voltage_type,
 313                                       u16 nominal_voltage,
 314                                       u16 *true_voltage);
 315 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 316                                 u8 voltage_type, u16 *min_voltage);
 317 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 318                                 u8 voltage_type, u16 *max_voltage);
 319 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 320                                   u8 voltage_type, u8 voltage_mode,
 321                                   struct atom_voltage_table *voltage_table);
 322 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 323                                  u8 voltage_type, u8 voltage_mode);
 324 int radeon_atom_get_svi2_info(struct radeon_device *rdev,
 325                               u8 voltage_type,
 326                               u8 *svd_gpio_id, u8 *svc_gpio_id);
 327 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 328                                    u32 mem_clock);
 329 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 330                                u32 mem_clock);
 331 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 332                                   u8 module_index,
 333                                   struct atom_mc_reg_table *reg_table);
 334 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 335                                 u8 module_index, struct atom_memory_info *mem_info);
 336 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 337                                      bool gddr5, u8 module_index,
 338                                      struct atom_memory_clock_range_table *mclk_range_table);
 339 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 340                              u16 voltage_id, u16 *voltage);
 341 void rs690_pm_info(struct radeon_device *rdev);
 342 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 343                                     unsigned *bankh, unsigned *mtaspect,
 344                                     unsigned *tile_split);
 345
 346 /*
 347  * Fences.
 348  */
 349 struct radeon_fence_driver {
 350         uint32_t                        scratch_reg;
 351         uint64_t                        gpu_addr;
 352         volatile uint32_t               *cpu_addr;
 353         /* sync_seq is protected by ring emission lock */
 354         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 355         atomic64_t                      last_seq;
 356         bool                            initialized;
 357 };
 358
 359 struct radeon_fence {
 360         struct radeon_device            *rdev;
 361         struct kref                     kref;
 362         /* protected by radeon_fence.lock */
 363         uint64_t                        seq;
 364         /* RB, DMA, etc. */
 365         unsigned                        ring;
 366 };
 367
 368 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 369 int radeon_fence_driver_init(struct radeon_device *rdev);
 370 void radeon_fence_driver_fini(struct radeon_device *rdev);
 371 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 372 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 373 void radeon_fence_process(struct radeon_device *rdev, int ring);
 374 bool radeon_fence_signaled(struct radeon_fence *fence);
 375 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 376 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
 377 int radeon_fence_wait_empty(struct radeon_device *rdev, int ring);
 378 int radeon_fence_wait_any(struct radeon_device *rdev,
 379                           struct radeon_fence **fences,
 380                           bool intr);
 381 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 382 void radeon_fence_unref(struct radeon_fence **fence);
 383 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 384 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 385 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 386 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 387                                                       struct radeon_fence *b)
 388 {
 389         if (!a) {
 390                 return b;
 391         }
 392
 393         if (!b) {
 394                 return a;
 395         }
 396
 397         BUG_ON(a->ring != b->ring);
 398
 399         if (a->seq > b->seq) {
 400                 return a;
 401         } else {
 402                 return b;
 403         }
 404 }
 405
 406 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 407                                            struct radeon_fence *b)
 408 {
 409         if (!a) {
 410                 return false;
 411         }
 412
 413         if (!b) {
 414                 return true;
 415         }
 416
 417         BUG_ON(a->ring != b->ring);
 418
 419         return a->seq < b->seq;
 420 }
 421
 422 /*
 423  * Tiling registers
 424  */
 425 struct radeon_surface_reg {
 426         struct radeon_bo *bo;
 427 };
 428
 429 #define RADEON_GEM_MAX_SURFACES 8
 430
 431 /*
 432  * TTM.
 433  */
 434 struct radeon_mman {
 435         struct ttm_bo_global_ref        bo_global_ref;
 436         struct drm_global_reference     mem_global_ref;
 437         struct ttm_bo_device            bdev;
 438         bool                            mem_global_referenced;
 439         bool                            initialized;
 440
 441 #if defined(CONFIG_DEBUG_FS)
 442         struct dentry                   *vram;
 443         struct dentry                   *gtt;
 444 #endif
 445 };
 446
 447 /* bo virtual address in a specific vm */
 448 struct radeon_bo_va {
 449         /* protected by bo being reserved */
 450         struct list_head                bo_list;
 451         uint32_t                        flags;
 452         uint64_t                        addr;
 453         unsigned                        ref_count;
 454
 455         /* protected by vm mutex */
 456         struct interval_tree_node       it;
 457         struct list_head                vm_status;
 458
 459         /* constant after initialization */
 460         struct radeon_vm                *vm;
 461         struct radeon_bo                *bo;
 462 };
 463
 464 struct radeon_bo {
 465         /* Protected by gem.mutex */
 466         struct list_head                list;
 467         /* Protected by tbo.reserved */
 468         u32                             initial_domain;
 469         u32                             placements[3];
 470         struct ttm_placement            placement;
 471         struct ttm_buffer_object        tbo;
 472         struct ttm_bo_kmap_obj          kmap;
 473         u32                             flags;
 474         unsigned                        pin_count;
 475         void                            *kptr;
 476         u32                             tiling_flags;
 477         u32                             pitch;
 478         int                             surface_reg;
 479         /* list of all virtual address to which this bo
 480          * is associated to
 481          */
 482         struct list_head                va;
 483         /* Constant after initialization */
 484         struct radeon_device            *rdev;
 485         struct drm_gem_object           gem_base;
 486
 487         struct ttm_bo_kmap_obj          dma_buf_vmap;
 488         pid_t                           pid;
 489 };
 490 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 491
 492 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 493
 494 /* sub-allocation manager, it has to be protected by another lock.
 495  * By conception this is an helper for other part of the driver
 496  * like the indirect buffer or semaphore, which both have their
 497  * locking.
 498  *
 499  * Principe is simple, we keep a list of sub allocation in offset
 500  * order (first entry has offset == 0, last entry has the highest
 501  * offset).
 502  *
 503  * When allocating new object we first check if there is room at
 504  * the end total_size - (last_object_offset + last_object_size) >=
 505  * alloc_size. If so we allocate new object there.
 506  *
 507  * When there is not enough room at the end, we start waiting for
 508  * each sub object until we reach object_offset+object_size >=
 509  * alloc_size, this object then become the sub object we return.
 510  *
 511  * Alignment can't be bigger than page size.
 512  *
 513  * Hole are not considered for allocation to keep things simple.
 514  * Assumption is that there won't be hole (all object on same
 515  * alignment).
 516  */
 517 struct radeon_sa_manager {
 518         wait_queue_head_t       wq;
 519         struct radeon_bo        *bo;
 520         struct list_head        *hole;
 521         struct list_head        flist[RADEON_NUM_RINGS];
 522         struct list_head        olist;
 523         unsigned                size;
 524         uint64_t                gpu_addr;
 525         void                    *cpu_ptr;
 526         uint32_t                domain;
 527         uint32_t                align;
 528 };
 529
 530 struct radeon_sa_bo;
 531
 532 /* sub-allocation buffer */
 533 struct radeon_sa_bo {
 534         struct list_head                olist;
 535         struct list_head                flist;
 536         struct radeon_sa_manager        *manager;
 537         unsigned                        soffset;
 538         unsigned                        eoffset;
 539         struct radeon_fence             *fence;
 540 };
 541
 542 /*
 543  * GEM objects.
 544  */
 545 struct radeon_gem {
 546         struct mutex            mutex;
 547         struct list_head        objects;
 548 };
 549
 550 int radeon_gem_init(struct radeon_device *rdev);
 551 void radeon_gem_fini(struct radeon_device *rdev);
 552 int radeon_gem_object_create(struct radeon_device *rdev, unsigned long size,
 553                                 int alignment, int initial_domain,
 554                                 u32 flags, bool kernel,
 555                                 struct drm_gem_object **obj);
 556
 557 int radeon_mode_dumb_create(struct drm_file *file_priv,
 558                             struct drm_device *dev,
 559                             struct drm_mode_create_dumb *args);
 560 int radeon_mode_dumb_mmap(struct drm_file *filp,
 561                           struct drm_device *dev,
 562                           uint32_t handle, uint64_t *offset_p);
 563
 564 /*
 565  * Semaphores.
 566  */
 567 struct radeon_semaphore {
 568         struct radeon_sa_bo             *sa_bo;
 569         signed                          waiters;
 570         uint64_t                        gpu_addr;
 571         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 572 };
 573
 574 int radeon_semaphore_create(struct radeon_device *rdev,
 575                             struct radeon_semaphore **semaphore);
 576 bool radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 577                                   struct radeon_semaphore *semaphore);
 578 bool radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 579                                 struct radeon_semaphore *semaphore);
 580 void radeon_semaphore_sync_to(struct radeon_semaphore *semaphore,
 581                               struct radeon_fence *fence);
 582 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 583                                 struct radeon_semaphore *semaphore,
 584                                 int waiting_ring);
 585 void radeon_semaphore_free(struct radeon_device *rdev,
 586                            struct radeon_semaphore **semaphore,
 587                            struct radeon_fence *fence);
 588
 589 /*
 590  * GART structures, functions & helpers
 591  */
 592 struct radeon_mc;
 593
 594 #define RADEON_GPU_PAGE_SIZE 4096
 595 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 596 #define RADEON_GPU_PAGE_SHIFT 12
 597 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 598
 599 #define RADEON_GART_PAGE_DUMMY  0
 600 #define RADEON_GART_PAGE_VALID  (1 << 0)
 601 #define RADEON_GART_PAGE_READ   (1 << 1)
 602 #define RADEON_GART_PAGE_WRITE  (1 << 2)
 603 #define RADEON_GART_PAGE_SNOOP  (1 << 3)
 604
 605 struct radeon_gart {
 606         dma_addr_t                      table_addr;
 607         struct radeon_bo                *robj;
 608         void                            *ptr;
 609         unsigned                        num_gpu_pages;
 610         unsigned                        num_cpu_pages;
 611         unsigned                        table_size;
 612         struct page                     **pages;
 613         dma_addr_t                      *pages_addr;
 614         bool                            ready;
 615 };
 616
 617 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 618 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 619 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 620 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 621 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 622 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 623 int radeon_gart_init(struct radeon_device *rdev);
 624 void radeon_gart_fini(struct radeon_device *rdev);
 625 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 626                         int pages);
 627 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 628                      int pages, struct page **pagelist,
 629                      dma_addr_t *dma_addr, uint32_t flags);
 630
 631
 632 /*
 633  * GPU MC structures, functions & helpers
 634  */
 635 struct radeon_mc {
 636         resource_size_t         aper_size;
 637         resource_size_t         aper_base;
 638         resource_size_t         agp_base;
 639         /* for some chips with <= 32MB we need to lie
 640          * about vram size near mc fb location */
 641         u64                     mc_vram_size;
 642         u64                     visible_vram_size;
 643         u64                     gtt_size;
 644         u64                     gtt_start;
 645         u64                     gtt_end;
 646         u64                     vram_start;
 647         u64                     vram_end;
 648         unsigned                vram_width;
 649         u64                     real_vram_size;
 650         int                     vram_mtrr;
 651         bool                    vram_is_ddr;
 652         bool                    igp_sideport_enabled;
 653         u64                     gtt_base_align;
 654         u64                     mc_mask;
 655 };
 656
 657 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 658 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 659
 660 /*
 661  * GPU scratch registers structures, functions & helpers
 662  */
 663 struct radeon_scratch {
 664         unsigned                num_reg;
 665         uint32_t                reg_base;
 666         bool                    free[32];
 667         uint32_t                reg[32];
 668 };
 669
 670 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 671 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 672
 673 /*
 674  * GPU doorbell structures, functions & helpers
 675  */
 676 #define RADEON_MAX_DOORBELLS 1024       /* Reserve at most 1024 doorbell slots for radeon-owned rings. */
 677
 678 struct radeon_doorbell {
 679         /* doorbell mmio */
 680         resource_size_t         base;
 681         resource_size_t         size;
 682         u32 __iomem             *ptr;
 683         u32                     num_doorbells;  /* Number of doorbells actually reserved for radeon. */
 684         unsigned long           used[DIV_ROUND_UP(RADEON_MAX_DOORBELLS, BITS_PER_LONG)];
 685 };
 686
 687 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 688 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 689
 690 /*
 691  * IRQS.
 692  */
 693
 694 struct radeon_flip_work {
 695         struct work_struct              flip_work;
 696         struct work_struct              unpin_work;
 697         struct radeon_device            *rdev;
 698         int                             crtc_id;
 699         uint64_t                        base;
 700         struct drm_pending_vblank_event *event;
 701         struct radeon_bo                *old_rbo;
 702         struct radeon_fence             *fence;
 703 };
 704
 705 struct r500_irq_stat_regs {
 706         u32 disp_int;
 707         u32 hdmi0_status;
 708 };
 709
 710 struct r600_irq_stat_regs {
 711         u32 disp_int;
 712         u32 disp_int_cont;
 713         u32 disp_int_cont2;
 714         u32 d1grph_int;
 715         u32 d2grph_int;
 716         u32 hdmi0_status;
 717         u32 hdmi1_status;
 718 };
 719
 720 struct evergreen_irq_stat_regs {
 721         u32 disp_int;
 722         u32 disp_int_cont;
 723         u32 disp_int_cont2;
 724         u32 disp_int_cont3;
 725         u32 disp_int_cont4;
 726         u32 disp_int_cont5;
 727         u32 d1grph_int;
 728         u32 d2grph_int;
 729         u32 d3grph_int;
 730         u32 d4grph_int;
 731         u32 d5grph_int;
 732         u32 d6grph_int;
 733         u32 afmt_status1;
 734         u32 afmt_status2;
 735         u32 afmt_status3;
 736         u32 afmt_status4;
 737         u32 afmt_status5;
 738         u32 afmt_status6;
 739 };
 740
 741 struct cik_irq_stat_regs {
 742         u32 disp_int;
 743         u32 disp_int_cont;
 744         u32 disp_int_cont2;
 745         u32 disp_int_cont3;
 746         u32 disp_int_cont4;
 747         u32 disp_int_cont5;
 748         u32 disp_int_cont6;
 749         u32 d1grph_int;
 750         u32 d2grph_int;
 751         u32 d3grph_int;
 752         u32 d4grph_int;
 753         u32 d5grph_int;
 754         u32 d6grph_int;
 755 };
 756
 757 union radeon_irq_stat_regs {
 758         struct r500_irq_stat_regs r500;
 759         struct r600_irq_stat_regs r600;
 760         struct evergreen_irq_stat_regs evergreen;
 761         struct cik_irq_stat_regs cik;
 762 };
 763
 764 struct radeon_irq {
 765         bool                            installed;
 766         spinlock_t                      lock;
 767         atomic_t                        ring_int[RADEON_NUM_RINGS];
 768         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 769         atomic_t                        pflip[RADEON_MAX_CRTCS];
 770         wait_queue_head_t               vblank_queue;
 771         bool                            hpd[RADEON_MAX_HPD_PINS];
 772         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 773         union radeon_irq_stat_regs      stat_regs;
 774         bool                            dpm_thermal;
 775 };
 776
 777 int radeon_irq_kms_init(struct radeon_device *rdev);
 778 void radeon_irq_kms_fini(struct radeon_device *rdev);
 779 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 780 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 781 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 782 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 783 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 784 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 785 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 786 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 787
 788 /*
 789  * CP & rings.
 790  */
 791
 792 struct radeon_ib {
 793         struct radeon_sa_bo             *sa_bo;
 794         uint32_t                        length_dw;
 795         uint64_t                        gpu_addr;
 796         uint32_t                        *ptr;
 797         int                             ring;
 798         struct radeon_fence             *fence;
 799         struct radeon_vm                *vm;
 800         bool                            is_const_ib;
 801         struct radeon_semaphore         *semaphore;
 802 };
 803
 804 struct radeon_ring {
 805         struct radeon_bo        *ring_obj;
 806         volatile uint32_t       *ring;
 807         unsigned                rptr_offs;
 808         unsigned                rptr_save_reg;
 809         u64                     next_rptr_gpu_addr;
 810         volatile u32            *next_rptr_cpu_addr;
 811         unsigned                wptr;
 812         unsigned                wptr_old;
 813         unsigned                ring_size;
 814         unsigned                ring_free_dw;
 815         int                     count_dw;
 816         atomic_t                last_rptr;
 817         atomic64_t              last_activity;
 818         uint64_t                gpu_addr;
 819         uint32_t                align_mask;
 820         uint32_t                ptr_mask;
 821         bool                    ready;
 822         u32                     nop;
 823         u32                     idx;
 824         u64                     last_semaphore_signal_addr;
 825         u64                     last_semaphore_wait_addr;
 826         /* for CIK queues */
 827         u32 me;
 828         u32 pipe;
 829         u32 queue;
 830         struct radeon_bo        *mqd_obj;
 831         u32 doorbell_index;
 832         unsigned                wptr_offs;
 833 };
 834
 835 struct radeon_mec {
 836         struct radeon_bo        *hpd_eop_obj;
 837         u64                     hpd_eop_gpu_addr;
 838         u32 num_pipe;
 839         u32 num_mec;
 840         u32 num_queue;
 841 };
 842
 843 /*
 844  * VM
 845  */
 846
 847 /* maximum number of VMIDs */
 848 #define RADEON_NUM_VM   16
 849
 850 /* number of entries in page table */
 851 #define RADEON_VM_PTE_COUNT (1 << radeon_vm_block_size)
 852
 853 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 854 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 855 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 856 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 857
 858 #define R600_PTE_VALID          (1 << 0)
 859 #define R600_PTE_SYSTEM         (1 << 1)
 860 #define R600_PTE_SNOOPED        (1 << 2)
 861 #define R600_PTE_READABLE       (1 << 5)
 862 #define R600_PTE_WRITEABLE      (1 << 6)
 863
 864 /* PTE (Page Table Entry) fragment field for different page sizes */
 865 #define R600_PTE_FRAG_4KB       (0 << 7)
 866 #define R600_PTE_FRAG_64KB      (4 << 7)
 867 #define R600_PTE_FRAG_256KB     (6 << 7)
 868
 869 /* flags needed to be set so we can copy directly from the GART table */
 870 #define R600_PTE_GART_MASK      ( R600_PTE_READABLE | R600_PTE_WRITEABLE | \
 871                                   R600_PTE_SYSTEM | R600_PTE_VALID )
 872
 873 struct radeon_vm_pt {
 874         struct radeon_bo                *bo;
 875         uint64_t                        addr;
 876 };
 877
 878 struct radeon_vm {
 879         struct rb_root                  va;
 880         unsigned                        id;
 881
 882         /* BOs moved, but not yet updated in the PT */
 883         struct list_head                invalidated;
 884
 885         /* BOs freed, but not yet updated in the PT */
 886         struct list_head                freed;
 887
 888         /* contains the page directory */
 889         struct radeon_bo                *page_directory;
 890         uint64_t                        pd_gpu_addr;
 891         unsigned                        max_pde_used;
 892
 893         /* array of page tables, one for each page directory entry */
 894         struct radeon_vm_pt             *page_tables;
 895
 896         struct radeon_bo_va             *ib_bo_va;
 897
 898         struct mutex                    mutex;
 899         /* last fence for cs using this vm */
 900         struct radeon_fence             *fence;
 901         /* last flush or NULL if we still need to flush */
 902         struct radeon_fence             *last_flush;
 903         /* last use of vmid */
 904         struct radeon_fence             *last_id_use;
 905 };
 906
 907 struct radeon_vm_manager {
 908         struct radeon_fence             *active[RADEON_NUM_VM];
 909         uint32_t                        max_pfn;
 910         /* number of VMIDs */
 911         unsigned                        nvm;
 912         /* vram base address for page table entry  */
 913         u64                             vram_base_offset;
 914         /* is vm enabled? */
 915         bool                            enabled;
 916 };
 917
 918 /*
 919  * file private structure
 920  */
 921 struct radeon_fpriv {
 922         struct radeon_vm                vm;
 923 };
 924
 925 /*
 926  * R6xx+ IH ring
 927  */
 928 struct r600_ih {
 929         struct radeon_bo        *ring_obj;
 930         volatile uint32_t       *ring;
 931         unsigned                rptr;
 932         unsigned                ring_size;
 933         uint64_t                gpu_addr;
 934         uint32_t                ptr_mask;
 935         atomic_t                lock;
 936         bool                    enabled;
 937 };
 938
 939 /*
 940  * RLC stuff
 941  */
 942 #include "clearstate_defs.h"
 943
 944 struct radeon_rlc {
 945         /* for power gating */
 946         struct radeon_bo        *save_restore_obj;
 947         uint64_t                save_restore_gpu_addr;
 948         volatile uint32_t       *sr_ptr;
 949         const u32               *reg_list;
 950         u32                     reg_list_size;
 951         /* for clear state */
 952         struct radeon_bo        *clear_state_obj;
 953         uint64_t                clear_state_gpu_addr;
 954         volatile uint32_t       *cs_ptr;
 955         const struct cs_section_def   *cs_data;
 956         u32                     clear_state_size;
 957         /* for cp tables */
 958         struct radeon_bo        *cp_table_obj;
 959         uint64_t                cp_table_gpu_addr;
 960         volatile uint32_t       *cp_table_ptr;
 961         u32                     cp_table_size;
 962 };
 963
 964 int radeon_ib_get(struct radeon_device *rdev, int ring,
 965                   struct radeon_ib *ib, struct radeon_vm *vm,
 966                   unsigned size);
 967 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 968 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 969                        struct radeon_ib *const_ib);
 970 int radeon_ib_pool_init(struct radeon_device *rdev);
 971 void radeon_ib_pool_fini(struct radeon_device *rdev);
 972 int radeon_ib_ring_tests(struct radeon_device *rdev);
 973 /* Ring access between begin & end cannot sleep */
 974 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 975                                       struct radeon_ring *ring);
 976 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 977 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 978 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 979 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 980 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 981 void radeon_ring_undo(struct radeon_ring *ring);
 982 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 983 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 984 void radeon_ring_lockup_update(struct radeon_device *rdev,
 985                                struct radeon_ring *ring);
 986 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 987 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 988                             uint32_t **data);
 989 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 990                         unsigned size, uint32_t *data);
 991 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 992                      unsigned rptr_offs, u32 nop);
 993 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 994
 995
 996 /* r600 async dma */
 997 void r600_dma_stop(struct radeon_device *rdev);
 998 int r600_dma_resume(struct radeon_device *rdev);
 999 void r600_dma_fini(struct radeon_device *rdev);
1000
1001 void cayman_dma_stop(struct radeon_device *rdev);
1002 int cayman_dma_resume(struct radeon_device *rdev);
1003 void cayman_dma_fini(struct radeon_device *rdev);
1004
1005 /*
1006  * CS.
1007  */
1008 struct radeon_cs_reloc {
1009         struct drm_gem_object           *gobj;
1010         struct radeon_bo                *robj;
1011         struct ttm_validate_buffer      tv;
1012         uint64_t                        gpu_offset;
1013         unsigned                        prefered_domains;
1014         unsigned                        allowed_domains;
1015         uint32_t                        tiling_flags;
1016         uint32_t                        handle;
1017 };
1018
1019 struct radeon_cs_chunk {
1020         uint32_t                chunk_id;
1021         uint32_t                length_dw;
1022         uint32_t                *kdata;
1023         void __user             *user_ptr;
1024 };
1025
1026 struct radeon_cs_parser {
1027         struct device           *dev;
1028         struct radeon_device    *rdev;
1029         struct drm_file         *filp;
1030         /* chunks */
1031         unsigned                nchunks;
1032         struct radeon_cs_chunk  *chunks;
1033         uint64_t                *chunks_array;
1034         /* IB */
1035         unsigned                idx;
1036         /* relocations */
1037         unsigned                nrelocs;
1038         struct radeon_cs_reloc  *relocs;
1039         struct radeon_cs_reloc  **relocs_ptr;
1040         struct radeon_cs_reloc  *vm_bos;
1041         struct list_head        validated;
1042         unsigned                dma_reloc_idx;
1043         /* indices of various chunks */
1044         int                     chunk_ib_idx;
1045         int                     chunk_relocs_idx;
1046         int                     chunk_flags_idx;
1047         int                     chunk_const_ib_idx;
1048         struct radeon_ib        ib;
1049         struct radeon_ib        const_ib;
1050         void                    *track;
1051         unsigned                family;
1052         int                     parser_error;
1053         u32                     cs_flags;
1054         u32                     ring;
1055         s32                     priority;
1056         struct ww_acquire_ctx   ticket;
1057 };
1058
1059 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
1060 {
1061         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
1062
1063         if (ibc->kdata)
1064                 return ibc->kdata[idx];
1065         return p->ib.ptr[idx];
1066 }
1067
1068
1069 struct radeon_cs_packet {
1070         unsigned        idx;
1071         unsigned        type;
1072         unsigned        reg;
1073         unsigned        opcode;
1074         int             count;
1075         unsigned        one_reg_wr;
1076 };
1077
1078 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
1079                                       struct radeon_cs_packet *pkt,
1080                                       unsigned idx, unsigned reg);
1081 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
1082                                       struct radeon_cs_packet *pkt);
1083
1084
1085 /*
1086  * AGP
1087  */
1088 int radeon_agp_init(struct radeon_device *rdev);
1089 void radeon_agp_resume(struct radeon_device *rdev);
1090 void radeon_agp_suspend(struct radeon_device *rdev);
1091 void radeon_agp_fini(struct radeon_device *rdev);
1092
1093
1094 /*
1095  * Writeback
1096  */
1097 struct radeon_wb {
1098         struct radeon_bo        *wb_obj;
1099         volatile uint32_t       *wb;
1100         uint64_t                gpu_addr;
1101         bool                    enabled;
1102         bool                    use_event;
1103 };
1104
1105 #define RADEON_WB_SCRATCH_OFFSET 0
1106 #define RADEON_WB_RING0_NEXT_RPTR 256
1107 #define RADEON_WB_CP_RPTR_OFFSET 1024
1108 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1109 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1110 #define R600_WB_DMA_RPTR_OFFSET   1792
1111 #define R600_WB_IH_WPTR_OFFSET   2048
1112 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1113 #define R600_WB_EVENT_OFFSET     3072
1114 #define CIK_WB_CP1_WPTR_OFFSET     3328
1115 #define CIK_WB_CP2_WPTR_OFFSET     3584
1116
1117 /**
1118  * struct radeon_pm - power management datas
1119  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1120  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1121  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1122  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1123  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1124  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1125  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1126  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1127  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1128  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1129  * @needed_bandwidth:   current bandwidth needs
1130  *
1131  * It keeps track of various data needed to take powermanagement decision.
1132  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1133  * Equation between gpu/memory clock and available bandwidth is hw dependent
1134  * (type of memory, bus size, efficiency, ...)
1135  */
1136
1137 enum radeon_pm_method {
1138         PM_METHOD_PROFILE,
1139         PM_METHOD_DYNPM,
1140         PM_METHOD_DPM,
1141 };
1142
1143 enum radeon_dynpm_state {
1144         DYNPM_STATE_DISABLED,
1145         DYNPM_STATE_MINIMUM,
1146         DYNPM_STATE_PAUSED,
1147         DYNPM_STATE_ACTIVE,
1148         DYNPM_STATE_SUSPENDED,
1149 };
1150 enum radeon_dynpm_action {
1151         DYNPM_ACTION_NONE,
1152         DYNPM_ACTION_MINIMUM,
1153         DYNPM_ACTION_DOWNCLOCK,
1154         DYNPM_ACTION_UPCLOCK,
1155         DYNPM_ACTION_DEFAULT
1156 };
1157
1158 enum radeon_voltage_type {
1159         VOLTAGE_NONE = 0,
1160         VOLTAGE_GPIO,
1161         VOLTAGE_VDDC,
1162         VOLTAGE_SW
1163 };
1164
1165 enum radeon_pm_state_type {
1166         /* not used for dpm */
1167         POWER_STATE_TYPE_DEFAULT,
1168         POWER_STATE_TYPE_POWERSAVE,
1169         /* user selectable states */
1170         POWER_STATE_TYPE_BATTERY,
1171         POWER_STATE_TYPE_BALANCED,
1172         POWER_STATE_TYPE_PERFORMANCE,
1173         /* internal states */
1174         POWER_STATE_TYPE_INTERNAL_UVD,
1175         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1176         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1177         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1178         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1179         POWER_STATE_TYPE_INTERNAL_BOOT,
1180         POWER_STATE_TYPE_INTERNAL_THERMAL,
1181         POWER_STATE_TYPE_INTERNAL_ACPI,
1182         POWER_STATE_TYPE_INTERNAL_ULV,
1183         POWER_STATE_TYPE_INTERNAL_3DPERF,
1184 };
1185
1186 enum radeon_pm_profile_type {
1187         PM_PROFILE_DEFAULT,
1188         PM_PROFILE_AUTO,
1189         PM_PROFILE_LOW,
1190         PM_PROFILE_MID,
1191         PM_PROFILE_HIGH,
1192 };
1193
1194 #define PM_PROFILE_DEFAULT_IDX 0
1195 #define PM_PROFILE_LOW_SH_IDX  1
1196 #define PM_PROFILE_MID_SH_IDX  2
1197 #define PM_PROFILE_HIGH_SH_IDX 3
1198 #define PM_PROFILE_LOW_MH_IDX  4
1199 #define PM_PROFILE_MID_MH_IDX  5
1200 #define PM_PROFILE_HIGH_MH_IDX 6
1201 #define PM_PROFILE_MAX         7
1202
1203 struct radeon_pm_profile {
1204         int dpms_off_ps_idx;
1205         int dpms_on_ps_idx;
1206         int dpms_off_cm_idx;
1207         int dpms_on_cm_idx;
1208 };
1209
1210 enum radeon_int_thermal_type {
1211         THERMAL_TYPE_NONE,
1212         THERMAL_TYPE_EXTERNAL,
1213         THERMAL_TYPE_EXTERNAL_GPIO,
1214         THERMAL_TYPE_RV6XX,
1215         THERMAL_TYPE_RV770,
1216         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1217         THERMAL_TYPE_EVERGREEN,
1218         THERMAL_TYPE_SUMO,
1219         THERMAL_TYPE_NI,
1220         THERMAL_TYPE_SI,
1221         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1222         THERMAL_TYPE_CI,
1223         THERMAL_TYPE_KV,
1224 };
1225
1226 struct radeon_voltage {
1227         enum radeon_voltage_type type;
1228         /* gpio voltage */
1229         struct radeon_gpio_rec gpio;
1230         u32 delay; /* delay in usec from voltage drop to sclk change */
1231         bool active_high; /* voltage drop is active when bit is high */
1232         /* VDDC voltage */
1233         u8 vddc_id; /* index into vddc voltage table */
1234         u8 vddci_id; /* index into vddci voltage table */
1235         bool vddci_enabled;
1236         /* r6xx+ sw */
1237         u16 voltage;
1238         /* evergreen+ vddci */
1239         u16 vddci;
1240 };
1241
1242 /* clock mode flags */
1243 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1244
1245 struct radeon_pm_clock_info {
1246         /* memory clock */
1247         u32 mclk;
1248         /* engine clock */
1249         u32 sclk;
1250         /* voltage info */
1251         struct radeon_voltage voltage;
1252         /* standardized clock flags */
1253         u32 flags;
1254 };
1255
1256 /* state flags */
1257 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1258
1259 struct radeon_power_state {
1260         enum radeon_pm_state_type type;
1261         struct radeon_pm_clock_info *clock_info;
1262         /* number of valid clock modes in this power state */
1263         int num_clock_modes;
1264         struct radeon_pm_clock_info *default_clock_mode;
1265         /* standardized state flags */
1266         u32 flags;
1267         u32 misc; /* vbios specific flags */
1268         u32 misc2; /* vbios specific flags */
1269         int pcie_lanes; /* pcie lanes */
1270 };
1271
1272 /*
1273  * Some modes are overclocked by very low value, accept them
1274  */
1275 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1276
1277 enum radeon_dpm_auto_throttle_src {
1278         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1279         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1280 };
1281
1282 enum radeon_dpm_event_src {
1283         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1284         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1285         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1286         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1287         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1288 };
1289
1290 #define RADEON_MAX_VCE_LEVELS 6
1291
1292 enum radeon_vce_level {
1293         RADEON_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1294         RADEON_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1295         RADEON_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1296         RADEON_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1297         RADEON_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1298         RADEON_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1299 };
1300
1301 struct radeon_ps {
1302         u32 caps; /* vbios flags */
1303         u32 class; /* vbios flags */
1304         u32 class2; /* vbios flags */
1305         /* UVD clocks */
1306         u32 vclk;
1307         u32 dclk;
1308         /* VCE clocks */
1309         u32 evclk;
1310         u32 ecclk;
1311         bool vce_active;
1312         enum radeon_vce_level vce_level;
1313         /* asic priv */
1314         void *ps_priv;
1315 };
1316
1317 struct radeon_dpm_thermal {
1318         /* thermal interrupt work */
1319         struct work_struct work;
1320         /* low temperature threshold */
1321         int                min_temp;
1322         /* high temperature threshold */
1323         int                max_temp;
1324         /* was interrupt low to high or high to low */
1325         bool               high_to_low;
1326 };
1327
1328 enum radeon_clk_action
1329 {
1330         RADEON_SCLK_UP = 1,
1331         RADEON_SCLK_DOWN
1332 };
1333
1334 struct radeon_blacklist_clocks
1335 {
1336         u32 sclk;
1337         u32 mclk;
1338         enum radeon_clk_action action;
1339 };
1340
1341 struct radeon_clock_and_voltage_limits {
1342         u32 sclk;
1343         u32 mclk;
1344         u16 vddc;
1345         u16 vddci;
1346 };
1347
1348 struct radeon_clock_array {
1349         u32 count;
1350         u32 *values;
1351 };
1352
1353 struct radeon_clock_voltage_dependency_entry {
1354         u32 clk;
1355         u16 v;
1356 };
1357
1358 struct radeon_clock_voltage_dependency_table {
1359         u32 count;
1360         struct radeon_clock_voltage_dependency_entry *entries;
1361 };
1362
1363 union radeon_cac_leakage_entry {
1364         struct {
1365                 u16 vddc;
1366                 u32 leakage;
1367         };
1368         struct {
1369                 u16 vddc1;
1370                 u16 vddc2;
1371                 u16 vddc3;
1372         };
1373 };
1374
1375 struct radeon_cac_leakage_table {
1376         u32 count;
1377         union radeon_cac_leakage_entry *entries;
1378 };
1379
1380 struct radeon_phase_shedding_limits_entry {
1381         u16 voltage;
1382         u32 sclk;
1383         u32 mclk;
1384 };
1385
1386 struct radeon_phase_shedding_limits_table {
1387         u32 count;
1388         struct radeon_phase_shedding_limits_entry *entries;
1389 };
1390
1391 struct radeon_uvd_clock_voltage_dependency_entry {
1392         u32 vclk;
1393         u32 dclk;
1394         u16 v;
1395 };
1396
1397 struct radeon_uvd_clock_voltage_dependency_table {
1398         u8 count;
1399         struct radeon_uvd_clock_voltage_dependency_entry *entries;
1400 };
1401
1402 struct radeon_vce_clock_voltage_dependency_entry {
1403         u32 ecclk;
1404         u32 evclk;
1405         u16 v;
1406 };
1407
1408 struct radeon_vce_clock_voltage_dependency_table {
1409         u8 count;
1410         struct radeon_vce_clock_voltage_dependency_entry *entries;
1411 };
1412
1413 struct radeon_ppm_table {
1414         u8 ppm_design;
1415         u16 cpu_core_number;
1416         u32 platform_tdp;
1417         u32 small_ac_platform_tdp;
1418         u32 platform_tdc;
1419         u32 small_ac_platform_tdc;
1420         u32 apu_tdp;
1421         u32 dgpu_tdp;
1422         u32 dgpu_ulv_power;
1423         u32 tj_max;
1424 };
1425
1426 struct radeon_cac_tdp_table {
1427         u16 tdp;
1428         u16 configurable_tdp;
1429         u16 tdc;
1430         u16 battery_power_limit;
1431         u16 small_power_limit;
1432         u16 low_cac_leakage;
1433         u16 high_cac_leakage;
1434         u16 maximum_power_delivery_limit;
1435 };
1436
1437 struct radeon_dpm_dynamic_state {
1438         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1439         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1440         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1441         struct radeon_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1442         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1443         struct radeon_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1444         struct radeon_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1445         struct radeon_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1446         struct radeon_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1447         struct radeon_clock_array valid_sclk_values;
1448         struct radeon_clock_array valid_mclk_values;
1449         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1450         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1451         u32 mclk_sclk_ratio;
1452         u32 sclk_mclk_delta;
1453         u16 vddc_vddci_delta;
1454         u16 min_vddc_for_pcie_gen2;
1455         struct radeon_cac_leakage_table cac_leakage_table;
1456         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1457         struct radeon_ppm_table *ppm_table;
1458         struct radeon_cac_tdp_table *cac_tdp_table;
1459 };
1460
1461 struct radeon_dpm_fan {
1462         u16 t_min;
1463         u16 t_med;
1464         u16 t_high;
1465         u16 pwm_min;
1466         u16 pwm_med;
1467         u16 pwm_high;
1468         u8 t_hyst;
1469         u32 cycle_delay;
1470         u16 t_max;
1471         bool ucode_fan_control;
1472 };
1473
1474 enum radeon_pcie_gen {
1475         RADEON_PCIE_GEN1 = 0,
1476         RADEON_PCIE_GEN2 = 1,
1477         RADEON_PCIE_GEN3 = 2,
1478         RADEON_PCIE_GEN_INVALID = 0xffff
1479 };
1480
1481 enum radeon_dpm_forced_level {
1482         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1483         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1484         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1485 };
1486
1487 struct radeon_vce_state {
1488         /* vce clocks */
1489         u32 evclk;
1490         u32 ecclk;
1491         /* gpu clocks */
1492         u32 sclk;
1493         u32 mclk;
1494         u8 clk_idx;
1495         u8 pstate;
1496 };
1497
1498 struct radeon_dpm {
1499         struct radeon_ps        *ps;
1500         /* number of valid power states */
1501         int                     num_ps;
1502         /* current power state that is active */
1503         struct radeon_ps        *current_ps;
1504         /* requested power state */
1505         struct radeon_ps        *requested_ps;
1506         /* boot up power state */
1507         struct radeon_ps        *boot_ps;
1508         /* default uvd power state */
1509         struct radeon_ps        *uvd_ps;
1510         /* vce requirements */
1511         struct radeon_vce_state vce_states[RADEON_MAX_VCE_LEVELS];
1512         enum radeon_vce_level vce_level;
1513         enum radeon_pm_state_type state;
1514         enum radeon_pm_state_type user_state;
1515         u32                     platform_caps;
1516         u32                     voltage_response_time;
1517         u32                     backbias_response_time;
1518         void                    *priv;
1519         u32                     new_active_crtcs;
1520         int                     new_active_crtc_count;
1521         u32                     current_active_crtcs;
1522         int                     current_active_crtc_count;
1523         struct radeon_dpm_dynamic_state dyn_state;
1524         struct radeon_dpm_fan fan;
1525         u32 tdp_limit;
1526         u32 near_tdp_limit;
1527         u32 near_tdp_limit_adjusted;
1528         u32 sq_ramping_threshold;
1529         u32 cac_leakage;
1530         u16 tdp_od_limit;
1531         u32 tdp_adjustment;
1532         u16 load_line_slope;
1533         bool power_control;
1534         bool ac_power;
1535         /* special states active */
1536         bool                    thermal_active;
1537         bool                    uvd_active;
1538         bool                    vce_active;
1539         /* thermal handling */
1540         struct radeon_dpm_thermal thermal;
1541         /* forced levels */
1542         enum radeon_dpm_forced_level forced_level;
1543         /* track UVD streams */
1544         unsigned sd;
1545         unsigned hd;
1546 };
1547
1548 void radeon_dpm_enable_uvd(struct radeon_device *rdev, bool enable);
1549 void radeon_dpm_enable_vce(struct radeon_device *rdev, bool enable);
1550
1551 struct radeon_pm {
1552         struct mutex            mutex;
1553         /* write locked while reprogramming mclk */
1554         struct rw_semaphore     mclk_lock;
1555         u32                     active_crtcs;
1556         int                     active_crtc_count;
1557         int                     req_vblank;
1558         bool                    vblank_sync;
1559         fixed20_12              max_bandwidth;
1560         fixed20_12              igp_sideport_mclk;
1561         fixed20_12              igp_system_mclk;
1562         fixed20_12              igp_ht_link_clk;
1563         fixed20_12              igp_ht_link_width;
1564         fixed20_12              k8_bandwidth;
1565         fixed20_12              sideport_bandwidth;
1566         fixed20_12              ht_bandwidth;
1567         fixed20_12              core_bandwidth;
1568         fixed20_12              sclk;
1569         fixed20_12              mclk;
1570         fixed20_12              needed_bandwidth;
1571         struct radeon_power_state *power_state;
1572         /* number of valid power states */
1573         int                     num_power_states;
1574         int                     current_power_state_index;
1575         int                     current_clock_mode_index;
1576         int                     requested_power_state_index;
1577         int                     requested_clock_mode_index;
1578         int                     default_power_state_index;
1579         u32                     current_sclk;
1580         u32                     current_mclk;
1581         u16                     current_vddc;
1582         u16                     current_vddci;
1583         u32                     default_sclk;
1584         u32                     default_mclk;
1585         u16                     default_vddc;
1586         u16                     default_vddci;
1587         struct radeon_i2c_chan *i2c_bus;
1588         /* selected pm method */
1589         enum radeon_pm_method     pm_method;
1590         /* dynpm power management */
1591         struct delayed_work     dynpm_idle_work;
1592         enum radeon_dynpm_state dynpm_state;
1593         enum radeon_dynpm_action        dynpm_planned_action;
1594         unsigned long           dynpm_action_timeout;
1595         bool                    dynpm_can_upclock;
1596         bool                    dynpm_can_downclock;
1597         /* profile-based power management */
1598         enum radeon_pm_profile_type profile;
1599         int                     profile_index;
1600         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1601         /* internal thermal controller on rv6xx+ */
1602         enum radeon_int_thermal_type int_thermal_type;
1603         struct device           *int_hwmon_dev;
1604         /* dpm */
1605         bool                    dpm_enabled;
1606         struct radeon_dpm       dpm;
1607 };
1608
1609 int radeon_pm_get_type_index(struct radeon_device *rdev,
1610                              enum radeon_pm_state_type ps_type,
1611                              int instance);
1612 /*
1613  * UVD
1614  */
1615 #define RADEON_MAX_UVD_HANDLES  10
1616 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1617 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1618
1619 struct radeon_uvd {
1620         struct radeon_bo        *vcpu_bo;
1621         void                    *cpu_addr;
1622         uint64_t                gpu_addr;
1623         void                    *saved_bo;
1624         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1625         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1626         unsigned                img_size[RADEON_MAX_UVD_HANDLES];
1627         struct delayed_work     idle_work;
1628 };
1629
1630 int radeon_uvd_init(struct radeon_device *rdev);
1631 void radeon_uvd_fini(struct radeon_device *rdev);
1632 int radeon_uvd_suspend(struct radeon_device *rdev);
1633 int radeon_uvd_resume(struct radeon_device *rdev);
1634 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1635                               uint32_t handle, struct radeon_fence **fence);
1636 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1637                                uint32_t handle, struct radeon_fence **fence);
1638 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo);
1639 void radeon_uvd_free_handles(struct radeon_device *rdev,
1640                              struct drm_file *filp);
1641 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1642 void radeon_uvd_note_usage(struct radeon_device *rdev);
1643 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1644                                   unsigned vclk, unsigned dclk,
1645                                   unsigned vco_min, unsigned vco_max,
1646                                   unsigned fb_factor, unsigned fb_mask,
1647                                   unsigned pd_min, unsigned pd_max,
1648                                   unsigned pd_even,
1649                                   unsigned *optimal_fb_div,
1650                                   unsigned *optimal_vclk_div,
1651                                   unsigned *optimal_dclk_div);
1652 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1653                                 unsigned cg_upll_func_cntl);
1654
1655 /*
1656  * VCE
1657  */
1658 #define RADEON_MAX_VCE_HANDLES  16
1659 #define RADEON_VCE_STACK_SIZE   (1024*1024)
1660 #define RADEON_VCE_HEAP_SIZE    (4*1024*1024)
1661
1662 struct radeon_vce {
1663         struct radeon_bo        *vcpu_bo;
1664         uint64_t                gpu_addr;
1665         unsigned                fw_version;
1666         unsigned                fb_version;
1667         atomic_t                handles[RADEON_MAX_VCE_HANDLES];
1668         struct drm_file         *filp[RADEON_MAX_VCE_HANDLES];
1669         unsigned                img_size[RADEON_MAX_VCE_HANDLES];
1670         struct delayed_work     idle_work;
1671 };
1672
1673 int radeon_vce_init(struct radeon_device *rdev);
1674 void radeon_vce_fini(struct radeon_device *rdev);
1675 int radeon_vce_suspend(struct radeon_device *rdev);
1676 int radeon_vce_resume(struct radeon_device *rdev);
1677 int radeon_vce_get_create_msg(struct radeon_device *rdev, int ring,
1678                               uint32_t handle, struct radeon_fence **fence);
1679 int radeon_vce_get_destroy_msg(struct radeon_device *rdev, int ring,
1680                                uint32_t handle, struct radeon_fence **fence);
1681 void radeon_vce_free_handles(struct radeon_device *rdev, struct drm_file *filp);
1682 void radeon_vce_note_usage(struct radeon_device *rdev);
1683 int radeon_vce_cs_reloc(struct radeon_cs_parser *p, int lo, int hi, unsigned size);
1684 int radeon_vce_cs_parse(struct radeon_cs_parser *p);
1685 bool radeon_vce_semaphore_emit(struct radeon_device *rdev,
1686                                struct radeon_ring *ring,
1687                                struct radeon_semaphore *semaphore,
1688                                bool emit_wait);
1689 void radeon_vce_ib_execute(struct radeon_device *rdev, struct radeon_ib *ib);
1690 void radeon_vce_fence_emit(struct radeon_device *rdev,
1691                            struct radeon_fence *fence);
1692 int radeon_vce_ring_test(struct radeon_device *rdev, struct radeon_ring *ring);
1693 int radeon_vce_ib_test(struct radeon_device *rdev, struct radeon_ring *ring);
1694
1695 struct r600_audio_pin {
1696         int                     channels;
1697         int                     rate;
1698         int                     bits_per_sample;
1699         u8                      status_bits;
1700         u8                      category_code;
1701         u32                     offset;
1702         bool                    connected;
1703         u32                     id;
1704 };
1705
1706 struct r600_audio {
1707         bool enabled;
1708         struct r600_audio_pin pin[RADEON_MAX_AFMT_BLOCKS];
1709         int num_pins;
1710 };
1711
1712 /*
1713  * Benchmarking
1714  */
1715 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1716
1717
1718 /*
1719  * Testing
1720  */
1721 void radeon_test_moves(struct radeon_device *rdev);
1722 void radeon_test_ring_sync(struct radeon_device *rdev,
1723                            struct radeon_ring *cpA,
1724                            struct radeon_ring *cpB);
1725 void radeon_test_syncing(struct radeon_device *rdev);
1726
1727
1728 /*
1729  * Debugfs
1730  */
1731 struct radeon_debugfs {
1732         struct drm_info_list    *files;
1733         unsigned                num_files;
1734 };
1735
1736 int radeon_debugfs_add_files(struct radeon_device *rdev,
1737                              struct drm_info_list *files,
1738                              unsigned nfiles);
1739 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1740
1741 /*
1742  * ASIC ring specific functions.
1743  */
1744 struct radeon_asic_ring {
1745         /* ring read/write ptr handling */
1746         u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1747         u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1748         void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1749
1750         /* validating and patching of IBs */
1751         int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1752         int (*cs_parse)(struct radeon_cs_parser *p);
1753
1754         /* command emmit functions */
1755         void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1756         void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1757         void (*hdp_flush)(struct radeon_device *rdev, struct radeon_ring *ring);
1758         bool (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1759                                struct radeon_semaphore *semaphore, bool emit_wait);
1760         void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1761
1762         /* testing functions */
1763         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1764         int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1765         bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1766
1767         /* deprecated */
1768         void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1769 };
1770
1771 /*
1772  * ASIC specific functions.
1773  */
1774 struct radeon_asic {
1775         int (*init)(struct radeon_device *rdev);
1776         void (*fini)(struct radeon_device *rdev);
1777         int (*resume)(struct radeon_device *rdev);
1778         int (*suspend)(struct radeon_device *rdev);
1779         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1780         int (*asic_reset)(struct radeon_device *rdev);
1781         /* Flush the HDP cache via MMIO */
1782         void (*mmio_hdp_flush)(struct radeon_device *rdev);
1783         /* check if 3D engine is idle */
1784         bool (*gui_idle)(struct radeon_device *rdev);
1785         /* wait for mc_idle */
1786         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1787         /* get the reference clock */
1788         u32 (*get_xclk)(struct radeon_device *rdev);
1789         /* get the gpu clock counter */
1790         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1791         /* gart */
1792         struct {
1793                 void (*tlb_flush)(struct radeon_device *rdev);
1794                 void (*set_page)(struct radeon_device *rdev, unsigned i,
1795                                  uint64_t addr, uint32_t flags);
1796         } gart;
1797         struct {
1798                 int (*init)(struct radeon_device *rdev);
1799                 void (*fini)(struct radeon_device *rdev);
1800                 void (*set_page)(struct radeon_device *rdev,
1801                                  struct radeon_ib *ib,
1802                                  uint64_t pe,
1803                                  uint64_t addr, unsigned count,
1804                                  uint32_t incr, uint32_t flags);
1805         } vm;
1806         /* ring specific callbacks */
1807         struct radeon_asic_ring *ring[RADEON_NUM_RINGS];
1808         /* irqs */
1809         struct {
1810                 int (*set)(struct radeon_device *rdev);
1811                 int (*process)(struct radeon_device *rdev);
1812         } irq;
1813         /* displays */
1814         struct {
1815                 /* display watermarks */
1816                 void (*bandwidth_update)(struct radeon_device *rdev);
1817                 /* get frame count */
1818                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1819                 /* wait for vblank */
1820                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1821                 /* set backlight level */
1822                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1823                 /* get backlight level */
1824                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1825                 /* audio callbacks */
1826                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1827                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1828         } display;
1829         /* copy functions for bo handling */
1830         struct {
1831                 int (*blit)(struct radeon_device *rdev,
1832                             uint64_t src_offset,
1833                             uint64_t dst_offset,
1834                             unsigned num_gpu_pages,
1835                             struct radeon_fence **fence);
1836                 u32 blit_ring_index;
1837                 int (*dma)(struct radeon_device *rdev,
1838                            uint64_t src_offset,
1839                            uint64_t dst_offset,
1840                            unsigned num_gpu_pages,
1841                            struct radeon_fence **fence);
1842                 u32 dma_ring_index;
1843                 /* method used for bo copy */
1844                 int (*copy)(struct radeon_device *rdev,
1845                             uint64_t src_offset,
1846                             uint64_t dst_offset,
1847                             unsigned num_gpu_pages,
1848                             struct radeon_fence **fence);
1849                 /* ring used for bo copies */
1850                 u32 copy_ring_index;
1851         } copy;
1852         /* surfaces */
1853         struct {
1854                 int (*set_reg)(struct radeon_device *rdev, int reg,
1855                                        uint32_t tiling_flags, uint32_t pitch,
1856                                        uint32_t offset, uint32_t obj_size);
1857                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1858         } surface;
1859         /* hotplug detect */
1860         struct {
1861                 void (*init)(struct radeon_device *rdev);
1862                 void (*fini)(struct radeon_device *rdev);
1863                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1864                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1865         } hpd;
1866         /* static power management */
1867         struct {
1868                 void (*misc)(struct radeon_device *rdev);
1869                 void (*prepare)(struct radeon_device *rdev);
1870                 void (*finish)(struct radeon_device *rdev);
1871                 void (*init_profile)(struct radeon_device *rdev);
1872                 void (*get_dynpm_state)(struct radeon_device *rdev);
1873                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1874                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1875                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1876                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1877                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1878                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1879                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1880                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1881                 int (*set_vce_clocks)(struct radeon_device *rdev, u32 evclk, u32 ecclk);
1882                 int (*get_temperature)(struct radeon_device *rdev);
1883         } pm;
1884         /* dynamic power management */
1885         struct {
1886                 int (*init)(struct radeon_device *rdev);
1887                 void (*setup_asic)(struct radeon_device *rdev);
1888                 int (*enable)(struct radeon_device *rdev);
1889                 int (*late_enable)(struct radeon_device *rdev);
1890                 void (*disable)(struct radeon_device *rdev);
1891                 int (*pre_set_power_state)(struct radeon_device *rdev);
1892                 int (*set_power_state)(struct radeon_device *rdev);
1893                 void (*post_set_power_state)(struct radeon_device *rdev);
1894                 void (*display_configuration_changed)(struct radeon_device *rdev);
1895                 void (*fini)(struct radeon_device *rdev);
1896                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1897                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1898                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1899                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1900                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1901                 bool (*vblank_too_short)(struct radeon_device *rdev);
1902                 void (*powergate_uvd)(struct radeon_device *rdev, bool gate);
1903                 void (*enable_bapm)(struct radeon_device *rdev, bool enable);
1904         } dpm;
1905         /* pageflipping */
1906         struct {
1907                 void (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1908                 bool (*page_flip_pending)(struct radeon_device *rdev, int crtc);
1909         } pflip;
1910 };
1911
1912 /*
1913  * Asic structures
1914  */
1915 struct r100_asic {
1916         const unsigned          *reg_safe_bm;
1917         unsigned                reg_safe_bm_size;
1918         u32                     hdp_cntl;
1919 };
1920
1921 struct r300_asic {
1922         const unsigned          *reg_safe_bm;
1923         unsigned                reg_safe_bm_size;
1924         u32                     resync_scratch;
1925         u32                     hdp_cntl;
1926 };
1927
1928 struct r600_asic {
1929         unsigned                max_pipes;
1930         unsigned                max_tile_pipes;
1931         unsigned                max_simds;
1932         unsigned                max_backends;
1933         unsigned                max_gprs;
1934         unsigned                max_threads;
1935         unsigned                max_stack_entries;
1936         unsigned                max_hw_contexts;
1937         unsigned                max_gs_threads;
1938         unsigned                sx_max_export_size;
1939         unsigned                sx_max_export_pos_size;
1940         unsigned                sx_max_export_smx_size;
1941         unsigned                sq_num_cf_insts;
1942         unsigned                tiling_nbanks;
1943         unsigned                tiling_npipes;
1944         unsigned                tiling_group_size;
1945         unsigned                tile_config;
1946         unsigned                backend_map;
1947         unsigned                active_simds;
1948 };
1949
1950 struct rv770_asic {
1951         unsigned                max_pipes;
1952         unsigned                max_tile_pipes;
1953         unsigned                max_simds;
1954         unsigned                max_backends;
1955         unsigned                max_gprs;
1956         unsigned                max_threads;
1957         unsigned                max_stack_entries;
1958         unsigned                max_hw_contexts;
1959         unsigned                max_gs_threads;
1960         unsigned                sx_max_export_size;
1961         unsigned                sx_max_export_pos_size;
1962         unsigned                sx_max_export_smx_size;
1963         unsigned                sq_num_cf_insts;
1964         unsigned                sx_num_of_sets;
1965         unsigned                sc_prim_fifo_size;
1966         unsigned                sc_hiz_tile_fifo_size;
1967         unsigned                sc_earlyz_tile_fifo_fize;
1968         unsigned                tiling_nbanks;
1969         unsigned                tiling_npipes;
1970         unsigned                tiling_group_size;
1971         unsigned                tile_config;
1972         unsigned                backend_map;
1973         unsigned                active_simds;
1974 };
1975
1976 struct evergreen_asic {
1977         unsigned num_ses;
1978         unsigned max_pipes;
1979         unsigned max_tile_pipes;
1980         unsigned max_simds;
1981         unsigned max_backends;
1982         unsigned max_gprs;
1983         unsigned max_threads;
1984         unsigned max_stack_entries;
1985         unsigned max_hw_contexts;
1986         unsigned max_gs_threads;
1987         unsigned sx_max_export_size;
1988         unsigned sx_max_export_pos_size;
1989         unsigned sx_max_export_smx_size;
1990         unsigned sq_num_cf_insts;
1991         unsigned sx_num_of_sets;
1992         unsigned sc_prim_fifo_size;
1993         unsigned sc_hiz_tile_fifo_size;
1994         unsigned sc_earlyz_tile_fifo_size;
1995         unsigned tiling_nbanks;
1996         unsigned tiling_npipes;
1997         unsigned tiling_group_size;
1998         unsigned tile_config;
1999         unsigned backend_map;
2000         unsigned active_simds;
2001 };
2002
2003 struct cayman_asic {
2004         unsigned max_shader_engines;
2005         unsigned max_pipes_per_simd;
2006         unsigned max_tile_pipes;
2007         unsigned max_simds_per_se;
2008         unsigned max_backends_per_se;
2009         unsigned max_texture_channel_caches;
2010         unsigned max_gprs;
2011         unsigned max_threads;
2012         unsigned max_gs_threads;
2013         unsigned max_stack_entries;
2014         unsigned sx_num_of_sets;
2015         unsigned sx_max_export_size;
2016         unsigned sx_max_export_pos_size;
2017         unsigned sx_max_export_smx_size;
2018         unsigned max_hw_contexts;
2019         unsigned sq_num_cf_insts;
2020         unsigned sc_prim_fifo_size;
2021         unsigned sc_hiz_tile_fifo_size;
2022         unsigned sc_earlyz_tile_fifo_size;
2023
2024         unsigned num_shader_engines;
2025         unsigned num_shader_pipes_per_simd;
2026         unsigned num_tile_pipes;
2027         unsigned num_simds_per_se;
2028         unsigned num_backends_per_se;
2029         unsigned backend_disable_mask_per_asic;
2030         unsigned backend_map;
2031         unsigned num_texture_channel_caches;
2032         unsigned mem_max_burst_length_bytes;
2033         unsigned mem_row_size_in_kb;
2034         unsigned shader_engine_tile_size;
2035         unsigned num_gpus;
2036         unsigned multi_gpu_tile_size;
2037
2038         unsigned tile_config;
2039         unsigned active_simds;
2040 };
2041
2042 struct si_asic {
2043         unsigned max_shader_engines;
2044         unsigned max_tile_pipes;
2045         unsigned max_cu_per_sh;
2046         unsigned max_sh_per_se;
2047         unsigned max_backends_per_se;
2048         unsigned max_texture_channel_caches;
2049         unsigned max_gprs;
2050         unsigned max_gs_threads;
2051         unsigned max_hw_contexts;
2052         unsigned sc_prim_fifo_size_frontend;
2053         unsigned sc_prim_fifo_size_backend;
2054         unsigned sc_hiz_tile_fifo_size;
2055         unsigned sc_earlyz_tile_fifo_size;
2056
2057         unsigned num_tile_pipes;
2058         unsigned backend_enable_mask;
2059         unsigned backend_disable_mask_per_asic;
2060         unsigned backend_map;
2061         unsigned num_texture_channel_caches;
2062         unsigned mem_max_burst_length_bytes;
2063         unsigned mem_row_size_in_kb;
2064         unsigned shader_engine_tile_size;
2065         unsigned num_gpus;
2066         unsigned multi_gpu_tile_size;
2067
2068         unsigned tile_config;
2069         uint32_t tile_mode_array[32];
2070         uint32_t active_cus;
2071 };
2072
2073 struct cik_asic {
2074         unsigned max_shader_engines;
2075         unsigned max_tile_pipes;
2076         unsigned max_cu_per_sh;
2077         unsigned max_sh_per_se;
2078         unsigned max_backends_per_se;
2079         unsigned max_texture_channel_caches;
2080         unsigned max_gprs;
2081         unsigned max_gs_threads;
2082         unsigned max_hw_contexts;
2083         unsigned sc_prim_fifo_size_frontend;
2084         unsigned sc_prim_fifo_size_backend;
2085         unsigned sc_hiz_tile_fifo_size;
2086         unsigned sc_earlyz_tile_fifo_size;
2087
2088         unsigned num_tile_pipes;
2089         unsigned backend_enable_mask;
2090         unsigned backend_disable_mask_per_asic;
2091         unsigned backend_map;
2092         unsigned num_texture_channel_caches;
2093         unsigned mem_max_burst_length_bytes;
2094         unsigned mem_row_size_in_kb;
2095         unsigned shader_engine_tile_size;
2096         unsigned num_gpus;
2097         unsigned multi_gpu_tile_size;
2098
2099         unsigned tile_config;
2100         uint32_t tile_mode_array[32];
2101         uint32_t macrotile_mode_array[16];
2102         uint32_t active_cus;
2103 };
2104
2105 union radeon_asic_config {
2106         struct r300_asic        r300;
2107         struct r100_asic        r100;
2108         struct r600_asic        r600;
2109         struct rv770_asic       rv770;
2110         struct evergreen_asic   evergreen;
2111         struct cayman_asic      cayman;
2112         struct si_asic          si;
2113         struct cik_asic         cik;
2114 };
2115
2116 /*
2117  * asic initizalization from radeon_asic.c
2118  */
2119 void radeon_agp_disable(struct radeon_device *rdev);
2120 int radeon_asic_init(struct radeon_device *rdev);
2121
2122
2123 /*
2124  * IOCTL.
2125  */
2126 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
2127                           struct drm_file *filp);
2128 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
2129                             struct drm_file *filp);
2130 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
2131                          struct drm_file *file_priv);
2132 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
2133                            struct drm_file *file_priv);
2134 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2135                             struct drm_file *file_priv);
2136 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
2137                            struct drm_file *file_priv);
2138 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2139                                 struct drm_file *filp);
2140 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
2141                           struct drm_file *filp);
2142 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
2143                           struct drm_file *filp);
2144 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
2145                               struct drm_file *filp);
2146 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
2147                           struct drm_file *filp);
2148 int radeon_gem_op_ioctl(struct drm_device *dev, void *data,
2149                         struct drm_file *filp);
2150 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
2151 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2152                                 struct drm_file *filp);
2153 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2154                                 struct drm_file *filp);
2155
2156 /* VRAM scratch page for HDP bug, default vram page */
2157 struct r600_vram_scratch {
2158         struct radeon_bo                *robj;
2159         volatile uint32_t               *ptr;
2160         u64                             gpu_addr;
2161 };
2162
2163 /*
2164  * ACPI
2165  */
2166 struct radeon_atif_notification_cfg {
2167         bool enabled;
2168         int command_code;
2169 };
2170
2171 struct radeon_atif_notifications {
2172         bool display_switch;
2173         bool expansion_mode_change;
2174         bool thermal_state;
2175         bool forced_power_state;
2176         bool system_power_state;
2177         bool display_conf_change;
2178         bool px_gfx_switch;
2179         bool brightness_change;
2180         bool dgpu_display_event;
2181 };
2182
2183 struct radeon_atif_functions {
2184         bool system_params;
2185         bool sbios_requests;
2186         bool select_active_disp;
2187         bool lid_state;
2188         bool get_tv_standard;
2189         bool set_tv_standard;
2190         bool get_panel_expansion_mode;
2191         bool set_panel_expansion_mode;
2192         bool temperature_change;
2193         bool graphics_device_types;
2194 };
2195
2196 struct radeon_atif {
2197         struct radeon_atif_notifications notifications;
2198         struct radeon_atif_functions functions;
2199         struct radeon_atif_notification_cfg notification_cfg;
2200         struct radeon_encoder *encoder_for_bl;
2201 };
2202
2203 struct radeon_atcs_functions {
2204         bool get_ext_state;
2205         bool pcie_perf_req;
2206         bool pcie_dev_rdy;
2207         bool pcie_bus_width;
2208 };
2209
2210 struct radeon_atcs {
2211         struct radeon_atcs_functions functions;
2212 };
2213
2214 /*
2215  * Core structure, functions and helpers.
2216  */
2217 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
2218 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
2219
2220 struct radeon_device {
2221         struct device                   *dev;
2222         struct drm_device               *ddev;
2223         struct pci_dev                  *pdev;
2224         struct rw_semaphore             exclusive_lock;
2225         /* ASIC */
2226         union radeon_asic_config        config;
2227         enum radeon_family              family;
2228         unsigned long                   flags;
2229         int                             usec_timeout;
2230         enum radeon_pll_errata          pll_errata;
2231         int                             num_gb_pipes;
2232         int                             num_z_pipes;
2233         int                             disp_priority;
2234         /* BIOS */
2235         uint8_t                         *bios;
2236         bool                            is_atom_bios;
2237         uint16_t                        bios_header_start;
2238         struct radeon_bo                *stollen_vga_memory;
2239         /* Register mmio */
2240         resource_size_t                 rmmio_base;
2241         resource_size_t                 rmmio_size;
2242         /* protects concurrent MM_INDEX/DATA based register access */
2243         spinlock_t mmio_idx_lock;
2244         /* protects concurrent SMC based register access */
2245         spinlock_t smc_idx_lock;
2246         /* protects concurrent PLL register access */
2247         spinlock_t pll_idx_lock;
2248         /* protects concurrent MC register access */
2249         spinlock_t mc_idx_lock;
2250         /* protects concurrent PCIE register access */
2251         spinlock_t pcie_idx_lock;
2252         /* protects concurrent PCIE_PORT register access */
2253         spinlock_t pciep_idx_lock;
2254         /* protects concurrent PIF register access */
2255         spinlock_t pif_idx_lock;
2256         /* protects concurrent CG register access */
2257         spinlock_t cg_idx_lock;
2258         /* protects concurrent UVD register access */
2259         spinlock_t uvd_idx_lock;
2260         /* protects concurrent RCU register access */
2261         spinlock_t rcu_idx_lock;
2262         /* protects concurrent DIDT register access */
2263         spinlock_t didt_idx_lock;
2264         /* protects concurrent ENDPOINT (audio) register access */
2265         spinlock_t end_idx_lock;
2266         void __iomem                    *rmmio;
2267         radeon_rreg_t                   mc_rreg;
2268         radeon_wreg_t                   mc_wreg;
2269         radeon_rreg_t                   pll_rreg;
2270         radeon_wreg_t                   pll_wreg;
2271         uint32_t                        pcie_reg_mask;
2272         radeon_rreg_t                   pciep_rreg;
2273         radeon_wreg_t                   pciep_wreg;
2274         /* io port */
2275         void __iomem                    *rio_mem;
2276         resource_size_t                 rio_mem_size;
2277         struct radeon_clock             clock;
2278         struct radeon_mc                mc;
2279         struct radeon_gart              gart;
2280         struct radeon_mode_info         mode_info;
2281         struct radeon_scratch           scratch;
2282         struct radeon_doorbell          doorbell;
2283         struct radeon_mman              mman;
2284         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2285         wait_queue_head_t               fence_queue;
2286         struct mutex                    ring_lock;
2287         struct radeon_ring              ring[RADEON_NUM_RINGS];
2288         bool                            ib_pool_ready;
2289         struct radeon_sa_manager        ring_tmp_bo;
2290         struct radeon_irq               irq;
2291         struct radeon_asic              *asic;
2292         struct radeon_gem               gem;
2293         struct radeon_pm                pm;
2294         struct radeon_uvd               uvd;
2295         struct radeon_vce               vce;
2296         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2297         struct radeon_wb                wb;
2298         struct radeon_dummy_page        dummy_page;
2299         bool                            shutdown;
2300         bool                            suspend;
2301         bool                            need_dma32;
2302         bool                            accel_working;
2303         bool                            fastfb_working; /* IGP feature*/
2304         bool                            needs_reset;
2305         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2306         const struct firmware *me_fw;   /* all family ME firmware */
2307         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2308         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2309         const struct firmware *mc_fw;   /* NI MC firmware */
2310         const struct firmware *ce_fw;   /* SI CE firmware */
2311         const struct firmware *mec_fw;  /* CIK MEC firmware */
2312         const struct firmware *mec2_fw; /* KV MEC2 firmware */
2313         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2314         const struct firmware *smc_fw;  /* SMC firmware */
2315         const struct firmware *uvd_fw;  /* UVD firmware */
2316         const struct firmware *vce_fw;  /* VCE firmware */
2317         bool new_fw;
2318         struct r600_vram_scratch vram_scratch;
2319         int msi_enabled; /* msi enabled */
2320         struct r600_ih ih; /* r6/700 interrupt ring */
2321         struct radeon_rlc rlc;
2322         struct radeon_mec mec;
2323         struct work_struct hotplug_work;
2324         struct work_struct audio_work;
2325         struct work_struct reset_work;
2326         int num_crtc; /* number of crtcs */
2327         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2328         bool has_uvd;
2329         struct r600_audio audio; /* audio stuff */
2330         struct notifier_block acpi_nb;
2331         /* only one userspace can use Hyperz features or CMASK at a time */
2332         struct drm_file *hyperz_filp;
2333         struct drm_file *cmask_filp;
2334         /* i2c buses */
2335         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2336         /* debugfs */
2337         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2338         unsigned                debugfs_count;
2339         /* virtual memory */
2340         struct radeon_vm_manager        vm_manager;
2341         struct mutex                    gpu_clock_mutex;
2342         /* memory stats */
2343         atomic64_t                      vram_usage;
2344         atomic64_t                      gtt_usage;
2345         atomic64_t                      num_bytes_moved;
2346         /* ACPI interface */
2347         struct radeon_atif              atif;
2348         struct radeon_atcs              atcs;
2349         /* srbm instance registers */
2350         struct mutex                    srbm_mutex;
2351         /* clock, powergating flags */
2352         u32 cg_flags;
2353         u32 pg_flags;
2354
2355         struct dev_pm_domain vga_pm_domain;
2356         bool have_disp_power_ref;
2357         u32 px_quirk_flags;
2358
2359         /* tracking pinned memory */
2360         u64 vram_pin_size;
2361         u64 gart_pin_size;
2362 };
2363
2364 bool radeon_is_px(struct drm_device *dev);
2365 int radeon_device_init(struct radeon_device *rdev,
2366                        struct drm_device *ddev,
2367                        struct pci_dev *pdev,
2368                        uint32_t flags);
2369 void radeon_device_fini(struct radeon_device *rdev);
2370 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2371
2372 #define RADEON_MIN_MMIO_SIZE 0x10000
2373
2374 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2375                                     bool always_indirect)
2376 {
2377         /* The mmio size is 64kb at minimum. Allows the if to be optimized out. */
2378         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2379                 return readl(((void __iomem *)rdev->rmmio) + reg);
2380         else {
2381                 unsigned long flags;
2382                 uint32_t ret;
2383
2384                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2385                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2386                 ret = readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2387                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2388
2389                 return ret;
2390         }
2391 }
2392
2393 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2394                                 bool always_indirect)
2395 {
2396         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2397                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
2398         else {
2399                 unsigned long flags;
2400
2401                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2402                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2403                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2404                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2405         }
2406 }
2407
2408 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2409 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2410
2411 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 index);
2412 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 index, u32 v);
2413
2414 /*
2415  * Cast helper
2416  */
2417 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
2418
2419 /*
2420  * Registers read & write functions.
2421  */
2422 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2423 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2424 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2425 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2426 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2427 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2428 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2429 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2430 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2431 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2432 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2433 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2434 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2435 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2436 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2437 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2438 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2439 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2440 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2441 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2442 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2443 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2444 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2445 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2446 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2447 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2448 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2449 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2450 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2451 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2452 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2453 #define RREG32_DIDT(reg) cik_didt_rreg(rdev, (reg))
2454 #define WREG32_DIDT(reg, v) cik_didt_wreg(rdev, (reg), (v))
2455 #define WREG32_P(reg, val, mask)                                \
2456         do {                                                    \
2457                 uint32_t tmp_ = RREG32(reg);                    \
2458                 tmp_ &= (mask);                                 \
2459                 tmp_ |= ((val) & ~(mask));                      \
2460                 WREG32(reg, tmp_);                              \
2461         } while (0)
2462 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2463 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2464 #define WREG32_PLL_P(reg, val, mask)                            \
2465         do {                                                    \
2466                 uint32_t tmp_ = RREG32_PLL(reg);                \
2467                 tmp_ &= (mask);                                 \
2468                 tmp_ |= ((val) & ~(mask));                      \
2469                 WREG32_PLL(reg, tmp_);                          \
2470         } while (0)
2471 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2472 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2473 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2474
2475 #define RDOORBELL32(index) cik_mm_rdoorbell(rdev, (index))
2476 #define WDOORBELL32(index, v) cik_mm_wdoorbell(rdev, (index), (v))
2477
2478 /*
2479  * Indirect registers accessor
2480  */
2481 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2482 {
2483         unsigned long flags;
2484         uint32_t r;
2485
2486         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2487         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2488         r = RREG32(RADEON_PCIE_DATA);
2489         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2490         return r;
2491 }
2492
2493 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2494 {
2495         unsigned long flags;
2496
2497         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2498         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2499         WREG32(RADEON_PCIE_DATA, (v));
2500         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2501 }
2502
2503 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2504 {
2505         unsigned long flags;
2506         u32 r;
2507
2508         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2509         WREG32(TN_SMC_IND_INDEX_0, (reg));
2510         r = RREG32(TN_SMC_IND_DATA_0);
2511         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2512         return r;
2513 }
2514
2515 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2516 {
2517         unsigned long flags;
2518
2519         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2520         WREG32(TN_SMC_IND_INDEX_0, (reg));
2521         WREG32(TN_SMC_IND_DATA_0, (v));
2522         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2523 }
2524
2525 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2526 {
2527         unsigned long flags;
2528         u32 r;
2529
2530         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2531         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2532         r = RREG32(R600_RCU_DATA);
2533         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2534         return r;
2535 }
2536
2537 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2538 {
2539         unsigned long flags;
2540
2541         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2542         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2543         WREG32(R600_RCU_DATA, (v));
2544         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2545 }
2546
2547 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2548 {
2549         unsigned long flags;
2550         u32 r;
2551
2552         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2553         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2554         r = RREG32(EVERGREEN_CG_IND_DATA);
2555         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2556         return r;
2557 }
2558
2559 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2560 {
2561         unsigned long flags;
2562
2563         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2564         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2565         WREG32(EVERGREEN_CG_IND_DATA, (v));
2566         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2567 }
2568
2569 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2570 {
2571         unsigned long flags;
2572         u32 r;
2573
2574         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2575         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2576         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2577         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2578         return r;
2579 }
2580
2581 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2582 {
2583         unsigned long flags;
2584
2585         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2586         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2587         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2588         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2589 }
2590
2591 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2592 {
2593         unsigned long flags;
2594         u32 r;
2595
2596         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2597         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2598         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2599         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2600         return r;
2601 }
2602
2603 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2604 {
2605         unsigned long flags;
2606
2607         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2608         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2609         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2610         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2611 }
2612
2613 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2614 {
2615         unsigned long flags;
2616         u32 r;
2617
2618         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2619         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2620         r = RREG32(R600_UVD_CTX_DATA);
2621         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2622         return r;
2623 }
2624
2625 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2626 {
2627         unsigned long flags;
2628
2629         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2630         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2631         WREG32(R600_UVD_CTX_DATA, (v));
2632         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2633 }
2634
2635
2636 static inline u32 cik_didt_rreg(struct radeon_device *rdev, u32 reg)
2637 {
2638         unsigned long flags;
2639         u32 r;
2640
2641         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2642         WREG32(CIK_DIDT_IND_INDEX, (reg));
2643         r = RREG32(CIK_DIDT_IND_DATA);
2644         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2645         return r;
2646 }
2647
2648 static inline void cik_didt_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2649 {
2650         unsigned long flags;
2651
2652         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2653         WREG32(CIK_DIDT_IND_INDEX, (reg));
2654         WREG32(CIK_DIDT_IND_DATA, (v));
2655         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2656 }
2657
2658 void r100_pll_errata_after_index(struct radeon_device *rdev);
2659
2660
2661 /*
2662  * ASICs helpers.
2663  */
2664 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2665                             (rdev->pdev->device == 0x5969))
2666 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2667                 (rdev->family == CHIP_RV200) || \
2668                 (rdev->family == CHIP_RS100) || \
2669                 (rdev->family == CHIP_RS200) || \
2670                 (rdev->family == CHIP_RV250) || \
2671                 (rdev->family == CHIP_RV280) || \
2672                 (rdev->family == CHIP_RS300))
2673 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2674                 (rdev->family == CHIP_RV350) ||                 \
2675                 (rdev->family == CHIP_R350)  ||                 \
2676                 (rdev->family == CHIP_RV380) ||                 \
2677                 (rdev->family == CHIP_R420)  ||                 \
2678                 (rdev->family == CHIP_R423)  ||                 \
2679                 (rdev->family == CHIP_RV410) ||                 \
2680                 (rdev->family == CHIP_RS400) ||                 \
2681                 (rdev->family == CHIP_RS480))
2682 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2683                 (rdev->ddev->pdev->device == 0x9443) || \
2684                 (rdev->ddev->pdev->device == 0x944B) || \
2685                 (rdev->ddev->pdev->device == 0x9506) || \
2686                 (rdev->ddev->pdev->device == 0x9509) || \
2687                 (rdev->ddev->pdev->device == 0x950F) || \
2688                 (rdev->ddev->pdev->device == 0x689C) || \
2689                 (rdev->ddev->pdev->device == 0x689D))
2690 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2691 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2692                             (rdev->family == CHIP_RS690)  ||    \
2693                             (rdev->family == CHIP_RS740)  ||    \
2694                             (rdev->family >= CHIP_R600))
2695 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2696 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2697 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2698 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2699                              (rdev->flags & RADEON_IS_IGP))
2700 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2701 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2702 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2703                              (rdev->flags & RADEON_IS_IGP))
2704 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2705 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2706 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2707 #define ASIC_IS_DCE81(rdev) ((rdev->family == CHIP_KAVERI))
2708 #define ASIC_IS_DCE82(rdev) ((rdev->family == CHIP_BONAIRE))
2709 #define ASIC_IS_DCE83(rdev) ((rdev->family == CHIP_KABINI) || \
2710                              (rdev->family == CHIP_MULLINS))
2711
2712 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2713                               (rdev->ddev->pdev->device == 0x6850) || \
2714                               (rdev->ddev->pdev->device == 0x6858) || \
2715                               (rdev->ddev->pdev->device == 0x6859) || \
2716                               (rdev->ddev->pdev->device == 0x6840) || \
2717                               (rdev->ddev->pdev->device == 0x6841) || \
2718                               (rdev->ddev->pdev->device == 0x6842) || \
2719                               (rdev->ddev->pdev->device == 0x6843))
2720
2721 /*
2722  * BIOS helpers.
2723  */
2724 #define RBIOS8(i) (rdev->bios[i])
2725 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2726 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2727
2728 int radeon_combios_init(struct radeon_device *rdev);
2729 void radeon_combios_fini(struct radeon_device *rdev);
2730 int radeon_atombios_init(struct radeon_device *rdev);
2731 void radeon_atombios_fini(struct radeon_device *rdev);
2732
2733
2734 /*
2735  * RING helpers.
2736  */
2737 #if DRM_DEBUG_CODE == 0
2738 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2739 {
2740         ring->ring[ring->wptr++] = v;
2741         ring->wptr &= ring->ptr_mask;
2742         ring->count_dw--;
2743         ring->ring_free_dw--;
2744 }
2745 #else
2746 /* With debugging this is just too big to inline */
2747 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
2748 #endif
2749
2750 /*
2751  * ASICs macro.
2752  */
2753 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2754 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2755 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2756 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2757 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)]->cs_parse((p))
2758 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2759 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2760 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2761 #define radeon_gart_set_page(rdev, i, p, f) (rdev)->asic->gart.set_page((rdev), (i), (p), (f))
2762 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2763 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2764 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2765 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_start((rdev), (cp))
2766 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_test((rdev), (cp))
2767 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ib_test((rdev), (cp))
2768 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_execute((rdev), (ib))
2769 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_parse((rdev), (ib))
2770 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)]->is_lockup((rdev), (cp))
2771 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)]->vm_flush((rdev), (r), (vm))
2772 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_rptr((rdev), (r))
2773 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_wptr((rdev), (r))
2774 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->set_wptr((rdev), (r))
2775 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2776 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2777 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2778 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2779 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2780 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2781 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2782 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)]->emit_fence((rdev), (fence))
2783 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)]->emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2784 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
2785 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
2786 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
2787 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2788 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2789 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2790 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2791 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2792 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2793 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2794 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2795 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2796 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2797 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2798 #define radeon_set_vce_clocks(rdev, ev, ec) (rdev)->asic->pm.set_vce_clocks((rdev), (ev), (ec))
2799 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2800 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2801 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2802 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2803 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2804 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2805 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2806 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2807 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2808 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2809 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2810 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2811 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2812 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2813 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2814 #define radeon_page_flip_pending(rdev, crtc) (rdev)->asic->pflip.page_flip_pending((rdev), (crtc))
2815 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2816 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2817 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2818 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2819 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2820 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2821 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2822 #define radeon_dpm_late_enable(rdev) rdev->asic->dpm.late_enable((rdev))
2823 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2824 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2825 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2826 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2827 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2828 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2829 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2830 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2831 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2832 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2833 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2834 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2835 #define radeon_dpm_powergate_uvd(rdev, g) rdev->asic->dpm.powergate_uvd((rdev), (g))
2836 #define radeon_dpm_enable_bapm(rdev, e) rdev->asic->dpm.enable_bapm((rdev), (e))
2837
2838 /* Common functions */
2839 /* AGP */
2840 extern int radeon_gpu_reset(struct radeon_device *rdev);
2841 extern void radeon_pci_config_reset(struct radeon_device *rdev);
2842 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2843 extern void radeon_agp_disable(struct radeon_device *rdev);
2844 extern int radeon_modeset_init(struct radeon_device *rdev);
2845 extern void radeon_modeset_fini(struct radeon_device *rdev);
2846 extern bool radeon_card_posted(struct radeon_device *rdev);
2847 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2848 extern void radeon_update_display_priority(struct radeon_device *rdev);
2849 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2850 extern void radeon_scratch_init(struct radeon_device *rdev);
2851 extern void radeon_wb_fini(struct radeon_device *rdev);
2852 extern int radeon_wb_init(struct radeon_device *rdev);
2853 extern void radeon_wb_disable(struct radeon_device *rdev);
2854 extern void radeon_surface_init(struct radeon_device *rdev);
2855 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2856 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2857 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2858 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2859 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2860 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2861 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2862 extern int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2863 extern int radeon_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2864 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2865 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2866                                              const u32 *registers,
2867                                              const u32 array_size);
2868
2869 /*
2870  * vm
2871  */
2872 int radeon_vm_manager_init(struct radeon_device *rdev);
2873 void radeon_vm_manager_fini(struct radeon_device *rdev);
2874 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2875 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2876 struct radeon_cs_reloc *radeon_vm_get_bos(struct radeon_device *rdev,
2877                                           struct radeon_vm *vm,
2878                                           struct list_head *head);
2879 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2880                                        struct radeon_vm *vm, int ring);
2881 void radeon_vm_flush(struct radeon_device *rdev,
2882                      struct radeon_vm *vm,
2883                      int ring);
2884 void radeon_vm_fence(struct radeon_device *rdev,
2885                      struct radeon_vm *vm,
2886                      struct radeon_fence *fence);
2887 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2888 int radeon_vm_update_page_directory(struct radeon_device *rdev,
2889                                     struct radeon_vm *vm);
2890 int radeon_vm_clear_freed(struct radeon_device *rdev,
2891                           struct radeon_vm *vm);
2892 int radeon_vm_clear_invalids(struct radeon_device *rdev,
2893                              struct radeon_vm *vm);
2894 int radeon_vm_bo_update(struct radeon_device *rdev,
2895                         struct radeon_bo_va *bo_va,
2896                         struct ttm_mem_reg *mem);
2897 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
2898                              struct radeon_bo *bo);
2899 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
2900                                        struct radeon_bo *bo);
2901 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
2902                                       struct radeon_vm *vm,
2903                                       struct radeon_bo *bo);
2904 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
2905                           struct radeon_bo_va *bo_va,
2906                           uint64_t offset,
2907                           uint32_t flags);
2908 void radeon_vm_bo_rmv(struct radeon_device *rdev,
2909                       struct radeon_bo_va *bo_va);
2910
2911 /* audio */
2912 void r600_audio_update_hdmi(struct work_struct *work);
2913 struct r600_audio_pin *r600_audio_get_pin(struct radeon_device *rdev);
2914 struct r600_audio_pin *dce6_audio_get_pin(struct radeon_device *rdev);
2915 void r600_audio_enable(struct radeon_device *rdev,
2916                        struct r600_audio_pin *pin,
2917                        bool enable);
2918 void dce6_audio_enable(struct radeon_device *rdev,
2919                        struct r600_audio_pin *pin,
2920                        bool enable);
2921
2922 /*
2923  * R600 vram scratch functions
2924  */
2925 int r600_vram_scratch_init(struct radeon_device *rdev);
2926 void r600_vram_scratch_fini(struct radeon_device *rdev);
2927
2928 /*
2929  * r600 cs checking helper
2930  */
2931 unsigned r600_mip_minify(unsigned size, unsigned level);
2932 bool r600_fmt_is_valid_color(u32 format);
2933 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
2934 int r600_fmt_get_blocksize(u32 format);
2935 int r600_fmt_get_nblocksx(u32 format, u32 w);
2936 int r600_fmt_get_nblocksy(u32 format, u32 h);
2937
2938 /*
2939  * r600 functions used by radeon_encoder.c
2940  */
2941 struct radeon_hdmi_acr {
2942         u32 clock;
2943
2944         int n_32khz;
2945         int cts_32khz;
2946
2947         int n_44_1khz;
2948         int cts_44_1khz;
2949
2950         int n_48khz;
2951         int cts_48khz;
2952
2953 };
2954
2955 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
2956
2957 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
2958                                      u32 tiling_pipe_num,
2959                                      u32 max_rb_num,
2960                                      u32 total_max_rb_num,
2961                                      u32 enabled_rb_mask);
2962
2963 /*
2964  * evergreen functions used by radeon_encoder.c
2965  */
2966
2967 extern int ni_init_microcode(struct radeon_device *rdev);
2968 extern int ni_mc_load_microcode(struct radeon_device *rdev);
2969
2970 /* radeon_acpi.c */
2971 #if defined(CONFIG_ACPI)
2972 extern int radeon_acpi_init(struct radeon_device *rdev);
2973 extern void radeon_acpi_fini(struct radeon_device *rdev);
2974 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
2975 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
2976                                                 u8 perf_req, bool advertise);
2977 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
2978 #else
2979 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
2980 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
2981 #endif
2982
2983 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
2984                            struct radeon_cs_packet *pkt,
2985                            unsigned idx);
2986 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2987 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2988                            struct radeon_cs_packet *pkt);
2989 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2990                                 struct radeon_cs_reloc **cs_reloc,
2991                                 int nomm);
2992 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2993                                uint32_t *vline_start_end,
2994                                uint32_t *vline_status);
2995
2996 #include "radeon_object.h"
2997
2998 #endif