drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97
  98 /*
  99  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 100  * symbol;
 101  */
 102 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 103 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 104 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 105 #define RADEON_IB_POOL_SIZE             16
 106 #define RADEON_DEBUGFS_MAX_COMPONENTS   32
 107 #define RADEONFB_CONN_LIMIT             4
 108 #define RADEON_BIOS_NUM_SCRATCH         8
 109
 110 /* max number of rings */
 111 #define RADEON_NUM_RINGS 3
 112
 113 /* internal ring indices */
 114 /* r1xx+ has gfx CP ring */
 115 #define RADEON_RING_TYPE_GFX_INDEX  0
 116
 117 /* cayman has 2 compute CP rings */
 118 #define CAYMAN_RING_TYPE_CP1_INDEX 1
 119 #define CAYMAN_RING_TYPE_CP2_INDEX 2
 120
 121 /* hardcode those limit for now */
 122 #define RADEON_VA_RESERVED_SIZE         (8 << 20)
 123 #define RADEON_IB_VM_MAX_SIZE           (64 << 10)
 124
 125 /*
 126  * Errata workarounds.
 127  */
 128 enum radeon_pll_errata {
 129         CHIP_ERRATA_R300_CG             = 0x00000001,
 130         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 131         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 132 };
 133
 134
 135 struct radeon_device;
 136
 137
 138 /*
 139  * BIOS.
 140  */
 141 #define ATRM_BIOS_PAGE 4096
 142
 143 #if defined(CONFIG_VGA_SWITCHEROO)
 144 bool radeon_atrm_supported(struct pci_dev *pdev);
 145 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 146 #else
 147 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 148 {
 149         return false;
 150 }
 151
 152 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 153         return -EINVAL;
 154 }
 155 #endif
 156 bool radeon_get_bios(struct radeon_device *rdev);
 157
 158
 159 /*
 160  * Dummy page
 161  */
 162 struct radeon_dummy_page {
 163         struct page     *page;
 164         dma_addr_t      addr;
 165 };
 166 int radeon_dummy_page_init(struct radeon_device *rdev);
 167 void radeon_dummy_page_fini(struct radeon_device *rdev);
 168
 169
 170 /*
 171  * Clocks
 172  */
 173 struct radeon_clock {
 174         struct radeon_pll p1pll;
 175         struct radeon_pll p2pll;
 176         struct radeon_pll dcpll;
 177         struct radeon_pll spll;
 178         struct radeon_pll mpll;
 179         /* 10 Khz units */
 180         uint32_t default_mclk;
 181         uint32_t default_sclk;
 182         uint32_t default_dispclk;
 183         uint32_t dp_extclk;
 184         uint32_t max_pixel_clock;
 185 };
 186
 187 /*
 188  * Power management
 189  */
 190 int radeon_pm_init(struct radeon_device *rdev);
 191 void radeon_pm_fini(struct radeon_device *rdev);
 192 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 193 void radeon_pm_suspend(struct radeon_device *rdev);
 194 void radeon_pm_resume(struct radeon_device *rdev);
 195 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 196 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 197 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 198 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u16 *voltage);
 199 void rs690_pm_info(struct radeon_device *rdev);
 200 extern int rv6xx_get_temp(struct radeon_device *rdev);
 201 extern int rv770_get_temp(struct radeon_device *rdev);
 202 extern int evergreen_get_temp(struct radeon_device *rdev);
 203 extern int sumo_get_temp(struct radeon_device *rdev);
 204
 205 /*
 206  * Fences.
 207  */
 208 struct radeon_fence_driver {
 209         uint32_t                        scratch_reg;
 210         uint64_t                        gpu_addr;
 211         volatile uint32_t               *cpu_addr;
 212         atomic_t                        seq;
 213         uint32_t                        last_seq;
 214         unsigned long                   last_jiffies;
 215         unsigned long                   last_timeout;
 216         wait_queue_head_t               queue;
 217         struct list_head                created;
 218         struct list_head                emitted;
 219         struct list_head                signaled;
 220         bool                            initialized;
 221 };
 222
 223 struct radeon_fence {
 224         struct radeon_device            *rdev;
 225         struct kref                     kref;
 226         struct list_head                list;
 227         /* protected by radeon_fence.lock */
 228         uint32_t                        seq;
 229         bool                            emitted;
 230         bool                            signaled;
 231         /* RB, DMA, etc. */
 232         int                             ring;
 233 };
 234
 235 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 236 int radeon_fence_driver_init(struct radeon_device *rdev);
 237 void radeon_fence_driver_fini(struct radeon_device *rdev);
 238 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 239 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 240 void radeon_fence_process(struct radeon_device *rdev, int ring);
 241 bool radeon_fence_signaled(struct radeon_fence *fence);
 242 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 243 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
 244 int radeon_fence_wait_last(struct radeon_device *rdev, int ring);
 245 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 246 void radeon_fence_unref(struct radeon_fence **fence);
 247 int radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 248
 249 /*
 250  * Tiling registers
 251  */
 252 struct radeon_surface_reg {
 253         struct radeon_bo *bo;
 254 };
 255
 256 #define RADEON_GEM_MAX_SURFACES 8
 257
 258 /*
 259  * TTM.
 260  */
 261 struct radeon_mman {
 262         struct ttm_bo_global_ref        bo_global_ref;
 263         struct drm_global_reference     mem_global_ref;
 264         struct ttm_bo_device            bdev;
 265         bool                            mem_global_referenced;
 266         bool                            initialized;
 267 };
 268
 269 /* bo virtual address in a specific vm */
 270 struct radeon_bo_va {
 271         /* bo list is protected by bo being reserved */
 272         struct list_head                bo_list;
 273         /* vm list is protected by vm mutex */
 274         struct list_head                vm_list;
 275         /* constant after initialization */
 276         struct radeon_vm                *vm;
 277         struct radeon_bo                *bo;
 278         uint64_t                        soffset;
 279         uint64_t                        eoffset;
 280         uint32_t                        flags;
 281         bool                            valid;
 282 };
 283
 284 struct radeon_bo {
 285         /* Protected by gem.mutex */
 286         struct list_head                list;
 287         /* Protected by tbo.reserved */
 288         u32                             placements[3];
 289         struct ttm_placement            placement;
 290         struct ttm_buffer_object        tbo;
 291         struct ttm_bo_kmap_obj          kmap;
 292         unsigned                        pin_count;
 293         void                            *kptr;
 294         u32                             tiling_flags;
 295         u32                             pitch;
 296         int                             surface_reg;
 297         /* list of all virtual address to which this bo
 298          * is associated to
 299          */
 300         struct list_head                va;
 301         /* Constant after initialization */
 302         struct radeon_device            *rdev;
 303         struct drm_gem_object           gem_base;
 304 };
 305 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 306
 307 struct radeon_bo_list {
 308         struct ttm_validate_buffer tv;
 309         struct radeon_bo        *bo;
 310         uint64_t                gpu_offset;
 311         unsigned                rdomain;
 312         unsigned                wdomain;
 313         u32                     tiling_flags;
 314 };
 315
 316 /* sub-allocation manager, it has to be protected by another lock.
 317  * By conception this is an helper for other part of the driver
 318  * like the indirect buffer or semaphore, which both have their
 319  * locking.
 320  *
 321  * Principe is simple, we keep a list of sub allocation in offset
 322  * order (first entry has offset == 0, last entry has the highest
 323  * offset).
 324  *
 325  * When allocating new object we first check if there is room at
 326  * the end total_size - (last_object_offset + last_object_size) >=
 327  * alloc_size. If so we allocate new object there.
 328  *
 329  * When there is not enough room at the end, we start waiting for
 330  * each sub object until we reach object_offset+object_size >=
 331  * alloc_size, this object then become the sub object we return.
 332  *
 333  * Alignment can't be bigger than page size.
 334  *
 335  * Hole are not considered for allocation to keep things simple.
 336  * Assumption is that there won't be hole (all object on same
 337  * alignment).
 338  */
 339 struct radeon_sa_manager {
 340         struct radeon_bo        *bo;
 341         struct list_head        sa_bo;
 342         unsigned                size;
 343         uint64_t                gpu_addr;
 344         void                    *cpu_ptr;
 345         uint32_t                domain;
 346 };
 347
 348 struct radeon_sa_bo;
 349
 350 /* sub-allocation buffer */
 351 struct radeon_sa_bo {
 352         struct list_head                list;
 353         struct radeon_sa_manager        *manager;
 354         unsigned                        offset;
 355         unsigned                        size;
 356 };
 357
 358 /*
 359  * GEM objects.
 360  */
 361 struct radeon_gem {
 362         struct mutex            mutex;
 363         struct list_head        objects;
 364 };
 365
 366 int radeon_gem_init(struct radeon_device *rdev);
 367 void radeon_gem_fini(struct radeon_device *rdev);
 368 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 369                                 int alignment, int initial_domain,
 370                                 bool discardable, bool kernel,
 371                                 struct drm_gem_object **obj);
 372 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 373                           uint64_t *gpu_addr);
 374 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 375
 376 int radeon_mode_dumb_create(struct drm_file *file_priv,
 377                             struct drm_device *dev,
 378                             struct drm_mode_create_dumb *args);
 379 int radeon_mode_dumb_mmap(struct drm_file *filp,
 380                           struct drm_device *dev,
 381                           uint32_t handle, uint64_t *offset_p);
 382 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 383                              struct drm_device *dev,
 384                              uint32_t handle);
 385
 386 /*
 387  * Semaphores.
 388  */
 389 struct radeon_ring;
 390
 391 #define RADEON_SEMAPHORE_BO_SIZE        256
 392
 393 struct radeon_semaphore_driver {
 394         rwlock_t                        lock;
 395         struct list_head                bo;
 396 };
 397
 398 struct radeon_semaphore_bo;
 399
 400 /* everything here is constant */
 401 struct radeon_semaphore {
 402         struct list_head                list;
 403         uint64_t                        gpu_addr;
 404         uint32_t                        *cpu_ptr;
 405         struct radeon_semaphore_bo      *bo;
 406 };
 407
 408 struct radeon_semaphore_bo {
 409         struct list_head                list;
 410         struct radeon_ib                *ib;
 411         struct list_head                free;
 412         struct radeon_semaphore         semaphores[RADEON_SEMAPHORE_BO_SIZE/8];
 413         unsigned                        nused;
 414 };
 415
 416 void radeon_semaphore_driver_fini(struct radeon_device *rdev);
 417 int radeon_semaphore_create(struct radeon_device *rdev,
 418                             struct radeon_semaphore **semaphore);
 419 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 420                                   struct radeon_semaphore *semaphore);
 421 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 422                                 struct radeon_semaphore *semaphore);
 423 void radeon_semaphore_free(struct radeon_device *rdev,
 424                            struct radeon_semaphore *semaphore);
 425
 426 /*
 427  * GART structures, functions & helpers
 428  */
 429 struct radeon_mc;
 430
 431 #define RADEON_GPU_PAGE_SIZE 4096
 432 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 433 #define RADEON_GPU_PAGE_SHIFT 12
 434 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 435
 436 struct radeon_gart {
 437         dma_addr_t                      table_addr;
 438         struct radeon_bo                *robj;
 439         void                            *ptr;
 440         unsigned                        num_gpu_pages;
 441         unsigned                        num_cpu_pages;
 442         unsigned                        table_size;
 443         struct page                     **pages;
 444         dma_addr_t                      *pages_addr;
 445         bool                            ready;
 446 };
 447
 448 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 449 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 450 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 451 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 452 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 453 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 454 int radeon_gart_init(struct radeon_device *rdev);
 455 void radeon_gart_fini(struct radeon_device *rdev);
 456 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 457                         int pages);
 458 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 459                      int pages, struct page **pagelist,
 460                      dma_addr_t *dma_addr);
 461 void radeon_gart_restore(struct radeon_device *rdev);
 462
 463
 464 /*
 465  * GPU MC structures, functions & helpers
 466  */
 467 struct radeon_mc {
 468         resource_size_t         aper_size;
 469         resource_size_t         aper_base;
 470         resource_size_t         agp_base;
 471         /* for some chips with <= 32MB we need to lie
 472          * about vram size near mc fb location */
 473         u64                     mc_vram_size;
 474         u64                     visible_vram_size;
 475         u64                     gtt_size;
 476         u64                     gtt_start;
 477         u64                     gtt_end;
 478         u64                     vram_start;
 479         u64                     vram_end;
 480         unsigned                vram_width;
 481         u64                     real_vram_size;
 482         int                     vram_mtrr;
 483         bool                    vram_is_ddr;
 484         bool                    igp_sideport_enabled;
 485         u64                     gtt_base_align;
 486 };
 487
 488 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 489 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 490
 491 /*
 492  * GPU scratch registers structures, functions & helpers
 493  */
 494 struct radeon_scratch {
 495         unsigned                num_reg;
 496         uint32_t                reg_base;
 497         bool                    free[32];
 498         uint32_t                reg[32];
 499 };
 500
 501 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 502 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 503
 504
 505 /*
 506  * IRQS.
 507  */
 508
 509 struct radeon_unpin_work {
 510         struct work_struct work;
 511         struct radeon_device *rdev;
 512         int crtc_id;
 513         struct radeon_fence *fence;
 514         struct drm_pending_vblank_event *event;
 515         struct radeon_bo *old_rbo;
 516         u64 new_crtc_base;
 517 };
 518
 519 struct r500_irq_stat_regs {
 520         u32 disp_int;
 521 };
 522
 523 struct r600_irq_stat_regs {
 524         u32 disp_int;
 525         u32 disp_int_cont;
 526         u32 disp_int_cont2;
 527         u32 d1grph_int;
 528         u32 d2grph_int;
 529 };
 530
 531 struct evergreen_irq_stat_regs {
 532         u32 disp_int;
 533         u32 disp_int_cont;
 534         u32 disp_int_cont2;
 535         u32 disp_int_cont3;
 536         u32 disp_int_cont4;
 537         u32 disp_int_cont5;
 538         u32 d1grph_int;
 539         u32 d2grph_int;
 540         u32 d3grph_int;
 541         u32 d4grph_int;
 542         u32 d5grph_int;
 543         u32 d6grph_int;
 544 };
 545
 546 union radeon_irq_stat_regs {
 547         struct r500_irq_stat_regs r500;
 548         struct r600_irq_stat_regs r600;
 549         struct evergreen_irq_stat_regs evergreen;
 550 };
 551
 552 #define RADEON_MAX_HPD_PINS 6
 553 #define RADEON_MAX_CRTCS 6
 554 #define RADEON_MAX_HDMI_BLOCKS 2
 555
 556 struct radeon_irq {
 557         bool            installed;
 558         bool            sw_int[RADEON_NUM_RINGS];
 559         bool            crtc_vblank_int[RADEON_MAX_CRTCS];
 560         bool            pflip[RADEON_MAX_CRTCS];
 561         wait_queue_head_t       vblank_queue;
 562         bool            hpd[RADEON_MAX_HPD_PINS];
 563         bool            gui_idle;
 564         bool            gui_idle_acked;
 565         wait_queue_head_t       idle_queue;
 566         bool            hdmi[RADEON_MAX_HDMI_BLOCKS];
 567         spinlock_t sw_lock;
 568         int sw_refcount[RADEON_NUM_RINGS];
 569         union radeon_irq_stat_regs stat_regs;
 570         spinlock_t pflip_lock[RADEON_MAX_CRTCS];
 571         int pflip_refcount[RADEON_MAX_CRTCS];
 572 };
 573
 574 int radeon_irq_kms_init(struct radeon_device *rdev);
 575 void radeon_irq_kms_fini(struct radeon_device *rdev);
 576 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 577 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 578 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 579 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 580
 581 /*
 582  * CP & rings.
 583  */
 584
 585 struct radeon_ib {
 586         struct radeon_sa_bo     sa_bo;
 587         unsigned                idx;
 588         uint32_t                length_dw;
 589         uint64_t                gpu_addr;
 590         uint32_t                *ptr;
 591         struct radeon_fence     *fence;
 592         unsigned                vm_id;
 593 };
 594
 595 /*
 596  * locking -
 597  * mutex protects scheduled_ibs, ready, alloc_bm
 598  */
 599 struct radeon_ib_pool {
 600         struct mutex                    mutex;
 601         struct radeon_sa_manager        sa_manager;
 602         struct radeon_ib                ibs[RADEON_IB_POOL_SIZE];
 603         bool                            ready;
 604         unsigned                        head_id;
 605 };
 606
 607 struct radeon_ring {
 608         struct radeon_bo        *ring_obj;
 609         volatile uint32_t       *ring;
 610         unsigned                rptr;
 611         unsigned                rptr_offs;
 612         unsigned                rptr_reg;
 613         unsigned                wptr;
 614         unsigned                wptr_old;
 615         unsigned                wptr_reg;
 616         unsigned                ring_size;
 617         unsigned                ring_free_dw;
 618         int                     count_dw;
 619         uint64_t                gpu_addr;
 620         uint32_t                align_mask;
 621         uint32_t                ptr_mask;
 622         struct mutex            mutex;
 623         bool                    ready;
 624         u32                     ptr_reg_shift;
 625         u32                     ptr_reg_mask;
 626         u32                     nop;
 627 };
 628
 629 /*
 630  * VM
 631  */
 632 struct radeon_vm {
 633         struct list_head                list;
 634         struct list_head                va;
 635         int                             id;
 636         unsigned                        last_pfn;
 637         u64                             pt_gpu_addr;
 638         u64                             *pt;
 639         struct radeon_sa_bo             sa_bo;
 640         struct mutex                    mutex;
 641         /* last fence for cs using this vm */
 642         struct radeon_fence             *fence;
 643 };
 644
 645 struct radeon_vm_funcs {
 646         int (*init)(struct radeon_device *rdev);
 647         void (*fini)(struct radeon_device *rdev);
 648         /* cs mutex must be lock for schedule_ib */
 649         int (*bind)(struct radeon_device *rdev, struct radeon_vm *vm, int id);
 650         void (*unbind)(struct radeon_device *rdev, struct radeon_vm *vm);
 651         void (*tlb_flush)(struct radeon_device *rdev, struct radeon_vm *vm);
 652         uint32_t (*page_flags)(struct radeon_device *rdev,
 653                                struct radeon_vm *vm,
 654                                uint32_t flags);
 655         void (*set_page)(struct radeon_device *rdev, struct radeon_vm *vm,
 656                         unsigned pfn, uint64_t addr, uint32_t flags);
 657 };
 658
 659 struct radeon_vm_manager {
 660         struct list_head                lru_vm;
 661         uint32_t                        use_bitmap;
 662         struct radeon_sa_manager        sa_manager;
 663         uint32_t                        max_pfn;
 664         /* fields constant after init */
 665         const struct radeon_vm_funcs    *funcs;
 666         /* number of VMIDs */
 667         unsigned                        nvm;
 668         /* vram base address for page table entry  */
 669         u64                             vram_base_offset;
 670 };
 671
 672 /*
 673  * file private structure
 674  */
 675 struct radeon_fpriv {
 676         struct radeon_vm                vm;
 677 };
 678
 679 /*
 680  * R6xx+ IH ring
 681  */
 682 struct r600_ih {
 683         struct radeon_bo        *ring_obj;
 684         volatile uint32_t       *ring;
 685         unsigned                rptr;
 686         unsigned                rptr_offs;
 687         unsigned                wptr;
 688         unsigned                wptr_old;
 689         unsigned                ring_size;
 690         uint64_t                gpu_addr;
 691         uint32_t                ptr_mask;
 692         spinlock_t              lock;
 693         bool                    enabled;
 694 };
 695
 696 struct r600_blit_cp_primitives {
 697         void (*set_render_target)(struct radeon_device *rdev, int format,
 698                                   int w, int h, u64 gpu_addr);
 699         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 700                                     u32 sync_type, u32 size,
 701                                     u64 mc_addr);
 702         void (*set_shaders)(struct radeon_device *rdev);
 703         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 704         void (*set_tex_resource)(struct radeon_device *rdev,
 705                                  int format, int w, int h, int pitch,
 706                                  u64 gpu_addr, u32 size);
 707         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 708                              int x2, int y2);
 709         void (*draw_auto)(struct radeon_device *rdev);
 710         void (*set_default_state)(struct radeon_device *rdev);
 711 };
 712
 713 struct r600_blit {
 714         struct mutex            mutex;
 715         struct radeon_bo        *shader_obj;
 716         struct r600_blit_cp_primitives primitives;
 717         int max_dim;
 718         int ring_size_common;
 719         int ring_size_per_loop;
 720         u64 shader_gpu_addr;
 721         u32 vs_offset, ps_offset;
 722         u32 state_offset;
 723         u32 state_len;
 724         u32 vb_used, vb_total;
 725         struct radeon_ib *vb_ib;
 726 };
 727
 728 void r600_blit_suspend(struct radeon_device *rdev);
 729
 730 int radeon_ib_get(struct radeon_device *rdev, int ring,
 731                   struct radeon_ib **ib, unsigned size);
 732 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 733 bool radeon_ib_try_free(struct radeon_device *rdev, struct radeon_ib *ib);
 734 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 735 int radeon_ib_pool_init(struct radeon_device *rdev);
 736 void radeon_ib_pool_fini(struct radeon_device *rdev);
 737 int radeon_ib_pool_start(struct radeon_device *rdev);
 738 int radeon_ib_pool_suspend(struct radeon_device *rdev);
 739 int radeon_ib_test(struct radeon_device *rdev);
 740 /* Ring access between begin & end cannot sleep */
 741 int radeon_ring_index(struct radeon_device *rdev, struct radeon_ring *cp);
 742 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 743 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 744 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 745 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 746 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 747 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 748 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 749 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 750                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 751                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 752 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 753
 754
 755 /*
 756  * CS.
 757  */
 758 struct radeon_cs_reloc {
 759         struct drm_gem_object           *gobj;
 760         struct radeon_bo                *robj;
 761         struct radeon_bo_list           lobj;
 762         uint32_t                        handle;
 763         uint32_t                        flags;
 764 };
 765
 766 struct radeon_cs_chunk {
 767         uint32_t                chunk_id;
 768         uint32_t                length_dw;
 769         int                     kpage_idx[2];
 770         uint32_t                *kpage[2];
 771         uint32_t                *kdata;
 772         void __user             *user_ptr;
 773         int                     last_copied_page;
 774         int                     last_page_index;
 775 };
 776
 777 struct radeon_cs_parser {
 778         struct device           *dev;
 779         struct radeon_device    *rdev;
 780         struct drm_file         *filp;
 781         /* chunks */
 782         unsigned                nchunks;
 783         struct radeon_cs_chunk  *chunks;
 784         uint64_t                *chunks_array;
 785         /* IB */
 786         unsigned                idx;
 787         /* relocations */
 788         unsigned                nrelocs;
 789         struct radeon_cs_reloc  *relocs;
 790         struct radeon_cs_reloc  **relocs_ptr;
 791         struct list_head        validated;
 792         /* indices of various chunks */
 793         int                     chunk_ib_idx;
 794         int                     chunk_relocs_idx;
 795         int                     chunk_flags_idx;
 796         struct radeon_ib        *ib;
 797         void                    *track;
 798         unsigned                family;
 799         int                     parser_error;
 800         u32                     cs_flags;
 801         u32                     ring;
 802         s32                     priority;
 803 };
 804
 805 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 806 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 807 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 808
 809 struct radeon_cs_packet {
 810         unsigned        idx;
 811         unsigned        type;
 812         unsigned        reg;
 813         unsigned        opcode;
 814         int             count;
 815         unsigned        one_reg_wr;
 816 };
 817
 818 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 819                                       struct radeon_cs_packet *pkt,
 820                                       unsigned idx, unsigned reg);
 821 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 822                                       struct radeon_cs_packet *pkt);
 823
 824
 825 /*
 826  * AGP
 827  */
 828 int radeon_agp_init(struct radeon_device *rdev);
 829 void radeon_agp_resume(struct radeon_device *rdev);
 830 void radeon_agp_suspend(struct radeon_device *rdev);
 831 void radeon_agp_fini(struct radeon_device *rdev);
 832
 833
 834 /*
 835  * Writeback
 836  */
 837 struct radeon_wb {
 838         struct radeon_bo        *wb_obj;
 839         volatile uint32_t       *wb;
 840         uint64_t                gpu_addr;
 841         bool                    enabled;
 842         bool                    use_event;
 843 };
 844
 845 #define RADEON_WB_SCRATCH_OFFSET 0
 846 #define RADEON_WB_CP_RPTR_OFFSET 1024
 847 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 848 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 849 #define R600_WB_IH_WPTR_OFFSET   2048
 850 #define R600_WB_EVENT_OFFSET     3072
 851
 852 /**
 853  * struct radeon_pm - power management datas
 854  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 855  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 856  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 857  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 858  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 859  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 860  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 861  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 862  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 863  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 864  * @needed_bandwidth:   current bandwidth needs
 865  *
 866  * It keeps track of various data needed to take powermanagement decision.
 867  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 868  * Equation between gpu/memory clock and available bandwidth is hw dependent
 869  * (type of memory, bus size, efficiency, ...)
 870  */
 871
 872 enum radeon_pm_method {
 873         PM_METHOD_PROFILE,
 874         PM_METHOD_DYNPM,
 875 };
 876
 877 enum radeon_dynpm_state {
 878         DYNPM_STATE_DISABLED,
 879         DYNPM_STATE_MINIMUM,
 880         DYNPM_STATE_PAUSED,
 881         DYNPM_STATE_ACTIVE,
 882         DYNPM_STATE_SUSPENDED,
 883 };
 884 enum radeon_dynpm_action {
 885         DYNPM_ACTION_NONE,
 886         DYNPM_ACTION_MINIMUM,
 887         DYNPM_ACTION_DOWNCLOCK,
 888         DYNPM_ACTION_UPCLOCK,
 889         DYNPM_ACTION_DEFAULT
 890 };
 891
 892 enum radeon_voltage_type {
 893         VOLTAGE_NONE = 0,
 894         VOLTAGE_GPIO,
 895         VOLTAGE_VDDC,
 896         VOLTAGE_SW
 897 };
 898
 899 enum radeon_pm_state_type {
 900         POWER_STATE_TYPE_DEFAULT,
 901         POWER_STATE_TYPE_POWERSAVE,
 902         POWER_STATE_TYPE_BATTERY,
 903         POWER_STATE_TYPE_BALANCED,
 904         POWER_STATE_TYPE_PERFORMANCE,
 905 };
 906
 907 enum radeon_pm_profile_type {
 908         PM_PROFILE_DEFAULT,
 909         PM_PROFILE_AUTO,
 910         PM_PROFILE_LOW,
 911         PM_PROFILE_MID,
 912         PM_PROFILE_HIGH,
 913 };
 914
 915 #define PM_PROFILE_DEFAULT_IDX 0
 916 #define PM_PROFILE_LOW_SH_IDX  1
 917 #define PM_PROFILE_MID_SH_IDX  2
 918 #define PM_PROFILE_HIGH_SH_IDX 3
 919 #define PM_PROFILE_LOW_MH_IDX  4
 920 #define PM_PROFILE_MID_MH_IDX  5
 921 #define PM_PROFILE_HIGH_MH_IDX 6
 922 #define PM_PROFILE_MAX         7
 923
 924 struct radeon_pm_profile {
 925         int dpms_off_ps_idx;
 926         int dpms_on_ps_idx;
 927         int dpms_off_cm_idx;
 928         int dpms_on_cm_idx;
 929 };
 930
 931 enum radeon_int_thermal_type {
 932         THERMAL_TYPE_NONE,
 933         THERMAL_TYPE_RV6XX,
 934         THERMAL_TYPE_RV770,
 935         THERMAL_TYPE_EVERGREEN,
 936         THERMAL_TYPE_SUMO,
 937         THERMAL_TYPE_NI,
 938 };
 939
 940 struct radeon_voltage {
 941         enum radeon_voltage_type type;
 942         /* gpio voltage */
 943         struct radeon_gpio_rec gpio;
 944         u32 delay; /* delay in usec from voltage drop to sclk change */
 945         bool active_high; /* voltage drop is active when bit is high */
 946         /* VDDC voltage */
 947         u8 vddc_id; /* index into vddc voltage table */
 948         u8 vddci_id; /* index into vddci voltage table */
 949         bool vddci_enabled;
 950         /* r6xx+ sw */
 951         u16 voltage;
 952         /* evergreen+ vddci */
 953         u16 vddci;
 954 };
 955
 956 /* clock mode flags */
 957 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 958
 959 struct radeon_pm_clock_info {
 960         /* memory clock */
 961         u32 mclk;
 962         /* engine clock */
 963         u32 sclk;
 964         /* voltage info */
 965         struct radeon_voltage voltage;
 966         /* standardized clock flags */
 967         u32 flags;
 968 };
 969
 970 /* state flags */
 971 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 972
 973 struct radeon_power_state {
 974         enum radeon_pm_state_type type;
 975         struct radeon_pm_clock_info *clock_info;
 976         /* number of valid clock modes in this power state */
 977         int num_clock_modes;
 978         struct radeon_pm_clock_info *default_clock_mode;
 979         /* standardized state flags */
 980         u32 flags;
 981         u32 misc; /* vbios specific flags */
 982         u32 misc2; /* vbios specific flags */
 983         int pcie_lanes; /* pcie lanes */
 984 };
 985
 986 /*
 987  * Some modes are overclocked by very low value, accept them
 988  */
 989 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 990
 991 struct radeon_pm {
 992         struct mutex            mutex;
 993         u32                     active_crtcs;
 994         int                     active_crtc_count;
 995         int                     req_vblank;
 996         bool                    vblank_sync;
 997         bool                    gui_idle;
 998         fixed20_12              max_bandwidth;
 999         fixed20_12              igp_sideport_mclk;
1000         fixed20_12              igp_system_mclk;
1001         fixed20_12              igp_ht_link_clk;
1002         fixed20_12              igp_ht_link_width;
1003         fixed20_12              k8_bandwidth;
1004         fixed20_12              sideport_bandwidth;
1005         fixed20_12              ht_bandwidth;
1006         fixed20_12              core_bandwidth;
1007         fixed20_12              sclk;
1008         fixed20_12              mclk;
1009         fixed20_12              needed_bandwidth;
1010         struct radeon_power_state *power_state;
1011         /* number of valid power states */
1012         int                     num_power_states;
1013         int                     current_power_state_index;
1014         int                     current_clock_mode_index;
1015         int                     requested_power_state_index;
1016         int                     requested_clock_mode_index;
1017         int                     default_power_state_index;
1018         u32                     current_sclk;
1019         u32                     current_mclk;
1020         u16                     current_vddc;
1021         u16                     current_vddci;
1022         u32                     default_sclk;
1023         u32                     default_mclk;
1024         u16                     default_vddc;
1025         u16                     default_vddci;
1026         struct radeon_i2c_chan *i2c_bus;
1027         /* selected pm method */
1028         enum radeon_pm_method     pm_method;
1029         /* dynpm power management */
1030         struct delayed_work     dynpm_idle_work;
1031         enum radeon_dynpm_state dynpm_state;
1032         enum radeon_dynpm_action        dynpm_planned_action;
1033         unsigned long           dynpm_action_timeout;
1034         bool                    dynpm_can_upclock;
1035         bool                    dynpm_can_downclock;
1036         /* profile-based power management */
1037         enum radeon_pm_profile_type profile;
1038         int                     profile_index;
1039         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1040         /* internal thermal controller on rv6xx+ */
1041         enum radeon_int_thermal_type int_thermal_type;
1042         struct device           *int_hwmon_dev;
1043 };
1044
1045 int radeon_pm_get_type_index(struct radeon_device *rdev,
1046                              enum radeon_pm_state_type ps_type,
1047                              int instance);
1048
1049 /*
1050  * Benchmarking
1051  */
1052 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1053
1054
1055 /*
1056  * Testing
1057  */
1058 void radeon_test_moves(struct radeon_device *rdev);
1059 void radeon_test_ring_sync(struct radeon_device *rdev,
1060                            struct radeon_ring *cpA,
1061                            struct radeon_ring *cpB);
1062 void radeon_test_syncing(struct radeon_device *rdev);
1063
1064
1065 /*
1066  * Debugfs
1067  */
1068 struct radeon_debugfs {
1069         struct drm_info_list    *files;
1070         unsigned                num_files;
1071 };
1072
1073 int radeon_debugfs_add_files(struct radeon_device *rdev,
1074                              struct drm_info_list *files,
1075                              unsigned nfiles);
1076 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1077
1078
1079 /*
1080  * ASIC specific functions.
1081  */
1082 struct radeon_asic {
1083         int (*init)(struct radeon_device *rdev);
1084         void (*fini)(struct radeon_device *rdev);
1085         int (*resume)(struct radeon_device *rdev);
1086         int (*suspend)(struct radeon_device *rdev);
1087         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1088         bool (*gpu_is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1089         int (*asic_reset)(struct radeon_device *rdev);
1090         void (*gart_tlb_flush)(struct radeon_device *rdev);
1091         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1092         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
1093         void (*cp_fini)(struct radeon_device *rdev);
1094         void (*cp_disable)(struct radeon_device *rdev);
1095         void (*ring_start)(struct radeon_device *rdev);
1096
1097         struct {
1098                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1099                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1100                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1101                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1102                                        struct radeon_semaphore *semaphore, bool emit_wait);
1103         } ring[RADEON_NUM_RINGS];
1104
1105         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1106         int (*irq_set)(struct radeon_device *rdev);
1107         int (*irq_process)(struct radeon_device *rdev);
1108         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1109         int (*cs_parse)(struct radeon_cs_parser *p);
1110         int (*copy_blit)(struct radeon_device *rdev,
1111                          uint64_t src_offset,
1112                          uint64_t dst_offset,
1113                          unsigned num_gpu_pages,
1114                          struct radeon_fence *fence);
1115         int (*copy_dma)(struct radeon_device *rdev,
1116                         uint64_t src_offset,
1117                         uint64_t dst_offset,
1118                         unsigned num_gpu_pages,
1119                         struct radeon_fence *fence);
1120         int (*copy)(struct radeon_device *rdev,
1121                     uint64_t src_offset,
1122                     uint64_t dst_offset,
1123                     unsigned num_gpu_pages,
1124                     struct radeon_fence *fence);
1125         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1126         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1127         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1128         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1129         int (*get_pcie_lanes)(struct radeon_device *rdev);
1130         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1131         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1132         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
1133                                uint32_t tiling_flags, uint32_t pitch,
1134                                uint32_t offset, uint32_t obj_size);
1135         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
1136         void (*bandwidth_update)(struct radeon_device *rdev);
1137         void (*hpd_init)(struct radeon_device *rdev);
1138         void (*hpd_fini)(struct radeon_device *rdev);
1139         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1140         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1141         /* ioctl hw specific callback. Some hw might want to perform special
1142          * operation on specific ioctl. For instance on wait idle some hw
1143          * might want to perform and HDP flush through MMIO as it seems that
1144          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1145          * through ring.
1146          */
1147         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1148         bool (*gui_idle)(struct radeon_device *rdev);
1149         /* power management */
1150         void (*pm_misc)(struct radeon_device *rdev);
1151         void (*pm_prepare)(struct radeon_device *rdev);
1152         void (*pm_finish)(struct radeon_device *rdev);
1153         void (*pm_init_profile)(struct radeon_device *rdev);
1154         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
1155         /* pageflipping */
1156         void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1157         u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1158         void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1159 };
1160
1161 /*
1162  * Asic structures
1163  */
1164 struct r100_gpu_lockup {
1165         unsigned long   last_jiffies;
1166         u32             last_cp_rptr;
1167 };
1168
1169 struct r100_asic {
1170         const unsigned          *reg_safe_bm;
1171         unsigned                reg_safe_bm_size;
1172         u32                     hdp_cntl;
1173         struct r100_gpu_lockup  lockup;
1174 };
1175
1176 struct r300_asic {
1177         const unsigned          *reg_safe_bm;
1178         unsigned                reg_safe_bm_size;
1179         u32                     resync_scratch;
1180         u32                     hdp_cntl;
1181         struct r100_gpu_lockup  lockup;
1182 };
1183
1184 struct r600_asic {
1185         unsigned                max_pipes;
1186         unsigned                max_tile_pipes;
1187         unsigned                max_simds;
1188         unsigned                max_backends;
1189         unsigned                max_gprs;
1190         unsigned                max_threads;
1191         unsigned                max_stack_entries;
1192         unsigned                max_hw_contexts;
1193         unsigned                max_gs_threads;
1194         unsigned                sx_max_export_size;
1195         unsigned                sx_max_export_pos_size;
1196         unsigned                sx_max_export_smx_size;
1197         unsigned                sq_num_cf_insts;
1198         unsigned                tiling_nbanks;
1199         unsigned                tiling_npipes;
1200         unsigned                tiling_group_size;
1201         unsigned                tile_config;
1202         unsigned                backend_map;
1203         struct r100_gpu_lockup  lockup;
1204 };
1205
1206 struct rv770_asic {
1207         unsigned                max_pipes;
1208         unsigned                max_tile_pipes;
1209         unsigned                max_simds;
1210         unsigned                max_backends;
1211         unsigned                max_gprs;
1212         unsigned                max_threads;
1213         unsigned                max_stack_entries;
1214         unsigned                max_hw_contexts;
1215         unsigned                max_gs_threads;
1216         unsigned                sx_max_export_size;
1217         unsigned                sx_max_export_pos_size;
1218         unsigned                sx_max_export_smx_size;
1219         unsigned                sq_num_cf_insts;
1220         unsigned                sx_num_of_sets;
1221         unsigned                sc_prim_fifo_size;
1222         unsigned                sc_hiz_tile_fifo_size;
1223         unsigned                sc_earlyz_tile_fifo_fize;
1224         unsigned                tiling_nbanks;
1225         unsigned                tiling_npipes;
1226         unsigned                tiling_group_size;
1227         unsigned                tile_config;
1228         unsigned                backend_map;
1229         struct r100_gpu_lockup  lockup;
1230 };
1231
1232 struct evergreen_asic {
1233         unsigned num_ses;
1234         unsigned max_pipes;
1235         unsigned max_tile_pipes;
1236         unsigned max_simds;
1237         unsigned max_backends;
1238         unsigned max_gprs;
1239         unsigned max_threads;
1240         unsigned max_stack_entries;
1241         unsigned max_hw_contexts;
1242         unsigned max_gs_threads;
1243         unsigned sx_max_export_size;
1244         unsigned sx_max_export_pos_size;
1245         unsigned sx_max_export_smx_size;
1246         unsigned sq_num_cf_insts;
1247         unsigned sx_num_of_sets;
1248         unsigned sc_prim_fifo_size;
1249         unsigned sc_hiz_tile_fifo_size;
1250         unsigned sc_earlyz_tile_fifo_size;
1251         unsigned tiling_nbanks;
1252         unsigned tiling_npipes;
1253         unsigned tiling_group_size;
1254         unsigned tile_config;
1255         unsigned backend_map;
1256         struct r100_gpu_lockup  lockup;
1257 };
1258
1259 struct cayman_asic {
1260         unsigned max_shader_engines;
1261         unsigned max_pipes_per_simd;
1262         unsigned max_tile_pipes;
1263         unsigned max_simds_per_se;
1264         unsigned max_backends_per_se;
1265         unsigned max_texture_channel_caches;
1266         unsigned max_gprs;
1267         unsigned max_threads;
1268         unsigned max_gs_threads;
1269         unsigned max_stack_entries;
1270         unsigned sx_num_of_sets;
1271         unsigned sx_max_export_size;
1272         unsigned sx_max_export_pos_size;
1273         unsigned sx_max_export_smx_size;
1274         unsigned max_hw_contexts;
1275         unsigned sq_num_cf_insts;
1276         unsigned sc_prim_fifo_size;
1277         unsigned sc_hiz_tile_fifo_size;
1278         unsigned sc_earlyz_tile_fifo_size;
1279
1280         unsigned num_shader_engines;
1281         unsigned num_shader_pipes_per_simd;
1282         unsigned num_tile_pipes;
1283         unsigned num_simds_per_se;
1284         unsigned num_backends_per_se;
1285         unsigned backend_disable_mask_per_asic;
1286         unsigned backend_map;
1287         unsigned num_texture_channel_caches;
1288         unsigned mem_max_burst_length_bytes;
1289         unsigned mem_row_size_in_kb;
1290         unsigned shader_engine_tile_size;
1291         unsigned num_gpus;
1292         unsigned multi_gpu_tile_size;
1293
1294         unsigned tile_config;
1295         struct r100_gpu_lockup  lockup;
1296 };
1297
1298 union radeon_asic_config {
1299         struct r300_asic        r300;
1300         struct r100_asic        r100;
1301         struct r600_asic        r600;
1302         struct rv770_asic       rv770;
1303         struct evergreen_asic   evergreen;
1304         struct cayman_asic      cayman;
1305 };
1306
1307 /*
1308  * asic initizalization from radeon_asic.c
1309  */
1310 void radeon_agp_disable(struct radeon_device *rdev);
1311 int radeon_asic_init(struct radeon_device *rdev);
1312
1313
1314 /*
1315  * IOCTL.
1316  */
1317 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1318                           struct drm_file *filp);
1319 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1320                             struct drm_file *filp);
1321 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1322                          struct drm_file *file_priv);
1323 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1324                            struct drm_file *file_priv);
1325 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1326                             struct drm_file *file_priv);
1327 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1328                            struct drm_file *file_priv);
1329 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1330                                 struct drm_file *filp);
1331 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1332                           struct drm_file *filp);
1333 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1334                           struct drm_file *filp);
1335 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1336                               struct drm_file *filp);
1337 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1338                           struct drm_file *filp);
1339 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1340 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1341                                 struct drm_file *filp);
1342 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1343                                 struct drm_file *filp);
1344
1345 /* VRAM scratch page for HDP bug, default vram page */
1346 struct r600_vram_scratch {
1347         struct radeon_bo                *robj;
1348         volatile uint32_t               *ptr;
1349         u64                             gpu_addr;
1350 };
1351
1352
1353 /*
1354  * Mutex which allows recursive locking from the same process.
1355  */
1356 struct radeon_mutex {
1357         struct mutex            mutex;
1358         struct task_struct      *owner;
1359         int                     level;
1360 };
1361
1362 static inline void radeon_mutex_init(struct radeon_mutex *mutex)
1363 {
1364         mutex_init(&mutex->mutex);
1365         mutex->owner = NULL;
1366         mutex->level = 0;
1367 }
1368
1369 static inline void radeon_mutex_lock(struct radeon_mutex *mutex)
1370 {
1371         if (mutex_trylock(&mutex->mutex)) {
1372                 /* The mutex was unlocked before, so it's ours now */
1373                 mutex->owner = current;
1374         } else if (mutex->owner != current) {
1375                 /* Another process locked the mutex, take it */
1376                 mutex_lock(&mutex->mutex);
1377                 mutex->owner = current;
1378         }
1379         /* Otherwise the mutex was already locked by this process */
1380
1381         mutex->level++;
1382 }
1383
1384 static inline void radeon_mutex_unlock(struct radeon_mutex *mutex)
1385 {
1386         if (--mutex->level > 0)
1387                 return;
1388
1389         mutex->owner = NULL;
1390         mutex_unlock(&mutex->mutex);
1391 }
1392
1393
1394 /*
1395  * Core structure, functions and helpers.
1396  */
1397 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1398 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1399
1400 struct radeon_device {
1401         struct device                   *dev;
1402         struct drm_device               *ddev;
1403         struct pci_dev                  *pdev;
1404         /* ASIC */
1405         union radeon_asic_config        config;
1406         enum radeon_family              family;
1407         unsigned long                   flags;
1408         int                             usec_timeout;
1409         enum radeon_pll_errata          pll_errata;
1410         int                             num_gb_pipes;
1411         int                             num_z_pipes;
1412         int                             disp_priority;
1413         /* BIOS */
1414         uint8_t                         *bios;
1415         bool                            is_atom_bios;
1416         uint16_t                        bios_header_start;
1417         struct radeon_bo                *stollen_vga_memory;
1418         /* Register mmio */
1419         resource_size_t                 rmmio_base;
1420         resource_size_t                 rmmio_size;
1421         void __iomem                    *rmmio;
1422         radeon_rreg_t                   mc_rreg;
1423         radeon_wreg_t                   mc_wreg;
1424         radeon_rreg_t                   pll_rreg;
1425         radeon_wreg_t                   pll_wreg;
1426         uint32_t                        pcie_reg_mask;
1427         radeon_rreg_t                   pciep_rreg;
1428         radeon_wreg_t                   pciep_wreg;
1429         /* io port */
1430         void __iomem                    *rio_mem;
1431         resource_size_t                 rio_mem_size;
1432         struct radeon_clock             clock;
1433         struct radeon_mc                mc;
1434         struct radeon_gart              gart;
1435         struct radeon_mode_info         mode_info;
1436         struct radeon_scratch           scratch;
1437         struct radeon_mman              mman;
1438         rwlock_t                        fence_lock;
1439         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1440         struct radeon_semaphore_driver  semaphore_drv;
1441         struct radeon_ring              ring[RADEON_NUM_RINGS];
1442         struct radeon_ib_pool           ib_pool;
1443         struct radeon_irq               irq;
1444         struct radeon_asic              *asic;
1445         struct radeon_gem               gem;
1446         struct radeon_pm                pm;
1447         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1448         struct radeon_mutex             cs_mutex;
1449         struct radeon_wb                wb;
1450         struct radeon_dummy_page        dummy_page;
1451         bool                            gpu_lockup;
1452         bool                            shutdown;
1453         bool                            suspend;
1454         bool                            need_dma32;
1455         bool                            accel_working;
1456         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1457         const struct firmware *me_fw;   /* all family ME firmware */
1458         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1459         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1460         const struct firmware *mc_fw;   /* NI MC firmware */
1461         struct r600_blit r600_blit;
1462         struct r600_vram_scratch vram_scratch;
1463         int msi_enabled; /* msi enabled */
1464         struct r600_ih ih; /* r6/700 interrupt ring */
1465         struct work_struct hotplug_work;
1466         int num_crtc; /* number of crtcs */
1467         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1468         struct mutex vram_mutex;
1469
1470         /* audio stuff */
1471         bool                    audio_enabled;
1472         struct timer_list       audio_timer;
1473         int                     audio_channels;
1474         int                     audio_rate;
1475         int                     audio_bits_per_sample;
1476         uint8_t                 audio_status_bits;
1477         uint8_t                 audio_category_code;
1478
1479         struct notifier_block acpi_nb;
1480         /* only one userspace can use Hyperz features or CMASK at a time */
1481         struct drm_file *hyperz_filp;
1482         struct drm_file *cmask_filp;
1483         /* i2c buses */
1484         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1485         /* debugfs */
1486         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1487         unsigned                debugfs_count;
1488         /* virtual memory */
1489         struct radeon_vm_manager        vm_manager;
1490 };
1491
1492 int radeon_device_init(struct radeon_device *rdev,
1493                        struct drm_device *ddev,
1494                        struct pci_dev *pdev,
1495                        uint32_t flags);
1496 void radeon_device_fini(struct radeon_device *rdev);
1497 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1498
1499 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg);
1500 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v);
1501 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1502 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1503
1504 /*
1505  * Cast helper
1506  */
1507 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1508
1509 /*
1510  * Registers read & write functions.
1511  */
1512 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1513 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1514 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1515 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1516 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1517 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1518 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1519 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1520 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1521 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1522 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1523 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1524 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1525 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1526 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1527 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1528 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1529 #define WREG32_P(reg, val, mask)                                \
1530         do {                                                    \
1531                 uint32_t tmp_ = RREG32(reg);                    \
1532                 tmp_ &= (mask);                                 \
1533                 tmp_ |= ((val) & ~(mask));                      \
1534                 WREG32(reg, tmp_);                              \
1535         } while (0)
1536 #define WREG32_PLL_P(reg, val, mask)                            \
1537         do {                                                    \
1538                 uint32_t tmp_ = RREG32_PLL(reg);                \
1539                 tmp_ &= (mask);                                 \
1540                 tmp_ |= ((val) & ~(mask));                      \
1541                 WREG32_PLL(reg, tmp_);                          \
1542         } while (0)
1543 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1544 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1545 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1546
1547 /*
1548  * Indirect registers accessor
1549  */
1550 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1551 {
1552         uint32_t r;
1553
1554         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1555         r = RREG32(RADEON_PCIE_DATA);
1556         return r;
1557 }
1558
1559 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1560 {
1561         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1562         WREG32(RADEON_PCIE_DATA, (v));
1563 }
1564
1565 void r100_pll_errata_after_index(struct radeon_device *rdev);
1566
1567
1568 /*
1569  * ASICs helpers.
1570  */
1571 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1572                             (rdev->pdev->device == 0x5969))
1573 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1574                 (rdev->family == CHIP_RV200) || \
1575                 (rdev->family == CHIP_RS100) || \
1576                 (rdev->family == CHIP_RS200) || \
1577                 (rdev->family == CHIP_RV250) || \
1578                 (rdev->family == CHIP_RV280) || \
1579                 (rdev->family == CHIP_RS300))
1580 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1581                 (rdev->family == CHIP_RV350) ||                 \
1582                 (rdev->family == CHIP_R350)  ||                 \
1583                 (rdev->family == CHIP_RV380) ||                 \
1584                 (rdev->family == CHIP_R420)  ||                 \
1585                 (rdev->family == CHIP_R423)  ||                 \
1586                 (rdev->family == CHIP_RV410) ||                 \
1587                 (rdev->family == CHIP_RS400) ||                 \
1588                 (rdev->family == CHIP_RS480))
1589 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1590                 (rdev->ddev->pdev->device == 0x9443) || \
1591                 (rdev->ddev->pdev->device == 0x944B) || \
1592                 (rdev->ddev->pdev->device == 0x9506) || \
1593                 (rdev->ddev->pdev->device == 0x9509) || \
1594                 (rdev->ddev->pdev->device == 0x950F) || \
1595                 (rdev->ddev->pdev->device == 0x689C) || \
1596                 (rdev->ddev->pdev->device == 0x689D))
1597 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1598 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1599                             (rdev->family == CHIP_RS690)  ||    \
1600                             (rdev->family == CHIP_RS740)  ||    \
1601                             (rdev->family >= CHIP_R600))
1602 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1603 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1604 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1605 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1606                              (rdev->flags & RADEON_IS_IGP))
1607 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1608
1609 /*
1610  * BIOS helpers.
1611  */
1612 #define RBIOS8(i) (rdev->bios[i])
1613 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1614 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1615
1616 int radeon_combios_init(struct radeon_device *rdev);
1617 void radeon_combios_fini(struct radeon_device *rdev);
1618 int radeon_atombios_init(struct radeon_device *rdev);
1619 void radeon_atombios_fini(struct radeon_device *rdev);
1620
1621
1622 /*
1623  * RING helpers.
1624  */
1625 #if DRM_DEBUG_CODE == 0
1626 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1627 {
1628         ring->ring[ring->wptr++] = v;
1629         ring->wptr &= ring->ptr_mask;
1630         ring->count_dw--;
1631         ring->ring_free_dw--;
1632 }
1633 #else
1634 /* With debugging this is just too big to inline */
1635 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1636 #endif
1637
1638 /*
1639  * ASICs macro.
1640  */
1641 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1642 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1643 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1644 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1645 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1646 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1647 #define radeon_gpu_is_lockup(rdev, cp) (rdev)->asic->gpu_is_lockup((rdev), (cp))
1648 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1649 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1650 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1651 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1652 #define radeon_ring_test(rdev, cp) (rdev)->asic->ring_test((rdev), (cp))
1653 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1654 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1655 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1656 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1657 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1658 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1659 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1660 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1661 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1662 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1663 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1664 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1665 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1666 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1667 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1668 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1669 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1670 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1671 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1672 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1673 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1674 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1675 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1676 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1677 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1678 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1679 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1680 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1681 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1682 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1683 #define radeon_pre_page_flip(rdev, crtc) rdev->asic->pre_page_flip((rdev), (crtc))
1684 #define radeon_page_flip(rdev, crtc, base) rdev->asic->page_flip((rdev), (crtc), (base))
1685 #define radeon_post_page_flip(rdev, crtc) rdev->asic->post_page_flip((rdev), (crtc))
1686
1687 /* Common functions */
1688 /* AGP */
1689 extern int radeon_gpu_reset(struct radeon_device *rdev);
1690 extern void radeon_agp_disable(struct radeon_device *rdev);
1691 extern int radeon_modeset_init(struct radeon_device *rdev);
1692 extern void radeon_modeset_fini(struct radeon_device *rdev);
1693 extern bool radeon_card_posted(struct radeon_device *rdev);
1694 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1695 extern void radeon_update_display_priority(struct radeon_device *rdev);
1696 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1697 extern void radeon_scratch_init(struct radeon_device *rdev);
1698 extern void radeon_wb_fini(struct radeon_device *rdev);
1699 extern int radeon_wb_init(struct radeon_device *rdev);
1700 extern void radeon_wb_disable(struct radeon_device *rdev);
1701 extern void radeon_surface_init(struct radeon_device *rdev);
1702 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1703 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1704 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1705 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1706 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1707 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1708 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1709 extern int radeon_resume_kms(struct drm_device *dev);
1710 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1711 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1712
1713 /*
1714  * vm
1715  */
1716 int radeon_vm_manager_init(struct radeon_device *rdev);
1717 void radeon_vm_manager_fini(struct radeon_device *rdev);
1718 int radeon_vm_manager_start(struct radeon_device *rdev);
1719 int radeon_vm_manager_suspend(struct radeon_device *rdev);
1720 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1721 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1722 int radeon_vm_bind(struct radeon_device *rdev, struct radeon_vm *vm);
1723 void radeon_vm_unbind(struct radeon_device *rdev, struct radeon_vm *vm);
1724 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1725                             struct radeon_vm *vm,
1726                             struct radeon_bo *bo,
1727                             struct ttm_mem_reg *mem);
1728 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1729                              struct radeon_bo *bo);
1730 int radeon_vm_bo_add(struct radeon_device *rdev,
1731                      struct radeon_vm *vm,
1732                      struct radeon_bo *bo,
1733                      uint64_t offset,
1734                      uint32_t flags);
1735 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1736                      struct radeon_vm *vm,
1737                      struct radeon_bo *bo);
1738
1739
1740 /*
1741  * R600 vram scratch functions
1742  */
1743 int r600_vram_scratch_init(struct radeon_device *rdev);
1744 void r600_vram_scratch_fini(struct radeon_device *rdev);
1745
1746 /*
1747  * r600 functions used by radeon_encoder.c
1748  */
1749 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1750 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1751 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1752
1753 extern int ni_init_microcode(struct radeon_device *rdev);
1754 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1755
1756 /* radeon_acpi.c */
1757 #if defined(CONFIG_ACPI)
1758 extern int radeon_acpi_init(struct radeon_device *rdev);
1759 #else
1760 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1761 #endif
1762
1763 #include "radeon_object.h"
1764
1765 #endif