drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <asm/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72
  73 #include "radeon_family.h"
  74 #include "radeon_mode.h"
  75 #include "radeon_reg.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int radeon_no_wb;
  81 extern int radeon_modeset;
  82 extern int radeon_dynclks;
  83 extern int radeon_r4xx_atom;
  84 extern int radeon_agpmode;
  85 extern int radeon_vram_limit;
  86 extern int radeon_gart_size;
  87 extern int radeon_benchmarking;
  88 extern int radeon_testing;
  89 extern int radeon_connector_table;
  90 extern int radeon_tv;
  91 extern int radeon_audio;
  92 extern int radeon_disp_priority;
  93 extern int radeon_hw_i2c;
  94
  95 /*
  96  * Copy from radeon_drv.h so we don't have to include both and have conflicting
  97  * symbol;
  98  */
  99 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 100 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 101 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 102 #define RADEON_IB_POOL_SIZE             16
 103 #define RADEON_DEBUGFS_MAX_NUM_FILES    32
 104 #define RADEONFB_CONN_LIMIT             4
 105 #define RADEON_BIOS_NUM_SCRATCH         8
 106
 107 /*
 108  * Errata workarounds.
 109  */
 110 enum radeon_pll_errata {
 111         CHIP_ERRATA_R300_CG             = 0x00000001,
 112         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 113         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 114 };
 115
 116
 117 struct radeon_device;
 118
 119
 120 /*
 121  * BIOS.
 122  */
 123 #define ATRM_BIOS_PAGE 4096
 124
 125 #if defined(CONFIG_VGA_SWITCHEROO)
 126 bool radeon_atrm_supported(struct pci_dev *pdev);
 127 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 128 #else
 129 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 130 {
 131         return false;
 132 }
 133
 134 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 135         return -EINVAL;
 136 }
 137 #endif
 138 bool radeon_get_bios(struct radeon_device *rdev);
 139
 140
 141 /*
 142  * Dummy page
 143  */
 144 struct radeon_dummy_page {
 145         struct page     *page;
 146         dma_addr_t      addr;
 147 };
 148 int radeon_dummy_page_init(struct radeon_device *rdev);
 149 void radeon_dummy_page_fini(struct radeon_device *rdev);
 150
 151
 152 /*
 153  * Clocks
 154  */
 155 struct radeon_clock {
 156         struct radeon_pll p1pll;
 157         struct radeon_pll p2pll;
 158         struct radeon_pll dcpll;
 159         struct radeon_pll spll;
 160         struct radeon_pll mpll;
 161         /* 10 Khz units */
 162         uint32_t default_mclk;
 163         uint32_t default_sclk;
 164         uint32_t default_dispclk;
 165         uint32_t dp_extclk;
 166 };
 167
 168 /*
 169  * Power management
 170  */
 171 int radeon_pm_init(struct radeon_device *rdev);
 172 void radeon_pm_fini(struct radeon_device *rdev);
 173 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 174 void radeon_pm_suspend(struct radeon_device *rdev);
 175 void radeon_pm_resume(struct radeon_device *rdev);
 176 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 177 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 178 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 level);
 179 void rs690_pm_info(struct radeon_device *rdev);
 180 extern u32 rv6xx_get_temp(struct radeon_device *rdev);
 181 extern u32 rv770_get_temp(struct radeon_device *rdev);
 182 extern u32 evergreen_get_temp(struct radeon_device *rdev);
 183
 184 /*
 185  * Fences.
 186  */
 187 struct radeon_fence_driver {
 188         uint32_t                        scratch_reg;
 189         atomic_t                        seq;
 190         uint32_t                        last_seq;
 191         unsigned long                   last_jiffies;
 192         unsigned long                   last_timeout;
 193         wait_queue_head_t               queue;
 194         rwlock_t                        lock;
 195         struct list_head                created;
 196         struct list_head                emited;
 197         struct list_head                signaled;
 198         bool                            initialized;
 199 };
 200
 201 struct radeon_fence {
 202         struct radeon_device            *rdev;
 203         struct kref                     kref;
 204         struct list_head                list;
 205         /* protected by radeon_fence.lock */
 206         uint32_t                        seq;
 207         bool                            emited;
 208         bool                            signaled;
 209 };
 210
 211 int radeon_fence_driver_init(struct radeon_device *rdev);
 212 void radeon_fence_driver_fini(struct radeon_device *rdev);
 213 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence);
 214 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 215 void radeon_fence_process(struct radeon_device *rdev);
 216 bool radeon_fence_signaled(struct radeon_fence *fence);
 217 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 218 int radeon_fence_wait_next(struct radeon_device *rdev);
 219 int radeon_fence_wait_last(struct radeon_device *rdev);
 220 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 221 void radeon_fence_unref(struct radeon_fence **fence);
 222
 223 /*
 224  * Tiling registers
 225  */
 226 struct radeon_surface_reg {
 227         struct radeon_bo *bo;
 228 };
 229
 230 #define RADEON_GEM_MAX_SURFACES 8
 231
 232 /*
 233  * TTM.
 234  */
 235 struct radeon_mman {
 236         struct ttm_bo_global_ref        bo_global_ref;
 237         struct drm_global_reference     mem_global_ref;
 238         struct ttm_bo_device            bdev;
 239         bool                            mem_global_referenced;
 240         bool                            initialized;
 241 };
 242
 243 struct radeon_bo {
 244         /* Protected by gem.mutex */
 245         struct list_head                list;
 246         /* Protected by tbo.reserved */
 247         u32                             placements[3];
 248         struct ttm_placement            placement;
 249         struct ttm_buffer_object        tbo;
 250         struct ttm_bo_kmap_obj          kmap;
 251         unsigned                        pin_count;
 252         void                            *kptr;
 253         u32                             tiling_flags;
 254         u32                             pitch;
 255         int                             surface_reg;
 256         /* Constant after initialization */
 257         struct radeon_device            *rdev;
 258         struct drm_gem_object           *gobj;
 259 };
 260
 261 struct radeon_bo_list {
 262         struct list_head        list;
 263         struct radeon_bo        *bo;
 264         uint64_t                gpu_offset;
 265         unsigned                rdomain;
 266         unsigned                wdomain;
 267         u32                     tiling_flags;
 268         bool                    reserved;
 269 };
 270
 271 /*
 272  * GEM objects.
 273  */
 274 struct radeon_gem {
 275         struct mutex            mutex;
 276         struct list_head        objects;
 277 };
 278
 279 int radeon_gem_init(struct radeon_device *rdev);
 280 void radeon_gem_fini(struct radeon_device *rdev);
 281 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 282                                 int alignment, int initial_domain,
 283                                 bool discardable, bool kernel,
 284                                 struct drm_gem_object **obj);
 285 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 286                           uint64_t *gpu_addr);
 287 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 288
 289
 290 /*
 291  * GART structures, functions & helpers
 292  */
 293 struct radeon_mc;
 294
 295 struct radeon_gart_table_ram {
 296         volatile uint32_t               *ptr;
 297 };
 298
 299 struct radeon_gart_table_vram {
 300         struct radeon_bo                *robj;
 301         volatile uint32_t               *ptr;
 302 };
 303
 304 union radeon_gart_table {
 305         struct radeon_gart_table_ram    ram;
 306         struct radeon_gart_table_vram   vram;
 307 };
 308
 309 #define RADEON_GPU_PAGE_SIZE 4096
 310 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 311
 312 struct radeon_gart {
 313         dma_addr_t                      table_addr;
 314         unsigned                        num_gpu_pages;
 315         unsigned                        num_cpu_pages;
 316         unsigned                        table_size;
 317         union radeon_gart_table         table;
 318         struct page                     **pages;
 319         dma_addr_t                      *pages_addr;
 320         bool                            *ttm_alloced;
 321         bool                            ready;
 322 };
 323
 324 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 325 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 326 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 327 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 328 int radeon_gart_init(struct radeon_device *rdev);
 329 void radeon_gart_fini(struct radeon_device *rdev);
 330 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 331                         int pages);
 332 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 333                      int pages, struct page **pagelist,
 334                      dma_addr_t *dma_addr);
 335
 336
 337 /*
 338  * GPU MC structures, functions & helpers
 339  */
 340 struct radeon_mc {
 341         resource_size_t         aper_size;
 342         resource_size_t         aper_base;
 343         resource_size_t         agp_base;
 344         /* for some chips with <= 32MB we need to lie
 345          * about vram size near mc fb location */
 346         u64                     mc_vram_size;
 347         u64                     visible_vram_size;
 348         u64                     active_vram_size;
 349         u64                     gtt_size;
 350         u64                     gtt_start;
 351         u64                     gtt_end;
 352         u64                     vram_start;
 353         u64                     vram_end;
 354         unsigned                vram_width;
 355         u64                     real_vram_size;
 356         int                     vram_mtrr;
 357         bool                    vram_is_ddr;
 358         bool                    igp_sideport_enabled;
 359         u64                     gtt_base_align;
 360 };
 361
 362 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 363 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 364
 365 /*
 366  * GPU scratch registers structures, functions & helpers
 367  */
 368 struct radeon_scratch {
 369         unsigned                num_reg;
 370         uint32_t                reg_base;
 371         bool                    free[32];
 372         uint32_t                reg[32];
 373 };
 374
 375 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 376 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 377
 378
 379 /*
 380  * IRQS.
 381  */
 382 struct radeon_irq {
 383         bool            installed;
 384         bool            sw_int;
 385         /* FIXME: use a define max crtc rather than hardcode it */
 386         bool            crtc_vblank_int[6];
 387         wait_queue_head_t       vblank_queue;
 388         /* FIXME: use defines for max hpd/dacs */
 389         bool            hpd[6];
 390         bool            gui_idle;
 391         bool            gui_idle_acked;
 392         wait_queue_head_t       idle_queue;
 393         /* FIXME: use defines for max HDMI blocks */
 394         bool            hdmi[2];
 395         spinlock_t sw_lock;
 396         int sw_refcount;
 397 };
 398
 399 int radeon_irq_kms_init(struct radeon_device *rdev);
 400 void radeon_irq_kms_fini(struct radeon_device *rdev);
 401 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev);
 402 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev);
 403
 404 /*
 405  * CP & ring.
 406  */
 407 struct radeon_ib {
 408         struct list_head        list;
 409         unsigned                idx;
 410         uint64_t                gpu_addr;
 411         struct radeon_fence     *fence;
 412         uint32_t                *ptr;
 413         uint32_t                length_dw;
 414         bool                    free;
 415 };
 416
 417 /*
 418  * locking -
 419  * mutex protects scheduled_ibs, ready, alloc_bm
 420  */
 421 struct radeon_ib_pool {
 422         struct mutex            mutex;
 423         struct radeon_bo        *robj;
 424         struct list_head        bogus_ib;
 425         struct radeon_ib        ibs[RADEON_IB_POOL_SIZE];
 426         bool                    ready;
 427         unsigned                head_id;
 428 };
 429
 430 struct radeon_cp {
 431         struct radeon_bo        *ring_obj;
 432         volatile uint32_t       *ring;
 433         unsigned                rptr;
 434         unsigned                wptr;
 435         unsigned                wptr_old;
 436         unsigned                ring_size;
 437         unsigned                ring_free_dw;
 438         int                     count_dw;
 439         uint64_t                gpu_addr;
 440         uint32_t                align_mask;
 441         uint32_t                ptr_mask;
 442         struct mutex            mutex;
 443         bool                    ready;
 444 };
 445
 446 /*
 447  * R6xx+ IH ring
 448  */
 449 struct r600_ih {
 450         struct radeon_bo        *ring_obj;
 451         volatile uint32_t       *ring;
 452         unsigned                rptr;
 453         unsigned                wptr;
 454         unsigned                wptr_old;
 455         unsigned                ring_size;
 456         uint64_t                gpu_addr;
 457         uint32_t                ptr_mask;
 458         spinlock_t              lock;
 459         bool                    enabled;
 460 };
 461
 462 struct r600_blit {
 463         struct mutex            mutex;
 464         struct radeon_bo        *shader_obj;
 465         u64 shader_gpu_addr;
 466         u32 vs_offset, ps_offset;
 467         u32 state_offset;
 468         u32 state_len;
 469         u32 vb_used, vb_total;
 470         struct radeon_ib *vb_ib;
 471 };
 472
 473 int radeon_ib_get(struct radeon_device *rdev, struct radeon_ib **ib);
 474 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 475 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 476 int radeon_ib_pool_init(struct radeon_device *rdev);
 477 void radeon_ib_pool_fini(struct radeon_device *rdev);
 478 int radeon_ib_test(struct radeon_device *rdev);
 479 extern void radeon_ib_bogus_add(struct radeon_device *rdev, struct radeon_ib *ib);
 480 /* Ring access between begin & end cannot sleep */
 481 void radeon_ring_free_size(struct radeon_device *rdev);
 482 int radeon_ring_alloc(struct radeon_device *rdev, unsigned ndw);
 483 int radeon_ring_lock(struct radeon_device *rdev, unsigned ndw);
 484 void radeon_ring_commit(struct radeon_device *rdev);
 485 void radeon_ring_unlock_commit(struct radeon_device *rdev);
 486 void radeon_ring_unlock_undo(struct radeon_device *rdev);
 487 int radeon_ring_test(struct radeon_device *rdev);
 488 int radeon_ring_init(struct radeon_device *rdev, unsigned ring_size);
 489 void radeon_ring_fini(struct radeon_device *rdev);
 490
 491
 492 /*
 493  * CS.
 494  */
 495 struct radeon_cs_reloc {
 496         struct drm_gem_object           *gobj;
 497         struct radeon_bo                *robj;
 498         struct radeon_bo_list           lobj;
 499         uint32_t                        handle;
 500         uint32_t                        flags;
 501 };
 502
 503 struct radeon_cs_chunk {
 504         uint32_t                chunk_id;
 505         uint32_t                length_dw;
 506         int kpage_idx[2];
 507         uint32_t                *kpage[2];
 508         uint32_t                *kdata;
 509         void __user *user_ptr;
 510         int last_copied_page;
 511         int last_page_index;
 512 };
 513
 514 struct radeon_cs_parser {
 515         struct device           *dev;
 516         struct radeon_device    *rdev;
 517         struct drm_file         *filp;
 518         /* chunks */
 519         unsigned                nchunks;
 520         struct radeon_cs_chunk  *chunks;
 521         uint64_t                *chunks_array;
 522         /* IB */
 523         unsigned                idx;
 524         /* relocations */
 525         unsigned                nrelocs;
 526         struct radeon_cs_reloc  *relocs;
 527         struct radeon_cs_reloc  **relocs_ptr;
 528         struct list_head        validated;
 529         /* indices of various chunks */
 530         int                     chunk_ib_idx;
 531         int                     chunk_relocs_idx;
 532         struct radeon_ib        *ib;
 533         void                    *track;
 534         unsigned                family;
 535         int parser_error;
 536 };
 537
 538 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 539 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 540
 541
 542 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
 543 {
 544         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
 545         u32 pg_idx, pg_offset;
 546         u32 idx_value = 0;
 547         int new_page;
 548
 549         pg_idx = (idx * 4) / PAGE_SIZE;
 550         pg_offset = (idx * 4) % PAGE_SIZE;
 551
 552         if (ibc->kpage_idx[0] == pg_idx)
 553                 return ibc->kpage[0][pg_offset/4];
 554         if (ibc->kpage_idx[1] == pg_idx)
 555                 return ibc->kpage[1][pg_offset/4];
 556
 557         new_page = radeon_cs_update_pages(p, pg_idx);
 558         if (new_page < 0) {
 559                 p->parser_error = new_page;
 560                 return 0;
 561         }
 562
 563         idx_value = ibc->kpage[new_page][pg_offset/4];
 564         return idx_value;
 565 }
 566
 567 struct radeon_cs_packet {
 568         unsigned        idx;
 569         unsigned        type;
 570         unsigned        reg;
 571         unsigned        opcode;
 572         int             count;
 573         unsigned        one_reg_wr;
 574 };
 575
 576 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 577                                       struct radeon_cs_packet *pkt,
 578                                       unsigned idx, unsigned reg);
 579 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 580                                       struct radeon_cs_packet *pkt);
 581
 582
 583 /*
 584  * AGP
 585  */
 586 int radeon_agp_init(struct radeon_device *rdev);
 587 void radeon_agp_resume(struct radeon_device *rdev);
 588 void radeon_agp_suspend(struct radeon_device *rdev);
 589 void radeon_agp_fini(struct radeon_device *rdev);
 590
 591
 592 /*
 593  * Writeback
 594  */
 595 struct radeon_wb {
 596         struct radeon_bo        *wb_obj;
 597         volatile uint32_t       *wb;
 598         uint64_t                gpu_addr;
 599         bool                    enabled;
 600         bool                    use_event;
 601 };
 602
 603 #define RADEON_WB_SCRATCH_OFFSET 0
 604 #define RADEON_WB_CP_RPTR_OFFSET 1024
 605 #define R600_WB_IH_WPTR_OFFSET   2048
 606 #define R600_WB_EVENT_OFFSET     3072
 607
 608 /**
 609  * struct radeon_pm - power management datas
 610  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 611  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 612  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 613  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 614  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 615  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 616  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 617  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 618  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 619  * @sclk:               GPU clock Mhz (core bandwith depends of this clock)
 620  * @needed_bandwidth:   current bandwidth needs
 621  *
 622  * It keeps track of various data needed to take powermanagement decision.
 623  * Bandwith need is used to determine minimun clock of the GPU and memory.
 624  * Equation between gpu/memory clock and available bandwidth is hw dependent
 625  * (type of memory, bus size, efficiency, ...)
 626  */
 627
 628 enum radeon_pm_method {
 629         PM_METHOD_PROFILE,
 630         PM_METHOD_DYNPM,
 631 };
 632
 633 enum radeon_dynpm_state {
 634         DYNPM_STATE_DISABLED,
 635         DYNPM_STATE_MINIMUM,
 636         DYNPM_STATE_PAUSED,
 637         DYNPM_STATE_ACTIVE,
 638         DYNPM_STATE_SUSPENDED,
 639 };
 640 enum radeon_dynpm_action {
 641         DYNPM_ACTION_NONE,
 642         DYNPM_ACTION_MINIMUM,
 643         DYNPM_ACTION_DOWNCLOCK,
 644         DYNPM_ACTION_UPCLOCK,
 645         DYNPM_ACTION_DEFAULT
 646 };
 647
 648 enum radeon_voltage_type {
 649         VOLTAGE_NONE = 0,
 650         VOLTAGE_GPIO,
 651         VOLTAGE_VDDC,
 652         VOLTAGE_SW
 653 };
 654
 655 enum radeon_pm_state_type {
 656         POWER_STATE_TYPE_DEFAULT,
 657         POWER_STATE_TYPE_POWERSAVE,
 658         POWER_STATE_TYPE_BATTERY,
 659         POWER_STATE_TYPE_BALANCED,
 660         POWER_STATE_TYPE_PERFORMANCE,
 661 };
 662
 663 enum radeon_pm_profile_type {
 664         PM_PROFILE_DEFAULT,
 665         PM_PROFILE_AUTO,
 666         PM_PROFILE_LOW,
 667         PM_PROFILE_MID,
 668         PM_PROFILE_HIGH,
 669 };
 670
 671 #define PM_PROFILE_DEFAULT_IDX 0
 672 #define PM_PROFILE_LOW_SH_IDX  1
 673 #define PM_PROFILE_MID_SH_IDX  2
 674 #define PM_PROFILE_HIGH_SH_IDX 3
 675 #define PM_PROFILE_LOW_MH_IDX  4
 676 #define PM_PROFILE_MID_MH_IDX  5
 677 #define PM_PROFILE_HIGH_MH_IDX 6
 678 #define PM_PROFILE_MAX         7
 679
 680 struct radeon_pm_profile {
 681         int dpms_off_ps_idx;
 682         int dpms_on_ps_idx;
 683         int dpms_off_cm_idx;
 684         int dpms_on_cm_idx;
 685 };
 686
 687 enum radeon_int_thermal_type {
 688         THERMAL_TYPE_NONE,
 689         THERMAL_TYPE_RV6XX,
 690         THERMAL_TYPE_RV770,
 691         THERMAL_TYPE_EVERGREEN,
 692 };
 693
 694 struct radeon_voltage {
 695         enum radeon_voltage_type type;
 696         /* gpio voltage */
 697         struct radeon_gpio_rec gpio;
 698         u32 delay; /* delay in usec from voltage drop to sclk change */
 699         bool active_high; /* voltage drop is active when bit is high */
 700         /* VDDC voltage */
 701         u8 vddc_id; /* index into vddc voltage table */
 702         u8 vddci_id; /* index into vddci voltage table */
 703         bool vddci_enabled;
 704         /* r6xx+ sw */
 705         u32 voltage;
 706 };
 707
 708 /* clock mode flags */
 709 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 710
 711 struct radeon_pm_clock_info {
 712         /* memory clock */
 713         u32 mclk;
 714         /* engine clock */
 715         u32 sclk;
 716         /* voltage info */
 717         struct radeon_voltage voltage;
 718         /* standardized clock flags */
 719         u32 flags;
 720 };
 721
 722 /* state flags */
 723 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 724
 725 struct radeon_power_state {
 726         enum radeon_pm_state_type type;
 727         /* XXX: use a define for num clock modes */
 728         struct radeon_pm_clock_info clock_info[8];
 729         /* number of valid clock modes in this power state */
 730         int num_clock_modes;
 731         struct radeon_pm_clock_info *default_clock_mode;
 732         /* standardized state flags */
 733         u32 flags;
 734         u32 misc; /* vbios specific flags */
 735         u32 misc2; /* vbios specific flags */
 736         int pcie_lanes; /* pcie lanes */
 737 };
 738
 739 /*
 740  * Some modes are overclocked by very low value, accept them
 741  */
 742 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 743
 744 struct radeon_pm {
 745         struct mutex            mutex;
 746         u32                     active_crtcs;
 747         int                     active_crtc_count;
 748         int                     req_vblank;
 749         bool                    vblank_sync;
 750         bool                    gui_idle;
 751         fixed20_12              max_bandwidth;
 752         fixed20_12              igp_sideport_mclk;
 753         fixed20_12              igp_system_mclk;
 754         fixed20_12              igp_ht_link_clk;
 755         fixed20_12              igp_ht_link_width;
 756         fixed20_12              k8_bandwidth;
 757         fixed20_12              sideport_bandwidth;
 758         fixed20_12              ht_bandwidth;
 759         fixed20_12              core_bandwidth;
 760         fixed20_12              sclk;
 761         fixed20_12              mclk;
 762         fixed20_12              needed_bandwidth;
 763         /* XXX: use a define for num power modes */
 764         struct radeon_power_state power_state[8];
 765         /* number of valid power states */
 766         int                     num_power_states;
 767         int                     current_power_state_index;
 768         int                     current_clock_mode_index;
 769         int                     requested_power_state_index;
 770         int                     requested_clock_mode_index;
 771         int                     default_power_state_index;
 772         u32                     current_sclk;
 773         u32                     current_mclk;
 774         u32                     current_vddc;
 775         struct radeon_i2c_chan *i2c_bus;
 776         /* selected pm method */
 777         enum radeon_pm_method     pm_method;
 778         /* dynpm power management */
 779         struct delayed_work     dynpm_idle_work;
 780         enum radeon_dynpm_state dynpm_state;
 781         enum radeon_dynpm_action        dynpm_planned_action;
 782         unsigned long           dynpm_action_timeout;
 783         bool                    dynpm_can_upclock;
 784         bool                    dynpm_can_downclock;
 785         /* profile-based power management */
 786         enum radeon_pm_profile_type profile;
 787         int                     profile_index;
 788         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
 789         /* internal thermal controller on rv6xx+ */
 790         enum radeon_int_thermal_type int_thermal_type;
 791         struct device           *int_hwmon_dev;
 792 };
 793
 794
 795 /*
 796  * Benchmarking
 797  */
 798 void radeon_benchmark(struct radeon_device *rdev);
 799
 800
 801 /*
 802  * Testing
 803  */
 804 void radeon_test_moves(struct radeon_device *rdev);
 805
 806
 807 /*
 808  * Debugfs
 809  */
 810 int radeon_debugfs_add_files(struct radeon_device *rdev,
 811                              struct drm_info_list *files,
 812                              unsigned nfiles);
 813 int radeon_debugfs_fence_init(struct radeon_device *rdev);
 814
 815
 816 /*
 817  * ASIC specific functions.
 818  */
 819 struct radeon_asic {
 820         int (*init)(struct radeon_device *rdev);
 821         void (*fini)(struct radeon_device *rdev);
 822         int (*resume)(struct radeon_device *rdev);
 823         int (*suspend)(struct radeon_device *rdev);
 824         void (*vga_set_state)(struct radeon_device *rdev, bool state);
 825         bool (*gpu_is_lockup)(struct radeon_device *rdev);
 826         int (*asic_reset)(struct radeon_device *rdev);
 827         void (*gart_tlb_flush)(struct radeon_device *rdev);
 828         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
 829         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
 830         void (*cp_fini)(struct radeon_device *rdev);
 831         void (*cp_disable)(struct radeon_device *rdev);
 832         void (*cp_commit)(struct radeon_device *rdev);
 833         void (*ring_start)(struct radeon_device *rdev);
 834         int (*ring_test)(struct radeon_device *rdev);
 835         void (*ring_ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
 836         int (*irq_set)(struct radeon_device *rdev);
 837         int (*irq_process)(struct radeon_device *rdev);
 838         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
 839         void (*fence_ring_emit)(struct radeon_device *rdev, struct radeon_fence *fence);
 840         int (*cs_parse)(struct radeon_cs_parser *p);
 841         int (*copy_blit)(struct radeon_device *rdev,
 842                          uint64_t src_offset,
 843                          uint64_t dst_offset,
 844                          unsigned num_pages,
 845                          struct radeon_fence *fence);
 846         int (*copy_dma)(struct radeon_device *rdev,
 847                         uint64_t src_offset,
 848                         uint64_t dst_offset,
 849                         unsigned num_pages,
 850                         struct radeon_fence *fence);
 851         int (*copy)(struct radeon_device *rdev,
 852                     uint64_t src_offset,
 853                     uint64_t dst_offset,
 854                     unsigned num_pages,
 855                     struct radeon_fence *fence);
 856         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
 857         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
 858         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
 859         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
 860         int (*get_pcie_lanes)(struct radeon_device *rdev);
 861         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
 862         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
 863         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
 864                                uint32_t tiling_flags, uint32_t pitch,
 865                                uint32_t offset, uint32_t obj_size);
 866         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
 867         void (*bandwidth_update)(struct radeon_device *rdev);
 868         void (*hpd_init)(struct radeon_device *rdev);
 869         void (*hpd_fini)(struct radeon_device *rdev);
 870         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 871         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 872         /* ioctl hw specific callback. Some hw might want to perform special
 873          * operation on specific ioctl. For instance on wait idle some hw
 874          * might want to perform and HDP flush through MMIO as it seems that
 875          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
 876          * through ring.
 877          */
 878         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
 879         bool (*gui_idle)(struct radeon_device *rdev);
 880         /* power management */
 881         void (*pm_misc)(struct radeon_device *rdev);
 882         void (*pm_prepare)(struct radeon_device *rdev);
 883         void (*pm_finish)(struct radeon_device *rdev);
 884         void (*pm_init_profile)(struct radeon_device *rdev);
 885         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
 886 };
 887
 888 /*
 889  * Asic structures
 890  */
 891 struct r100_gpu_lockup {
 892         unsigned long   last_jiffies;
 893         u32             last_cp_rptr;
 894 };
 895
 896 struct r100_asic {
 897         const unsigned          *reg_safe_bm;
 898         unsigned                reg_safe_bm_size;
 899         u32                     hdp_cntl;
 900         struct r100_gpu_lockup  lockup;
 901 };
 902
 903 struct r300_asic {
 904         const unsigned          *reg_safe_bm;
 905         unsigned                reg_safe_bm_size;
 906         u32                     resync_scratch;
 907         u32                     hdp_cntl;
 908         struct r100_gpu_lockup  lockup;
 909 };
 910
 911 struct r600_asic {
 912         unsigned                max_pipes;
 913         unsigned                max_tile_pipes;
 914         unsigned                max_simds;
 915         unsigned                max_backends;
 916         unsigned                max_gprs;
 917         unsigned                max_threads;
 918         unsigned                max_stack_entries;
 919         unsigned                max_hw_contexts;
 920         unsigned                max_gs_threads;
 921         unsigned                sx_max_export_size;
 922         unsigned                sx_max_export_pos_size;
 923         unsigned                sx_max_export_smx_size;
 924         unsigned                sq_num_cf_insts;
 925         unsigned                tiling_nbanks;
 926         unsigned                tiling_npipes;
 927         unsigned                tiling_group_size;
 928         unsigned                tile_config;
 929         struct r100_gpu_lockup  lockup;
 930 };
 931
 932 struct rv770_asic {
 933         unsigned                max_pipes;
 934         unsigned                max_tile_pipes;
 935         unsigned                max_simds;
 936         unsigned                max_backends;
 937         unsigned                max_gprs;
 938         unsigned                max_threads;
 939         unsigned                max_stack_entries;
 940         unsigned                max_hw_contexts;
 941         unsigned                max_gs_threads;
 942         unsigned                sx_max_export_size;
 943         unsigned                sx_max_export_pos_size;
 944         unsigned                sx_max_export_smx_size;
 945         unsigned                sq_num_cf_insts;
 946         unsigned                sx_num_of_sets;
 947         unsigned                sc_prim_fifo_size;
 948         unsigned                sc_hiz_tile_fifo_size;
 949         unsigned                sc_earlyz_tile_fifo_fize;
 950         unsigned                tiling_nbanks;
 951         unsigned                tiling_npipes;
 952         unsigned                tiling_group_size;
 953         unsigned                tile_config;
 954         struct r100_gpu_lockup  lockup;
 955 };
 956
 957 struct evergreen_asic {
 958         unsigned num_ses;
 959         unsigned max_pipes;
 960         unsigned max_tile_pipes;
 961         unsigned max_simds;
 962         unsigned max_backends;
 963         unsigned max_gprs;
 964         unsigned max_threads;
 965         unsigned max_stack_entries;
 966         unsigned max_hw_contexts;
 967         unsigned max_gs_threads;
 968         unsigned sx_max_export_size;
 969         unsigned sx_max_export_pos_size;
 970         unsigned sx_max_export_smx_size;
 971         unsigned sq_num_cf_insts;
 972         unsigned sx_num_of_sets;
 973         unsigned sc_prim_fifo_size;
 974         unsigned sc_hiz_tile_fifo_size;
 975         unsigned sc_earlyz_tile_fifo_size;
 976         unsigned tiling_nbanks;
 977         unsigned tiling_npipes;
 978         unsigned tiling_group_size;
 979         unsigned tile_config;
 980 };
 981
 982 union radeon_asic_config {
 983         struct r300_asic        r300;
 984         struct r100_asic        r100;
 985         struct r600_asic        r600;
 986         struct rv770_asic       rv770;
 987         struct evergreen_asic   evergreen;
 988 };
 989
 990 /*
 991  * asic initizalization from radeon_asic.c
 992  */
 993 void radeon_agp_disable(struct radeon_device *rdev);
 994 int radeon_asic_init(struct radeon_device *rdev);
 995
 996
 997 /*
 998  * IOCTL.
 999  */
1000 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1001                           struct drm_file *filp);
1002 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1003                             struct drm_file *filp);
1004 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1005                          struct drm_file *file_priv);
1006 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1007                            struct drm_file *file_priv);
1008 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1009                             struct drm_file *file_priv);
1010 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1011                            struct drm_file *file_priv);
1012 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1013                                 struct drm_file *filp);
1014 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1015                           struct drm_file *filp);
1016 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1017                           struct drm_file *filp);
1018 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1019                               struct drm_file *filp);
1020 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1021 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1022                                 struct drm_file *filp);
1023 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1024                                 struct drm_file *filp);
1025
1026 /* VRAM scratch page for HDP bug */
1027 struct r700_vram_scratch {
1028         struct radeon_bo                *robj;
1029         volatile uint32_t               *ptr;
1030 };
1031
1032 /*
1033  * Core structure, functions and helpers.
1034  */
1035 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1036 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1037
1038 struct radeon_device {
1039         struct device                   *dev;
1040         struct drm_device               *ddev;
1041         struct pci_dev                  *pdev;
1042         /* ASIC */
1043         union radeon_asic_config        config;
1044         enum radeon_family              family;
1045         unsigned long                   flags;
1046         int                             usec_timeout;
1047         enum radeon_pll_errata          pll_errata;
1048         int                             num_gb_pipes;
1049         int                             num_z_pipes;
1050         int                             disp_priority;
1051         /* BIOS */
1052         uint8_t                         *bios;
1053         bool                            is_atom_bios;
1054         uint16_t                        bios_header_start;
1055         struct radeon_bo                *stollen_vga_memory;
1056         /* Register mmio */
1057         resource_size_t                 rmmio_base;
1058         resource_size_t                 rmmio_size;
1059         void                            *rmmio;
1060         radeon_rreg_t                   mc_rreg;
1061         radeon_wreg_t                   mc_wreg;
1062         radeon_rreg_t                   pll_rreg;
1063         radeon_wreg_t                   pll_wreg;
1064         uint32_t                        pcie_reg_mask;
1065         radeon_rreg_t                   pciep_rreg;
1066         radeon_wreg_t                   pciep_wreg;
1067         /* io port */
1068         void __iomem                    *rio_mem;
1069         resource_size_t                 rio_mem_size;
1070         struct radeon_clock             clock;
1071         struct radeon_mc                mc;
1072         struct radeon_gart              gart;
1073         struct radeon_mode_info         mode_info;
1074         struct radeon_scratch           scratch;
1075         struct radeon_mman              mman;
1076         struct radeon_fence_driver      fence_drv;
1077         struct radeon_cp                cp;
1078         struct radeon_ib_pool           ib_pool;
1079         struct radeon_irq               irq;
1080         struct radeon_asic              *asic;
1081         struct radeon_gem               gem;
1082         struct radeon_pm                pm;
1083         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1084         struct mutex                    cs_mutex;
1085         struct radeon_wb                wb;
1086         struct radeon_dummy_page        dummy_page;
1087         bool                            gpu_lockup;
1088         bool                            shutdown;
1089         bool                            suspend;
1090         bool                            need_dma32;
1091         bool                            accel_working;
1092         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1093         const struct firmware *me_fw;   /* all family ME firmware */
1094         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1095         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1096         struct r600_blit r600_blit;
1097         struct r700_vram_scratch vram_scratch;
1098         int msi_enabled; /* msi enabled */
1099         struct r600_ih ih; /* r6/700 interrupt ring */
1100         struct workqueue_struct *wq;
1101         struct work_struct hotplug_work;
1102         int num_crtc; /* number of crtcs */
1103         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1104         struct mutex vram_mutex;
1105
1106         /* audio stuff */
1107         bool                    audio_enabled;
1108         struct timer_list       audio_timer;
1109         int                     audio_channels;
1110         int                     audio_rate;
1111         int                     audio_bits_per_sample;
1112         uint8_t                 audio_status_bits;
1113         uint8_t                 audio_category_code;
1114
1115         bool powered_down;
1116         struct notifier_block acpi_nb;
1117         /* only one userspace can use Hyperz features at a time */
1118         struct drm_file *hyperz_filp;
1119         /* i2c buses */
1120         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1121 };
1122
1123 int radeon_device_init(struct radeon_device *rdev,
1124                        struct drm_device *ddev,
1125                        struct pci_dev *pdev,
1126                        uint32_t flags);
1127 void radeon_device_fini(struct radeon_device *rdev);
1128 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1129
1130 /* r600 blit */
1131 int r600_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1132 void r600_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1133 void r600_kms_blit_copy(struct radeon_device *rdev,
1134                         u64 src_gpu_addr, u64 dst_gpu_addr,
1135                         int size_bytes);
1136 /* evergreen blit */
1137 int evergreen_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1138 void evergreen_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1139 void evergreen_kms_blit_copy(struct radeon_device *rdev,
1140                              u64 src_gpu_addr, u64 dst_gpu_addr,
1141                              int size_bytes);
1142
1143 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg)
1144 {
1145         if (reg < rdev->rmmio_size)
1146                 return readl(((void __iomem *)rdev->rmmio) + reg);
1147         else {
1148                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1149                 return readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1150         }
1151 }
1152
1153 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1154 {
1155         if (reg < rdev->rmmio_size)
1156                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
1157         else {
1158                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1159                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1160         }
1161 }
1162
1163 static inline u32 r100_io_rreg(struct radeon_device *rdev, u32 reg)
1164 {
1165         if (reg < rdev->rio_mem_size)
1166                 return ioread32(rdev->rio_mem + reg);
1167         else {
1168                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1169                 return ioread32(rdev->rio_mem + RADEON_MM_DATA);
1170         }
1171 }
1172
1173 static inline void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v)
1174 {
1175         if (reg < rdev->rio_mem_size)
1176                 iowrite32(v, rdev->rio_mem + reg);
1177         else {
1178                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1179                 iowrite32(v, rdev->rio_mem + RADEON_MM_DATA);
1180         }
1181 }
1182
1183 /*
1184  * Cast helper
1185  */
1186 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1187
1188 /*
1189  * Registers read & write functions.
1190  */
1191 #define RREG8(reg) readb(((void __iomem *)rdev->rmmio) + (reg))
1192 #define WREG8(reg, v) writeb(v, ((void __iomem *)rdev->rmmio) + (reg))
1193 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1194 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1195 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1196 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1197 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1198 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1199 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1200 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1201 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1202 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1203 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1204 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1205 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1206 #define WREG32_P(reg, val, mask)                                \
1207         do {                                                    \
1208                 uint32_t tmp_ = RREG32(reg);                    \
1209                 tmp_ &= (mask);                                 \
1210                 tmp_ |= ((val) & ~(mask));                      \
1211                 WREG32(reg, tmp_);                              \
1212         } while (0)
1213 #define WREG32_PLL_P(reg, val, mask)                            \
1214         do {                                                    \
1215                 uint32_t tmp_ = RREG32_PLL(reg);                \
1216                 tmp_ &= (mask);                                 \
1217                 tmp_ |= ((val) & ~(mask));                      \
1218                 WREG32_PLL(reg, tmp_);                          \
1219         } while (0)
1220 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1221 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1222 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1223
1224 /*
1225  * Indirect registers accessor
1226  */
1227 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1228 {
1229         uint32_t r;
1230
1231         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1232         r = RREG32(RADEON_PCIE_DATA);
1233         return r;
1234 }
1235
1236 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1237 {
1238         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1239         WREG32(RADEON_PCIE_DATA, (v));
1240 }
1241
1242 void r100_pll_errata_after_index(struct radeon_device *rdev);
1243
1244
1245 /*
1246  * ASICs helpers.
1247  */
1248 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1249                             (rdev->pdev->device == 0x5969))
1250 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1251                 (rdev->family == CHIP_RV200) || \
1252                 (rdev->family == CHIP_RS100) || \
1253                 (rdev->family == CHIP_RS200) || \
1254                 (rdev->family == CHIP_RV250) || \
1255                 (rdev->family == CHIP_RV280) || \
1256                 (rdev->family == CHIP_RS300))
1257 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1258                 (rdev->family == CHIP_RV350) ||                 \
1259                 (rdev->family == CHIP_R350)  ||                 \
1260                 (rdev->family == CHIP_RV380) ||                 \
1261                 (rdev->family == CHIP_R420)  ||                 \
1262                 (rdev->family == CHIP_R423)  ||                 \
1263                 (rdev->family == CHIP_RV410) ||                 \
1264                 (rdev->family == CHIP_RS400) ||                 \
1265                 (rdev->family == CHIP_RS480))
1266 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1267 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1268 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1269 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1270
1271 /*
1272  * BIOS helpers.
1273  */
1274 #define RBIOS8(i) (rdev->bios[i])
1275 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1276 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1277
1278 int radeon_combios_init(struct radeon_device *rdev);
1279 void radeon_combios_fini(struct radeon_device *rdev);
1280 int radeon_atombios_init(struct radeon_device *rdev);
1281 void radeon_atombios_fini(struct radeon_device *rdev);
1282
1283
1284 /*
1285  * RING helpers.
1286  */
1287 static inline void radeon_ring_write(struct radeon_device *rdev, uint32_t v)
1288 {
1289 #if DRM_DEBUG_CODE
1290         if (rdev->cp.count_dw <= 0) {
1291                 DRM_ERROR("radeon: writting more dword to ring than expected !\n");
1292         }
1293 #endif
1294         rdev->cp.ring[rdev->cp.wptr++] = v;
1295         rdev->cp.wptr &= rdev->cp.ptr_mask;
1296         rdev->cp.count_dw--;
1297         rdev->cp.ring_free_dw--;
1298 }
1299
1300
1301 /*
1302  * ASICs macro.
1303  */
1304 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1305 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1306 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1307 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1308 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1309 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1310 #define radeon_gpu_is_lockup(rdev) (rdev)->asic->gpu_is_lockup((rdev))
1311 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1312 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1313 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1314 #define radeon_cp_commit(rdev) (rdev)->asic->cp_commit((rdev))
1315 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1316 #define radeon_ring_test(rdev) (rdev)->asic->ring_test((rdev))
1317 #define radeon_ring_ib_execute(rdev, ib) (rdev)->asic->ring_ib_execute((rdev), (ib))
1318 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1319 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1320 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1321 #define radeon_fence_ring_emit(rdev, fence) (rdev)->asic->fence_ring_emit((rdev), (fence))
1322 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1323 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1324 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1325 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1326 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1327 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1328 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1329 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1330 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1331 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1332 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1333 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1334 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1335 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1336 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1337 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1338 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1339 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1340 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1341 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1342 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1343 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1344 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1345
1346 /* Common functions */
1347 /* AGP */
1348 extern int radeon_gpu_reset(struct radeon_device *rdev);
1349 extern void radeon_agp_disable(struct radeon_device *rdev);
1350 extern int radeon_gart_table_vram_pin(struct radeon_device *rdev);
1351 extern void radeon_gart_restore(struct radeon_device *rdev);
1352 extern int radeon_modeset_init(struct radeon_device *rdev);
1353 extern void radeon_modeset_fini(struct radeon_device *rdev);
1354 extern bool radeon_card_posted(struct radeon_device *rdev);
1355 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1356 extern void radeon_update_display_priority(struct radeon_device *rdev);
1357 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1358 extern void radeon_scratch_init(struct radeon_device *rdev);
1359 extern void radeon_wb_fini(struct radeon_device *rdev);
1360 extern int radeon_wb_init(struct radeon_device *rdev);
1361 extern void radeon_wb_disable(struct radeon_device *rdev);
1362 extern void radeon_surface_init(struct radeon_device *rdev);
1363 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1364 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1365 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1366 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1367 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1368 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1369 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1370 extern int radeon_resume_kms(struct drm_device *dev);
1371 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1372
1373 /* r100,rv100,rs100,rv200,rs200,r200,rv250,rs300,rv280 */
1374 extern void r100_gpu_lockup_update(struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1375 extern bool r100_gpu_cp_is_lockup(struct radeon_device *rdev, struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1376
1377 /* rv200,rv250,rv280 */
1378 extern void r200_set_safe_registers(struct radeon_device *rdev);
1379
1380 /* r300,r350,rv350,rv370,rv380 */
1381 extern void r300_set_reg_safe(struct radeon_device *rdev);
1382 extern void r300_mc_program(struct radeon_device *rdev);
1383 extern void r300_mc_init(struct radeon_device *rdev);
1384 extern void r300_clock_startup(struct radeon_device *rdev);
1385 extern int r300_mc_wait_for_idle(struct radeon_device *rdev);
1386 extern int rv370_pcie_gart_init(struct radeon_device *rdev);
1387 extern void rv370_pcie_gart_fini(struct radeon_device *rdev);
1388 extern int rv370_pcie_gart_enable(struct radeon_device *rdev);
1389 extern void rv370_pcie_gart_disable(struct radeon_device *rdev);
1390
1391 /* r420,r423,rv410 */
1392 extern u32 r420_mc_rreg(struct radeon_device *rdev, u32 reg);
1393 extern void r420_mc_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1394 extern int r420_debugfs_pipes_info_init(struct radeon_device *rdev);
1395 extern void r420_pipes_init(struct radeon_device *rdev);
1396
1397 /* rv515 */
1398 struct rv515_mc_save {
1399         u32 d1vga_control;
1400         u32 d2vga_control;
1401         u32 vga_render_control;
1402         u32 vga_hdp_control;
1403         u32 d1crtc_control;
1404         u32 d2crtc_control;
1405 };
1406 extern void rv515_bandwidth_avivo_update(struct radeon_device *rdev);
1407 extern void rv515_vga_render_disable(struct radeon_device *rdev);
1408 extern void rv515_set_safe_registers(struct radeon_device *rdev);
1409 extern void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save);
1410 extern void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save);
1411 extern void rv515_clock_startup(struct radeon_device *rdev);
1412 extern void rv515_debugfs(struct radeon_device *rdev);
1413 extern int rv515_suspend(struct radeon_device *rdev);
1414
1415 /* rs400 */
1416 extern int rs400_gart_init(struct radeon_device *rdev);
1417 extern int rs400_gart_enable(struct radeon_device *rdev);
1418 extern void rs400_gart_adjust_size(struct radeon_device *rdev);
1419 extern void rs400_gart_disable(struct radeon_device *rdev);
1420 extern void rs400_gart_fini(struct radeon_device *rdev);
1421
1422 /* rs600 */
1423 extern void rs600_set_safe_registers(struct radeon_device *rdev);
1424 extern int rs600_irq_set(struct radeon_device *rdev);
1425 extern void rs600_irq_disable(struct radeon_device *rdev);
1426
1427 /* rs690, rs740 */
1428 extern void rs690_line_buffer_adjust(struct radeon_device *rdev,
1429                                         struct drm_display_mode *mode1,
1430                                         struct drm_display_mode *mode2);
1431
1432 /* r600, rv610, rv630, rv620, rv635, rv670, rs780, rs880 */
1433 extern void r600_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1434 extern bool r600_card_posted(struct radeon_device *rdev);
1435 extern void r600_cp_stop(struct radeon_device *rdev);
1436 extern int r600_cp_start(struct radeon_device *rdev);
1437 extern void r600_ring_init(struct radeon_device *rdev, unsigned ring_size);
1438 extern int r600_cp_resume(struct radeon_device *rdev);
1439 extern void r600_cp_fini(struct radeon_device *rdev);
1440 extern int r600_count_pipe_bits(uint32_t val);
1441 extern int r600_mc_wait_for_idle(struct radeon_device *rdev);
1442 extern int r600_pcie_gart_init(struct radeon_device *rdev);
1443 extern void r600_pcie_gart_tlb_flush(struct radeon_device *rdev);
1444 extern int r600_ib_test(struct radeon_device *rdev);
1445 extern int r600_ring_test(struct radeon_device *rdev);
1446 extern void r600_scratch_init(struct radeon_device *rdev);
1447 extern int r600_blit_init(struct radeon_device *rdev);
1448 extern void r600_blit_fini(struct radeon_device *rdev);
1449 extern int r600_init_microcode(struct radeon_device *rdev);
1450 extern int r600_asic_reset(struct radeon_device *rdev);
1451 /* r600 irq */
1452 extern int r600_irq_init(struct radeon_device *rdev);
1453 extern void r600_irq_fini(struct radeon_device *rdev);
1454 extern void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size);
1455 extern int r600_irq_set(struct radeon_device *rdev);
1456 extern void r600_irq_suspend(struct radeon_device *rdev);
1457 extern void r600_disable_interrupts(struct radeon_device *rdev);
1458 extern void r600_rlc_stop(struct radeon_device *rdev);
1459 /* r600 audio */
1460 extern int r600_audio_init(struct radeon_device *rdev);
1461 extern int r600_audio_tmds_index(struct drm_encoder *encoder);
1462 extern void r600_audio_set_clock(struct drm_encoder *encoder, int clock);
1463 extern int r600_audio_channels(struct radeon_device *rdev);
1464 extern int r600_audio_bits_per_sample(struct radeon_device *rdev);
1465 extern int r600_audio_rate(struct radeon_device *rdev);
1466 extern uint8_t r600_audio_status_bits(struct radeon_device *rdev);
1467 extern uint8_t r600_audio_category_code(struct radeon_device *rdev);
1468 extern void r600_audio_schedule_polling(struct radeon_device *rdev);
1469 extern void r600_audio_enable_polling(struct drm_encoder *encoder);
1470 extern void r600_audio_disable_polling(struct drm_encoder *encoder);
1471 extern void r600_audio_fini(struct radeon_device *rdev);
1472 extern void r600_hdmi_init(struct drm_encoder *encoder);
1473 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1474 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1475 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1476 extern int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder);
1477 extern void r600_hdmi_update_audio_settings(struct drm_encoder *encoder);
1478
1479 extern void r700_cp_stop(struct radeon_device *rdev);
1480 extern void r700_cp_fini(struct radeon_device *rdev);
1481 extern void evergreen_disable_interrupt_state(struct radeon_device *rdev);
1482 extern int evergreen_irq_set(struct radeon_device *rdev);
1483 extern int evergreen_blit_init(struct radeon_device *rdev);
1484 extern void evergreen_blit_fini(struct radeon_device *rdev);
1485
1486 /* radeon_acpi.c */
1487 #if defined(CONFIG_ACPI)
1488 extern int radeon_acpi_init(struct radeon_device *rdev);
1489 #else
1490 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1491 #endif
1492
1493 /* evergreen */
1494 struct evergreen_mc_save {
1495         u32 vga_control[6];
1496         u32 vga_render_control;
1497         u32 vga_hdp_control;
1498         u32 crtc_control[6];
1499 };
1500
1501 #include "radeon_object.h"
1502
1503 #endif