drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <asm/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72
  73 #include "radeon_family.h"
  74 #include "radeon_mode.h"
  75 #include "radeon_reg.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int radeon_no_wb;
  81 extern int radeon_modeset;
  82 extern int radeon_dynclks;
  83 extern int radeon_r4xx_atom;
  84 extern int radeon_agpmode;
  85 extern int radeon_vram_limit;
  86 extern int radeon_gart_size;
  87 extern int radeon_benchmarking;
  88 extern int radeon_testing;
  89 extern int radeon_connector_table;
  90 extern int radeon_tv;
  91 extern int radeon_audio;
  92 extern int radeon_disp_priority;
  93 extern int radeon_hw_i2c;
  94
  95 /*
  96  * Copy from radeon_drv.h so we don't have to include both and have conflicting
  97  * symbol;
  98  */
  99 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 100 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 101 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 102 #define RADEON_IB_POOL_SIZE             16
 103 #define RADEON_DEBUGFS_MAX_NUM_FILES    32
 104 #define RADEONFB_CONN_LIMIT             4
 105 #define RADEON_BIOS_NUM_SCRATCH         8
 106
 107 /*
 108  * Errata workarounds.
 109  */
 110 enum radeon_pll_errata {
 111         CHIP_ERRATA_R300_CG             = 0x00000001,
 112         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 113         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 114 };
 115
 116
 117 struct radeon_device;
 118
 119
 120 /*
 121  * BIOS.
 122  */
 123 #define ATRM_BIOS_PAGE 4096
 124
 125 #if defined(CONFIG_VGA_SWITCHEROO)
 126 bool radeon_atrm_supported(struct pci_dev *pdev);
 127 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 128 #else
 129 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 130 {
 131         return false;
 132 }
 133
 134 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 135         return -EINVAL;
 136 }
 137 #endif
 138 bool radeon_get_bios(struct radeon_device *rdev);
 139
 140
 141 /*
 142  * Dummy page
 143  */
 144 struct radeon_dummy_page {
 145         struct page     *page;
 146         dma_addr_t      addr;
 147 };
 148 int radeon_dummy_page_init(struct radeon_device *rdev);
 149 void radeon_dummy_page_fini(struct radeon_device *rdev);
 150
 151
 152 /*
 153  * Clocks
 154  */
 155 struct radeon_clock {
 156         struct radeon_pll p1pll;
 157         struct radeon_pll p2pll;
 158         struct radeon_pll dcpll;
 159         struct radeon_pll spll;
 160         struct radeon_pll mpll;
 161         /* 10 Khz units */
 162         uint32_t default_mclk;
 163         uint32_t default_sclk;
 164         uint32_t default_dispclk;
 165         uint32_t dp_extclk;
 166 };
 167
 168 /*
 169  * Power management
 170  */
 171 int radeon_pm_init(struct radeon_device *rdev);
 172 void radeon_pm_fini(struct radeon_device *rdev);
 173 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 174 void radeon_pm_suspend(struct radeon_device *rdev);
 175 void radeon_pm_resume(struct radeon_device *rdev);
 176 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 177 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 178 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 level);
 179 void rs690_pm_info(struct radeon_device *rdev);
 180 extern u32 rv6xx_get_temp(struct radeon_device *rdev);
 181 extern u32 rv770_get_temp(struct radeon_device *rdev);
 182 extern u32 evergreen_get_temp(struct radeon_device *rdev);
 183
 184 /*
 185  * Fences.
 186  */
 187 struct radeon_fence_driver {
 188         uint32_t                        scratch_reg;
 189         atomic_t                        seq;
 190         uint32_t                        last_seq;
 191         unsigned long                   last_jiffies;
 192         unsigned long                   last_timeout;
 193         wait_queue_head_t               queue;
 194         rwlock_t                        lock;
 195         struct list_head                created;
 196         struct list_head                emited;
 197         struct list_head                signaled;
 198         bool                            initialized;
 199 };
 200
 201 struct radeon_fence {
 202         struct radeon_device            *rdev;
 203         struct kref                     kref;
 204         struct list_head                list;
 205         /* protected by radeon_fence.lock */
 206         uint32_t                        seq;
 207         bool                            emited;
 208         bool                            signaled;
 209 };
 210
 211 int radeon_fence_driver_init(struct radeon_device *rdev);
 212 void radeon_fence_driver_fini(struct radeon_device *rdev);
 213 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence);
 214 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 215 void radeon_fence_process(struct radeon_device *rdev);
 216 bool radeon_fence_signaled(struct radeon_fence *fence);
 217 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 218 int radeon_fence_wait_next(struct radeon_device *rdev);
 219 int radeon_fence_wait_last(struct radeon_device *rdev);
 220 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 221 void radeon_fence_unref(struct radeon_fence **fence);
 222
 223 /*
 224  * Tiling registers
 225  */
 226 struct radeon_surface_reg {
 227         struct radeon_bo *bo;
 228 };
 229
 230 #define RADEON_GEM_MAX_SURFACES 8
 231
 232 /*
 233  * TTM.
 234  */
 235 struct radeon_mman {
 236         struct ttm_bo_global_ref        bo_global_ref;
 237         struct drm_global_reference     mem_global_ref;
 238         struct ttm_bo_device            bdev;
 239         bool                            mem_global_referenced;
 240         bool                            initialized;
 241 };
 242
 243 struct radeon_bo {
 244         /* Protected by gem.mutex */
 245         struct list_head                list;
 246         /* Protected by tbo.reserved */
 247         u32                             placements[3];
 248         struct ttm_placement            placement;
 249         struct ttm_buffer_object        tbo;
 250         struct ttm_bo_kmap_obj          kmap;
 251         unsigned                        pin_count;
 252         void                            *kptr;
 253         u32                             tiling_flags;
 254         u32                             pitch;
 255         int                             surface_reg;
 256         /* Constant after initialization */
 257         struct radeon_device            *rdev;
 258         struct drm_gem_object           *gobj;
 259 };
 260
 261 struct radeon_bo_list {
 262         struct list_head        list;
 263         struct radeon_bo        *bo;
 264         uint64_t                gpu_offset;
 265         unsigned                rdomain;
 266         unsigned                wdomain;
 267         u32                     tiling_flags;
 268         bool                    reserved;
 269 };
 270
 271 /*
 272  * GEM objects.
 273  */
 274 struct radeon_gem {
 275         struct mutex            mutex;
 276         struct list_head        objects;
 277 };
 278
 279 int radeon_gem_init(struct radeon_device *rdev);
 280 void radeon_gem_fini(struct radeon_device *rdev);
 281 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 282                                 int alignment, int initial_domain,
 283                                 bool discardable, bool kernel,
 284                                 struct drm_gem_object **obj);
 285 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 286                           uint64_t *gpu_addr);
 287 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 288
 289
 290 /*
 291  * GART structures, functions & helpers
 292  */
 293 struct radeon_mc;
 294
 295 struct radeon_gart_table_ram {
 296         volatile uint32_t               *ptr;
 297 };
 298
 299 struct radeon_gart_table_vram {
 300         struct radeon_bo                *robj;
 301         volatile uint32_t               *ptr;
 302 };
 303
 304 union radeon_gart_table {
 305         struct radeon_gart_table_ram    ram;
 306         struct radeon_gart_table_vram   vram;
 307 };
 308
 309 #define RADEON_GPU_PAGE_SIZE 4096
 310 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 311
 312 struct radeon_gart {
 313         dma_addr_t                      table_addr;
 314         unsigned                        num_gpu_pages;
 315         unsigned                        num_cpu_pages;
 316         unsigned                        table_size;
 317         union radeon_gart_table         table;
 318         struct page                     **pages;
 319         dma_addr_t                      *pages_addr;
 320         bool                            ready;
 321 };
 322
 323 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 324 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 325 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 326 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 327 int radeon_gart_init(struct radeon_device *rdev);
 328 void radeon_gart_fini(struct radeon_device *rdev);
 329 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 330                         int pages);
 331 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 332                      int pages, struct page **pagelist);
 333
 334
 335 /*
 336  * GPU MC structures, functions & helpers
 337  */
 338 struct radeon_mc {
 339         resource_size_t         aper_size;
 340         resource_size_t         aper_base;
 341         resource_size_t         agp_base;
 342         /* for some chips with <= 32MB we need to lie
 343          * about vram size near mc fb location */
 344         u64                     mc_vram_size;
 345         u64                     visible_vram_size;
 346         u64                     active_vram_size;
 347         u64                     gtt_size;
 348         u64                     gtt_start;
 349         u64                     gtt_end;
 350         u64                     vram_start;
 351         u64                     vram_end;
 352         unsigned                vram_width;
 353         u64                     real_vram_size;
 354         int                     vram_mtrr;
 355         bool                    vram_is_ddr;
 356         bool                    igp_sideport_enabled;
 357         u64                     gtt_base_align;
 358 };
 359
 360 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 361 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 362
 363 /*
 364  * GPU scratch registers structures, functions & helpers
 365  */
 366 struct radeon_scratch {
 367         unsigned                num_reg;
 368         uint32_t                reg_base;
 369         bool                    free[32];
 370         uint32_t                reg[32];
 371 };
 372
 373 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 374 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 375
 376
 377 /*
 378  * IRQS.
 379  */
 380
 381 struct radeon_unpin_work {
 382         struct work_struct work;
 383         struct radeon_device *rdev;
 384         int crtc_id;
 385         struct radeon_fence *fence;
 386         struct drm_pending_vblank_event *event;
 387         struct radeon_bo *old_rbo;
 388         u64 new_crtc_base;
 389 };
 390
 391 struct r500_irq_stat_regs {
 392         u32 disp_int;
 393 };
 394
 395 struct r600_irq_stat_regs {
 396         u32 disp_int;
 397         u32 disp_int_cont;
 398         u32 disp_int_cont2;
 399         u32 d1grph_int;
 400         u32 d2grph_int;
 401 };
 402
 403 struct evergreen_irq_stat_regs {
 404         u32 disp_int;
 405         u32 disp_int_cont;
 406         u32 disp_int_cont2;
 407         u32 disp_int_cont3;
 408         u32 disp_int_cont4;
 409         u32 disp_int_cont5;
 410         u32 d1grph_int;
 411         u32 d2grph_int;
 412         u32 d3grph_int;
 413         u32 d4grph_int;
 414         u32 d5grph_int;
 415         u32 d6grph_int;
 416 };
 417
 418 union radeon_irq_stat_regs {
 419         struct r500_irq_stat_regs r500;
 420         struct r600_irq_stat_regs r600;
 421         struct evergreen_irq_stat_regs evergreen;
 422 };
 423
 424 struct radeon_irq {
 425         bool            installed;
 426         bool            sw_int;
 427         /* FIXME: use a define max crtc rather than hardcode it */
 428         bool            crtc_vblank_int[6];
 429         bool            pflip[6];
 430         wait_queue_head_t       vblank_queue;
 431         /* FIXME: use defines for max hpd/dacs */
 432         bool            hpd[6];
 433         bool            gui_idle;
 434         bool            gui_idle_acked;
 435         wait_queue_head_t       idle_queue;
 436         /* FIXME: use defines for max HDMI blocks */
 437         bool            hdmi[2];
 438         spinlock_t sw_lock;
 439         int sw_refcount;
 440         union radeon_irq_stat_regs stat_regs;
 441         spinlock_t pflip_lock[6];
 442         int pflip_refcount[6];
 443 };
 444
 445 int radeon_irq_kms_init(struct radeon_device *rdev);
 446 void radeon_irq_kms_fini(struct radeon_device *rdev);
 447 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev);
 448 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev);
 449 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 450 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 451
 452 /*
 453  * CP & ring.
 454  */
 455 struct radeon_ib {
 456         struct list_head        list;
 457         unsigned                idx;
 458         uint64_t                gpu_addr;
 459         struct radeon_fence     *fence;
 460         uint32_t                *ptr;
 461         uint32_t                length_dw;
 462         bool                    free;
 463 };
 464
 465 /*
 466  * locking -
 467  * mutex protects scheduled_ibs, ready, alloc_bm
 468  */
 469 struct radeon_ib_pool {
 470         struct mutex            mutex;
 471         struct radeon_bo        *robj;
 472         struct list_head        bogus_ib;
 473         struct radeon_ib        ibs[RADEON_IB_POOL_SIZE];
 474         bool                    ready;
 475         unsigned                head_id;
 476 };
 477
 478 struct radeon_cp {
 479         struct radeon_bo        *ring_obj;
 480         volatile uint32_t       *ring;
 481         unsigned                rptr;
 482         unsigned                wptr;
 483         unsigned                wptr_old;
 484         unsigned                ring_size;
 485         unsigned                ring_free_dw;
 486         int                     count_dw;
 487         uint64_t                gpu_addr;
 488         uint32_t                align_mask;
 489         uint32_t                ptr_mask;
 490         struct mutex            mutex;
 491         bool                    ready;
 492 };
 493
 494 /*
 495  * R6xx+ IH ring
 496  */
 497 struct r600_ih {
 498         struct radeon_bo        *ring_obj;
 499         volatile uint32_t       *ring;
 500         unsigned                rptr;
 501         unsigned                wptr;
 502         unsigned                wptr_old;
 503         unsigned                ring_size;
 504         uint64_t                gpu_addr;
 505         uint32_t                ptr_mask;
 506         spinlock_t              lock;
 507         bool                    enabled;
 508 };
 509
 510 struct r600_blit {
 511         struct mutex            mutex;
 512         struct radeon_bo        *shader_obj;
 513         u64 shader_gpu_addr;
 514         u32 vs_offset, ps_offset;
 515         u32 state_offset;
 516         u32 state_len;
 517         u32 vb_used, vb_total;
 518         struct radeon_ib *vb_ib;
 519 };
 520
 521 int radeon_ib_get(struct radeon_device *rdev, struct radeon_ib **ib);
 522 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 523 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 524 int radeon_ib_pool_init(struct radeon_device *rdev);
 525 void radeon_ib_pool_fini(struct radeon_device *rdev);
 526 int radeon_ib_test(struct radeon_device *rdev);
 527 extern void radeon_ib_bogus_add(struct radeon_device *rdev, struct radeon_ib *ib);
 528 /* Ring access between begin & end cannot sleep */
 529 void radeon_ring_free_size(struct radeon_device *rdev);
 530 int radeon_ring_alloc(struct radeon_device *rdev, unsigned ndw);
 531 int radeon_ring_lock(struct radeon_device *rdev, unsigned ndw);
 532 void radeon_ring_commit(struct radeon_device *rdev);
 533 void radeon_ring_unlock_commit(struct radeon_device *rdev);
 534 void radeon_ring_unlock_undo(struct radeon_device *rdev);
 535 int radeon_ring_test(struct radeon_device *rdev);
 536 int radeon_ring_init(struct radeon_device *rdev, unsigned ring_size);
 537 void radeon_ring_fini(struct radeon_device *rdev);
 538
 539
 540 /*
 541  * CS.
 542  */
 543 struct radeon_cs_reloc {
 544         struct drm_gem_object           *gobj;
 545         struct radeon_bo                *robj;
 546         struct radeon_bo_list           lobj;
 547         uint32_t                        handle;
 548         uint32_t                        flags;
 549 };
 550
 551 struct radeon_cs_chunk {
 552         uint32_t                chunk_id;
 553         uint32_t                length_dw;
 554         int kpage_idx[2];
 555         uint32_t                *kpage[2];
 556         uint32_t                *kdata;
 557         void __user *user_ptr;
 558         int last_copied_page;
 559         int last_page_index;
 560 };
 561
 562 struct radeon_cs_parser {
 563         struct device           *dev;
 564         struct radeon_device    *rdev;
 565         struct drm_file         *filp;
 566         /* chunks */
 567         unsigned                nchunks;
 568         struct radeon_cs_chunk  *chunks;
 569         uint64_t                *chunks_array;
 570         /* IB */
 571         unsigned                idx;
 572         /* relocations */
 573         unsigned                nrelocs;
 574         struct radeon_cs_reloc  *relocs;
 575         struct radeon_cs_reloc  **relocs_ptr;
 576         struct list_head        validated;
 577         /* indices of various chunks */
 578         int                     chunk_ib_idx;
 579         int                     chunk_relocs_idx;
 580         struct radeon_ib        *ib;
 581         void                    *track;
 582         unsigned                family;
 583         int parser_error;
 584 };
 585
 586 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 587 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 588
 589
 590 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
 591 {
 592         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
 593         u32 pg_idx, pg_offset;
 594         u32 idx_value = 0;
 595         int new_page;
 596
 597         pg_idx = (idx * 4) / PAGE_SIZE;
 598         pg_offset = (idx * 4) % PAGE_SIZE;
 599
 600         if (ibc->kpage_idx[0] == pg_idx)
 601                 return ibc->kpage[0][pg_offset/4];
 602         if (ibc->kpage_idx[1] == pg_idx)
 603                 return ibc->kpage[1][pg_offset/4];
 604
 605         new_page = radeon_cs_update_pages(p, pg_idx);
 606         if (new_page < 0) {
 607                 p->parser_error = new_page;
 608                 return 0;
 609         }
 610
 611         idx_value = ibc->kpage[new_page][pg_offset/4];
 612         return idx_value;
 613 }
 614
 615 struct radeon_cs_packet {
 616         unsigned        idx;
 617         unsigned        type;
 618         unsigned        reg;
 619         unsigned        opcode;
 620         int             count;
 621         unsigned        one_reg_wr;
 622 };
 623
 624 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 625                                       struct radeon_cs_packet *pkt,
 626                                       unsigned idx, unsigned reg);
 627 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 628                                       struct radeon_cs_packet *pkt);
 629
 630
 631 /*
 632  * AGP
 633  */
 634 int radeon_agp_init(struct radeon_device *rdev);
 635 void radeon_agp_resume(struct radeon_device *rdev);
 636 void radeon_agp_suspend(struct radeon_device *rdev);
 637 void radeon_agp_fini(struct radeon_device *rdev);
 638
 639
 640 /*
 641  * Writeback
 642  */
 643 struct radeon_wb {
 644         struct radeon_bo        *wb_obj;
 645         volatile uint32_t       *wb;
 646         uint64_t                gpu_addr;
 647         bool                    enabled;
 648         bool                    use_event;
 649 };
 650
 651 #define RADEON_WB_SCRATCH_OFFSET 0
 652 #define RADEON_WB_CP_RPTR_OFFSET 1024
 653 #define R600_WB_IH_WPTR_OFFSET   2048
 654 #define R600_WB_EVENT_OFFSET     3072
 655
 656 /**
 657  * struct radeon_pm - power management datas
 658  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 659  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 660  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 661  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 662  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 663  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 664  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 665  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 666  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 667  * @sclk:               GPU clock Mhz (core bandwith depends of this clock)
 668  * @needed_bandwidth:   current bandwidth needs
 669  *
 670  * It keeps track of various data needed to take powermanagement decision.
 671  * Bandwith need is used to determine minimun clock of the GPU and memory.
 672  * Equation between gpu/memory clock and available bandwidth is hw dependent
 673  * (type of memory, bus size, efficiency, ...)
 674  */
 675
 676 enum radeon_pm_method {
 677         PM_METHOD_PROFILE,
 678         PM_METHOD_DYNPM,
 679 };
 680
 681 enum radeon_dynpm_state {
 682         DYNPM_STATE_DISABLED,
 683         DYNPM_STATE_MINIMUM,
 684         DYNPM_STATE_PAUSED,
 685         DYNPM_STATE_ACTIVE,
 686         DYNPM_STATE_SUSPENDED,
 687 };
 688 enum radeon_dynpm_action {
 689         DYNPM_ACTION_NONE,
 690         DYNPM_ACTION_MINIMUM,
 691         DYNPM_ACTION_DOWNCLOCK,
 692         DYNPM_ACTION_UPCLOCK,
 693         DYNPM_ACTION_DEFAULT
 694 };
 695
 696 enum radeon_voltage_type {
 697         VOLTAGE_NONE = 0,
 698         VOLTAGE_GPIO,
 699         VOLTAGE_VDDC,
 700         VOLTAGE_SW
 701 };
 702
 703 enum radeon_pm_state_type {
 704         POWER_STATE_TYPE_DEFAULT,
 705         POWER_STATE_TYPE_POWERSAVE,
 706         POWER_STATE_TYPE_BATTERY,
 707         POWER_STATE_TYPE_BALANCED,
 708         POWER_STATE_TYPE_PERFORMANCE,
 709 };
 710
 711 enum radeon_pm_profile_type {
 712         PM_PROFILE_DEFAULT,
 713         PM_PROFILE_AUTO,
 714         PM_PROFILE_LOW,
 715         PM_PROFILE_MID,
 716         PM_PROFILE_HIGH,
 717 };
 718
 719 #define PM_PROFILE_DEFAULT_IDX 0
 720 #define PM_PROFILE_LOW_SH_IDX  1
 721 #define PM_PROFILE_MID_SH_IDX  2
 722 #define PM_PROFILE_HIGH_SH_IDX 3
 723 #define PM_PROFILE_LOW_MH_IDX  4
 724 #define PM_PROFILE_MID_MH_IDX  5
 725 #define PM_PROFILE_HIGH_MH_IDX 6
 726 #define PM_PROFILE_MAX         7
 727
 728 struct radeon_pm_profile {
 729         int dpms_off_ps_idx;
 730         int dpms_on_ps_idx;
 731         int dpms_off_cm_idx;
 732         int dpms_on_cm_idx;
 733 };
 734
 735 enum radeon_int_thermal_type {
 736         THERMAL_TYPE_NONE,
 737         THERMAL_TYPE_RV6XX,
 738         THERMAL_TYPE_RV770,
 739         THERMAL_TYPE_EVERGREEN,
 740 };
 741
 742 struct radeon_voltage {
 743         enum radeon_voltage_type type;
 744         /* gpio voltage */
 745         struct radeon_gpio_rec gpio;
 746         u32 delay; /* delay in usec from voltage drop to sclk change */
 747         bool active_high; /* voltage drop is active when bit is high */
 748         /* VDDC voltage */
 749         u8 vddc_id; /* index into vddc voltage table */
 750         u8 vddci_id; /* index into vddci voltage table */
 751         bool vddci_enabled;
 752         /* r6xx+ sw */
 753         u32 voltage;
 754 };
 755
 756 /* clock mode flags */
 757 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 758
 759 struct radeon_pm_clock_info {
 760         /* memory clock */
 761         u32 mclk;
 762         /* engine clock */
 763         u32 sclk;
 764         /* voltage info */
 765         struct radeon_voltage voltage;
 766         /* standardized clock flags */
 767         u32 flags;
 768 };
 769
 770 /* state flags */
 771 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 772
 773 struct radeon_power_state {
 774         enum radeon_pm_state_type type;
 775         /* XXX: use a define for num clock modes */
 776         struct radeon_pm_clock_info clock_info[8];
 777         /* number of valid clock modes in this power state */
 778         int num_clock_modes;
 779         struct radeon_pm_clock_info *default_clock_mode;
 780         /* standardized state flags */
 781         u32 flags;
 782         u32 misc; /* vbios specific flags */
 783         u32 misc2; /* vbios specific flags */
 784         int pcie_lanes; /* pcie lanes */
 785 };
 786
 787 /*
 788  * Some modes are overclocked by very low value, accept them
 789  */
 790 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 791
 792 struct radeon_pm {
 793         struct mutex            mutex;
 794         u32                     active_crtcs;
 795         int                     active_crtc_count;
 796         int                     req_vblank;
 797         bool                    vblank_sync;
 798         bool                    gui_idle;
 799         fixed20_12              max_bandwidth;
 800         fixed20_12              igp_sideport_mclk;
 801         fixed20_12              igp_system_mclk;
 802         fixed20_12              igp_ht_link_clk;
 803         fixed20_12              igp_ht_link_width;
 804         fixed20_12              k8_bandwidth;
 805         fixed20_12              sideport_bandwidth;
 806         fixed20_12              ht_bandwidth;
 807         fixed20_12              core_bandwidth;
 808         fixed20_12              sclk;
 809         fixed20_12              mclk;
 810         fixed20_12              needed_bandwidth;
 811         /* XXX: use a define for num power modes */
 812         struct radeon_power_state power_state[8];
 813         /* number of valid power states */
 814         int                     num_power_states;
 815         int                     current_power_state_index;
 816         int                     current_clock_mode_index;
 817         int                     requested_power_state_index;
 818         int                     requested_clock_mode_index;
 819         int                     default_power_state_index;
 820         u32                     current_sclk;
 821         u32                     current_mclk;
 822         u32                     current_vddc;
 823         struct radeon_i2c_chan *i2c_bus;
 824         /* selected pm method */
 825         enum radeon_pm_method     pm_method;
 826         /* dynpm power management */
 827         struct delayed_work     dynpm_idle_work;
 828         enum radeon_dynpm_state dynpm_state;
 829         enum radeon_dynpm_action        dynpm_planned_action;
 830         unsigned long           dynpm_action_timeout;
 831         bool                    dynpm_can_upclock;
 832         bool                    dynpm_can_downclock;
 833         /* profile-based power management */
 834         enum radeon_pm_profile_type profile;
 835         int                     profile_index;
 836         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
 837         /* internal thermal controller on rv6xx+ */
 838         enum radeon_int_thermal_type int_thermal_type;
 839         struct device           *int_hwmon_dev;
 840 };
 841
 842
 843 /*
 844  * Benchmarking
 845  */
 846 void radeon_benchmark(struct radeon_device *rdev);
 847
 848
 849 /*
 850  * Testing
 851  */
 852 void radeon_test_moves(struct radeon_device *rdev);
 853
 854
 855 /*
 856  * Debugfs
 857  */
 858 int radeon_debugfs_add_files(struct radeon_device *rdev,
 859                              struct drm_info_list *files,
 860                              unsigned nfiles);
 861 int radeon_debugfs_fence_init(struct radeon_device *rdev);
 862
 863
 864 /*
 865  * ASIC specific functions.
 866  */
 867 struct radeon_asic {
 868         int (*init)(struct radeon_device *rdev);
 869         void (*fini)(struct radeon_device *rdev);
 870         int (*resume)(struct radeon_device *rdev);
 871         int (*suspend)(struct radeon_device *rdev);
 872         void (*vga_set_state)(struct radeon_device *rdev, bool state);
 873         bool (*gpu_is_lockup)(struct radeon_device *rdev);
 874         int (*asic_reset)(struct radeon_device *rdev);
 875         void (*gart_tlb_flush)(struct radeon_device *rdev);
 876         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
 877         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
 878         void (*cp_fini)(struct radeon_device *rdev);
 879         void (*cp_disable)(struct radeon_device *rdev);
 880         void (*cp_commit)(struct radeon_device *rdev);
 881         void (*ring_start)(struct radeon_device *rdev);
 882         int (*ring_test)(struct radeon_device *rdev);
 883         void (*ring_ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
 884         int (*irq_set)(struct radeon_device *rdev);
 885         int (*irq_process)(struct radeon_device *rdev);
 886         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
 887         void (*fence_ring_emit)(struct radeon_device *rdev, struct radeon_fence *fence);
 888         int (*cs_parse)(struct radeon_cs_parser *p);
 889         int (*copy_blit)(struct radeon_device *rdev,
 890                          uint64_t src_offset,
 891                          uint64_t dst_offset,
 892                          unsigned num_pages,
 893                          struct radeon_fence *fence);
 894         int (*copy_dma)(struct radeon_device *rdev,
 895                         uint64_t src_offset,
 896                         uint64_t dst_offset,
 897                         unsigned num_pages,
 898                         struct radeon_fence *fence);
 899         int (*copy)(struct radeon_device *rdev,
 900                     uint64_t src_offset,
 901                     uint64_t dst_offset,
 902                     unsigned num_pages,
 903                     struct radeon_fence *fence);
 904         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
 905         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
 906         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
 907         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
 908         int (*get_pcie_lanes)(struct radeon_device *rdev);
 909         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
 910         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
 911         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
 912                                uint32_t tiling_flags, uint32_t pitch,
 913                                uint32_t offset, uint32_t obj_size);
 914         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
 915         void (*bandwidth_update)(struct radeon_device *rdev);
 916         void (*hpd_init)(struct radeon_device *rdev);
 917         void (*hpd_fini)(struct radeon_device *rdev);
 918         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 919         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 920         /* ioctl hw specific callback. Some hw might want to perform special
 921          * operation on specific ioctl. For instance on wait idle some hw
 922          * might want to perform and HDP flush through MMIO as it seems that
 923          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
 924          * through ring.
 925          */
 926         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
 927         bool (*gui_idle)(struct radeon_device *rdev);
 928         /* power management */
 929         void (*pm_misc)(struct radeon_device *rdev);
 930         void (*pm_prepare)(struct radeon_device *rdev);
 931         void (*pm_finish)(struct radeon_device *rdev);
 932         void (*pm_init_profile)(struct radeon_device *rdev);
 933         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
 934         /* pageflipping */
 935         void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
 936         u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
 937         void (*post_page_flip)(struct radeon_device *rdev, int crtc);
 938 };
 939
 940 /*
 941  * Asic structures
 942  */
 943 struct r100_gpu_lockup {
 944         unsigned long   last_jiffies;
 945         u32             last_cp_rptr;
 946 };
 947
 948 struct r100_asic {
 949         const unsigned          *reg_safe_bm;
 950         unsigned                reg_safe_bm_size;
 951         u32                     hdp_cntl;
 952         struct r100_gpu_lockup  lockup;
 953 };
 954
 955 struct r300_asic {
 956         const unsigned          *reg_safe_bm;
 957         unsigned                reg_safe_bm_size;
 958         u32                     resync_scratch;
 959         u32                     hdp_cntl;
 960         struct r100_gpu_lockup  lockup;
 961 };
 962
 963 struct r600_asic {
 964         unsigned                max_pipes;
 965         unsigned                max_tile_pipes;
 966         unsigned                max_simds;
 967         unsigned                max_backends;
 968         unsigned                max_gprs;
 969         unsigned                max_threads;
 970         unsigned                max_stack_entries;
 971         unsigned                max_hw_contexts;
 972         unsigned                max_gs_threads;
 973         unsigned                sx_max_export_size;
 974         unsigned                sx_max_export_pos_size;
 975         unsigned                sx_max_export_smx_size;
 976         unsigned                sq_num_cf_insts;
 977         unsigned                tiling_nbanks;
 978         unsigned                tiling_npipes;
 979         unsigned                tiling_group_size;
 980         unsigned                tile_config;
 981         struct r100_gpu_lockup  lockup;
 982 };
 983
 984 struct rv770_asic {
 985         unsigned                max_pipes;
 986         unsigned                max_tile_pipes;
 987         unsigned                max_simds;
 988         unsigned                max_backends;
 989         unsigned                max_gprs;
 990         unsigned                max_threads;
 991         unsigned                max_stack_entries;
 992         unsigned                max_hw_contexts;
 993         unsigned                max_gs_threads;
 994         unsigned                sx_max_export_size;
 995         unsigned                sx_max_export_pos_size;
 996         unsigned                sx_max_export_smx_size;
 997         unsigned                sq_num_cf_insts;
 998         unsigned                sx_num_of_sets;
 999         unsigned                sc_prim_fifo_size;
1000         unsigned                sc_hiz_tile_fifo_size;
1001         unsigned                sc_earlyz_tile_fifo_fize;
1002         unsigned                tiling_nbanks;
1003         unsigned                tiling_npipes;
1004         unsigned                tiling_group_size;
1005         unsigned                tile_config;
1006         struct r100_gpu_lockup  lockup;
1007 };
1008
1009 struct evergreen_asic {
1010         unsigned num_ses;
1011         unsigned max_pipes;
1012         unsigned max_tile_pipes;
1013         unsigned max_simds;
1014         unsigned max_backends;
1015         unsigned max_gprs;
1016         unsigned max_threads;
1017         unsigned max_stack_entries;
1018         unsigned max_hw_contexts;
1019         unsigned max_gs_threads;
1020         unsigned sx_max_export_size;
1021         unsigned sx_max_export_pos_size;
1022         unsigned sx_max_export_smx_size;
1023         unsigned sq_num_cf_insts;
1024         unsigned sx_num_of_sets;
1025         unsigned sc_prim_fifo_size;
1026         unsigned sc_hiz_tile_fifo_size;
1027         unsigned sc_earlyz_tile_fifo_size;
1028         unsigned tiling_nbanks;
1029         unsigned tiling_npipes;
1030         unsigned tiling_group_size;
1031         unsigned tile_config;
1032 };
1033
1034 union radeon_asic_config {
1035         struct r300_asic        r300;
1036         struct r100_asic        r100;
1037         struct r600_asic        r600;
1038         struct rv770_asic       rv770;
1039         struct evergreen_asic   evergreen;
1040 };
1041
1042 /*
1043  * asic initizalization from radeon_asic.c
1044  */
1045 void radeon_agp_disable(struct radeon_device *rdev);
1046 int radeon_asic_init(struct radeon_device *rdev);
1047
1048
1049 /*
1050  * IOCTL.
1051  */
1052 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1053                           struct drm_file *filp);
1054 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1055                             struct drm_file *filp);
1056 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1057                          struct drm_file *file_priv);
1058 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1059                            struct drm_file *file_priv);
1060 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1061                             struct drm_file *file_priv);
1062 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1063                            struct drm_file *file_priv);
1064 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1065                                 struct drm_file *filp);
1066 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1067                           struct drm_file *filp);
1068 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1069                           struct drm_file *filp);
1070 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1071                               struct drm_file *filp);
1072 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1073 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1074                                 struct drm_file *filp);
1075 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1076                                 struct drm_file *filp);
1077
1078 /* VRAM scratch page for HDP bug */
1079 struct r700_vram_scratch {
1080         struct radeon_bo                *robj;
1081         volatile uint32_t               *ptr;
1082 };
1083
1084 /*
1085  * Core structure, functions and helpers.
1086  */
1087 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1088 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1089
1090 struct radeon_device {
1091         struct device                   *dev;
1092         struct drm_device               *ddev;
1093         struct pci_dev                  *pdev;
1094         /* ASIC */
1095         union radeon_asic_config        config;
1096         enum radeon_family              family;
1097         unsigned long                   flags;
1098         int                             usec_timeout;
1099         enum radeon_pll_errata          pll_errata;
1100         int                             num_gb_pipes;
1101         int                             num_z_pipes;
1102         int                             disp_priority;
1103         /* BIOS */
1104         uint8_t                         *bios;
1105         bool                            is_atom_bios;
1106         uint16_t                        bios_header_start;
1107         struct radeon_bo                *stollen_vga_memory;
1108         /* Register mmio */
1109         resource_size_t                 rmmio_base;
1110         resource_size_t                 rmmio_size;
1111         void                            *rmmio;
1112         radeon_rreg_t                   mc_rreg;
1113         radeon_wreg_t                   mc_wreg;
1114         radeon_rreg_t                   pll_rreg;
1115         radeon_wreg_t                   pll_wreg;
1116         uint32_t                        pcie_reg_mask;
1117         radeon_rreg_t                   pciep_rreg;
1118         radeon_wreg_t                   pciep_wreg;
1119         /* io port */
1120         void __iomem                    *rio_mem;
1121         resource_size_t                 rio_mem_size;
1122         struct radeon_clock             clock;
1123         struct radeon_mc                mc;
1124         struct radeon_gart              gart;
1125         struct radeon_mode_info         mode_info;
1126         struct radeon_scratch           scratch;
1127         struct radeon_mman              mman;
1128         struct radeon_fence_driver      fence_drv;
1129         struct radeon_cp                cp;
1130         struct radeon_ib_pool           ib_pool;
1131         struct radeon_irq               irq;
1132         struct radeon_asic              *asic;
1133         struct radeon_gem               gem;
1134         struct radeon_pm                pm;
1135         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1136         struct mutex                    cs_mutex;
1137         struct radeon_wb                wb;
1138         struct radeon_dummy_page        dummy_page;
1139         bool                            gpu_lockup;
1140         bool                            shutdown;
1141         bool                            suspend;
1142         bool                            need_dma32;
1143         bool                            accel_working;
1144         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1145         const struct firmware *me_fw;   /* all family ME firmware */
1146         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1147         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1148         struct r600_blit r600_blit;
1149         struct r700_vram_scratch vram_scratch;
1150         int msi_enabled; /* msi enabled */
1151         struct r600_ih ih; /* r6/700 interrupt ring */
1152         struct workqueue_struct *wq;
1153         struct work_struct hotplug_work;
1154         int num_crtc; /* number of crtcs */
1155         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1156         struct mutex vram_mutex;
1157
1158         /* audio stuff */
1159         bool                    audio_enabled;
1160         struct timer_list       audio_timer;
1161         int                     audio_channels;
1162         int                     audio_rate;
1163         int                     audio_bits_per_sample;
1164         uint8_t                 audio_status_bits;
1165         uint8_t                 audio_category_code;
1166
1167         bool powered_down;
1168         struct notifier_block acpi_nb;
1169         /* only one userspace can use Hyperz features at a time */
1170         struct drm_file *hyperz_filp;
1171         /* i2c buses */
1172         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1173 };
1174
1175 int radeon_device_init(struct radeon_device *rdev,
1176                        struct drm_device *ddev,
1177                        struct pci_dev *pdev,
1178                        uint32_t flags);
1179 void radeon_device_fini(struct radeon_device *rdev);
1180 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1181
1182 /* r600 blit */
1183 int r600_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1184 void r600_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1185 void r600_kms_blit_copy(struct radeon_device *rdev,
1186                         u64 src_gpu_addr, u64 dst_gpu_addr,
1187                         int size_bytes);
1188 /* evergreen blit */
1189 int evergreen_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1190 void evergreen_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1191 void evergreen_kms_blit_copy(struct radeon_device *rdev,
1192                              u64 src_gpu_addr, u64 dst_gpu_addr,
1193                              int size_bytes);
1194
1195 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg)
1196 {
1197         if (reg < rdev->rmmio_size)
1198                 return readl(((void __iomem *)rdev->rmmio) + reg);
1199         else {
1200                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1201                 return readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1202         }
1203 }
1204
1205 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1206 {
1207         if (reg < rdev->rmmio_size)
1208                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
1209         else {
1210                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1211                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1212         }
1213 }
1214
1215 static inline u32 r100_io_rreg(struct radeon_device *rdev, u32 reg)
1216 {
1217         if (reg < rdev->rio_mem_size)
1218                 return ioread32(rdev->rio_mem + reg);
1219         else {
1220                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1221                 return ioread32(rdev->rio_mem + RADEON_MM_DATA);
1222         }
1223 }
1224
1225 static inline void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v)
1226 {
1227         if (reg < rdev->rio_mem_size)
1228                 iowrite32(v, rdev->rio_mem + reg);
1229         else {
1230                 iowrite32(reg, rdev->rio_mem + RADEON_MM_INDEX);
1231                 iowrite32(v, rdev->rio_mem + RADEON_MM_DATA);
1232         }
1233 }
1234
1235 /*
1236  * Cast helper
1237  */
1238 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1239
1240 /*
1241  * Registers read & write functions.
1242  */
1243 #define RREG8(reg) readb(((void __iomem *)rdev->rmmio) + (reg))
1244 #define WREG8(reg, v) writeb(v, ((void __iomem *)rdev->rmmio) + (reg))
1245 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1246 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1247 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1248 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1249 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1250 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1251 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1252 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1253 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1254 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1255 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1256 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1257 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1258 #define WREG32_P(reg, val, mask)                                \
1259         do {                                                    \
1260                 uint32_t tmp_ = RREG32(reg);                    \
1261                 tmp_ &= (mask);                                 \
1262                 tmp_ |= ((val) & ~(mask));                      \
1263                 WREG32(reg, tmp_);                              \
1264         } while (0)
1265 #define WREG32_PLL_P(reg, val, mask)                            \
1266         do {                                                    \
1267                 uint32_t tmp_ = RREG32_PLL(reg);                \
1268                 tmp_ &= (mask);                                 \
1269                 tmp_ |= ((val) & ~(mask));                      \
1270                 WREG32_PLL(reg, tmp_);                          \
1271         } while (0)
1272 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1273 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1274 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1275
1276 /*
1277  * Indirect registers accessor
1278  */
1279 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1280 {
1281         uint32_t r;
1282
1283         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1284         r = RREG32(RADEON_PCIE_DATA);
1285         return r;
1286 }
1287
1288 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1289 {
1290         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1291         WREG32(RADEON_PCIE_DATA, (v));
1292 }
1293
1294 void r100_pll_errata_after_index(struct radeon_device *rdev);
1295
1296
1297 /*
1298  * ASICs helpers.
1299  */
1300 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1301                             (rdev->pdev->device == 0x5969))
1302 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1303                 (rdev->family == CHIP_RV200) || \
1304                 (rdev->family == CHIP_RS100) || \
1305                 (rdev->family == CHIP_RS200) || \
1306                 (rdev->family == CHIP_RV250) || \
1307                 (rdev->family == CHIP_RV280) || \
1308                 (rdev->family == CHIP_RS300))
1309 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1310                 (rdev->family == CHIP_RV350) ||                 \
1311                 (rdev->family == CHIP_R350)  ||                 \
1312                 (rdev->family == CHIP_RV380) ||                 \
1313                 (rdev->family == CHIP_R420)  ||                 \
1314                 (rdev->family == CHIP_R423)  ||                 \
1315                 (rdev->family == CHIP_RV410) ||                 \
1316                 (rdev->family == CHIP_RS400) ||                 \
1317                 (rdev->family == CHIP_RS480))
1318 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1319 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1320                             (rdev->family == CHIP_RS690)  ||    \
1321                             (rdev->family == CHIP_RS740)  ||    \
1322                             (rdev->family >= CHIP_R600))
1323 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1324 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1325 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1326
1327 /*
1328  * BIOS helpers.
1329  */
1330 #define RBIOS8(i) (rdev->bios[i])
1331 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1332 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1333
1334 int radeon_combios_init(struct radeon_device *rdev);
1335 void radeon_combios_fini(struct radeon_device *rdev);
1336 int radeon_atombios_init(struct radeon_device *rdev);
1337 void radeon_atombios_fini(struct radeon_device *rdev);
1338
1339
1340 /*
1341  * RING helpers.
1342  */
1343 static inline void radeon_ring_write(struct radeon_device *rdev, uint32_t v)
1344 {
1345 #if DRM_DEBUG_CODE
1346         if (rdev->cp.count_dw <= 0) {
1347                 DRM_ERROR("radeon: writting more dword to ring than expected !\n");
1348         }
1349 #endif
1350         rdev->cp.ring[rdev->cp.wptr++] = v;
1351         rdev->cp.wptr &= rdev->cp.ptr_mask;
1352         rdev->cp.count_dw--;
1353         rdev->cp.ring_free_dw--;
1354 }
1355
1356
1357 /*
1358  * ASICs macro.
1359  */
1360 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1361 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1362 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1363 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1364 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1365 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1366 #define radeon_gpu_is_lockup(rdev) (rdev)->asic->gpu_is_lockup((rdev))
1367 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1368 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1369 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1370 #define radeon_cp_commit(rdev) (rdev)->asic->cp_commit((rdev))
1371 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1372 #define radeon_ring_test(rdev) (rdev)->asic->ring_test((rdev))
1373 #define radeon_ring_ib_execute(rdev, ib) (rdev)->asic->ring_ib_execute((rdev), (ib))
1374 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1375 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1376 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1377 #define radeon_fence_ring_emit(rdev, fence) (rdev)->asic->fence_ring_emit((rdev), (fence))
1378 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1379 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1380 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1381 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1382 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1383 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1384 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1385 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1386 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1387 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1388 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1389 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1390 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1391 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1392 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1393 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1394 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1395 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1396 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1397 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1398 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1399 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1400 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1401 #define radeon_pre_page_flip(rdev, crtc) rdev->asic->pre_page_flip((rdev), (crtc))
1402 #define radeon_page_flip(rdev, crtc, base) rdev->asic->page_flip((rdev), (crtc), (base))
1403 #define radeon_post_page_flip(rdev, crtc) rdev->asic->post_page_flip((rdev), (crtc))
1404
1405 /* Common functions */
1406 /* AGP */
1407 extern int radeon_gpu_reset(struct radeon_device *rdev);
1408 extern void radeon_agp_disable(struct radeon_device *rdev);
1409 extern int radeon_gart_table_vram_pin(struct radeon_device *rdev);
1410 extern void radeon_gart_restore(struct radeon_device *rdev);
1411 extern int radeon_modeset_init(struct radeon_device *rdev);
1412 extern void radeon_modeset_fini(struct radeon_device *rdev);
1413 extern bool radeon_card_posted(struct radeon_device *rdev);
1414 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1415 extern void radeon_update_display_priority(struct radeon_device *rdev);
1416 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1417 extern void radeon_scratch_init(struct radeon_device *rdev);
1418 extern void radeon_wb_fini(struct radeon_device *rdev);
1419 extern int radeon_wb_init(struct radeon_device *rdev);
1420 extern void radeon_wb_disable(struct radeon_device *rdev);
1421 extern void radeon_surface_init(struct radeon_device *rdev);
1422 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1423 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1424 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1425 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1426 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1427 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1428 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1429 extern int radeon_resume_kms(struct drm_device *dev);
1430 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1431
1432 /* r100,rv100,rs100,rv200,rs200,r200,rv250,rs300,rv280 */
1433 extern void r100_gpu_lockup_update(struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1434 extern bool r100_gpu_cp_is_lockup(struct radeon_device *rdev, struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1435
1436 /* rv200,rv250,rv280 */
1437 extern void r200_set_safe_registers(struct radeon_device *rdev);
1438
1439 /* r300,r350,rv350,rv370,rv380 */
1440 extern void r300_set_reg_safe(struct radeon_device *rdev);
1441 extern void r300_mc_program(struct radeon_device *rdev);
1442 extern void r300_mc_init(struct radeon_device *rdev);
1443 extern void r300_clock_startup(struct radeon_device *rdev);
1444 extern int r300_mc_wait_for_idle(struct radeon_device *rdev);
1445 extern int rv370_pcie_gart_init(struct radeon_device *rdev);
1446 extern void rv370_pcie_gart_fini(struct radeon_device *rdev);
1447 extern int rv370_pcie_gart_enable(struct radeon_device *rdev);
1448 extern void rv370_pcie_gart_disable(struct radeon_device *rdev);
1449
1450 /* r420,r423,rv410 */
1451 extern u32 r420_mc_rreg(struct radeon_device *rdev, u32 reg);
1452 extern void r420_mc_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1453 extern int r420_debugfs_pipes_info_init(struct radeon_device *rdev);
1454 extern void r420_pipes_init(struct radeon_device *rdev);
1455
1456 /* rv515 */
1457 struct rv515_mc_save {
1458         u32 d1vga_control;
1459         u32 d2vga_control;
1460         u32 vga_render_control;
1461         u32 vga_hdp_control;
1462         u32 d1crtc_control;
1463         u32 d2crtc_control;
1464 };
1465 extern void rv515_bandwidth_avivo_update(struct radeon_device *rdev);
1466 extern void rv515_vga_render_disable(struct radeon_device *rdev);
1467 extern void rv515_set_safe_registers(struct radeon_device *rdev);
1468 extern void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save);
1469 extern void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save);
1470 extern void rv515_clock_startup(struct radeon_device *rdev);
1471 extern void rv515_debugfs(struct radeon_device *rdev);
1472 extern int rv515_suspend(struct radeon_device *rdev);
1473
1474 /* rs400 */
1475 extern int rs400_gart_init(struct radeon_device *rdev);
1476 extern int rs400_gart_enable(struct radeon_device *rdev);
1477 extern void rs400_gart_adjust_size(struct radeon_device *rdev);
1478 extern void rs400_gart_disable(struct radeon_device *rdev);
1479 extern void rs400_gart_fini(struct radeon_device *rdev);
1480
1481 /* rs600 */
1482 extern void rs600_set_safe_registers(struct radeon_device *rdev);
1483 extern int rs600_irq_set(struct radeon_device *rdev);
1484 extern void rs600_irq_disable(struct radeon_device *rdev);
1485
1486 /* rs690, rs740 */
1487 extern void rs690_line_buffer_adjust(struct radeon_device *rdev,
1488                                         struct drm_display_mode *mode1,
1489                                         struct drm_display_mode *mode2);
1490
1491 /* r600, rv610, rv630, rv620, rv635, rv670, rs780, rs880 */
1492 extern void r600_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1493 extern bool r600_card_posted(struct radeon_device *rdev);
1494 extern void r600_cp_stop(struct radeon_device *rdev);
1495 extern int r600_cp_start(struct radeon_device *rdev);
1496 extern void r600_ring_init(struct radeon_device *rdev, unsigned ring_size);
1497 extern int r600_cp_resume(struct radeon_device *rdev);
1498 extern void r600_cp_fini(struct radeon_device *rdev);
1499 extern int r600_count_pipe_bits(uint32_t val);
1500 extern int r600_mc_wait_for_idle(struct radeon_device *rdev);
1501 extern int r600_pcie_gart_init(struct radeon_device *rdev);
1502 extern void r600_pcie_gart_tlb_flush(struct radeon_device *rdev);
1503 extern int r600_ib_test(struct radeon_device *rdev);
1504 extern int r600_ring_test(struct radeon_device *rdev);
1505 extern void r600_scratch_init(struct radeon_device *rdev);
1506 extern int r600_blit_init(struct radeon_device *rdev);
1507 extern void r600_blit_fini(struct radeon_device *rdev);
1508 extern int r600_init_microcode(struct radeon_device *rdev);
1509 extern int r600_asic_reset(struct radeon_device *rdev);
1510 /* r600 irq */
1511 extern int r600_irq_init(struct radeon_device *rdev);
1512 extern void r600_irq_fini(struct radeon_device *rdev);
1513 extern void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size);
1514 extern int r600_irq_set(struct radeon_device *rdev);
1515 extern void r600_irq_suspend(struct radeon_device *rdev);
1516 extern void r600_disable_interrupts(struct radeon_device *rdev);
1517 extern void r600_rlc_stop(struct radeon_device *rdev);
1518 /* r600 audio */
1519 extern int r600_audio_init(struct radeon_device *rdev);
1520 extern int r600_audio_tmds_index(struct drm_encoder *encoder);
1521 extern void r600_audio_set_clock(struct drm_encoder *encoder, int clock);
1522 extern int r600_audio_channels(struct radeon_device *rdev);
1523 extern int r600_audio_bits_per_sample(struct radeon_device *rdev);
1524 extern int r600_audio_rate(struct radeon_device *rdev);
1525 extern uint8_t r600_audio_status_bits(struct radeon_device *rdev);
1526 extern uint8_t r600_audio_category_code(struct radeon_device *rdev);
1527 extern void r600_audio_schedule_polling(struct radeon_device *rdev);
1528 extern void r600_audio_enable_polling(struct drm_encoder *encoder);
1529 extern void r600_audio_disable_polling(struct drm_encoder *encoder);
1530 extern void r600_audio_fini(struct radeon_device *rdev);
1531 extern void r600_hdmi_init(struct drm_encoder *encoder);
1532 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1533 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1534 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1535 extern int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder);
1536 extern void r600_hdmi_update_audio_settings(struct drm_encoder *encoder);
1537
1538 extern void r700_cp_stop(struct radeon_device *rdev);
1539 extern void r700_cp_fini(struct radeon_device *rdev);
1540 extern void evergreen_disable_interrupt_state(struct radeon_device *rdev);
1541 extern int evergreen_irq_set(struct radeon_device *rdev);
1542 extern int evergreen_blit_init(struct radeon_device *rdev);
1543 extern void evergreen_blit_fini(struct radeon_device *rdev);
1544
1545 /* radeon_acpi.c */
1546 #if defined(CONFIG_ACPI)
1547 extern int radeon_acpi_init(struct radeon_device *rdev);
1548 #else
1549 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1550 #endif
1551
1552 /* evergreen */
1553 struct evergreen_mc_save {
1554         u32 vga_control[6];
1555         u32 vga_render_control;
1556         u32 vga_hdp_control;
1557         u32 crtc_control[6];
1558 };
1559
1560 #include "radeon_object.h"
1561
1562 #endif