drivers/ide/pci/scc_pata.c

   1 /*
   2  * Support for IDE interfaces on Celleb platform
   3  *
   4  * (C) Copyright 2006 TOSHIBA CORPORATION
   5  *
   6  * This code is based on drivers/ide/pci/siimage.c:
   7  * Copyright (C) 2001-2002      Andre Hedrick <andre@linux-ide.org>
   8  * Copyright (C) 2003           Red Hat <alan@redhat.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License along
  21  * with this program; if not, write to the Free Software Foundation, Inc.,
  22  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  23  */
  24
  25 #include <linux/types.h>
  26 #include <linux/module.h>
  27 #include <linux/pci.h>
  28 #include <linux/delay.h>
  29 #include <linux/hdreg.h>
  30 #include <linux/ide.h>
  31 #include <linux/init.h>
  32
  33 #define PCI_DEVICE_ID_TOSHIBA_SCC_ATA            0x01b4
  34
  35 #define SCC_PATA_NAME           "scc IDE"
  36
  37 #define TDVHSEL_MASTER          0x00000001
  38 #define TDVHSEL_SLAVE           0x00000004
  39
  40 #define MODE_JCUSFEN            0x00000080
  41
  42 #define CCKCTRL_ATARESET        0x00040000
  43 #define CCKCTRL_BUFCNT          0x00020000
  44 #define CCKCTRL_CRST            0x00010000
  45 #define CCKCTRL_OCLKEN          0x00000100
  46 #define CCKCTRL_ATACLKOEN       0x00000002
  47 #define CCKCTRL_LCLKEN          0x00000001
  48
  49 #define QCHCD_IOS_SS            0x00000001
  50
  51 #define QCHSD_STPDIAG           0x00020000
  52
  53 #define INTMASK_MSK             0xD1000012
  54 #define INTSTS_SERROR           0x80000000
  55 #define INTSTS_PRERR            0x40000000
  56 #define INTSTS_RERR             0x10000000
  57 #define INTSTS_ICERR            0x01000000
  58 #define INTSTS_BMSINT           0x00000010
  59 #define INTSTS_BMHE             0x00000008
  60 #define INTSTS_IOIRQS           0x00000004
  61 #define INTSTS_INTRQ            0x00000002
  62 #define INTSTS_ACTEINT          0x00000001
  63
  64 #define ECMODE_VALUE 0x01
  65
  66 static struct scc_ports {
  67         unsigned long ctl, dma;
  68         ide_hwif_t *hwif;  /* for removing port from system */
  69 } scc_ports[MAX_HWIFS];
  70
  71 /* PIO transfer mode  table */
  72 /* JCHST */
  73 static unsigned long JCHSTtbl[2][7] = {
  74         {0x0E, 0x05, 0x02, 0x03, 0x02, 0x00, 0x00},   /* 100MHz */
  75         {0x13, 0x07, 0x04, 0x04, 0x03, 0x00, 0x00}    /* 133MHz */
  76 };
  77
  78 /* JCHHT */
  79 static unsigned long JCHHTtbl[2][7] = {
  80         {0x0E, 0x02, 0x02, 0x02, 0x02, 0x00, 0x00},   /* 100MHz */
  81         {0x13, 0x03, 0x03, 0x03, 0x03, 0x00, 0x00}    /* 133MHz */
  82 };
  83
  84 /* JCHCT */
  85 static unsigned long JCHCTtbl[2][7] = {
  86         {0x1D, 0x1D, 0x1C, 0x0B, 0x06, 0x00, 0x00},   /* 100MHz */
  87         {0x27, 0x26, 0x26, 0x0E, 0x09, 0x00, 0x00}    /* 133MHz */
  88 };
  89
  90
  91 /* DMA transfer mode  table */
  92 /* JCHDCTM/JCHDCTS */
  93 static unsigned long JCHDCTxtbl[2][7] = {
  94         {0x0A, 0x06, 0x04, 0x03, 0x01, 0x00, 0x00},   /* 100MHz */
  95         {0x0E, 0x09, 0x06, 0x04, 0x02, 0x01, 0x00}    /* 133MHz */
  96 };
  97
  98 /* JCSTWTM/JCSTWTS  */
  99 static unsigned long JCSTWTxtbl[2][7] = {
 100         {0x06, 0x04, 0x03, 0x02, 0x02, 0x02, 0x00},   /* 100MHz */
 101         {0x09, 0x06, 0x04, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 102 };
 103
 104 /* JCTSS */
 105 static unsigned long JCTSStbl[2][7] = {
 106         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x00},   /* 100MHz */
 107         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x05}    /* 133MHz */
 108 };
 109
 110 /* JCENVT */
 111 static unsigned long JCENVTtbl[2][7] = {
 112         {0x01, 0x01, 0x01, 0x01, 0x01, 0x01, 0x00},   /* 100MHz */
 113         {0x02, 0x02, 0x02, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 114 };
 115
 116 /* JCACTSELS/JCACTSELM */
 117 static unsigned long JCACTSELtbl[2][7] = {
 118         {0x00, 0x00, 0x00, 0x00, 0x01, 0x01, 0x00},   /* 100MHz */
 119         {0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x01}    /* 133MHz */
 120 };
 121
 122
 123 static u8 scc_ide_inb(unsigned long port)
 124 {
 125         u32 data = in_be32((void*)port);
 126         return (u8)data;
 127 }
 128
 129 static void scc_exec_command(ide_hwif_t *hwif, u8 cmd)
 130 {
 131         out_be32((void *)hwif->io_ports.command_addr, cmd);
 132         eieio();
 133         in_be32((void *)(hwif->dma_base + 0x01c));
 134         eieio();
 135 }
 136
 137 static u8 scc_read_status(ide_hwif_t *hwif)
 138 {
 139         return (u8)in_be32((void *)hwif->io_ports.status_addr);
 140 }
 141
 142 static u8 scc_read_altstatus(ide_hwif_t *hwif)
 143 {
 144         return (u8)in_be32((void *)hwif->io_ports.ctl_addr);
 145 }
 146
 147 static u8 scc_read_sff_dma_status(ide_hwif_t *hwif)
 148 {
 149         return (u8)in_be32((void *)(hwif->dma_base + 4));
 150 }
 151
 152 static void scc_set_irq(ide_hwif_t *hwif, int on)
 153 {
 154         u8 ctl = ATA_DEVCTL_OBS;
 155
 156         if (on == 4) { /* hack for SRST */
 157                 ctl |= 4;
 158                 on &= ~4;
 159         }
 160
 161         ctl |= on ? 0 : 2;
 162
 163         out_be32((void *)hwif->io_ports.ctl_addr, ctl);
 164         eieio();
 165         in_be32((void *)(hwif->dma_base + 0x01c));
 166         eieio();
 167 }
 168
 169 static void scc_ide_insw(unsigned long port, void *addr, u32 count)
 170 {
 171         u16 *ptr = (u16 *)addr;
 172         while (count--) {
 173                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 174         }
 175 }
 176
 177 static void scc_ide_insl(unsigned long port, void *addr, u32 count)
 178 {
 179         u16 *ptr = (u16 *)addr;
 180         while (count--) {
 181                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 182                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 183         }
 184 }
 185
 186 static void scc_ide_outb(u8 addr, unsigned long port)
 187 {
 188         out_be32((void*)port, addr);
 189 }
 190
 191 static void scc_ide_outbsync(ide_hwif_t *hwif, u8 addr, unsigned long port)
 192 {
 193         out_be32((void*)port, addr);
 194         eieio();
 195         in_be32((void*)(hwif->dma_base + 0x01c));
 196         eieio();
 197 }
 198
 199 static void
 200 scc_ide_outsw(unsigned long port, void *addr, u32 count)
 201 {
 202         u16 *ptr = (u16 *)addr;
 203         while (count--) {
 204                 out_be32((void*)port, cpu_to_le16(*ptr++));
 205         }
 206 }
 207
 208 static void
 209 scc_ide_outsl(unsigned long port, void *addr, u32 count)
 210 {
 211         u16 *ptr = (u16 *)addr;
 212         while (count--) {
 213                 out_be32((void*)port, cpu_to_le16(*ptr++));
 214                 out_be32((void*)port, cpu_to_le16(*ptr++));
 215         }
 216 }
 217
 218 /**
 219  *      scc_set_pio_mode        -       set host controller for PIO mode
 220  *      @drive: drive
 221  *      @pio: PIO mode number
 222  *
 223  *      Load the timing settings for this device mode into the
 224  *      controller.
 225  */
 226
 227 static void scc_set_pio_mode(ide_drive_t *drive, const u8 pio)
 228 {
 229         ide_hwif_t *hwif = HWIF(drive);
 230         struct scc_ports *ports = ide_get_hwifdata(hwif);
 231         unsigned long ctl_base = ports->ctl;
 232         unsigned long cckctrl_port = ctl_base + 0xff0;
 233         unsigned long piosht_port = ctl_base + 0x000;
 234         unsigned long pioct_port = ctl_base + 0x004;
 235         unsigned long reg;
 236         int offset;
 237
 238         reg = in_be32((void __iomem *)cckctrl_port);
 239         if (reg & CCKCTRL_ATACLKOEN) {
 240                 offset = 1; /* 133MHz */
 241         } else {
 242                 offset = 0; /* 100MHz */
 243         }
 244         reg = JCHSTtbl[offset][pio] << 16 | JCHHTtbl[offset][pio];
 245         out_be32((void __iomem *)piosht_port, reg);
 246         reg = JCHCTtbl[offset][pio];
 247         out_be32((void __iomem *)pioct_port, reg);
 248 }
 249
 250 /**
 251  *      scc_set_dma_mode        -       set host controller for DMA mode
 252  *      @drive: drive
 253  *      @speed: DMA mode
 254  *
 255  *      Load the timing settings for this device mode into the
 256  *      controller.
 257  */
 258
 259 static void scc_set_dma_mode(ide_drive_t *drive, const u8 speed)
 260 {
 261         ide_hwif_t *hwif = HWIF(drive);
 262         struct scc_ports *ports = ide_get_hwifdata(hwif);
 263         unsigned long ctl_base = ports->ctl;
 264         unsigned long cckctrl_port = ctl_base + 0xff0;
 265         unsigned long mdmact_port = ctl_base + 0x008;
 266         unsigned long mcrcst_port = ctl_base + 0x00c;
 267         unsigned long sdmact_port = ctl_base + 0x010;
 268         unsigned long scrcst_port = ctl_base + 0x014;
 269         unsigned long udenvt_port = ctl_base + 0x018;
 270         unsigned long tdvhsel_port   = ctl_base + 0x020;
 271         int is_slave = (&hwif->drives[1] == drive);
 272         int offset, idx;
 273         unsigned long reg;
 274         unsigned long jcactsel;
 275
 276         reg = in_be32((void __iomem *)cckctrl_port);
 277         if (reg & CCKCTRL_ATACLKOEN) {
 278                 offset = 1; /* 133MHz */
 279         } else {
 280                 offset = 0; /* 100MHz */
 281         }
 282
 283         idx = speed - XFER_UDMA_0;
 284
 285         jcactsel = JCACTSELtbl[offset][idx];
 286         if (is_slave) {
 287                 out_be32((void __iomem *)sdmact_port, JCHDCTxtbl[offset][idx]);
 288                 out_be32((void __iomem *)scrcst_port, JCSTWTxtbl[offset][idx]);
 289                 jcactsel = jcactsel << 2;
 290                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_SLAVE) | jcactsel);
 291         } else {
 292                 out_be32((void __iomem *)mdmact_port, JCHDCTxtbl[offset][idx]);
 293                 out_be32((void __iomem *)mcrcst_port, JCSTWTxtbl[offset][idx]);
 294                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_MASTER) | jcactsel);
 295         }
 296         reg = JCTSStbl[offset][idx] << 16 | JCENVTtbl[offset][idx];
 297         out_be32((void __iomem *)udenvt_port, reg);
 298 }
 299
 300 static void scc_dma_host_set(ide_drive_t *drive, int on)
 301 {
 302         ide_hwif_t *hwif = drive->hwif;
 303         u8 unit = (drive->select.b.unit & 0x01);
 304         u8 dma_stat = scc_ide_inb(hwif->dma_base + 4);
 305
 306         if (on)
 307                 dma_stat |= (1 << (5 + unit));
 308         else
 309                 dma_stat &= ~(1 << (5 + unit));
 310
 311         scc_ide_outb(dma_stat, hwif->dma_base + 4);
 312 }
 313
 314 /**
 315  *      scc_ide_dma_setup       -       begin a DMA phase
 316  *      @drive: target device
 317  *
 318  *      Build an IDE DMA PRD (IDE speak for scatter gather table)
 319  *      and then set up the DMA transfer registers.
 320  *
 321  *      Returns 0 on success. If a PIO fallback is required then 1
 322  *      is returned.
 323  */
 324
 325 static int scc_dma_setup(ide_drive_t *drive)
 326 {
 327         ide_hwif_t *hwif = drive->hwif;
 328         struct request *rq = HWGROUP(drive)->rq;
 329         unsigned int reading;
 330         u8 dma_stat;
 331
 332         if (rq_data_dir(rq))
 333                 reading = 0;
 334         else
 335                 reading = 1 << 3;
 336
 337         /* fall back to pio! */
 338         if (!ide_build_dmatable(drive, rq)) {
 339                 ide_map_sg(drive, rq);
 340                 return 1;
 341         }
 342
 343         /* PRD table */
 344         out_be32((void __iomem *)(hwif->dma_base + 8), hwif->dmatable_dma);
 345
 346         /* specify r/w */
 347         out_be32((void __iomem *)hwif->dma_base, reading);
 348
 349         /* read DMA status for INTR & ERROR flags */
 350         dma_stat = in_be32((void __iomem *)(hwif->dma_base + 4));
 351
 352         /* clear INTR & ERROR flags */
 353         out_be32((void __iomem *)(hwif->dma_base + 4), dma_stat | 6);
 354         drive->waiting_for_dma = 1;
 355         return 0;
 356 }
 357
 358 static void scc_dma_start(ide_drive_t *drive)
 359 {
 360         ide_hwif_t *hwif = drive->hwif;
 361         u8 dma_cmd = scc_ide_inb(hwif->dma_base);
 362
 363         /* start DMA */
 364         scc_ide_outb(dma_cmd | 1, hwif->dma_base);
 365         hwif->dma = 1;
 366         wmb();
 367 }
 368
 369 static int __scc_dma_end(ide_drive_t *drive)
 370 {
 371         ide_hwif_t *hwif = drive->hwif;
 372         u8 dma_stat, dma_cmd;
 373
 374         drive->waiting_for_dma = 0;
 375         /* get DMA command mode */
 376         dma_cmd = scc_ide_inb(hwif->dma_base);
 377         /* stop DMA */
 378         scc_ide_outb(dma_cmd & ~1, hwif->dma_base);
 379         /* get DMA status */
 380         dma_stat = scc_ide_inb(hwif->dma_base + 4);
 381         /* clear the INTR & ERROR bits */
 382         scc_ide_outb(dma_stat | 6, hwif->dma_base + 4);
 383         /* purge DMA mappings */
 384         ide_destroy_dmatable(drive);
 385         /* verify good DMA status */
 386         hwif->dma = 0;
 387         wmb();
 388         return (dma_stat & 7) != 4 ? (0x10 | dma_stat) : 0;
 389 }
 390
 391 /**
 392  *      scc_dma_end     -       Stop DMA
 393  *      @drive: IDE drive
 394  *
 395  *      Check and clear INT Status register.
 396  *      Then call __scc_dma_end().
 397  */
 398
 399 static int scc_dma_end(ide_drive_t *drive)
 400 {
 401         ide_hwif_t *hwif = HWIF(drive);
 402         void __iomem *dma_base = (void __iomem *)hwif->dma_base;
 403         unsigned long intsts_port = hwif->dma_base + 0x014;
 404         u32 reg;
 405         int dma_stat, data_loss = 0;
 406         static int retry = 0;
 407
 408         /* errata A308 workaround: Step5 (check data loss) */
 409         /* We don't check non ide_disk because it is limited to UDMA4 */
 410         if (!(in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 411               & ERR_STAT) &&
 412             drive->media == ide_disk && drive->current_speed > XFER_UDMA_4) {
 413                 reg = in_be32((void __iomem *)intsts_port);
 414                 if (!(reg & INTSTS_ACTEINT)) {
 415                         printk(KERN_WARNING "%s: operation failed (transfer data loss)\n",
 416                                drive->name);
 417                         data_loss = 1;
 418                         if (retry++) {
 419                                 struct request *rq = HWGROUP(drive)->rq;
 420                                 int unit;
 421                                 /* ERROR_RESET and drive->crc_count are needed
 422                                  * to reduce DMA transfer mode in retry process.
 423                                  */
 424                                 if (rq)
 425                                         rq->errors |= ERROR_RESET;
 426                                 for (unit = 0; unit < MAX_DRIVES; unit++) {
 427                                         ide_drive_t *drive = &hwif->drives[unit];
 428                                         drive->crc_count++;
 429                                 }
 430                         }
 431                 }
 432         }
 433
 434         while (1) {
 435                 reg = in_be32((void __iomem *)intsts_port);
 436
 437                 if (reg & INTSTS_SERROR) {
 438                         printk(KERN_WARNING "%s: SERROR\n", SCC_PATA_NAME);
 439                         out_be32((void __iomem *)intsts_port, INTSTS_SERROR|INTSTS_BMSINT);
 440
 441                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 442                         continue;
 443                 }
 444
 445                 if (reg & INTSTS_PRERR) {
 446                         u32 maea0, maec0;
 447                         unsigned long ctl_base = hwif->config_data;
 448
 449                         maea0 = in_be32((void __iomem *)(ctl_base + 0xF50));
 450                         maec0 = in_be32((void __iomem *)(ctl_base + 0xF54));
 451
 452                         printk(KERN_WARNING "%s: PRERR [addr:%x cmd:%x]\n", SCC_PATA_NAME, maea0, maec0);
 453
 454                         out_be32((void __iomem *)intsts_port, INTSTS_PRERR|INTSTS_BMSINT);
 455
 456                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 457                         continue;
 458                 }
 459
 460                 if (reg & INTSTS_RERR) {
 461                         printk(KERN_WARNING "%s: Response Error\n", SCC_PATA_NAME);
 462                         out_be32((void __iomem *)intsts_port, INTSTS_RERR|INTSTS_BMSINT);
 463
 464                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 465                         continue;
 466                 }
 467
 468                 if (reg & INTSTS_ICERR) {
 469                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 470
 471                         printk(KERN_WARNING "%s: Illegal Configuration\n", SCC_PATA_NAME);
 472                         out_be32((void __iomem *)intsts_port, INTSTS_ICERR|INTSTS_BMSINT);
 473                         continue;
 474                 }
 475
 476                 if (reg & INTSTS_BMSINT) {
 477                         printk(KERN_WARNING "%s: Internal Bus Error\n", SCC_PATA_NAME);
 478                         out_be32((void __iomem *)intsts_port, INTSTS_BMSINT);
 479
 480                         ide_do_reset(drive);
 481                         continue;
 482                 }
 483
 484                 if (reg & INTSTS_BMHE) {
 485                         out_be32((void __iomem *)intsts_port, INTSTS_BMHE);
 486                         continue;
 487                 }
 488
 489                 if (reg & INTSTS_ACTEINT) {
 490                         out_be32((void __iomem *)intsts_port, INTSTS_ACTEINT);
 491                         continue;
 492                 }
 493
 494                 if (reg & INTSTS_IOIRQS) {
 495                         out_be32((void __iomem *)intsts_port, INTSTS_IOIRQS);
 496                         continue;
 497                 }
 498                 break;
 499         }
 500
 501         dma_stat = __scc_dma_end(drive);
 502         if (data_loss)
 503                 dma_stat |= 2; /* emulate DMA error (to retry command) */
 504         return dma_stat;
 505 }
 506
 507 /* returns 1 if dma irq issued, 0 otherwise */
 508 static int scc_dma_test_irq(ide_drive_t *drive)
 509 {
 510         ide_hwif_t *hwif = HWIF(drive);
 511         u32 int_stat = in_be32((void __iomem *)hwif->dma_base + 0x014);
 512
 513         /* SCC errata A252,A308 workaround: Step4 */
 514         if ((in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 515              & ERR_STAT) &&
 516             (int_stat & INTSTS_INTRQ))
 517                 return 1;
 518
 519         /* SCC errata A308 workaround: Step5 (polling IOIRQS) */
 520         if (int_stat & INTSTS_IOIRQS)
 521                 return 1;
 522
 523         if (!drive->waiting_for_dma)
 524                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 525                         drive->name, __func__);
 526         return 0;
 527 }
 528
 529 static u8 scc_udma_filter(ide_drive_t *drive)
 530 {
 531         ide_hwif_t *hwif = drive->hwif;
 532         u8 mask = hwif->ultra_mask;
 533
 534         /* errata A308 workaround: limit non ide_disk drive to UDMA4 */
 535         if ((drive->media != ide_disk) && (mask & 0xE0)) {
 536                 printk(KERN_INFO "%s: limit %s to UDMA4\n",
 537                        SCC_PATA_NAME, drive->name);
 538                 mask = ATA_UDMA4;
 539         }
 540
 541         return mask;
 542 }
 543
 544 /**
 545  *      setup_mmio_scc  -       map CTRL/BMID region
 546  *      @dev: PCI device we are configuring
 547  *      @name: device name
 548  *
 549  */
 550
 551 static int setup_mmio_scc (struct pci_dev *dev, const char *name)
 552 {
 553         unsigned long ctl_base = pci_resource_start(dev, 0);
 554         unsigned long dma_base = pci_resource_start(dev, 1);
 555         unsigned long ctl_size = pci_resource_len(dev, 0);
 556         unsigned long dma_size = pci_resource_len(dev, 1);
 557         void __iomem *ctl_addr;
 558         void __iomem *dma_addr;
 559         int i, ret;
 560
 561         for (i = 0; i < MAX_HWIFS; i++) {
 562                 if (scc_ports[i].ctl == 0)
 563                         break;
 564         }
 565         if (i >= MAX_HWIFS)
 566                 return -ENOMEM;
 567
 568         ret = pci_request_selected_regions(dev, (1 << 2) - 1, name);
 569         if (ret < 0) {
 570                 printk(KERN_ERR "%s: can't reserve resources\n", name);
 571                 return ret;
 572         }
 573
 574         if ((ctl_addr = ioremap(ctl_base, ctl_size)) == NULL)
 575                 goto fail_0;
 576
 577         if ((dma_addr = ioremap(dma_base, dma_size)) == NULL)
 578                 goto fail_1;
 579
 580         pci_set_master(dev);
 581         scc_ports[i].ctl = (unsigned long)ctl_addr;
 582         scc_ports[i].dma = (unsigned long)dma_addr;
 583         pci_set_drvdata(dev, (void *) &scc_ports[i]);
 584
 585         return 1;
 586
 587  fail_1:
 588         iounmap(ctl_addr);
 589  fail_0:
 590         return -ENOMEM;
 591 }
 592
 593 static int scc_ide_setup_pci_device(struct pci_dev *dev,
 594                                     const struct ide_port_info *d)
 595 {
 596         struct scc_ports *ports = pci_get_drvdata(dev);
 597         ide_hwif_t *hwif = NULL;
 598         hw_regs_t hw, *hws[] = { &hw, NULL, NULL, NULL };
 599         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
 600         int i;
 601
 602         hwif = ide_find_port_slot(d);
 603         if (hwif == NULL)
 604                 return -ENOMEM;
 605
 606         memset(&hw, 0, sizeof(hw));
 607         for (i = 0; i <= 8; i++)
 608                 hw.io_ports_array[i] = ports->dma + 0x20 + i * 4;
 609         hw.irq = dev->irq;
 610         hw.dev = &dev->dev;
 611         hw.chipset = ide_pci;
 612
 613         idx[0] = hwif->index;
 614
 615         ide_device_add(idx, d, hws);
 616
 617         return 0;
 618 }
 619
 620 /**
 621  *      init_setup_scc  -       set up an SCC PATA Controller
 622  *      @dev: PCI device
 623  *      @d: IDE port info
 624  *
 625  *      Perform the initial set up for this device.
 626  */
 627
 628 static int __devinit init_setup_scc(struct pci_dev *dev,
 629                                     const struct ide_port_info *d)
 630 {
 631         unsigned long ctl_base;
 632         unsigned long dma_base;
 633         unsigned long cckctrl_port;
 634         unsigned long intmask_port;
 635         unsigned long mode_port;
 636         unsigned long ecmode_port;
 637         unsigned long dma_status_port;
 638         u32 reg = 0;
 639         struct scc_ports *ports;
 640         int rc;
 641
 642         rc = pci_enable_device(dev);
 643         if (rc)
 644                 goto end;
 645
 646         rc = setup_mmio_scc(dev, d->name);
 647         if (rc < 0)
 648                 goto end;
 649
 650         ports = pci_get_drvdata(dev);
 651         ctl_base = ports->ctl;
 652         dma_base = ports->dma;
 653         cckctrl_port = ctl_base + 0xff0;
 654         intmask_port = dma_base + 0x010;
 655         mode_port = ctl_base + 0x024;
 656         ecmode_port = ctl_base + 0xf00;
 657         dma_status_port = dma_base + 0x004;
 658
 659         /* controller initialization */
 660         reg = 0;
 661         out_be32((void*)cckctrl_port, reg);
 662         reg |= CCKCTRL_ATACLKOEN;
 663         out_be32((void*)cckctrl_port, reg);
 664         reg |= CCKCTRL_LCLKEN | CCKCTRL_OCLKEN;
 665         out_be32((void*)cckctrl_port, reg);
 666         reg |= CCKCTRL_CRST;
 667         out_be32((void*)cckctrl_port, reg);
 668
 669         for (;;) {
 670                 reg = in_be32((void*)cckctrl_port);
 671                 if (reg & CCKCTRL_CRST)
 672                         break;
 673                 udelay(5000);
 674         }
 675
 676         reg |= CCKCTRL_ATARESET;
 677         out_be32((void*)cckctrl_port, reg);
 678
 679         out_be32((void*)ecmode_port, ECMODE_VALUE);
 680         out_be32((void*)mode_port, MODE_JCUSFEN);
 681         out_be32((void*)intmask_port, INTMASK_MSK);
 682
 683         rc = scc_ide_setup_pci_device(dev, d);
 684
 685  end:
 686         return rc;
 687 }
 688
 689 static void scc_tf_load(ide_drive_t *drive, ide_task_t *task)
 690 {
 691         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 692         struct ide_taskfile *tf = &task->tf;
 693         u8 HIHI = (task->tf_flags & IDE_TFLAG_LBA48) ? 0xE0 : 0xEF;
 694
 695         if (task->tf_flags & IDE_TFLAG_FLAGGED)
 696                 HIHI = 0xFF;
 697
 698         if (task->tf_flags & IDE_TFLAG_OUT_DATA)
 699                 out_be32((void *)io_ports->data_addr,
 700                          (tf->hob_data << 8) | tf->data);
 701
 702         if (task->tf_flags & IDE_TFLAG_OUT_HOB_FEATURE)
 703                 scc_ide_outb(tf->hob_feature, io_ports->feature_addr);
 704         if (task->tf_flags & IDE_TFLAG_OUT_HOB_NSECT)
 705                 scc_ide_outb(tf->hob_nsect, io_ports->nsect_addr);
 706         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAL)
 707                 scc_ide_outb(tf->hob_lbal, io_ports->lbal_addr);
 708         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAM)
 709                 scc_ide_outb(tf->hob_lbam, io_ports->lbam_addr);
 710         if (task->tf_flags & IDE_TFLAG_OUT_HOB_LBAH)
 711                 scc_ide_outb(tf->hob_lbah, io_ports->lbah_addr);
 712
 713         if (task->tf_flags & IDE_TFLAG_OUT_FEATURE)
 714                 scc_ide_outb(tf->feature, io_ports->feature_addr);
 715         if (task->tf_flags & IDE_TFLAG_OUT_NSECT)
 716                 scc_ide_outb(tf->nsect, io_ports->nsect_addr);
 717         if (task->tf_flags & IDE_TFLAG_OUT_LBAL)
 718                 scc_ide_outb(tf->lbal, io_ports->lbal_addr);
 719         if (task->tf_flags & IDE_TFLAG_OUT_LBAM)
 720                 scc_ide_outb(tf->lbam, io_ports->lbam_addr);
 721         if (task->tf_flags & IDE_TFLAG_OUT_LBAH)
 722                 scc_ide_outb(tf->lbah, io_ports->lbah_addr);
 723
 724         if (task->tf_flags & IDE_TFLAG_OUT_DEVICE)
 725                 scc_ide_outb((tf->device & HIHI) | drive->select.all,
 726                              io_ports->device_addr);
 727 }
 728
 729 static void scc_tf_read(ide_drive_t *drive, ide_task_t *task)
 730 {
 731         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 732         struct ide_taskfile *tf = &task->tf;
 733
 734         if (task->tf_flags & IDE_TFLAG_IN_DATA) {
 735                 u16 data = (u16)in_be32((void *)io_ports->data_addr);
 736
 737                 tf->data = data & 0xff;
 738                 tf->hob_data = (data >> 8) & 0xff;
 739         }
 740
 741         /* be sure we're looking at the low order bits */
 742         scc_ide_outb(ATA_DEVCTL_OBS & ~0x80, io_ports->ctl_addr);
 743
 744         if (task->tf_flags & IDE_TFLAG_IN_FEATURE)
 745                 tf->feature = scc_ide_inb(io_ports->feature_addr);
 746         if (task->tf_flags & IDE_TFLAG_IN_NSECT)
 747                 tf->nsect  = scc_ide_inb(io_ports->nsect_addr);
 748         if (task->tf_flags & IDE_TFLAG_IN_LBAL)
 749                 tf->lbal   = scc_ide_inb(io_ports->lbal_addr);
 750         if (task->tf_flags & IDE_TFLAG_IN_LBAM)
 751                 tf->lbam   = scc_ide_inb(io_ports->lbam_addr);
 752         if (task->tf_flags & IDE_TFLAG_IN_LBAH)
 753                 tf->lbah   = scc_ide_inb(io_ports->lbah_addr);
 754         if (task->tf_flags & IDE_TFLAG_IN_DEVICE)
 755                 tf->device = scc_ide_inb(io_ports->device_addr);
 756
 757         if (task->tf_flags & IDE_TFLAG_LBA48) {
 758                 scc_ide_outb(ATA_DEVCTL_OBS | 0x80, io_ports->ctl_addr);
 759
 760                 if (task->tf_flags & IDE_TFLAG_IN_HOB_FEATURE)
 761                         tf->hob_feature = scc_ide_inb(io_ports->feature_addr);
 762                 if (task->tf_flags & IDE_TFLAG_IN_HOB_NSECT)
 763                         tf->hob_nsect   = scc_ide_inb(io_ports->nsect_addr);
 764                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAL)
 765                         tf->hob_lbal    = scc_ide_inb(io_ports->lbal_addr);
 766                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAM)
 767                         tf->hob_lbam    = scc_ide_inb(io_ports->lbam_addr);
 768                 if (task->tf_flags & IDE_TFLAG_IN_HOB_LBAH)
 769                         tf->hob_lbah    = scc_ide_inb(io_ports->lbah_addr);
 770         }
 771 }
 772
 773 static void scc_input_data(ide_drive_t *drive, struct request *rq,
 774                            void *buf, unsigned int len)
 775 {
 776         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 777
 778         len++;
 779
 780         if (drive->io_32bit) {
 781                 scc_ide_insl(data_addr, buf, len / 4);
 782
 783                 if ((len & 3) >= 2)
 784                         scc_ide_insw(data_addr, (u8 *)buf + (len & ~3), 1);
 785         } else
 786                 scc_ide_insw(data_addr, buf, len / 2);
 787 }
 788
 789 static void scc_output_data(ide_drive_t *drive,  struct request *rq,
 790                             void *buf, unsigned int len)
 791 {
 792         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 793
 794         len++;
 795
 796         if (drive->io_32bit) {
 797                 scc_ide_outsl(data_addr, buf, len / 4);
 798
 799                 if ((len & 3) >= 2)
 800                         scc_ide_outsw(data_addr, (u8 *)buf + (len & ~3), 1);
 801         } else
 802                 scc_ide_outsw(data_addr, buf, len / 2);
 803 }
 804
 805 /**
 806  *      init_mmio_iops_scc      -       set up the iops for MMIO
 807  *      @hwif: interface to set up
 808  *
 809  */
 810
 811 static void __devinit init_mmio_iops_scc(ide_hwif_t *hwif)
 812 {
 813         struct pci_dev *dev = to_pci_dev(hwif->dev);
 814         struct scc_ports *ports = pci_get_drvdata(dev);
 815         unsigned long dma_base = ports->dma;
 816
 817         ide_set_hwifdata(hwif, ports);
 818
 819         hwif->exec_command        = scc_exec_command;
 820         hwif->read_status         = scc_read_status;
 821         hwif->read_altstatus      = scc_read_altstatus;
 822         hwif->read_sff_dma_status = scc_read_sff_dma_status;
 823
 824         hwif->set_irq = scc_set_irq;
 825
 826         hwif->tf_load = scc_tf_load;
 827         hwif->tf_read = scc_tf_read;
 828
 829         hwif->input_data  = scc_input_data;
 830         hwif->output_data = scc_output_data;
 831
 832         hwif->INB = scc_ide_inb;
 833         hwif->OUTB = scc_ide_outb;
 834         hwif->OUTBSYNC = scc_ide_outbsync;
 835
 836         hwif->dma_base = dma_base;
 837         hwif->config_data = ports->ctl;
 838 }
 839
 840 /**
 841  *      init_iops_scc   -       set up iops
 842  *      @hwif: interface to set up
 843  *
 844  *      Do the basic setup for the SCC hardware interface
 845  *      and then do the MMIO setup.
 846  */
 847
 848 static void __devinit init_iops_scc(ide_hwif_t *hwif)
 849 {
 850         struct pci_dev *dev = to_pci_dev(hwif->dev);
 851
 852         hwif->hwif_data = NULL;
 853         if (pci_get_drvdata(dev) == NULL)
 854                 return;
 855         init_mmio_iops_scc(hwif);
 856 }
 857
 858 static u8 __devinit scc_cable_detect(ide_hwif_t *hwif)
 859 {
 860         return ATA_CBL_PATA80;
 861 }
 862
 863 /**
 864  *      init_hwif_scc   -       set up hwif
 865  *      @hwif: interface to set up
 866  *
 867  *      We do the basic set up of the interface structure. The SCC
 868  *      requires several custom handlers so we override the default
 869  *      ide DMA handlers appropriately.
 870  */
 871
 872 static void __devinit init_hwif_scc(ide_hwif_t *hwif)
 873 {
 874         struct scc_ports *ports = ide_get_hwifdata(hwif);
 875
 876         ports->hwif = hwif;
 877
 878         /* PTERADD */
 879         out_be32((void __iomem *)(hwif->dma_base + 0x018), hwif->dmatable_dma);
 880
 881         if (in_be32((void __iomem *)(hwif->config_data + 0xff0)) & CCKCTRL_ATACLKOEN)
 882                 hwif->ultra_mask = ATA_UDMA6; /* 133MHz */
 883         else
 884                 hwif->ultra_mask = ATA_UDMA5; /* 100MHz */
 885 }
 886
 887 static const struct ide_port_ops scc_port_ops = {
 888         .set_pio_mode           = scc_set_pio_mode,
 889         .set_dma_mode           = scc_set_dma_mode,
 890         .udma_filter            = scc_udma_filter,
 891         .cable_detect           = scc_cable_detect,
 892 };
 893
 894 static const struct ide_dma_ops scc_dma_ops = {
 895         .dma_host_set           = scc_dma_host_set,
 896         .dma_setup              = scc_dma_setup,
 897         .dma_exec_cmd           = ide_dma_exec_cmd,
 898         .dma_start              = scc_dma_start,
 899         .dma_end                = scc_dma_end,
 900         .dma_test_irq           = scc_dma_test_irq,
 901         .dma_lost_irq           = ide_dma_lost_irq,
 902         .dma_timeout            = ide_dma_timeout,
 903 };
 904
 905 #define DECLARE_SCC_DEV(name_str)                       \
 906   {                                                     \
 907       .name             = name_str,                     \
 908       .init_iops        = init_iops_scc,                \
 909       .init_hwif        = init_hwif_scc,                \
 910       .port_ops         = &scc_port_ops,                \
 911       .dma_ops          = &scc_dma_ops,                 \
 912       .host_flags       = IDE_HFLAG_SINGLE,             \
 913       .pio_mask         = ATA_PIO4,                     \
 914   }
 915
 916 static const struct ide_port_info scc_chipsets[] __devinitdata = {
 917         /* 0 */ DECLARE_SCC_DEV("sccIDE"),
 918 };
 919
 920 /**
 921  *      scc_init_one    -       pci layer discovery entry
 922  *      @dev: PCI device
 923  *      @id: ident table entry
 924  *
 925  *      Called by the PCI code when it finds an SCC PATA controller.
 926  *      We then use the IDE PCI generic helper to do most of the work.
 927  */
 928
 929 static int __devinit scc_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 930 {
 931         return init_setup_scc(dev, &scc_chipsets[id->driver_data]);
 932 }
 933
 934 /**
 935  *      scc_remove      -       pci layer remove entry
 936  *      @dev: PCI device
 937  *
 938  *      Called by the PCI code when it removes an SCC PATA controller.
 939  */
 940
 941 static void __devexit scc_remove(struct pci_dev *dev)
 942 {
 943         struct scc_ports *ports = pci_get_drvdata(dev);
 944         ide_hwif_t *hwif = ports->hwif;
 945
 946         if (hwif->dmatable_cpu) {
 947                 pci_free_consistent(dev, PRD_ENTRIES * PRD_BYTES,
 948                                     hwif->dmatable_cpu, hwif->dmatable_dma);
 949                 hwif->dmatable_cpu = NULL;
 950         }
 951
 952         ide_unregister(hwif);
 953
 954         iounmap((void*)ports->dma);
 955         iounmap((void*)ports->ctl);
 956         pci_release_selected_regions(dev, (1 << 2) - 1);
 957         memset(ports, 0, sizeof(*ports));
 958 }
 959
 960 static const struct pci_device_id scc_pci_tbl[] = {
 961         { PCI_VDEVICE(TOSHIBA_2, PCI_DEVICE_ID_TOSHIBA_SCC_ATA), 0 },
 962         { 0, },
 963 };
 964 MODULE_DEVICE_TABLE(pci, scc_pci_tbl);
 965
 966 static struct pci_driver driver = {
 967         .name = "SCC IDE",
 968         .id_table = scc_pci_tbl,
 969         .probe = scc_init_one,
 970         .remove = scc_remove,
 971 };
 972
 973 static int scc_ide_init(void)
 974 {
 975         return ide_pci_register_driver(&driver);
 976 }
 977
 978 module_init(scc_ide_init);
 979 /* -- No exit code?
 980 static void scc_ide_exit(void)
 981 {
 982         ide_pci_unregister_driver(&driver);
 983 }
 984 module_exit(scc_ide_exit);
 985  */
 986
 987
 988 MODULE_DESCRIPTION("PCI driver module for Toshiba SCC IDE");
 989 MODULE_LICENSE("GPL");