drivers/infiniband/hw/cxgb4/t4.h

   1 /*
   2  * Copyright (c) 2009-2010 Chelsio, Inc. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *      - Redistributions in binary form must reproduce the above
  18  *        copyright notice, this list of conditions and the following
  19  *        disclaimer in the documentation and/or other materials
  20  *        provided with the distribution.
  21  *
  22  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  23  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  24  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  25  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  26  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  27  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  28  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  29  * SOFTWARE.
  30  */
  31 #ifndef __T4_H__
  32 #define __T4_H__
  33
  34 #include "t4_hw.h"
  35 #include "t4_regs.h"
  36 #include "t4_msg.h"
  37 #include "t4fw_ri_api.h"
  38
  39 #define T4_MAX_NUM_QP (1<<16)
  40 #define T4_MAX_NUM_CQ (1<<15)
  41 #define T4_MAX_NUM_PD (1<<15)
  42 #define T4_EQ_STATUS_ENTRIES (L1_CACHE_BYTES > 64 ? 2 : 1)
  43 #define T4_MAX_EQ_SIZE (65520 - T4_EQ_STATUS_ENTRIES)
  44 #define T4_MAX_IQ_SIZE (65520 - 1)
  45 #define T4_MAX_RQ_SIZE (8192 - T4_EQ_STATUS_ENTRIES)
  46 #define T4_MAX_SQ_SIZE (T4_MAX_EQ_SIZE - 1)
  47 #define T4_MAX_QP_DEPTH (T4_MAX_RQ_SIZE - 1)
  48 #define T4_MAX_CQ_DEPTH (T4_MAX_IQ_SIZE - 1)
  49 #define T4_MAX_NUM_STAG (1<<15)
  50 #define T4_MAX_MR_SIZE (~0ULL - 1)
  51 #define T4_PAGESIZE_MASK 0xffff000  /* 4KB-128MB */
  52 #define T4_STAG_UNSET 0xffffffff
  53 #define T4_FW_MAJ 0
  54 #define T4_EQ_STATUS_ENTRIES (L1_CACHE_BYTES > 64 ? 2 : 1)
  55
  56 struct t4_status_page {
  57         __be32 rsvd1;   /* flit 0 - hw owns */
  58         __be16 rsvd2;
  59         __be16 qid;
  60         __be16 cidx;
  61         __be16 pidx;
  62         u8 qp_err;      /* flit 1 - sw owns */
  63         u8 db_off;
  64 };
  65
  66 #define T4_EQ_ENTRY_SIZE 64
  67
  68 #define T4_SQ_NUM_SLOTS 4
  69 #define T4_SQ_NUM_BYTES (T4_EQ_ENTRY_SIZE * T4_SQ_NUM_SLOTS)
  70 #define T4_MAX_SEND_SGE ((T4_SQ_NUM_BYTES - sizeof(struct fw_ri_send_wr) - \
  71                         sizeof(struct fw_ri_isgl)) / sizeof(struct fw_ri_sge))
  72 #define T4_MAX_SEND_INLINE ((T4_SQ_NUM_BYTES - sizeof(struct fw_ri_send_wr) - \
  73                         sizeof(struct fw_ri_immd)))
  74 #define T4_MAX_WRITE_INLINE ((T4_SQ_NUM_BYTES - \
  75                         sizeof(struct fw_ri_rdma_write_wr) - \
  76                         sizeof(struct fw_ri_immd)))
  77 #define T4_MAX_WRITE_SGE ((T4_SQ_NUM_BYTES - \
  78                         sizeof(struct fw_ri_rdma_write_wr) - \
  79                         sizeof(struct fw_ri_isgl)) / sizeof(struct fw_ri_sge))
  80 #define T4_MAX_FR_IMMD ((T4_SQ_NUM_BYTES - sizeof(struct fw_ri_fr_nsmr_wr) - \
  81                         sizeof(struct fw_ri_immd)))
  82 #define T4_MAX_FR_DEPTH (T4_MAX_FR_IMMD / sizeof(u64))
  83
  84 #define T4_RQ_NUM_SLOTS 2
  85 #define T4_RQ_NUM_BYTES (T4_EQ_ENTRY_SIZE * T4_RQ_NUM_SLOTS)
  86 #define T4_MAX_RECV_SGE 4
  87
  88 union t4_wr {
  89         struct fw_ri_res_wr res;
  90         struct fw_ri_wr ri;
  91         struct fw_ri_rdma_write_wr write;
  92         struct fw_ri_send_wr send;
  93         struct fw_ri_rdma_read_wr read;
  94         struct fw_ri_bind_mw_wr bind;
  95         struct fw_ri_fr_nsmr_wr fr;
  96         struct fw_ri_inv_lstag_wr inv;
  97         struct t4_status_page status;
  98         __be64 flits[T4_EQ_ENTRY_SIZE / sizeof(__be64) * T4_SQ_NUM_SLOTS];
  99 };
 100
 101 union t4_recv_wr {
 102         struct fw_ri_recv_wr recv;
 103         struct t4_status_page status;
 104         __be64 flits[T4_EQ_ENTRY_SIZE / sizeof(__be64) * T4_RQ_NUM_SLOTS];
 105 };
 106
 107 static inline void init_wr_hdr(union t4_wr *wqe, u16 wrid,
 108                                enum fw_wr_opcodes opcode, u8 flags, u8 len16)
 109 {
 110         wqe->send.opcode = (u8)opcode;
 111         wqe->send.flags = flags;
 112         wqe->send.wrid = wrid;
 113         wqe->send.r1[0] = 0;
 114         wqe->send.r1[1] = 0;
 115         wqe->send.r1[2] = 0;
 116         wqe->send.len16 = len16;
 117 }
 118
 119 /* CQE/AE status codes */
 120 #define T4_ERR_SUCCESS                     0x0
 121 #define T4_ERR_STAG                        0x1  /* STAG invalid: either the */
 122                                                 /* STAG is offlimt, being 0, */
 123                                                 /* or STAG_key mismatch */
 124 #define T4_ERR_PDID                        0x2  /* PDID mismatch */
 125 #define T4_ERR_QPID                        0x3  /* QPID mismatch */
 126 #define T4_ERR_ACCESS                      0x4  /* Invalid access right */
 127 #define T4_ERR_WRAP                        0x5  /* Wrap error */
 128 #define T4_ERR_BOUND                       0x6  /* base and bounds voilation */
 129 #define T4_ERR_INVALIDATE_SHARED_MR        0x7  /* attempt to invalidate a  */
 130                                                 /* shared memory region */
 131 #define T4_ERR_INVALIDATE_MR_WITH_MW_BOUND 0x8  /* attempt to invalidate a  */
 132                                                 /* shared memory region */
 133 #define T4_ERR_ECC                         0x9  /* ECC error detected */
 134 #define T4_ERR_ECC_PSTAG                   0xA  /* ECC error detected when  */
 135                                                 /* reading PSTAG for a MW  */
 136                                                 /* Invalidate */
 137 #define T4_ERR_PBL_ADDR_BOUND              0xB  /* pbl addr out of bounds:  */
 138                                                 /* software error */
 139 #define T4_ERR_SWFLUSH                     0xC  /* SW FLUSHED */
 140 #define T4_ERR_CRC                         0x10 /* CRC error */
 141 #define T4_ERR_MARKER                      0x11 /* Marker error */
 142 #define T4_ERR_PDU_LEN_ERR                 0x12 /* invalid PDU length */
 143 #define T4_ERR_OUT_OF_RQE                  0x13 /* out of RQE */
 144 #define T4_ERR_DDP_VERSION                 0x14 /* wrong DDP version */
 145 #define T4_ERR_RDMA_VERSION                0x15 /* wrong RDMA version */
 146 #define T4_ERR_OPCODE                      0x16 /* invalid rdma opcode */
 147 #define T4_ERR_DDP_QUEUE_NUM               0x17 /* invalid ddp queue number */
 148 #define T4_ERR_MSN                         0x18 /* MSN error */
 149 #define T4_ERR_TBIT                        0x19 /* tag bit not set correctly */
 150 #define T4_ERR_MO                          0x1A /* MO not 0 for TERMINATE  */
 151                                                 /* or READ_REQ */
 152 #define T4_ERR_MSN_GAP                     0x1B
 153 #define T4_ERR_MSN_RANGE                   0x1C
 154 #define T4_ERR_IRD_OVERFLOW                0x1D
 155 #define T4_ERR_RQE_ADDR_BOUND              0x1E /* RQE addr out of bounds:  */
 156                                                 /* software error */
 157 #define T4_ERR_INTERNAL_ERR                0x1F /* internal error (opcode  */
 158                                                 /* mismatch) */
 159 /*
 160  * CQE defs
 161  */
 162 struct t4_cqe {
 163         __be32 header;
 164         __be32 len;
 165         union {
 166                 struct {
 167                         __be32 stag;
 168                         __be32 msn;
 169                 } rcqe;
 170                 struct {
 171                         u32 nada1;
 172                         u16 nada2;
 173                         u16 cidx;
 174                 } scqe;
 175                 struct {
 176                         __be32 wrid_hi;
 177                         __be32 wrid_low;
 178                 } gen;
 179         } u;
 180         __be64 reserved;
 181         __be64 bits_type_ts;
 182 };
 183
 184 /* macros for flit 0 of the cqe */
 185
 186 #define S_CQE_QPID        12
 187 #define M_CQE_QPID        0xFFFFF
 188 #define G_CQE_QPID(x)     ((((x) >> S_CQE_QPID)) & M_CQE_QPID)
 189 #define V_CQE_QPID(x)     ((x)<<S_CQE_QPID)
 190
 191 #define S_CQE_SWCQE       11
 192 #define M_CQE_SWCQE       0x1
 193 #define G_CQE_SWCQE(x)    ((((x) >> S_CQE_SWCQE)) & M_CQE_SWCQE)
 194 #define V_CQE_SWCQE(x)    ((x)<<S_CQE_SWCQE)
 195
 196 #define S_CQE_STATUS      5
 197 #define M_CQE_STATUS      0x1F
 198 #define G_CQE_STATUS(x)   ((((x) >> S_CQE_STATUS)) & M_CQE_STATUS)
 199 #define V_CQE_STATUS(x)   ((x)<<S_CQE_STATUS)
 200
 201 #define S_CQE_TYPE        4
 202 #define M_CQE_TYPE        0x1
 203 #define G_CQE_TYPE(x)     ((((x) >> S_CQE_TYPE)) & M_CQE_TYPE)
 204 #define V_CQE_TYPE(x)     ((x)<<S_CQE_TYPE)
 205
 206 #define S_CQE_OPCODE      0
 207 #define M_CQE_OPCODE      0xF
 208 #define G_CQE_OPCODE(x)   ((((x) >> S_CQE_OPCODE)) & M_CQE_OPCODE)
 209 #define V_CQE_OPCODE(x)   ((x)<<S_CQE_OPCODE)
 210
 211 #define SW_CQE(x)         (G_CQE_SWCQE(be32_to_cpu((x)->header)))
 212 #define CQE_QPID(x)       (G_CQE_QPID(be32_to_cpu((x)->header)))
 213 #define CQE_TYPE(x)       (G_CQE_TYPE(be32_to_cpu((x)->header)))
 214 #define SQ_TYPE(x)        (CQE_TYPE((x)))
 215 #define RQ_TYPE(x)        (!CQE_TYPE((x)))
 216 #define CQE_STATUS(x)     (G_CQE_STATUS(be32_to_cpu((x)->header)))
 217 #define CQE_OPCODE(x)     (G_CQE_OPCODE(be32_to_cpu((x)->header)))
 218
 219 #define CQE_SEND_OPCODE(x)( \
 220         (G_CQE_OPCODE(be32_to_cpu((x)->header)) == FW_RI_SEND) || \
 221         (G_CQE_OPCODE(be32_to_cpu((x)->header)) == FW_RI_SEND_WITH_SE) || \
 222         (G_CQE_OPCODE(be32_to_cpu((x)->header)) == FW_RI_SEND_WITH_INV) || \
 223         (G_CQE_OPCODE(be32_to_cpu((x)->header)) == FW_RI_SEND_WITH_SE_INV))
 224
 225 #define CQE_LEN(x)        (be32_to_cpu((x)->len))
 226
 227 /* used for RQ completion processing */
 228 #define CQE_WRID_STAG(x)  (be32_to_cpu((x)->u.rcqe.stag))
 229 #define CQE_WRID_MSN(x)   (be32_to_cpu((x)->u.rcqe.msn))
 230
 231 /* used for SQ completion processing */
 232 #define CQE_WRID_SQ_IDX(x)      ((x)->u.scqe.cidx)
 233
 234 /* generic accessor macros */
 235 #define CQE_WRID_HI(x)          ((x)->u.gen.wrid_hi)
 236 #define CQE_WRID_LOW(x)         ((x)->u.gen.wrid_low)
 237
 238 /* macros for flit 3 of the cqe */
 239 #define S_CQE_GENBIT    63
 240 #define M_CQE_GENBIT    0x1
 241 #define G_CQE_GENBIT(x) (((x) >> S_CQE_GENBIT) & M_CQE_GENBIT)
 242 #define V_CQE_GENBIT(x) ((x)<<S_CQE_GENBIT)
 243
 244 #define S_CQE_OVFBIT    62
 245 #define M_CQE_OVFBIT    0x1
 246 #define G_CQE_OVFBIT(x) ((((x) >> S_CQE_OVFBIT)) & M_CQE_OVFBIT)
 247
 248 #define S_CQE_IQTYPE    60
 249 #define M_CQE_IQTYPE    0x3
 250 #define G_CQE_IQTYPE(x) ((((x) >> S_CQE_IQTYPE)) & M_CQE_IQTYPE)
 251
 252 #define M_CQE_TS        0x0fffffffffffffffULL
 253 #define G_CQE_TS(x)     ((x) & M_CQE_TS)
 254
 255 #define CQE_OVFBIT(x)   ((unsigned)G_CQE_OVFBIT(be64_to_cpu((x)->bits_type_ts)))
 256 #define CQE_GENBIT(x)   ((unsigned)G_CQE_GENBIT(be64_to_cpu((x)->bits_type_ts)))
 257 #define CQE_TS(x)       (G_CQE_TS(be64_to_cpu((x)->bits_type_ts)))
 258
 259 struct t4_swsqe {
 260         u64                     wr_id;
 261         struct t4_cqe           cqe;
 262         int                     read_len;
 263         int                     opcode;
 264         int                     complete;
 265         int                     signaled;
 266         u16                     idx;
 267 };
 268
 269 struct t4_sq {
 270         union t4_wr *queue;
 271         dma_addr_t dma_addr;
 272         DEFINE_DMA_UNMAP_ADDR(mapping);
 273         struct t4_swsqe *sw_sq;
 274         struct t4_swsqe *oldest_read;
 275         u64 udb;
 276         size_t memsize;
 277         u32 qid;
 278         u16 in_use;
 279         u16 size;
 280         u16 cidx;
 281         u16 pidx;
 282         u16 wq_pidx;
 283 };
 284
 285 struct t4_swrqe {
 286         u64 wr_id;
 287 };
 288
 289 struct t4_rq {
 290         union  t4_recv_wr *queue;
 291         dma_addr_t dma_addr;
 292         DEFINE_DMA_UNMAP_ADDR(mapping);
 293         struct t4_swrqe *sw_rq;
 294         u64 udb;
 295         size_t memsize;
 296         u32 qid;
 297         u32 msn;
 298         u32 rqt_hwaddr;
 299         u16 rqt_size;
 300         u16 in_use;
 301         u16 size;
 302         u16 cidx;
 303         u16 pidx;
 304         u16 wq_pidx;
 305 };
 306
 307 struct t4_wq {
 308         struct t4_sq sq;
 309         struct t4_rq rq;
 310         void __iomem *db;
 311         void __iomem *gts;
 312         struct c4iw_rdev *rdev;
 313 };
 314
 315 static inline int t4_rqes_posted(struct t4_wq *wq)
 316 {
 317         return wq->rq.in_use;
 318 }
 319
 320 static inline int t4_rq_empty(struct t4_wq *wq)
 321 {
 322         return wq->rq.in_use == 0;
 323 }
 324
 325 static inline int t4_rq_full(struct t4_wq *wq)
 326 {
 327         return wq->rq.in_use == (wq->rq.size - 1);
 328 }
 329
 330 static inline u32 t4_rq_avail(struct t4_wq *wq)
 331 {
 332         return wq->rq.size - 1 - wq->rq.in_use;
 333 }
 334
 335 static inline void t4_rq_produce(struct t4_wq *wq, u8 len16)
 336 {
 337         wq->rq.in_use++;
 338         if (++wq->rq.pidx == wq->rq.size)
 339                 wq->rq.pidx = 0;
 340         wq->rq.wq_pidx += DIV_ROUND_UP(len16*16, T4_EQ_ENTRY_SIZE);
 341         if (wq->rq.wq_pidx >= wq->rq.size * T4_RQ_NUM_SLOTS)
 342                 wq->rq.wq_pidx %= wq->rq.size * T4_RQ_NUM_SLOTS;
 343 }
 344
 345 static inline void t4_rq_consume(struct t4_wq *wq)
 346 {
 347         wq->rq.in_use--;
 348         wq->rq.msn++;
 349         if (++wq->rq.cidx == wq->rq.size)
 350                 wq->rq.cidx = 0;
 351 }
 352
 353 static inline int t4_sq_empty(struct t4_wq *wq)
 354 {
 355         return wq->sq.in_use == 0;
 356 }
 357
 358 static inline int t4_sq_full(struct t4_wq *wq)
 359 {
 360         return wq->sq.in_use == (wq->sq.size - 1);
 361 }
 362
 363 static inline u32 t4_sq_avail(struct t4_wq *wq)
 364 {
 365         return wq->sq.size - 1 - wq->sq.in_use;
 366 }
 367
 368 static inline void t4_sq_produce(struct t4_wq *wq, u8 len16)
 369 {
 370         wq->sq.in_use++;
 371         if (++wq->sq.pidx == wq->sq.size)
 372                 wq->sq.pidx = 0;
 373         wq->sq.wq_pidx += DIV_ROUND_UP(len16*16, T4_EQ_ENTRY_SIZE);
 374         if (wq->sq.wq_pidx >= wq->sq.size * T4_SQ_NUM_SLOTS)
 375                 wq->sq.wq_pidx %= wq->sq.size * T4_SQ_NUM_SLOTS;
 376 }
 377
 378 static inline void t4_sq_consume(struct t4_wq *wq)
 379 {
 380         wq->sq.in_use--;
 381         if (++wq->sq.cidx == wq->sq.size)
 382                 wq->sq.cidx = 0;
 383 }
 384
 385 static inline void t4_ring_sq_db(struct t4_wq *wq, u16 inc)
 386 {
 387         wmb();
 388         writel(QID(wq->sq.qid) | PIDX(inc), wq->db);
 389 }
 390
 391 static inline void t4_ring_rq_db(struct t4_wq *wq, u16 inc)
 392 {
 393         wmb();
 394         writel(QID(wq->rq.qid) | PIDX(inc), wq->db);
 395 }
 396
 397 static inline int t4_wq_in_error(struct t4_wq *wq)
 398 {
 399         return wq->sq.queue[wq->sq.size].status.qp_err;
 400 }
 401
 402 static inline void t4_set_wq_in_error(struct t4_wq *wq)
 403 {
 404         wq->sq.queue[wq->sq.size].status.qp_err = 1;
 405         wq->rq.queue[wq->rq.size].status.qp_err = 1;
 406 }
 407
 408 static inline void t4_disable_wq_db(struct t4_wq *wq)
 409 {
 410         wq->sq.queue[wq->sq.size].status.db_off = 1;
 411         wq->rq.queue[wq->rq.size].status.db_off = 1;
 412 }
 413
 414 static inline void t4_enable_wq_db(struct t4_wq *wq)
 415 {
 416         wq->sq.queue[wq->sq.size].status.db_off = 0;
 417         wq->rq.queue[wq->rq.size].status.db_off = 0;
 418 }
 419
 420 static inline int t4_wq_db_enabled(struct t4_wq *wq)
 421 {
 422         return !wq->sq.queue[wq->sq.size].status.db_off;
 423 }
 424
 425 struct t4_cq {
 426         struct t4_cqe *queue;
 427         dma_addr_t dma_addr;
 428         DEFINE_DMA_UNMAP_ADDR(mapping);
 429         struct t4_cqe *sw_queue;
 430         void __iomem *gts;
 431         struct c4iw_rdev *rdev;
 432         u64 ugts;
 433         size_t memsize;
 434         __be64 bits_type_ts;
 435         u32 cqid;
 436         u16 size; /* including status page */
 437         u16 cidx;
 438         u16 sw_pidx;
 439         u16 sw_cidx;
 440         u16 sw_in_use;
 441         u16 cidx_inc;
 442         u8 gen;
 443         u8 error;
 444 };
 445
 446 static inline int t4_arm_cq(struct t4_cq *cq, int se)
 447 {
 448         u32 val;
 449
 450         while (cq->cidx_inc > CIDXINC_MASK) {
 451                 val = SEINTARM(0) | CIDXINC(CIDXINC_MASK) | TIMERREG(7) |
 452                       INGRESSQID(cq->cqid);
 453                 writel(val, cq->gts);
 454                 cq->cidx_inc -= CIDXINC_MASK;
 455         }
 456         val = SEINTARM(se) | CIDXINC(cq->cidx_inc) | TIMERREG(6) |
 457               INGRESSQID(cq->cqid);
 458         writel(val, cq->gts);
 459         cq->cidx_inc = 0;
 460         return 0;
 461 }
 462
 463 static inline void t4_swcq_produce(struct t4_cq *cq)
 464 {
 465         cq->sw_in_use++;
 466         if (++cq->sw_pidx == cq->size)
 467                 cq->sw_pidx = 0;
 468 }
 469
 470 static inline void t4_swcq_consume(struct t4_cq *cq)
 471 {
 472         cq->sw_in_use--;
 473         if (++cq->sw_cidx == cq->size)
 474                 cq->sw_cidx = 0;
 475 }
 476
 477 static inline void t4_hwcq_consume(struct t4_cq *cq)
 478 {
 479         cq->bits_type_ts = cq->queue[cq->cidx].bits_type_ts;
 480         if (++cq->cidx_inc == cq->size)
 481                 cq->cidx_inc = 0;
 482         if (++cq->cidx == cq->size) {
 483                 cq->cidx = 0;
 484                 cq->gen ^= 1;
 485         }
 486 }
 487
 488 static inline int t4_valid_cqe(struct t4_cq *cq, struct t4_cqe *cqe)
 489 {
 490         return (CQE_GENBIT(cqe) == cq->gen);
 491 }
 492
 493 static inline int t4_next_hw_cqe(struct t4_cq *cq, struct t4_cqe **cqe)
 494 {
 495         int ret;
 496         u16 prev_cidx;
 497
 498         if (cq->cidx == 0)
 499                 prev_cidx = cq->size - 1;
 500         else
 501                 prev_cidx = cq->cidx - 1;
 502
 503         if (cq->queue[prev_cidx].bits_type_ts != cq->bits_type_ts) {
 504                 ret = -EOVERFLOW;
 505                 cq->error = 1;
 506                 printk(KERN_ERR MOD "cq overflow cqid %u\n", cq->cqid);
 507         } else if (t4_valid_cqe(cq, &cq->queue[cq->cidx])) {
 508                 *cqe = &cq->queue[cq->cidx];
 509                 ret = 0;
 510         } else
 511                 ret = -ENODATA;
 512         return ret;
 513 }
 514
 515 static inline struct t4_cqe *t4_next_sw_cqe(struct t4_cq *cq)
 516 {
 517         if (cq->sw_in_use)
 518                 return &cq->sw_queue[cq->sw_cidx];
 519         return NULL;
 520 }
 521
 522 static inline int t4_next_cqe(struct t4_cq *cq, struct t4_cqe **cqe)
 523 {
 524         int ret = 0;
 525
 526         if (cq->error)
 527                 ret = -ENODATA;
 528         else if (cq->sw_in_use)
 529                 *cqe = &cq->sw_queue[cq->sw_cidx];
 530         else
 531                 ret = t4_next_hw_cqe(cq, cqe);
 532         return ret;
 533 }
 534
 535 static inline int t4_cq_in_error(struct t4_cq *cq)
 536 {
 537         return ((struct t4_status_page *)&cq->queue[cq->size])->qp_err;
 538 }
 539
 540 static inline void t4_set_cq_in_error(struct t4_cq *cq)
 541 {
 542         ((struct t4_status_page *)&cq->queue[cq->size])->qp_err = 1;
 543 }
 544 #endif