drivers/infiniband/hw/qib/qib_pcie.c

   1 /*
   2  * Copyright (c) 2008, 2009 QLogic Corporation. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/pci.h>
  34 #include <linux/io.h>
  35 #include <linux/delay.h>
  36 #include <linux/vmalloc.h>
  37 #include <linux/aer.h>
  38 #include <linux/module.h>
  39
  40 #include "qib.h"
  41
  42 /*
  43  * This file contains PCIe utility routines that are common to the
  44  * various QLogic InfiniPath adapters
  45  */
  46
  47 /*
  48  * Code to adjust PCIe capabilities.
  49  * To minimize the change footprint, we call it
  50  * from qib_pcie_params, which every chip-specific
  51  * file calls, even though this violates some
  52  * expectations of harmlessness.
  53  */
  54 static int qib_tune_pcie_caps(struct qib_devdata *);
  55 static int qib_tune_pcie_coalesce(struct qib_devdata *);
  56
  57 /*
  58  * Do all the common PCIe setup and initialization.
  59  * devdata is not yet allocated, and is not allocated until after this
  60  * routine returns success.  Therefore qib_dev_err() can't be used for error
  61  * printing.
  62  */
  63 int qib_pcie_init(struct pci_dev *pdev, const struct pci_device_id *ent)
  64 {
  65         int ret;
  66
  67         ret = pci_enable_device(pdev);
  68         if (ret) {
  69                 /*
  70                  * This can happen (in theory) iff:
  71                  * We did a chip reset, and then failed to reprogram the
  72                  * BAR, or the chip reset due to an internal error.  We then
  73                  * unloaded the driver and reloaded it.
  74                  *
  75                  * Both reset cases set the BAR back to initial state.  For
  76                  * the latter case, the AER sticky error bit at offset 0x718
  77                  * should be set, but the Linux kernel doesn't yet know
  78                  * about that, it appears.  If the original BAR was retained
  79                  * in the kernel data structures, this may be OK.
  80                  */
  81                 qib_early_err(&pdev->dev, "pci enable failed: error %d\n",
  82                               -ret);
  83                 goto done;
  84         }
  85
  86         ret = pci_request_regions(pdev, QIB_DRV_NAME);
  87         if (ret) {
  88                 qib_devinfo(pdev, "pci_request_regions fails: err %d\n", -ret);
  89                 goto bail;
  90         }
  91
  92         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
  93         if (ret) {
  94                 /*
  95                  * If the 64 bit setup fails, try 32 bit.  Some systems
  96                  * do not setup 64 bit maps on systems with 2GB or less
  97                  * memory installed.
  98                  */
  99                 ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 100                 if (ret) {
 101                         qib_devinfo(pdev, "Unable to set DMA mask: %d\n", ret);
 102                         goto bail;
 103                 }
 104                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 105         } else
 106                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 107         if (ret) {
 108                 qib_early_err(&pdev->dev,
 109                               "Unable to set DMA consistent mask: %d\n", ret);
 110                 goto bail;
 111         }
 112
 113         pci_set_master(pdev);
 114         ret = pci_enable_pcie_error_reporting(pdev);
 115         if (ret) {
 116                 qib_early_err(&pdev->dev,
 117                               "Unable to enable pcie error reporting: %d\n",
 118                               ret);
 119                 ret = 0;
 120         }
 121         goto done;
 122
 123 bail:
 124         pci_disable_device(pdev);
 125         pci_release_regions(pdev);
 126 done:
 127         return ret;
 128 }
 129
 130 /*
 131  * Do remaining PCIe setup, once dd is allocated, and save away
 132  * fields required to re-initialize after a chip reset, or for
 133  * various other purposes
 134  */
 135 int qib_pcie_ddinit(struct qib_devdata *dd, struct pci_dev *pdev,
 136                     const struct pci_device_id *ent)
 137 {
 138         unsigned long len;
 139         resource_size_t addr;
 140
 141         dd->pcidev = pdev;
 142         pci_set_drvdata(pdev, dd);
 143
 144         addr = pci_resource_start(pdev, 0);
 145         len = pci_resource_len(pdev, 0);
 146
 147 #if defined(__powerpc__)
 148         /* There isn't a generic way to specify writethrough mappings */
 149         dd->kregbase = __ioremap(addr, len, _PAGE_NO_CACHE | _PAGE_WRITETHRU);
 150 #else
 151         dd->kregbase = ioremap_nocache(addr, len);
 152 #endif
 153
 154         if (!dd->kregbase)
 155                 return -ENOMEM;
 156
 157         dd->kregend = (u64 __iomem *)((void __iomem *) dd->kregbase + len);
 158         dd->physaddr = addr;        /* used for io_remap, etc. */
 159
 160         /*
 161          * Save BARs to rewrite after device reset.  Save all 64 bits of
 162          * BAR, just in case.
 163          */
 164         dd->pcibar0 = addr;
 165         dd->pcibar1 = addr >> 32;
 166         dd->deviceid = ent->device; /* save for later use */
 167         dd->vendorid = ent->vendor;
 168
 169         return 0;
 170 }
 171
 172 /*
 173  * Do PCIe cleanup, after chip-specific cleanup, etc.  Just prior
 174  * to releasing the dd memory.
 175  * void because none of the core pcie cleanup returns are void
 176  */
 177 void qib_pcie_ddcleanup(struct qib_devdata *dd)
 178 {
 179         u64 __iomem *base = (void __iomem *) dd->kregbase;
 180
 181         dd->kregbase = NULL;
 182         iounmap(base);
 183         if (dd->piobase)
 184                 iounmap(dd->piobase);
 185         if (dd->userbase)
 186                 iounmap(dd->userbase);
 187         if (dd->piovl15base)
 188                 iounmap(dd->piovl15base);
 189
 190         pci_disable_device(dd->pcidev);
 191         pci_release_regions(dd->pcidev);
 192
 193         pci_set_drvdata(dd->pcidev, NULL);
 194 }
 195
 196 static void qib_msix_setup(struct qib_devdata *dd, int pos, u32 *msixcnt,
 197                            struct qib_msix_entry *qib_msix_entry)
 198 {
 199         int ret;
 200         u32 tabsize = 0;
 201         u16 msix_flags;
 202         struct msix_entry *msix_entry;
 203         int i;
 204
 205         /* We can't pass qib_msix_entry array to qib_msix_setup
 206          * so use a dummy msix_entry array and copy the allocated
 207          * irq back to the qib_msix_entry array. */
 208         msix_entry = kmalloc(*msixcnt * sizeof(*msix_entry), GFP_KERNEL);
 209         if (!msix_entry) {
 210                 ret = -ENOMEM;
 211                 goto do_intx;
 212         }
 213         for (i = 0; i < *msixcnt; i++)
 214                 msix_entry[i] = qib_msix_entry[i].msix;
 215
 216         pci_read_config_word(dd->pcidev, pos + PCI_MSIX_FLAGS, &msix_flags);
 217         tabsize = 1 + (msix_flags & PCI_MSIX_FLAGS_QSIZE);
 218         if (tabsize > *msixcnt)
 219                 tabsize = *msixcnt;
 220         ret = pci_enable_msix(dd->pcidev, msix_entry, tabsize);
 221         if (ret > 0) {
 222                 tabsize = ret;
 223                 ret = pci_enable_msix(dd->pcidev, msix_entry, tabsize);
 224         }
 225 do_intx:
 226         if (ret) {
 227                 qib_dev_err(dd,
 228                         "pci_enable_msix %d vectors failed: %d, falling back to INTx\n",
 229                         tabsize, ret);
 230                 tabsize = 0;
 231         }
 232         for (i = 0; i < tabsize; i++)
 233                 qib_msix_entry[i].msix = msix_entry[i];
 234         kfree(msix_entry);
 235         *msixcnt = tabsize;
 236
 237         if (ret)
 238                 qib_enable_intx(dd->pcidev);
 239
 240 }
 241
 242 /**
 243  * We save the msi lo and hi values, so we can restore them after
 244  * chip reset (the kernel PCI infrastructure doesn't yet handle that
 245  * correctly.
 246  */
 247 static int qib_msi_setup(struct qib_devdata *dd, int pos)
 248 {
 249         struct pci_dev *pdev = dd->pcidev;
 250         u16 control;
 251         int ret;
 252
 253         ret = pci_enable_msi(pdev);
 254         if (ret)
 255                 qib_dev_err(dd,
 256                         "pci_enable_msi failed: %d, interrupts may not work\n",
 257                         ret);
 258         /* continue even if it fails, we may still be OK... */
 259
 260         pci_read_config_dword(pdev, pos + PCI_MSI_ADDRESS_LO,
 261                               &dd->msi_lo);
 262         pci_read_config_dword(pdev, pos + PCI_MSI_ADDRESS_HI,
 263                               &dd->msi_hi);
 264         pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &control);
 265         /* now save the data (vector) info */
 266         pci_read_config_word(pdev, pos + ((control & PCI_MSI_FLAGS_64BIT)
 267                                     ? 12 : 8),
 268                              &dd->msi_data);
 269         return ret;
 270 }
 271
 272 int qib_pcie_params(struct qib_devdata *dd, u32 minw, u32 *nent,
 273                     struct qib_msix_entry *entry)
 274 {
 275         u16 linkstat, speed;
 276         int pos = 0, pose, ret = 1;
 277
 278         pose = pci_pcie_cap(dd->pcidev);
 279         if (!pose) {
 280                 qib_dev_err(dd, "Can't find PCI Express capability!\n");
 281                 /* set up something... */
 282                 dd->lbus_width = 1;
 283                 dd->lbus_speed = 2500; /* Gen1, 2.5GHz */
 284                 goto bail;
 285         }
 286
 287         pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSIX);
 288         if (nent && *nent && pos) {
 289                 qib_msix_setup(dd, pos, nent, entry);
 290                 ret = 0; /* did it, either MSIx or INTx */
 291         } else {
 292                 pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSI);
 293                 if (pos)
 294                         ret = qib_msi_setup(dd, pos);
 295                 else
 296                         qib_dev_err(dd, "No PCI MSI or MSIx capability!\n");
 297         }
 298         if (!pos)
 299                 qib_enable_intx(dd->pcidev);
 300
 301         pci_read_config_word(dd->pcidev, pose + PCI_EXP_LNKSTA, &linkstat);
 302         /*
 303          * speed is bits 0-3, linkwidth is bits 4-8
 304          * no defines for them in headers
 305          */
 306         speed = linkstat & 0xf;
 307         linkstat >>= 4;
 308         linkstat &= 0x1f;
 309         dd->lbus_width = linkstat;
 310
 311         switch (speed) {
 312         case 1:
 313                 dd->lbus_speed = 2500; /* Gen1, 2.5GHz */
 314                 break;
 315         case 2:
 316                 dd->lbus_speed = 5000; /* Gen1, 5GHz */
 317                 break;
 318         default: /* not defined, assume gen1 */
 319                 dd->lbus_speed = 2500;
 320                 break;
 321         }
 322
 323         /*
 324          * Check against expected pcie width and complain if "wrong"
 325          * on first initialization, not afterwards (i.e., reset).
 326          */
 327         if (minw && linkstat < minw)
 328                 qib_dev_err(dd,
 329                             "PCIe width %u (x%u HCA), performance reduced\n",
 330                             linkstat, minw);
 331
 332         qib_tune_pcie_caps(dd);
 333
 334         qib_tune_pcie_coalesce(dd);
 335
 336 bail:
 337         /* fill in string, even on errors */
 338         snprintf(dd->lbus_info, sizeof(dd->lbus_info),
 339                  "PCIe,%uMHz,x%u\n", dd->lbus_speed, dd->lbus_width);
 340         return ret;
 341 }
 342
 343 /*
 344  * Setup pcie interrupt stuff again after a reset.  I'd like to just call
 345  * pci_enable_msi() again for msi, but when I do that,
 346  * the MSI enable bit doesn't get set in the command word, and
 347  * we switch to to a different interrupt vector, which is confusing,
 348  * so I instead just do it all inline.  Perhaps somehow can tie this
 349  * into the PCIe hotplug support at some point
 350  */
 351 int qib_reinit_intr(struct qib_devdata *dd)
 352 {
 353         int pos;
 354         u16 control;
 355         int ret = 0;
 356
 357         /* If we aren't using MSI, don't restore it */
 358         if (!dd->msi_lo)
 359                 goto bail;
 360
 361         pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSI);
 362         if (!pos) {
 363                 qib_dev_err(dd,
 364                         "Can't find MSI capability, can't restore MSI settings\n");
 365                 ret = 0;
 366                 /* nothing special for MSIx, just MSI */
 367                 goto bail;
 368         }
 369         pci_write_config_dword(dd->pcidev, pos + PCI_MSI_ADDRESS_LO,
 370                                dd->msi_lo);
 371         pci_write_config_dword(dd->pcidev, pos + PCI_MSI_ADDRESS_HI,
 372                                dd->msi_hi);
 373         pci_read_config_word(dd->pcidev, pos + PCI_MSI_FLAGS, &control);
 374         if (!(control & PCI_MSI_FLAGS_ENABLE)) {
 375                 control |= PCI_MSI_FLAGS_ENABLE;
 376                 pci_write_config_word(dd->pcidev, pos + PCI_MSI_FLAGS,
 377                                       control);
 378         }
 379         /* now rewrite the data (vector) info */
 380         pci_write_config_word(dd->pcidev, pos +
 381                               ((control & PCI_MSI_FLAGS_64BIT) ? 12 : 8),
 382                               dd->msi_data);
 383         ret = 1;
 384 bail:
 385         if (!ret && (dd->flags & QIB_HAS_INTX)) {
 386                 qib_enable_intx(dd->pcidev);
 387                 ret = 1;
 388         }
 389
 390         /* and now set the pci master bit again */
 391         pci_set_master(dd->pcidev);
 392
 393         return ret;
 394 }
 395
 396 /*
 397  * Disable msi interrupt if enabled, and clear msi_lo.
 398  * This is used primarily for the fallback to INTx, but
 399  * is also used in reinit after reset, and during cleanup.
 400  */
 401 void qib_nomsi(struct qib_devdata *dd)
 402 {
 403         dd->msi_lo = 0;
 404         pci_disable_msi(dd->pcidev);
 405 }
 406
 407 /*
 408  * Same as qib_nosmi, but for MSIx.
 409  */
 410 void qib_nomsix(struct qib_devdata *dd)
 411 {
 412         pci_disable_msix(dd->pcidev);
 413 }
 414
 415 /*
 416  * Similar to pci_intx(pdev, 1), except that we make sure
 417  * msi(x) is off.
 418  */
 419 void qib_enable_intx(struct pci_dev *pdev)
 420 {
 421         u16 cw, new;
 422         int pos;
 423
 424         /* first, turn on INTx */
 425         pci_read_config_word(pdev, PCI_COMMAND, &cw);
 426         new = cw & ~PCI_COMMAND_INTX_DISABLE;
 427         if (new != cw)
 428                 pci_write_config_word(pdev, PCI_COMMAND, new);
 429
 430         pos = pci_find_capability(pdev, PCI_CAP_ID_MSI);
 431         if (pos) {
 432                 /* then turn off MSI */
 433                 pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &cw);
 434                 new = cw & ~PCI_MSI_FLAGS_ENABLE;
 435                 if (new != cw)
 436                         pci_write_config_word(pdev, pos + PCI_MSI_FLAGS, new);
 437         }
 438         pos = pci_find_capability(pdev, PCI_CAP_ID_MSIX);
 439         if (pos) {
 440                 /* then turn off MSIx */
 441                 pci_read_config_word(pdev, pos + PCI_MSIX_FLAGS, &cw);
 442                 new = cw & ~PCI_MSIX_FLAGS_ENABLE;
 443                 if (new != cw)
 444                         pci_write_config_word(pdev, pos + PCI_MSIX_FLAGS, new);
 445         }
 446 }
 447
 448 /*
 449  * These two routines are helper routines for the device reset code
 450  * to move all the pcie code out of the chip-specific driver code.
 451  */
 452 void qib_pcie_getcmd(struct qib_devdata *dd, u16 *cmd, u8 *iline, u8 *cline)
 453 {
 454         pci_read_config_word(dd->pcidev, PCI_COMMAND, cmd);
 455         pci_read_config_byte(dd->pcidev, PCI_INTERRUPT_LINE, iline);
 456         pci_read_config_byte(dd->pcidev, PCI_CACHE_LINE_SIZE, cline);
 457 }
 458
 459 void qib_pcie_reenable(struct qib_devdata *dd, u16 cmd, u8 iline, u8 cline)
 460 {
 461         int r;
 462         r = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_0,
 463                                    dd->pcibar0);
 464         if (r)
 465                 qib_dev_err(dd, "rewrite of BAR0 failed: %d\n", r);
 466         r = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_1,
 467                                    dd->pcibar1);
 468         if (r)
 469                 qib_dev_err(dd, "rewrite of BAR1 failed: %d\n", r);
 470         /* now re-enable memory access, and restore cosmetic settings */
 471         pci_write_config_word(dd->pcidev, PCI_COMMAND, cmd);
 472         pci_write_config_byte(dd->pcidev, PCI_INTERRUPT_LINE, iline);
 473         pci_write_config_byte(dd->pcidev, PCI_CACHE_LINE_SIZE, cline);
 474         r = pci_enable_device(dd->pcidev);
 475         if (r)
 476                 qib_dev_err(dd,
 477                         "pci_enable_device failed after reset: %d\n", r);
 478 }
 479
 480 /* code to adjust PCIe capabilities. */
 481
 482 static int fld2val(int wd, int mask)
 483 {
 484         int lsbmask;
 485
 486         if (!mask)
 487                 return 0;
 488         wd &= mask;
 489         lsbmask = mask ^ (mask & (mask - 1));
 490         wd /= lsbmask;
 491         return wd;
 492 }
 493
 494 static int val2fld(int wd, int mask)
 495 {
 496         int lsbmask;
 497
 498         if (!mask)
 499                 return 0;
 500         lsbmask = mask ^ (mask & (mask - 1));
 501         wd *= lsbmask;
 502         return wd;
 503 }
 504
 505 static int qib_pcie_coalesce;
 506 module_param_named(pcie_coalesce, qib_pcie_coalesce, int, S_IRUGO);
 507 MODULE_PARM_DESC(pcie_coalesce, "tune PCIe colescing on some Intel chipsets");
 508
 509 /*
 510  * Enable PCIe completion and data coalescing, on Intel 5x00 and 7300
 511  * chipsets.   This is known to be unsafe for some revisions of some
 512  * of these chipsets, with some BIOS settings, and enabling it on those
 513  * systems may result in the system crashing, and/or data corruption.
 514  */
 515 static int qib_tune_pcie_coalesce(struct qib_devdata *dd)
 516 {
 517         int r;
 518         struct pci_dev *parent;
 519         int ppos;
 520         u16 devid;
 521         u32 mask, bits, val;
 522
 523         if (!qib_pcie_coalesce)
 524                 return 0;
 525
 526         /* Find out supported and configured values for parent (root) */
 527         parent = dd->pcidev->bus->self;
 528         if (parent->bus->parent) {
 529                 qib_devinfo(dd->pcidev, "Parent not root\n");
 530                 return 1;
 531         }
 532         ppos = pci_pcie_cap(parent);
 533         if (!ppos)
 534                 return 1;
 535         if (parent->vendor != 0x8086)
 536                 return 1;
 537
 538         /*
 539          *  - bit 12: Max_rdcmp_Imt_EN: need to set to 1
 540          *  - bit 11: COALESCE_FORCE: need to set to 0
 541          *  - bit 10: COALESCE_EN: need to set to 1
 542          *  (but limitations on some on some chipsets)
 543          *
 544          *  On the Intel 5000, 5100, and 7300 chipsets, there is
 545          *  also: - bit 25:24: COALESCE_MODE, need to set to 0
 546          */
 547         devid = parent->device;
 548         if (devid >= 0x25e2 && devid <= 0x25fa) {
 549                 /* 5000 P/V/X/Z */
 550                 if (parent->revision <= 0xb2)
 551                         bits = 1U << 10;
 552                 else
 553                         bits = 7U << 10;
 554                 mask = (3U << 24) | (7U << 10);
 555         } else if (devid >= 0x65e2 && devid <= 0x65fa) {
 556                 /* 5100 */
 557                 bits = 1U << 10;
 558                 mask = (3U << 24) | (7U << 10);
 559         } else if (devid >= 0x4021 && devid <= 0x402e) {
 560                 /* 5400 */
 561                 bits = 7U << 10;
 562                 mask = 7U << 10;
 563         } else if (devid >= 0x3604 && devid <= 0x360a) {
 564                 /* 7300 */
 565                 bits = 7U << 10;
 566                 mask = (3U << 24) | (7U << 10);
 567         } else {
 568                 /* not one of the chipsets that we know about */
 569                 return 1;
 570         }
 571         pci_read_config_dword(parent, 0x48, &val);
 572         val &= ~mask;
 573         val |= bits;
 574         r = pci_write_config_dword(parent, 0x48, val);
 575         return 0;
 576 }
 577
 578 /*
 579  * BIOS may not set PCIe bus-utilization parameters for best performance.
 580  * Check and optionally adjust them to maximize our throughput.
 581  */
 582 static int qib_pcie_caps;
 583 module_param_named(pcie_caps, qib_pcie_caps, int, S_IRUGO);
 584 MODULE_PARM_DESC(pcie_caps, "Max PCIe tuning: Payload (0..3), ReadReq (4..7)");
 585
 586 static int qib_tune_pcie_caps(struct qib_devdata *dd)
 587 {
 588         int ret = 1; /* Assume the worst */
 589         struct pci_dev *parent;
 590         int ppos, epos;
 591         u16 pcaps, pctl, ecaps, ectl;
 592         int rc_sup, ep_sup;
 593         int rc_cur, ep_cur;
 594
 595         /* Find out supported and configured values for parent (root) */
 596         parent = dd->pcidev->bus->self;
 597         if (parent->bus->parent) {
 598                 qib_devinfo(dd->pcidev, "Parent not root\n");
 599                 goto bail;
 600         }
 601         ppos = pci_pcie_cap(parent);
 602         if (ppos) {
 603                 pci_read_config_word(parent, ppos + PCI_EXP_DEVCAP, &pcaps);
 604                 pci_read_config_word(parent, ppos + PCI_EXP_DEVCTL, &pctl);
 605         } else
 606                 goto bail;
 607         /* Find out supported and configured values for endpoint (us) */
 608         epos = pci_pcie_cap(dd->pcidev);
 609         if (epos) {
 610                 pci_read_config_word(dd->pcidev, epos + PCI_EXP_DEVCAP, &ecaps);
 611                 pci_read_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, &ectl);
 612         } else
 613                 goto bail;
 614         ret = 0;
 615         /* Find max payload supported by root, endpoint */
 616         rc_sup = fld2val(pcaps, PCI_EXP_DEVCAP_PAYLOAD);
 617         ep_sup = fld2val(ecaps, PCI_EXP_DEVCAP_PAYLOAD);
 618         if (rc_sup > ep_sup)
 619                 rc_sup = ep_sup;
 620
 621         rc_cur = fld2val(pctl, PCI_EXP_DEVCTL_PAYLOAD);
 622         ep_cur = fld2val(ectl, PCI_EXP_DEVCTL_PAYLOAD);
 623
 624         /* If Supported greater than limit in module param, limit it */
 625         if (rc_sup > (qib_pcie_caps & 7))
 626                 rc_sup = qib_pcie_caps & 7;
 627         /* If less than (allowed, supported), bump root payload */
 628         if (rc_sup > rc_cur) {
 629                 rc_cur = rc_sup;
 630                 pctl = (pctl & ~PCI_EXP_DEVCTL_PAYLOAD) |
 631                         val2fld(rc_cur, PCI_EXP_DEVCTL_PAYLOAD);
 632                 pci_write_config_word(parent, ppos + PCI_EXP_DEVCTL, pctl);
 633         }
 634         /* If less than (allowed, supported), bump endpoint payload */
 635         if (rc_sup > ep_cur) {
 636                 ep_cur = rc_sup;
 637                 ectl = (ectl & ~PCI_EXP_DEVCTL_PAYLOAD) |
 638                         val2fld(ep_cur, PCI_EXP_DEVCTL_PAYLOAD);
 639                 pci_write_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, ectl);
 640         }
 641
 642         /*
 643          * Now the Read Request size.
 644          * No field for max supported, but PCIe spec limits it to 4096,
 645          * which is code '5' (log2(4096) - 7)
 646          */
 647         rc_sup = 5;
 648         if (rc_sup > ((qib_pcie_caps >> 4) & 7))
 649                 rc_sup = (qib_pcie_caps >> 4) & 7;
 650         rc_cur = fld2val(pctl, PCI_EXP_DEVCTL_READRQ);
 651         ep_cur = fld2val(ectl, PCI_EXP_DEVCTL_READRQ);
 652
 653         if (rc_sup > rc_cur) {
 654                 rc_cur = rc_sup;
 655                 pctl = (pctl & ~PCI_EXP_DEVCTL_READRQ) |
 656                         val2fld(rc_cur, PCI_EXP_DEVCTL_READRQ);
 657                 pci_write_config_word(parent, ppos + PCI_EXP_DEVCTL, pctl);
 658         }
 659         if (rc_sup > ep_cur) {
 660                 ep_cur = rc_sup;
 661                 ectl = (ectl & ~PCI_EXP_DEVCTL_READRQ) |
 662                         val2fld(ep_cur, PCI_EXP_DEVCTL_READRQ);
 663                 pci_write_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, ectl);
 664         }
 665 bail:
 666         return ret;
 667 }
 668 /* End of PCIe capability tuning */
 669
 670 /*
 671  * From here through qib_pci_err_handler definition is invoked via
 672  * PCI error infrastructure, registered via pci
 673  */
 674 static pci_ers_result_t
 675 qib_pci_error_detected(struct pci_dev *pdev, pci_channel_state_t state)
 676 {
 677         struct qib_devdata *dd = pci_get_drvdata(pdev);
 678         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 679
 680         switch (state) {
 681         case pci_channel_io_normal:
 682                 qib_devinfo(pdev, "State Normal, ignoring\n");
 683                 break;
 684
 685         case pci_channel_io_frozen:
 686                 qib_devinfo(pdev, "State Frozen, requesting reset\n");
 687                 pci_disable_device(pdev);
 688                 ret = PCI_ERS_RESULT_NEED_RESET;
 689                 break;
 690
 691         case pci_channel_io_perm_failure:
 692                 qib_devinfo(pdev, "State Permanent Failure, disabling\n");
 693                 if (dd) {
 694                         /* no more register accesses! */
 695                         dd->flags &= ~QIB_PRESENT;
 696                         qib_disable_after_error(dd);
 697                 }
 698                  /* else early, or other problem */
 699                 ret =  PCI_ERS_RESULT_DISCONNECT;
 700                 break;
 701
 702         default: /* shouldn't happen */
 703                 qib_devinfo(pdev, "QIB PCI errors detected (state %d)\n",
 704                         state);
 705                 break;
 706         }
 707         return ret;
 708 }
 709
 710 static pci_ers_result_t
 711 qib_pci_mmio_enabled(struct pci_dev *pdev)
 712 {
 713         u64 words = 0U;
 714         struct qib_devdata *dd = pci_get_drvdata(pdev);
 715         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 716
 717         if (dd && dd->pport) {
 718                 words = dd->f_portcntr(dd->pport, QIBPORTCNTR_WORDRCV);
 719                 if (words == ~0ULL)
 720                         ret = PCI_ERS_RESULT_NEED_RESET;
 721         }
 722         qib_devinfo(pdev,
 723                 "QIB mmio_enabled function called, read wordscntr %Lx, returning %d\n",
 724                 words, ret);
 725         return  ret;
 726 }
 727
 728 static pci_ers_result_t
 729 qib_pci_slot_reset(struct pci_dev *pdev)
 730 {
 731         qib_devinfo(pdev, "QIB slot_reset function called, ignored\n");
 732         return PCI_ERS_RESULT_CAN_RECOVER;
 733 }
 734
 735 static pci_ers_result_t
 736 qib_pci_link_reset(struct pci_dev *pdev)
 737 {
 738         qib_devinfo(pdev, "QIB link_reset function called, ignored\n");
 739         return PCI_ERS_RESULT_CAN_RECOVER;
 740 }
 741
 742 static void
 743 qib_pci_resume(struct pci_dev *pdev)
 744 {
 745         struct qib_devdata *dd = pci_get_drvdata(pdev);
 746         qib_devinfo(pdev, "QIB resume function called\n");
 747         pci_cleanup_aer_uncorrect_error_status(pdev);
 748         /*
 749          * Running jobs will fail, since it's asynchronous
 750          * unlike sysfs-requested reset.   Better than
 751          * doing nothing.
 752          */
 753         qib_init(dd, 1); /* same as re-init after reset */
 754 }
 755
 756 struct pci_error_handlers qib_pci_err_handler = {
 757         .error_detected = qib_pci_error_detected,
 758         .mmio_enabled = qib_pci_mmio_enabled,
 759         .link_reset = qib_pci_link_reset,
 760         .slot_reset = qib_pci_slot_reset,
 761         .resume = qib_pci_resume,
 762 };