drivers/mtd/devices/st_spi_fsm.c

   1 /*
   2  * st_spi_fsm.c - ST Fast Sequence Mode (FSM) Serial Flash Controller
   3  *
   4  * Author: Angus Clark <angus.clark@st.com>
   5  *
   6  * Copyright (C) 2010-2014 STicroelectronics Limited
   7  *
   8  * JEDEC probe based on drivers/mtd/devices/m25p80.c
   9  *
  10  * This code is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  *
  14  */
  15 #include <linux/kernel.h>
  16 #include <linux/module.h>
  17 #include <linux/platform_device.h>
  18 #include <linux/mtd/mtd.h>
  19 #include <linux/sched.h>
  20 #include <linux/delay.h>
  21 #include <linux/io.h>
  22 #include <linux/of.h>
  23
  24 #include "serial_flash_cmds.h"
  25
  26 /*
  27  * FSM SPI Controller Registers
  28  */
  29 #define SPI_CLOCKDIV                    0x0010
  30 #define SPI_MODESELECT                  0x0018
  31 #define SPI_CONFIGDATA                  0x0020
  32 #define SPI_STA_MODE_CHANGE             0x0028
  33 #define SPI_FAST_SEQ_TRANSFER_SIZE      0x0100
  34 #define SPI_FAST_SEQ_ADD1               0x0104
  35 #define SPI_FAST_SEQ_ADD2               0x0108
  36 #define SPI_FAST_SEQ_ADD_CFG            0x010c
  37 #define SPI_FAST_SEQ_OPC1               0x0110
  38 #define SPI_FAST_SEQ_OPC2               0x0114
  39 #define SPI_FAST_SEQ_OPC3               0x0118
  40 #define SPI_FAST_SEQ_OPC4               0x011c
  41 #define SPI_FAST_SEQ_OPC5               0x0120
  42 #define SPI_MODE_BITS                   0x0124
  43 #define SPI_DUMMY_BITS                  0x0128
  44 #define SPI_FAST_SEQ_FLASH_STA_DATA     0x012c
  45 #define SPI_FAST_SEQ_1                  0x0130
  46 #define SPI_FAST_SEQ_2                  0x0134
  47 #define SPI_FAST_SEQ_3                  0x0138
  48 #define SPI_FAST_SEQ_4                  0x013c
  49 #define SPI_FAST_SEQ_CFG                0x0140
  50 #define SPI_FAST_SEQ_STA                0x0144
  51 #define SPI_QUAD_BOOT_SEQ_INIT_1        0x0148
  52 #define SPI_QUAD_BOOT_SEQ_INIT_2        0x014c
  53 #define SPI_QUAD_BOOT_READ_SEQ_1        0x0150
  54 #define SPI_QUAD_BOOT_READ_SEQ_2        0x0154
  55 #define SPI_PROGRAM_ERASE_TIME          0x0158
  56 #define SPI_MULT_PAGE_REPEAT_SEQ_1      0x015c
  57 #define SPI_MULT_PAGE_REPEAT_SEQ_2      0x0160
  58 #define SPI_STATUS_WR_TIME_REG          0x0164
  59 #define SPI_FAST_SEQ_DATA_REG           0x0300
  60
  61 /*
  62  * Register: SPI_MODESELECT
  63  */
  64 #define SPI_MODESELECT_CONTIG           0x01
  65 #define SPI_MODESELECT_FASTREAD         0x02
  66 #define SPI_MODESELECT_DUALIO           0x04
  67 #define SPI_MODESELECT_FSM              0x08
  68 #define SPI_MODESELECT_QUADBOOT         0x10
  69
  70 /*
  71  * Register: SPI_CONFIGDATA
  72  */
  73 #define SPI_CFG_DEVICE_ST               0x1
  74 #define SPI_CFG_DEVICE_ATMEL            0x4
  75 #define SPI_CFG_MIN_CS_HIGH(x)          (((x) & 0xfff) << 4)
  76 #define SPI_CFG_CS_SETUPHOLD(x)         (((x) & 0xff) << 16)
  77 #define SPI_CFG_DATA_HOLD(x)            (((x) & 0xff) << 24)
  78
  79 #define SPI_CFG_DEFAULT_MIN_CS_HIGH    SPI_CFG_MIN_CS_HIGH(0x0AA)
  80 #define SPI_CFG_DEFAULT_CS_SETUPHOLD   SPI_CFG_CS_SETUPHOLD(0xA0)
  81 #define SPI_CFG_DEFAULT_DATA_HOLD      SPI_CFG_DATA_HOLD(0x00)
  82
  83 /*
  84  * Register: SPI_FAST_SEQ_TRANSFER_SIZE
  85  */
  86 #define TRANSFER_SIZE(x)                ((x) * 8)
  87
  88 /*
  89  * Register: SPI_FAST_SEQ_ADD_CFG
  90  */
  91 #define ADR_CFG_CYCLES_ADD1(x)          ((x) << 0)
  92 #define ADR_CFG_PADS_1_ADD1             (0x0 << 6)
  93 #define ADR_CFG_PADS_2_ADD1             (0x1 << 6)
  94 #define ADR_CFG_PADS_4_ADD1             (0x3 << 6)
  95 #define ADR_CFG_CSDEASSERT_ADD1         (1   << 8)
  96 #define ADR_CFG_CYCLES_ADD2(x)          ((x) << (0+16))
  97 #define ADR_CFG_PADS_1_ADD2             (0x0 << (6+16))
  98 #define ADR_CFG_PADS_2_ADD2             (0x1 << (6+16))
  99 #define ADR_CFG_PADS_4_ADD2             (0x3 << (6+16))
 100 #define ADR_CFG_CSDEASSERT_ADD2         (1   << (8+16))
 101
 102 /*
 103  * Register: SPI_FAST_SEQ_n
 104  */
 105 #define SEQ_OPC_OPCODE(x)               ((x) << 0)
 106 #define SEQ_OPC_CYCLES(x)               ((x) << 8)
 107 #define SEQ_OPC_PADS_1                  (0x0 << 14)
 108 #define SEQ_OPC_PADS_2                  (0x1 << 14)
 109 #define SEQ_OPC_PADS_4                  (0x3 << 14)
 110 #define SEQ_OPC_CSDEASSERT              (1   << 16)
 111
 112 /*
 113  * Register: SPI_FAST_SEQ_CFG
 114  */
 115 #define SEQ_CFG_STARTSEQ                (1 << 0)
 116 #define SEQ_CFG_SWRESET                 (1 << 5)
 117 #define SEQ_CFG_CSDEASSERT              (1 << 6)
 118 #define SEQ_CFG_READNOTWRITE            (1 << 7)
 119 #define SEQ_CFG_ERASE                   (1 << 8)
 120 #define SEQ_CFG_PADS_1                  (0x0 << 16)
 121 #define SEQ_CFG_PADS_2                  (0x1 << 16)
 122 #define SEQ_CFG_PADS_4                  (0x3 << 16)
 123
 124 /*
 125  * Register: SPI_MODE_BITS
 126  */
 127 #define MODE_DATA(x)                    (x & 0xff)
 128 #define MODE_CYCLES(x)                  ((x & 0x3f) << 16)
 129 #define MODE_PADS_1                     (0x0 << 22)
 130 #define MODE_PADS_2                     (0x1 << 22)
 131 #define MODE_PADS_4                     (0x3 << 22)
 132 #define DUMMY_CSDEASSERT                (1   << 24)
 133
 134 /*
 135  * Register: SPI_DUMMY_BITS
 136  */
 137 #define DUMMY_CYCLES(x)                 ((x & 0x3f) << 16)
 138 #define DUMMY_PADS_1                    (0x0 << 22)
 139 #define DUMMY_PADS_2                    (0x1 << 22)
 140 #define DUMMY_PADS_4                    (0x3 << 22)
 141 #define DUMMY_CSDEASSERT                (1   << 24)
 142
 143 /*
 144  * Register: SPI_FAST_SEQ_FLASH_STA_DATA
 145  */
 146 #define STA_DATA_BYTE1(x)               ((x & 0xff) << 0)
 147 #define STA_DATA_BYTE2(x)               ((x & 0xff) << 8)
 148 #define STA_PADS_1                      (0x0 << 16)
 149 #define STA_PADS_2                      (0x1 << 16)
 150 #define STA_PADS_4                      (0x3 << 16)
 151 #define STA_CSDEASSERT                  (0x1 << 20)
 152 #define STA_RDNOTWR                     (0x1 << 21)
 153
 154 /*
 155  * FSM SPI Instruction Opcodes
 156  */
 157 #define STFSM_OPC_CMD                   0x1
 158 #define STFSM_OPC_ADD                   0x2
 159 #define STFSM_OPC_STA                   0x3
 160 #define STFSM_OPC_MODE                  0x4
 161 #define STFSM_OPC_DUMMY         0x5
 162 #define STFSM_OPC_DATA                  0x6
 163 #define STFSM_OPC_WAIT                  0x7
 164 #define STFSM_OPC_JUMP                  0x8
 165 #define STFSM_OPC_GOTO                  0x9
 166 #define STFSM_OPC_STOP                  0xF
 167
 168 /*
 169  * FSM SPI Instructions (== opcode + operand).
 170  */
 171 #define STFSM_INSTR(cmd, op)            ((cmd) | ((op) << 4))
 172
 173 #define STFSM_INST_CMD1                 STFSM_INSTR(STFSM_OPC_CMD,      1)
 174 #define STFSM_INST_CMD2                 STFSM_INSTR(STFSM_OPC_CMD,      2)
 175 #define STFSM_INST_CMD3                 STFSM_INSTR(STFSM_OPC_CMD,      3)
 176 #define STFSM_INST_CMD4                 STFSM_INSTR(STFSM_OPC_CMD,      4)
 177 #define STFSM_INST_CMD5                 STFSM_INSTR(STFSM_OPC_CMD,      5)
 178 #define STFSM_INST_ADD1                 STFSM_INSTR(STFSM_OPC_ADD,      1)
 179 #define STFSM_INST_ADD2                 STFSM_INSTR(STFSM_OPC_ADD,      2)
 180
 181 #define STFSM_INST_DATA_WRITE           STFSM_INSTR(STFSM_OPC_DATA,     1)
 182 #define STFSM_INST_DATA_READ            STFSM_INSTR(STFSM_OPC_DATA,     2)
 183
 184 #define STFSM_INST_STA_RD1              STFSM_INSTR(STFSM_OPC_STA,      0x1)
 185 #define STFSM_INST_STA_WR1              STFSM_INSTR(STFSM_OPC_STA,      0x1)
 186 #define STFSM_INST_STA_RD2              STFSM_INSTR(STFSM_OPC_STA,      0x2)
 187 #define STFSM_INST_STA_WR1_2            STFSM_INSTR(STFSM_OPC_STA,      0x3)
 188
 189 #define STFSM_INST_MODE                 STFSM_INSTR(STFSM_OPC_MODE,     0)
 190 #define STFSM_INST_DUMMY                STFSM_INSTR(STFSM_OPC_DUMMY,    0)
 191 #define STFSM_INST_WAIT                 STFSM_INSTR(STFSM_OPC_WAIT,     0)
 192 #define STFSM_INST_STOP                 STFSM_INSTR(STFSM_OPC_STOP,     0)
 193
 194 #define STFSM_DEFAULT_EMI_FREQ 100000000UL                        /* 100 MHz */
 195 #define STFSM_DEFAULT_WR_TIME  (STFSM_DEFAULT_EMI_FREQ * (15/1000)) /* 15ms */
 196
 197 #define STFSM_FLASH_SAFE_FREQ  10000000UL                         /* 10 MHz */
 198
 199 #define STFSM_MAX_WAIT_SEQ_MS  1000     /* FSM execution time */
 200
 201 struct stfsm {
 202         struct device           *dev;
 203         void __iomem            *base;
 204         struct resource         *region;
 205         struct mtd_info         mtd;
 206         struct mutex            lock;
 207         struct flash_info       *info;
 208
 209         uint32_t                fifo_dir_delay;
 210 };
 211
 212 struct stfsm_seq {
 213         uint32_t data_size;
 214         uint32_t addr1;
 215         uint32_t addr2;
 216         uint32_t addr_cfg;
 217         uint32_t seq_opc[5];
 218         uint32_t mode;
 219         uint32_t dummy;
 220         uint32_t status;
 221         uint8_t  seq[16];
 222         uint32_t seq_cfg;
 223 } __packed __aligned(4);
 224
 225 /* SPI Flash Device Table */
 226 struct flash_info {
 227         char            *name;
 228         /*
 229          * JEDEC id zero means "no ID" (most older chips); otherwise it has
 230          * a high byte of zero plus three data bytes: the manufacturer id,
 231          * then a two byte device id.
 232          */
 233         u32             jedec_id;
 234         u16             ext_id;
 235         /*
 236          * The size listed here is what works with FLASH_CMD_SE, which isn't
 237          * necessarily called a "sector" by the vendor.
 238          */
 239         unsigned        sector_size;
 240         u16             n_sectors;
 241         u32             flags;
 242         /*
 243          * Note, where FAST_READ is supported, freq_max specifies the
 244          * FAST_READ frequency, not the READ frequency.
 245          */
 246         u32             max_freq;
 247         int             (*config)(struct stfsm *);
 248 };
 249
 250 static struct flash_info flash_types[] = {
 251         /*
 252          * ST Microelectronics/Numonyx --
 253          * (newer production versions may have feature updates
 254          * (eg faster operating frequency)
 255          */
 256 #define M25P_FLAG (FLASH_FLAG_READ_WRITE | FLASH_FLAG_READ_FAST)
 257         { "m25p40",  0x202013, 0,  64 * 1024,   8, M25P_FLAG, 25, NULL },
 258         { "m25p80",  0x202014, 0,  64 * 1024,  16, M25P_FLAG, 25, NULL },
 259         { "m25p16",  0x202015, 0,  64 * 1024,  32, M25P_FLAG, 25, NULL },
 260         { "m25p32",  0x202016, 0,  64 * 1024,  64, M25P_FLAG, 50, NULL },
 261         { "m25p64",  0x202017, 0,  64 * 1024, 128, M25P_FLAG, 50, NULL },
 262         { "m25p128", 0x202018, 0, 256 * 1024,  64, M25P_FLAG, 50, NULL },
 263
 264 #define M25PX_FLAG (FLASH_FLAG_READ_WRITE      |        \
 265                     FLASH_FLAG_READ_FAST        |       \
 266                     FLASH_FLAG_READ_1_1_2       |       \
 267                     FLASH_FLAG_WRITE_1_1_2)
 268         { "m25px32", 0x207116, 0,  64 * 1024,  64, M25PX_FLAG, 75, NULL },
 269         { "m25px64", 0x207117, 0,  64 * 1024, 128, M25PX_FLAG, 75, NULL },
 270
 271 #define MX25_FLAG (FLASH_FLAG_READ_WRITE       |        \
 272                    FLASH_FLAG_READ_FAST         |       \
 273                    FLASH_FLAG_READ_1_1_2        |       \
 274                    FLASH_FLAG_READ_1_2_2        |       \
 275                    FLASH_FLAG_READ_1_1_4        |       \
 276                    FLASH_FLAG_READ_1_4_4        |       \
 277                    FLASH_FLAG_SE_4K             |       \
 278                    FLASH_FLAG_SE_32K)
 279         { "mx25l25635e", 0xc22019, 0, 64*1024, 512,
 280           (MX25_FLAG | FLASH_FLAG_32BIT_ADDR | FLASH_FLAG_RESET), 70, NULL }
 281
 282 #define N25Q_FLAG (FLASH_FLAG_READ_WRITE       |        \
 283                    FLASH_FLAG_READ_FAST         |       \
 284                    FLASH_FLAG_READ_1_1_2        |       \
 285                    FLASH_FLAG_READ_1_2_2        |       \
 286                    FLASH_FLAG_READ_1_1_4        |       \
 287                    FLASH_FLAG_READ_1_4_4        |       \
 288                    FLASH_FLAG_WRITE_1_1_2       |       \
 289                    FLASH_FLAG_WRITE_1_2_2       |       \
 290                    FLASH_FLAG_WRITE_1_1_4       |       \
 291                    FLASH_FLAG_WRITE_1_4_4)
 292         { "n25q128", 0x20ba18, 0, 64 * 1024,  256, N25Q_FLAG, 108, NULL },
 293         { "n25q256", 0x20ba19, 0, 64 * 1024,  512,
 294           N25Q_FLAG | FLASH_FLAG_32BIT_ADDR, 108, NULL },
 295
 296         /*
 297          * Spansion S25FLxxxP
 298          *     - 256KiB and 64KiB sector variants (identified by ext. JEDEC)
 299          */
 300 #define S25FLXXXP_FLAG (FLASH_FLAG_READ_WRITE  |        \
 301                         FLASH_FLAG_READ_1_1_2   |       \
 302                         FLASH_FLAG_READ_1_2_2   |       \
 303                         FLASH_FLAG_READ_1_1_4   |       \
 304                         FLASH_FLAG_READ_1_4_4   |       \
 305                         FLASH_FLAG_WRITE_1_1_4  |       \
 306                         FLASH_FLAG_READ_FAST)
 307         { "s25fl129p0", 0x012018, 0x4d00, 256 * 1024,  64, S25FLXXXP_FLAG, 80,
 308           NULL },
 309         { "s25fl129p1", 0x012018, 0x4d01,  64 * 1024, 256, S25FLXXXP_FLAG, 80,
 310           NULL },
 311
 312         /*
 313          * Spansion S25FLxxxS
 314          *     - 256KiB and 64KiB sector variants (identified by ext. JEDEC)
 315          *     - RESET# signal supported by die but not bristled out on all
 316          *       package types.  The package type is a function of board design,
 317          *       so this information is captured in the board's flags.
 318          *     - Supports 'DYB' sector protection. Depending on variant, sectors
 319          *       may default to locked state on power-on.
 320          */
 321 #define S25FLXXXS_FLAG (S25FLXXXP_FLAG         |        \
 322                         FLASH_FLAG_RESET        |       \
 323                         FLASH_FLAG_DYB_LOCKING)
 324         { "s25fl128s0", 0x012018, 0x0300,  256 * 1024, 64, S25FLXXXS_FLAG, 80,
 325           NULL },
 326         { "s25fl128s1", 0x012018, 0x0301,  64 * 1024, 256, S25FLXXXS_FLAG, 80,
 327           NULL },
 328         { "s25fl256s0", 0x010219, 0x4d00, 256 * 1024, 128,
 329           S25FLXXXS_FLAG | FLASH_FLAG_32BIT_ADDR, 80, NULL },
 330         { "s25fl256s1", 0x010219, 0x4d01,  64 * 1024, 512,
 331           S25FLXXXS_FLAG | FLASH_FLAG_32BIT_ADDR, 80, NULL },
 332
 333         /* Winbond -- w25x "blocks" are 64K, "sectors" are 4KiB */
 334 #define W25X_FLAG (FLASH_FLAG_READ_WRITE       |        \
 335                    FLASH_FLAG_READ_FAST         |       \
 336                    FLASH_FLAG_READ_1_1_2        |       \
 337                    FLASH_FLAG_WRITE_1_1_2)
 338         { "w25x40",  0xef3013, 0,  64 * 1024,   8, W25X_FLAG, 75, NULL },
 339         { "w25x80",  0xef3014, 0,  64 * 1024,  16, W25X_FLAG, 75, NULL },
 340         { "w25x16",  0xef3015, 0,  64 * 1024,  32, W25X_FLAG, 75, NULL },
 341         { "w25x32",  0xef3016, 0,  64 * 1024,  64, W25X_FLAG, 75, NULL },
 342         { "w25x64",  0xef3017, 0,  64 * 1024, 128, W25X_FLAG, 75, NULL },
 343
 344         /* Winbond -- w25q "blocks" are 64K, "sectors" are 4KiB */
 345 #define W25Q_FLAG (FLASH_FLAG_READ_WRITE       |        \
 346                    FLASH_FLAG_READ_FAST         |       \
 347                    FLASH_FLAG_READ_1_1_2        |       \
 348                    FLASH_FLAG_READ_1_2_2        |       \
 349                    FLASH_FLAG_READ_1_1_4        |       \
 350                    FLASH_FLAG_READ_1_4_4        |       \
 351                    FLASH_FLAG_WRITE_1_1_4)
 352         { "w25q80",  0xef4014, 0,  64 * 1024,  16, W25Q_FLAG, 80, NULL },
 353         { "w25q16",  0xef4015, 0,  64 * 1024,  32, W25Q_FLAG, 80, NULL },
 354         { "w25q32",  0xef4016, 0,  64 * 1024,  64, W25Q_FLAG, 80, NULL },
 355         { "w25q64",  0xef4017, 0,  64 * 1024, 128, W25Q_FLAG, 80, NULL },
 356
 357         /* Sentinel */
 358         { NULL, 0x000000, 0, 0, 0, 0, 0, NULL },
 359 };
 360
 361 static struct stfsm_seq stfsm_seq_read_jedec = {
 362         .data_size = TRANSFER_SIZE(8),
 363         .seq_opc[0] = (SEQ_OPC_PADS_1 |
 364                        SEQ_OPC_CYCLES(8) |
 365                        SEQ_OPC_OPCODE(FLASH_CMD_RDID)),
 366         .seq = {
 367                 STFSM_INST_CMD1,
 368                 STFSM_INST_DATA_READ,
 369                 STFSM_INST_STOP,
 370         },
 371         .seq_cfg = (SEQ_CFG_PADS_1 |
 372                     SEQ_CFG_READNOTWRITE |
 373                     SEQ_CFG_CSDEASSERT |
 374                     SEQ_CFG_STARTSEQ),
 375 };
 376
 377 static inline int stfsm_is_idle(struct stfsm *fsm)
 378 {
 379         return readl(fsm->base + SPI_FAST_SEQ_STA) & 0x10;
 380 }
 381
 382 static inline uint32_t stfsm_fifo_available(struct stfsm *fsm)
 383 {
 384         return (readl(fsm->base + SPI_FAST_SEQ_STA) >> 5) & 0x7f;
 385 }
 386
 387 static void stfsm_clear_fifo(struct stfsm *fsm)
 388 {
 389         uint32_t avail;
 390
 391         for (;;) {
 392                 avail = stfsm_fifo_available(fsm);
 393                 if (!avail)
 394                         break;
 395
 396                 while (avail) {
 397                         readl(fsm->base + SPI_FAST_SEQ_DATA_REG);
 398                         avail--;
 399                 }
 400         }
 401 }
 402
 403 static inline void stfsm_load_seq(struct stfsm *fsm,
 404                                   const struct stfsm_seq *seq)
 405 {
 406         void __iomem *dst = fsm->base + SPI_FAST_SEQ_TRANSFER_SIZE;
 407         const uint32_t *src = (const uint32_t *)seq;
 408         int words = sizeof(*seq) / sizeof(*src);
 409
 410         BUG_ON(!stfsm_is_idle(fsm));
 411
 412         while (words--) {
 413                 writel(*src, dst);
 414                 src++;
 415                 dst += 4;
 416         }
 417 }
 418
 419 static void stfsm_wait_seq(struct stfsm *fsm)
 420 {
 421         unsigned long deadline;
 422         int timeout = 0;
 423
 424         deadline = jiffies + msecs_to_jiffies(STFSM_MAX_WAIT_SEQ_MS);
 425
 426         while (!timeout) {
 427                 if (time_after_eq(jiffies, deadline))
 428                         timeout = 1;
 429
 430                 if (stfsm_is_idle(fsm))
 431                         return;
 432
 433                 cond_resched();
 434         }
 435
 436         dev_err(fsm->dev, "timeout on sequence completion\n");
 437 }
 438
 439 static void stfsm_read_fifo(struct stfsm *fsm, uint32_t *buf,
 440                             const uint32_t size)
 441 {
 442         uint32_t remaining = size >> 2;
 443         uint32_t avail;
 444         uint32_t words;
 445
 446         dev_dbg(fsm->dev, "Reading %d bytes from FIFO\n", size);
 447
 448         BUG_ON((((uint32_t)buf) & 0x3) || (size & 0x3));
 449
 450         while (remaining) {
 451                 for (;;) {
 452                         avail = stfsm_fifo_available(fsm);
 453                         if (avail)
 454                                 break;
 455                         udelay(1);
 456                 }
 457                 words = min(avail, remaining);
 458                 remaining -= words;
 459
 460                 readsl(fsm->base + SPI_FAST_SEQ_DATA_REG, buf, words);
 461                 buf += words;
 462         }
 463 }
 464
 465 static void stfsm_read_jedec(struct stfsm *fsm, uint8_t *const jedec)
 466 {
 467         const struct stfsm_seq *seq = &stfsm_seq_read_jedec;
 468         uint32_t tmp[2];
 469
 470         stfsm_load_seq(fsm, seq);
 471
 472         stfsm_read_fifo(fsm, tmp, 8);
 473
 474         memcpy(jedec, tmp, 5);
 475
 476         stfsm_wait_seq(fsm);
 477 }
 478
 479 static struct flash_info *stfsm_jedec_probe(struct stfsm *fsm)
 480 {
 481         struct flash_info       *info;
 482         u16                     ext_jedec;
 483         u32                     jedec;
 484         u8                      id[5];
 485
 486         stfsm_read_jedec(fsm, id);
 487
 488         jedec     = id[0] << 16 | id[1] << 8 | id[2];
 489         /*
 490          * JEDEC also defines an optional "extended device information"
 491          * string for after vendor-specific data, after the three bytes
 492          * we use here. Supporting some chips might require using it.
 493          */
 494         ext_jedec = id[3] << 8  | id[4];
 495
 496         dev_dbg(fsm->dev, "JEDEC =  0x%08x [%02x %02x %02x %02x %02x]\n",
 497                 jedec, id[0], id[1], id[2], id[3], id[4]);
 498
 499         for (info = flash_types; info->name; info++) {
 500                 if (info->jedec_id == jedec) {
 501                         if (info->ext_id && info->ext_id != ext_jedec)
 502                                 continue;
 503                         return info;
 504                 }
 505         }
 506         dev_err(fsm->dev, "Unrecognized JEDEC id %06x\n", jedec);
 507
 508         return NULL;
 509 }
 510
 511 static int stfsm_set_mode(struct stfsm *fsm, uint32_t mode)
 512 {
 513         int ret, timeout = 10;
 514
 515         /* Wait for controller to accept mode change */
 516         while (--timeout) {
 517                 ret = readl(fsm->base + SPI_STA_MODE_CHANGE);
 518                 if (ret & 0x1)
 519                         break;
 520                 udelay(1);
 521         }
 522
 523         if (!timeout)
 524                 return -EBUSY;
 525
 526         writel(mode, fsm->base + SPI_MODESELECT);
 527
 528         return 0;
 529 }
 530
 531 static void stfsm_set_freq(struct stfsm *fsm, uint32_t spi_freq)
 532 {
 533         uint32_t emi_freq;
 534         uint32_t clk_div;
 535
 536         /* TODO: Make this dynamic */
 537         emi_freq = STFSM_DEFAULT_EMI_FREQ;
 538
 539         /*
 540          * Calculate clk_div - values between 2 and 128
 541          * Multiple of 2, rounded up
 542          */
 543         clk_div = 2 * DIV_ROUND_UP(emi_freq, 2 * spi_freq);
 544         if (clk_div < 2)
 545                 clk_div = 2;
 546         else if (clk_div > 128)
 547                 clk_div = 128;
 548
 549         /*
 550          * Determine a suitable delay for the IP to complete a change of
 551          * direction of the FIFO. The required delay is related to the clock
 552          * divider used. The following heuristics are based on empirical tests,
 553          * using a 100MHz EMI clock.
 554          */
 555         if (clk_div <= 4)
 556                 fsm->fifo_dir_delay = 0;
 557         else if (clk_div <= 10)
 558                 fsm->fifo_dir_delay = 1;
 559         else
 560                 fsm->fifo_dir_delay = DIV_ROUND_UP(clk_div, 10);
 561
 562         dev_dbg(fsm->dev, "emi_clk = %uHZ, spi_freq = %uHZ, clk_div = %u\n",
 563                 emi_freq, spi_freq, clk_div);
 564
 565         writel(clk_div, fsm->base + SPI_CLOCKDIV);
 566 }
 567
 568 static int stfsm_init(struct stfsm *fsm)
 569 {
 570         int ret;
 571
 572         /* Perform a soft reset of the FSM controller */
 573         writel(SEQ_CFG_SWRESET, fsm->base + SPI_FAST_SEQ_CFG);
 574         udelay(1);
 575         writel(0, fsm->base + SPI_FAST_SEQ_CFG);
 576
 577         /* Set clock to 'safe' frequency initially */
 578         stfsm_set_freq(fsm, STFSM_FLASH_SAFE_FREQ);
 579
 580         /* Switch to FSM */
 581         ret = stfsm_set_mode(fsm, SPI_MODESELECT_FSM);
 582         if (ret)
 583                 return ret;
 584
 585         /* Set timing parameters */
 586         writel(SPI_CFG_DEVICE_ST            |
 587                SPI_CFG_DEFAULT_MIN_CS_HIGH  |
 588                SPI_CFG_DEFAULT_CS_SETUPHOLD |
 589                SPI_CFG_DEFAULT_DATA_HOLD,
 590                fsm->base + SPI_CONFIGDATA);
 591         writel(STFSM_DEFAULT_WR_TIME, fsm->base + SPI_STATUS_WR_TIME_REG);
 592
 593         /* Clear FIFO, just in case */
 594         stfsm_clear_fifo(fsm);
 595
 596         return 0;
 597 }
 598
 599 static int stfsm_probe(struct platform_device *pdev)
 600 {
 601         struct device_node *np = pdev->dev.of_node;
 602         struct flash_info *info;
 603         struct resource *res;
 604         struct stfsm *fsm;
 605         int ret;
 606
 607         if (!np) {
 608                 dev_err(&pdev->dev, "No DT found\n");
 609                 return -EINVAL;
 610         }
 611
 612         fsm = devm_kzalloc(&pdev->dev, sizeof(*fsm), GFP_KERNEL);
 613         if (!fsm)
 614                 return -ENOMEM;
 615
 616         fsm->dev = &pdev->dev;
 617
 618         platform_set_drvdata(pdev, fsm);
 619
 620         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 621         if (!res) {
 622                 dev_err(&pdev->dev, "Resource not found\n");
 623                 return -ENODEV;
 624         }
 625
 626         fsm->base = devm_ioremap_resource(&pdev->dev, res);
 627         if (IS_ERR(fsm->base)) {
 628                 dev_err(&pdev->dev,
 629                         "Failed to reserve memory region %pR\n", res);
 630                 return PTR_ERR(fsm->base);
 631         }
 632
 633         mutex_init(&fsm->lock);
 634
 635         ret = stfsm_init(fsm);
 636         if (ret) {
 637                 dev_err(&pdev->dev, "Failed to initialise FSM Controller\n");
 638                 return ret;
 639         }
 640
 641         /* Detect SPI FLASH device */
 642         info = stfsm_jedec_probe(fsm);
 643         if (!info)
 644                 return -ENODEV;
 645         fsm->info = info;
 646
 647         fsm->mtd.dev.parent     = &pdev->dev;
 648         fsm->mtd.type           = MTD_NORFLASH;
 649         fsm->mtd.writesize      = 4;
 650         fsm->mtd.writebufsize   = fsm->mtd.writesize;
 651         fsm->mtd.flags          = MTD_CAP_NORFLASH;
 652         fsm->mtd.size           = info->sector_size * info->n_sectors;
 653         fsm->mtd.erasesize      = info->sector_size;
 654
 655         dev_err(&pdev->dev,
 656                 "Found serial flash device: %s\n"
 657                 " size = %llx (%lldMiB) erasesize = 0x%08x (%uKiB)\n",
 658                 info->name,
 659                 (long long)fsm->mtd.size, (long long)(fsm->mtd.size >> 20),
 660                 fsm->mtd.erasesize, (fsm->mtd.erasesize >> 10));
 661
 662         return mtd_device_parse_register(&fsm->mtd, NULL, NULL, NULL, 0);
 663 }
 664
 665 static int stfsm_remove(struct platform_device *pdev)
 666 {
 667         struct stfsm *fsm = platform_get_drvdata(pdev);
 668         int err;
 669
 670         err = mtd_device_unregister(&fsm->mtd);
 671         if (err)
 672                 return err;
 673
 674         return 0;
 675 }
 676
 677 static struct of_device_id stfsm_match[] = {
 678         { .compatible = "st,spi-fsm", },
 679         {},
 680 };
 681 MODULE_DEVICE_TABLE(of, stfsm_match);
 682
 683 static struct platform_driver stfsm_driver = {
 684         .probe          = stfsm_probe,
 685         .remove         = stfsm_remove,
 686         .driver         = {
 687                 .name   = "st-spi-fsm",
 688                 .owner  = THIS_MODULE,
 689                 .of_match_table = stfsm_match,
 690         },
 691 };
 692 module_platform_driver(stfsm_driver);
 693
 694 MODULE_AUTHOR("Angus Clark <angus.clark@st.com>");
 695 MODULE_DESCRIPTION("ST SPI FSM driver");
 696 MODULE_LICENSE("GPL");