drivers/mtd/spi-nor/fsl-quadspi.c

   1 /*
   2  * Freescale QuadSPI driver.
   3  *
   4  * Copyright (C) 2013 Freescale Semiconductor, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11 #include <linux/kernel.h>
  12 #include <linux/module.h>
  13 #include <linux/interrupt.h>
  14 #include <linux/errno.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/sched.h>
  17 #include <linux/delay.h>
  18 #include <linux/io.h>
  19 #include <linux/clk.h>
  20 #include <linux/err.h>
  21 #include <linux/of.h>
  22 #include <linux/of_device.h>
  23 #include <linux/timer.h>
  24 #include <linux/jiffies.h>
  25 #include <linux/completion.h>
  26 #include <linux/mtd/mtd.h>
  27 #include <linux/mtd/partitions.h>
  28 #include <linux/mtd/spi-nor.h>
  29 #include <linux/mutex.h>
  30
  31 /* Controller needs driver to swap endian */
  32 #define QUADSPI_QUIRK_SWAP_ENDIAN       (1 << 0)
  33 /* Controller needs 4x internal clock */
  34 #define QUADSPI_QUIRK_4X_INT_CLK        (1 << 1)
  35 /*
  36  * TKT253890, Controller needs driver to fill txfifo till 16 byte to
  37  * trigger data transfer even though extern data will not transferred.
  38  */
  39 #define QUADSPI_QUIRK_TKT253890         (1 << 2)
  40
  41 /* The registers */
  42 #define QUADSPI_MCR                     0x00
  43 #define QUADSPI_MCR_RESERVED_SHIFT      16
  44 #define QUADSPI_MCR_RESERVED_MASK       (0xF << QUADSPI_MCR_RESERVED_SHIFT)
  45 #define QUADSPI_MCR_MDIS_SHIFT          14
  46 #define QUADSPI_MCR_MDIS_MASK           (1 << QUADSPI_MCR_MDIS_SHIFT)
  47 #define QUADSPI_MCR_CLR_TXF_SHIFT       11
  48 #define QUADSPI_MCR_CLR_TXF_MASK        (1 << QUADSPI_MCR_CLR_TXF_SHIFT)
  49 #define QUADSPI_MCR_CLR_RXF_SHIFT       10
  50 #define QUADSPI_MCR_CLR_RXF_MASK        (1 << QUADSPI_MCR_CLR_RXF_SHIFT)
  51 #define QUADSPI_MCR_DDR_EN_SHIFT        7
  52 #define QUADSPI_MCR_DDR_EN_MASK         (1 << QUADSPI_MCR_DDR_EN_SHIFT)
  53 #define QUADSPI_MCR_END_CFG_SHIFT       2
  54 #define QUADSPI_MCR_END_CFG_MASK        (3 << QUADSPI_MCR_END_CFG_SHIFT)
  55 #define QUADSPI_MCR_SWRSTHD_SHIFT       1
  56 #define QUADSPI_MCR_SWRSTHD_MASK        (1 << QUADSPI_MCR_SWRSTHD_SHIFT)
  57 #define QUADSPI_MCR_SWRSTSD_SHIFT       0
  58 #define QUADSPI_MCR_SWRSTSD_MASK        (1 << QUADSPI_MCR_SWRSTSD_SHIFT)
  59
  60 #define QUADSPI_IPCR                    0x08
  61 #define QUADSPI_IPCR_SEQID_SHIFT        24
  62 #define QUADSPI_IPCR_SEQID_MASK         (0xF << QUADSPI_IPCR_SEQID_SHIFT)
  63
  64 #define QUADSPI_BUF0CR                  0x10
  65 #define QUADSPI_BUF1CR                  0x14
  66 #define QUADSPI_BUF2CR                  0x18
  67 #define QUADSPI_BUFXCR_INVALID_MSTRID   0xe
  68
  69 #define QUADSPI_BUF3CR                  0x1c
  70 #define QUADSPI_BUF3CR_ALLMST_SHIFT     31
  71 #define QUADSPI_BUF3CR_ALLMST_MASK      (1 << QUADSPI_BUF3CR_ALLMST_SHIFT)
  72 #define QUADSPI_BUF3CR_ADATSZ_SHIFT             8
  73 #define QUADSPI_BUF3CR_ADATSZ_MASK      (0xFF << QUADSPI_BUF3CR_ADATSZ_SHIFT)
  74
  75 #define QUADSPI_BFGENCR                 0x20
  76 #define QUADSPI_BFGENCR_PAR_EN_SHIFT    16
  77 #define QUADSPI_BFGENCR_PAR_EN_MASK     (1 << (QUADSPI_BFGENCR_PAR_EN_SHIFT))
  78 #define QUADSPI_BFGENCR_SEQID_SHIFT     12
  79 #define QUADSPI_BFGENCR_SEQID_MASK      (0xF << QUADSPI_BFGENCR_SEQID_SHIFT)
  80
  81 #define QUADSPI_BUF0IND                 0x30
  82 #define QUADSPI_BUF1IND                 0x34
  83 #define QUADSPI_BUF2IND                 0x38
  84 #define QUADSPI_SFAR                    0x100
  85
  86 #define QUADSPI_SMPR                    0x108
  87 #define QUADSPI_SMPR_DDRSMP_SHIFT       16
  88 #define QUADSPI_SMPR_DDRSMP_MASK        (7 << QUADSPI_SMPR_DDRSMP_SHIFT)
  89 #define QUADSPI_SMPR_FSDLY_SHIFT        6
  90 #define QUADSPI_SMPR_FSDLY_MASK         (1 << QUADSPI_SMPR_FSDLY_SHIFT)
  91 #define QUADSPI_SMPR_FSPHS_SHIFT        5
  92 #define QUADSPI_SMPR_FSPHS_MASK         (1 << QUADSPI_SMPR_FSPHS_SHIFT)
  93 #define QUADSPI_SMPR_HSENA_SHIFT        0
  94 #define QUADSPI_SMPR_HSENA_MASK         (1 << QUADSPI_SMPR_HSENA_SHIFT)
  95
  96 #define QUADSPI_RBSR                    0x10c
  97 #define QUADSPI_RBSR_RDBFL_SHIFT        8
  98 #define QUADSPI_RBSR_RDBFL_MASK         (0x3F << QUADSPI_RBSR_RDBFL_SHIFT)
  99
 100 #define QUADSPI_RBCT                    0x110
 101 #define QUADSPI_RBCT_WMRK_MASK          0x1F
 102 #define QUADSPI_RBCT_RXBRD_SHIFT        8
 103 #define QUADSPI_RBCT_RXBRD_USEIPS       (0x1 << QUADSPI_RBCT_RXBRD_SHIFT)
 104
 105 #define QUADSPI_TBSR                    0x150
 106 #define QUADSPI_TBDR                    0x154
 107 #define QUADSPI_SR                      0x15c
 108 #define QUADSPI_SR_IP_ACC_SHIFT         1
 109 #define QUADSPI_SR_IP_ACC_MASK          (0x1 << QUADSPI_SR_IP_ACC_SHIFT)
 110 #define QUADSPI_SR_AHB_ACC_SHIFT        2
 111 #define QUADSPI_SR_AHB_ACC_MASK         (0x1 << QUADSPI_SR_AHB_ACC_SHIFT)
 112
 113 #define QUADSPI_FR                      0x160
 114 #define QUADSPI_FR_TFF_MASK             0x1
 115
 116 #define QUADSPI_SFA1AD                  0x180
 117 #define QUADSPI_SFA2AD                  0x184
 118 #define QUADSPI_SFB1AD                  0x188
 119 #define QUADSPI_SFB2AD                  0x18c
 120 #define QUADSPI_RBDR                    0x200
 121
 122 #define QUADSPI_LUTKEY                  0x300
 123 #define QUADSPI_LUTKEY_VALUE            0x5AF05AF0
 124
 125 #define QUADSPI_LCKCR                   0x304
 126 #define QUADSPI_LCKER_LOCK              0x1
 127 #define QUADSPI_LCKER_UNLOCK            0x2
 128
 129 #define QUADSPI_RSER                    0x164
 130 #define QUADSPI_RSER_TFIE               (0x1 << 0)
 131
 132 #define QUADSPI_LUT_BASE                0x310
 133
 134 /*
 135  * The definition of the LUT register shows below:
 136  *
 137  *  ---------------------------------------------------
 138  *  | INSTR1 | PAD1 | OPRND1 | INSTR0 | PAD0 | OPRND0 |
 139  *  ---------------------------------------------------
 140  */
 141 #define OPRND0_SHIFT            0
 142 #define PAD0_SHIFT              8
 143 #define INSTR0_SHIFT            10
 144 #define OPRND1_SHIFT            16
 145
 146 /* Instruction set for the LUT register. */
 147 #define LUT_STOP                0
 148 #define LUT_CMD                 1
 149 #define LUT_ADDR                2
 150 #define LUT_DUMMY               3
 151 #define LUT_MODE                4
 152 #define LUT_MODE2               5
 153 #define LUT_MODE4               6
 154 #define LUT_READ                7
 155 #define LUT_WRITE               8
 156 #define LUT_JMP_ON_CS           9
 157 #define LUT_ADDR_DDR            10
 158 #define LUT_MODE_DDR            11
 159 #define LUT_MODE2_DDR           12
 160 #define LUT_MODE4_DDR           13
 161 #define LUT_READ_DDR            14
 162 #define LUT_WRITE_DDR           15
 163 #define LUT_DATA_LEARN          16
 164
 165 /*
 166  * The PAD definitions for LUT register.
 167  *
 168  * The pad stands for the lines number of IO[0:3].
 169  * For example, the Quad read need four IO lines, so you should
 170  * set LUT_PAD4 which means we use four IO lines.
 171  */
 172 #define LUT_PAD1                0
 173 #define LUT_PAD2                1
 174 #define LUT_PAD4                2
 175
 176 /* Oprands for the LUT register. */
 177 #define ADDR24BIT               0x18
 178 #define ADDR32BIT               0x20
 179
 180 /* Macros for constructing the LUT register. */
 181 #define LUT0(ins, pad, opr)                                             \
 182                 (((opr) << OPRND0_SHIFT) | ((LUT_##pad) << PAD0_SHIFT) | \
 183                 ((LUT_##ins) << INSTR0_SHIFT))
 184
 185 #define LUT1(ins, pad, opr)     (LUT0(ins, pad, opr) << OPRND1_SHIFT)
 186
 187 /* other macros for LUT register. */
 188 #define QUADSPI_LUT(x)          (QUADSPI_LUT_BASE + (x) * 4)
 189 #define QUADSPI_LUT_NUM         64
 190
 191 /* SEQID -- we can have 16 seqids at most. */
 192 #define SEQID_QUAD_READ         0
 193 #define SEQID_WREN              1
 194 #define SEQID_WRDI              2
 195 #define SEQID_RDSR              3
 196 #define SEQID_SE                4
 197 #define SEQID_CHIP_ERASE        5
 198 #define SEQID_PP                6
 199 #define SEQID_RDID              7
 200 #define SEQID_WRSR              8
 201 #define SEQID_RDCR              9
 202 #define SEQID_EN4B              10
 203 #define SEQID_BRWR              11
 204
 205 #define QUADSPI_MIN_IOMAP SZ_4M
 206
 207 enum fsl_qspi_devtype {
 208         FSL_QUADSPI_VYBRID,
 209         FSL_QUADSPI_IMX6SX,
 210         FSL_QUADSPI_IMX7D,
 211 };
 212
 213 struct fsl_qspi_devtype_data {
 214         enum fsl_qspi_devtype devtype;
 215         int rxfifo;
 216         int txfifo;
 217         int ahb_buf_size;
 218         int driver_data;
 219 };
 220
 221 static struct fsl_qspi_devtype_data vybrid_data = {
 222         .devtype = FSL_QUADSPI_VYBRID,
 223         .rxfifo = 128,
 224         .txfifo = 64,
 225         .ahb_buf_size = 1024,
 226         .driver_data = QUADSPI_QUIRK_SWAP_ENDIAN,
 227 };
 228
 229 static struct fsl_qspi_devtype_data imx6sx_data = {
 230         .devtype = FSL_QUADSPI_IMX6SX,
 231         .rxfifo = 128,
 232         .txfifo = 512,
 233         .ahb_buf_size = 1024,
 234         .driver_data = QUADSPI_QUIRK_4X_INT_CLK,
 235 };
 236
 237 static struct fsl_qspi_devtype_data imx7d_data = {
 238         .devtype = FSL_QUADSPI_IMX7D,
 239         .rxfifo = 512,
 240         .txfifo = 512,
 241         .ahb_buf_size = 1024,
 242         .driver_data = QUADSPI_QUIRK_TKT253890
 243                        | QUADSPI_QUIRK_4X_INT_CLK,
 244 };
 245
 246 #define FSL_QSPI_MAX_CHIP       4
 247 struct fsl_qspi {
 248         struct mtd_info mtd[FSL_QSPI_MAX_CHIP];
 249         struct spi_nor nor[FSL_QSPI_MAX_CHIP];
 250         void __iomem *iobase;
 251         void __iomem *ahb_addr;
 252         u32 memmap_phy;
 253         u32 memmap_offs;
 254         u32 memmap_len;
 255         struct clk *clk, *clk_en;
 256         struct device *dev;
 257         struct completion c;
 258         struct fsl_qspi_devtype_data *devtype_data;
 259         u32 nor_size;
 260         u32 nor_num;
 261         u32 clk_rate;
 262         unsigned int chip_base_addr; /* We may support two chips. */
 263         bool has_second_chip;
 264         struct mutex lock;
 265 };
 266
 267 static inline int needs_swap_endian(struct fsl_qspi *q)
 268 {
 269         return q->devtype_data->driver_data & QUADSPI_QUIRK_SWAP_ENDIAN;
 270 }
 271
 272 static inline int needs_4x_clock(struct fsl_qspi *q)
 273 {
 274         return q->devtype_data->driver_data & QUADSPI_QUIRK_4X_INT_CLK;
 275 }
 276
 277 static inline int needs_fill_txfifo(struct fsl_qspi *q)
 278 {
 279         return q->devtype_data->driver_data & QUADSPI_QUIRK_TKT253890;
 280 }
 281
 282 /*
 283  * An IC bug makes us to re-arrange the 32-bit data.
 284  * The following chips, such as IMX6SLX, have fixed this bug.
 285  */
 286 static inline u32 fsl_qspi_endian_xchg(struct fsl_qspi *q, u32 a)
 287 {
 288         return needs_swap_endian(q) ? __swab32(a) : a;
 289 }
 290
 291 static inline void fsl_qspi_unlock_lut(struct fsl_qspi *q)
 292 {
 293         writel(QUADSPI_LUTKEY_VALUE, q->iobase + QUADSPI_LUTKEY);
 294         writel(QUADSPI_LCKER_UNLOCK, q->iobase + QUADSPI_LCKCR);
 295 }
 296
 297 static inline void fsl_qspi_lock_lut(struct fsl_qspi *q)
 298 {
 299         writel(QUADSPI_LUTKEY_VALUE, q->iobase + QUADSPI_LUTKEY);
 300         writel(QUADSPI_LCKER_LOCK, q->iobase + QUADSPI_LCKCR);
 301 }
 302
 303 static irqreturn_t fsl_qspi_irq_handler(int irq, void *dev_id)
 304 {
 305         struct fsl_qspi *q = dev_id;
 306         u32 reg;
 307
 308         /* clear interrupt */
 309         reg = readl(q->iobase + QUADSPI_FR);
 310         writel(reg, q->iobase + QUADSPI_FR);
 311
 312         if (reg & QUADSPI_FR_TFF_MASK)
 313                 complete(&q->c);
 314
 315         dev_dbg(q->dev, "QUADSPI_FR : 0x%.8x:0x%.8x\n", q->chip_base_addr, reg);
 316         return IRQ_HANDLED;
 317 }
 318
 319 static void fsl_qspi_init_lut(struct fsl_qspi *q)
 320 {
 321         void __iomem *base = q->iobase;
 322         int rxfifo = q->devtype_data->rxfifo;
 323         u32 lut_base;
 324         u8 cmd, addrlen, dummy;
 325         int i;
 326
 327         fsl_qspi_unlock_lut(q);
 328
 329         /* Clear all the LUT table */
 330         for (i = 0; i < QUADSPI_LUT_NUM; i++)
 331                 writel(0, base + QUADSPI_LUT_BASE + i * 4);
 332
 333         /* Quad Read */
 334         lut_base = SEQID_QUAD_READ * 4;
 335
 336         if (q->nor_size <= SZ_16M) {
 337                 cmd = SPINOR_OP_READ_1_1_4;
 338                 addrlen = ADDR24BIT;
 339                 dummy = 8;
 340         } else {
 341                 /* use the 4-byte address */
 342                 cmd = SPINOR_OP_READ_1_1_4;
 343                 addrlen = ADDR32BIT;
 344                 dummy = 8;
 345         }
 346
 347         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 348                         base + QUADSPI_LUT(lut_base));
 349         writel(LUT0(DUMMY, PAD1, dummy) | LUT1(READ, PAD4, rxfifo),
 350                         base + QUADSPI_LUT(lut_base + 1));
 351
 352         /* Write enable */
 353         lut_base = SEQID_WREN * 4;
 354         writel(LUT0(CMD, PAD1, SPINOR_OP_WREN), base + QUADSPI_LUT(lut_base));
 355
 356         /* Page Program */
 357         lut_base = SEQID_PP * 4;
 358
 359         if (q->nor_size <= SZ_16M) {
 360                 cmd = SPINOR_OP_PP;
 361                 addrlen = ADDR24BIT;
 362         } else {
 363                 /* use the 4-byte address */
 364                 cmd = SPINOR_OP_PP;
 365                 addrlen = ADDR32BIT;
 366         }
 367
 368         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 369                         base + QUADSPI_LUT(lut_base));
 370         writel(LUT0(WRITE, PAD1, 0), base + QUADSPI_LUT(lut_base + 1));
 371
 372         /* Read Status */
 373         lut_base = SEQID_RDSR * 4;
 374         writel(LUT0(CMD, PAD1, SPINOR_OP_RDSR) | LUT1(READ, PAD1, 0x1),
 375                         base + QUADSPI_LUT(lut_base));
 376
 377         /* Erase a sector */
 378         lut_base = SEQID_SE * 4;
 379
 380         if (q->nor_size <= SZ_16M) {
 381                 cmd = SPINOR_OP_SE;
 382                 addrlen = ADDR24BIT;
 383         } else {
 384                 /* use the 4-byte address */
 385                 cmd = SPINOR_OP_SE;
 386                 addrlen = ADDR32BIT;
 387         }
 388
 389         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 390                         base + QUADSPI_LUT(lut_base));
 391
 392         /* Erase the whole chip */
 393         lut_base = SEQID_CHIP_ERASE * 4;
 394         writel(LUT0(CMD, PAD1, SPINOR_OP_CHIP_ERASE),
 395                         base + QUADSPI_LUT(lut_base));
 396
 397         /* READ ID */
 398         lut_base = SEQID_RDID * 4;
 399         writel(LUT0(CMD, PAD1, SPINOR_OP_RDID) | LUT1(READ, PAD1, 0x8),
 400                         base + QUADSPI_LUT(lut_base));
 401
 402         /* Write Register */
 403         lut_base = SEQID_WRSR * 4;
 404         writel(LUT0(CMD, PAD1, SPINOR_OP_WRSR) | LUT1(WRITE, PAD1, 0x2),
 405                         base + QUADSPI_LUT(lut_base));
 406
 407         /* Read Configuration Register */
 408         lut_base = SEQID_RDCR * 4;
 409         writel(LUT0(CMD, PAD1, SPINOR_OP_RDCR) | LUT1(READ, PAD1, 0x1),
 410                         base + QUADSPI_LUT(lut_base));
 411
 412         /* Write disable */
 413         lut_base = SEQID_WRDI * 4;
 414         writel(LUT0(CMD, PAD1, SPINOR_OP_WRDI), base + QUADSPI_LUT(lut_base));
 415
 416         /* Enter 4 Byte Mode (Micron) */
 417         lut_base = SEQID_EN4B * 4;
 418         writel(LUT0(CMD, PAD1, SPINOR_OP_EN4B), base + QUADSPI_LUT(lut_base));
 419
 420         /* Enter 4 Byte Mode (Spansion) */
 421         lut_base = SEQID_BRWR * 4;
 422         writel(LUT0(CMD, PAD1, SPINOR_OP_BRWR), base + QUADSPI_LUT(lut_base));
 423
 424         fsl_qspi_lock_lut(q);
 425 }
 426
 427 /* Get the SEQID for the command */
 428 static int fsl_qspi_get_seqid(struct fsl_qspi *q, u8 cmd)
 429 {
 430         switch (cmd) {
 431         case SPINOR_OP_READ_1_1_4:
 432                 return SEQID_QUAD_READ;
 433         case SPINOR_OP_WREN:
 434                 return SEQID_WREN;
 435         case SPINOR_OP_WRDI:
 436                 return SEQID_WRDI;
 437         case SPINOR_OP_RDSR:
 438                 return SEQID_RDSR;
 439         case SPINOR_OP_SE:
 440                 return SEQID_SE;
 441         case SPINOR_OP_CHIP_ERASE:
 442                 return SEQID_CHIP_ERASE;
 443         case SPINOR_OP_PP:
 444                 return SEQID_PP;
 445         case SPINOR_OP_RDID:
 446                 return SEQID_RDID;
 447         case SPINOR_OP_WRSR:
 448                 return SEQID_WRSR;
 449         case SPINOR_OP_RDCR:
 450                 return SEQID_RDCR;
 451         case SPINOR_OP_EN4B:
 452                 return SEQID_EN4B;
 453         case SPINOR_OP_BRWR:
 454                 return SEQID_BRWR;
 455         default:
 456                 dev_err(q->dev, "Unsupported cmd 0x%.2x\n", cmd);
 457                 break;
 458         }
 459         return -EINVAL;
 460 }
 461
 462 static int
 463 fsl_qspi_runcmd(struct fsl_qspi *q, u8 cmd, unsigned int addr, int len)
 464 {
 465         void __iomem *base = q->iobase;
 466         int seqid;
 467         u32 reg, reg2;
 468         int err;
 469
 470         init_completion(&q->c);
 471         dev_dbg(q->dev, "to 0x%.8x:0x%.8x, len:%d, cmd:%.2x\n",
 472                         q->chip_base_addr, addr, len, cmd);
 473
 474         /* save the reg */
 475         reg = readl(base + QUADSPI_MCR);
 476
 477         writel(q->memmap_phy + q->chip_base_addr + addr, base + QUADSPI_SFAR);
 478         writel(QUADSPI_RBCT_WMRK_MASK | QUADSPI_RBCT_RXBRD_USEIPS,
 479                         base + QUADSPI_RBCT);
 480         writel(reg | QUADSPI_MCR_CLR_RXF_MASK, base + QUADSPI_MCR);
 481
 482         do {
 483                 reg2 = readl(base + QUADSPI_SR);
 484                 if (reg2 & (QUADSPI_SR_IP_ACC_MASK | QUADSPI_SR_AHB_ACC_MASK)) {
 485                         udelay(1);
 486                         dev_dbg(q->dev, "The controller is busy, 0x%x\n", reg2);
 487                         continue;
 488                 }
 489                 break;
 490         } while (1);
 491
 492         /* trigger the LUT now */
 493         seqid = fsl_qspi_get_seqid(q, cmd);
 494         writel((seqid << QUADSPI_IPCR_SEQID_SHIFT) | len, base + QUADSPI_IPCR);
 495
 496         /* Wait for the interrupt. */
 497         if (!wait_for_completion_timeout(&q->c, msecs_to_jiffies(1000))) {
 498                 dev_err(q->dev,
 499                         "cmd 0x%.2x timeout, addr@%.8x, FR:0x%.8x, SR:0x%.8x\n",
 500                         cmd, addr, readl(base + QUADSPI_FR),
 501                         readl(base + QUADSPI_SR));
 502                 err = -ETIMEDOUT;
 503         } else {
 504                 err = 0;
 505         }
 506
 507         /* restore the MCR */
 508         writel(reg, base + QUADSPI_MCR);
 509
 510         return err;
 511 }
 512
 513 /* Read out the data from the QUADSPI_RBDR buffer registers. */
 514 static void fsl_qspi_read_data(struct fsl_qspi *q, int len, u8 *rxbuf)
 515 {
 516         u32 tmp;
 517         int i = 0;
 518
 519         while (len > 0) {
 520                 tmp = readl(q->iobase + QUADSPI_RBDR + i * 4);
 521                 tmp = fsl_qspi_endian_xchg(q, tmp);
 522                 dev_dbg(q->dev, "chip addr:0x%.8x, rcv:0x%.8x\n",
 523                                 q->chip_base_addr, tmp);
 524
 525                 if (len >= 4) {
 526                         *((u32 *)rxbuf) = tmp;
 527                         rxbuf += 4;
 528                 } else {
 529                         memcpy(rxbuf, &tmp, len);
 530                         break;
 531                 }
 532
 533                 len -= 4;
 534                 i++;
 535         }
 536 }
 537
 538 /*
 539  * If we have changed the content of the flash by writing or erasing,
 540  * we need to invalidate the AHB buffer. If we do not do so, we may read out
 541  * the wrong data. The spec tells us reset the AHB domain and Serial Flash
 542  * domain at the same time.
 543  */
 544 static inline void fsl_qspi_invalid(struct fsl_qspi *q)
 545 {
 546         u32 reg;
 547
 548         reg = readl(q->iobase + QUADSPI_MCR);
 549         reg |= QUADSPI_MCR_SWRSTHD_MASK | QUADSPI_MCR_SWRSTSD_MASK;
 550         writel(reg, q->iobase + QUADSPI_MCR);
 551
 552         /*
 553          * The minimum delay : 1 AHB + 2 SFCK clocks.
 554          * Delay 1 us is enough.
 555          */
 556         udelay(1);
 557
 558         reg &= ~(QUADSPI_MCR_SWRSTHD_MASK | QUADSPI_MCR_SWRSTSD_MASK);
 559         writel(reg, q->iobase + QUADSPI_MCR);
 560 }
 561
 562 static int fsl_qspi_nor_write(struct fsl_qspi *q, struct spi_nor *nor,
 563                                 u8 opcode, unsigned int to, u32 *txbuf,
 564                                 unsigned count, size_t *retlen)
 565 {
 566         int ret, i, j;
 567         u32 tmp;
 568
 569         dev_dbg(q->dev, "to 0x%.8x:0x%.8x, len : %d\n",
 570                 q->chip_base_addr, to, count);
 571
 572         /* clear the TX FIFO. */
 573         tmp = readl(q->iobase + QUADSPI_MCR);
 574         writel(tmp | QUADSPI_MCR_CLR_TXF_MASK, q->iobase + QUADSPI_MCR);
 575
 576         /* fill the TX data to the FIFO */
 577         for (j = 0, i = ((count + 3) / 4); j < i; j++) {
 578                 tmp = fsl_qspi_endian_xchg(q, *txbuf);
 579                 writel(tmp, q->iobase + QUADSPI_TBDR);
 580                 txbuf++;
 581         }
 582
 583         /* fill the TXFIFO upto 16 bytes for i.MX7d */
 584         if (needs_fill_txfifo(q))
 585                 for (; i < 4; i++)
 586                         writel(tmp, q->iobase + QUADSPI_TBDR);
 587
 588         /* Trigger it */
 589         ret = fsl_qspi_runcmd(q, opcode, to, count);
 590
 591         if (ret == 0 && retlen)
 592                 *retlen += count;
 593
 594         return ret;
 595 }
 596
 597 static void fsl_qspi_set_map_addr(struct fsl_qspi *q)
 598 {
 599         int nor_size = q->nor_size;
 600         void __iomem *base = q->iobase;
 601
 602         writel(nor_size + q->memmap_phy, base + QUADSPI_SFA1AD);
 603         writel(nor_size * 2 + q->memmap_phy, base + QUADSPI_SFA2AD);
 604         writel(nor_size * 3 + q->memmap_phy, base + QUADSPI_SFB1AD);
 605         writel(nor_size * 4 + q->memmap_phy, base + QUADSPI_SFB2AD);
 606 }
 607
 608 /*
 609  * There are two different ways to read out the data from the flash:
 610  *  the "IP Command Read" and the "AHB Command Read".
 611  *
 612  * The IC guy suggests we use the "AHB Command Read" which is faster
 613  * then the "IP Command Read". (What's more is that there is a bug in
 614  * the "IP Command Read" in the Vybrid.)
 615  *
 616  * After we set up the registers for the "AHB Command Read", we can use
 617  * the memcpy to read the data directly. A "missed" access to the buffer
 618  * causes the controller to clear the buffer, and use the sequence pointed
 619  * by the QUADSPI_BFGENCR[SEQID] to initiate a read from the flash.
 620  */
 621 static void fsl_qspi_init_abh_read(struct fsl_qspi *q)
 622 {
 623         void __iomem *base = q->iobase;
 624         int seqid;
 625
 626         /* AHB configuration for access buffer 0/1/2 .*/
 627         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF0CR);
 628         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF1CR);
 629         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF2CR);
 630         /*
 631          * Set ADATSZ with the maximum AHB buffer size to improve the
 632          * read performance.
 633          */
 634         writel(QUADSPI_BUF3CR_ALLMST_MASK | ((q->devtype_data->ahb_buf_size / 8)
 635                         << QUADSPI_BUF3CR_ADATSZ_SHIFT), base + QUADSPI_BUF3CR);
 636
 637         /* We only use the buffer3 */
 638         writel(0, base + QUADSPI_BUF0IND);
 639         writel(0, base + QUADSPI_BUF1IND);
 640         writel(0, base + QUADSPI_BUF2IND);
 641
 642         /* Set the default lut sequence for AHB Read. */
 643         seqid = fsl_qspi_get_seqid(q, q->nor[0].read_opcode);
 644         writel(seqid << QUADSPI_BFGENCR_SEQID_SHIFT,
 645                 q->iobase + QUADSPI_BFGENCR);
 646 }
 647
 648 /* We use this function to do some basic init for spi_nor_scan(). */
 649 static int fsl_qspi_nor_setup(struct fsl_qspi *q)
 650 {
 651         void __iomem *base = q->iobase;
 652         u32 reg;
 653         int ret;
 654
 655         /* the default frequency, we will change it in the future.*/
 656         ret = clk_set_rate(q->clk, 66000000);
 657         if (ret)
 658                 return ret;
 659
 660         /* Init the LUT table. */
 661         fsl_qspi_init_lut(q);
 662
 663         /* Disable the module */
 664         writel(QUADSPI_MCR_MDIS_MASK | QUADSPI_MCR_RESERVED_MASK,
 665                         base + QUADSPI_MCR);
 666
 667         reg = readl(base + QUADSPI_SMPR);
 668         writel(reg & ~(QUADSPI_SMPR_FSDLY_MASK
 669                         | QUADSPI_SMPR_FSPHS_MASK
 670                         | QUADSPI_SMPR_HSENA_MASK
 671                         | QUADSPI_SMPR_DDRSMP_MASK), base + QUADSPI_SMPR);
 672
 673         /* Enable the module */
 674         writel(QUADSPI_MCR_RESERVED_MASK | QUADSPI_MCR_END_CFG_MASK,
 675                         base + QUADSPI_MCR);
 676
 677         /* enable the interrupt */
 678         writel(QUADSPI_RSER_TFIE, q->iobase + QUADSPI_RSER);
 679
 680         return 0;
 681 }
 682
 683 static int fsl_qspi_nor_setup_last(struct fsl_qspi *q)
 684 {
 685         unsigned long rate = q->clk_rate;
 686         int ret;
 687
 688         if (needs_4x_clock(q))
 689                 rate *= 4;
 690
 691         ret = clk_set_rate(q->clk, rate);
 692         if (ret)
 693                 return ret;
 694
 695         /* Init the LUT table again. */
 696         fsl_qspi_init_lut(q);
 697
 698         /* Init for AHB read */
 699         fsl_qspi_init_abh_read(q);
 700
 701         return 0;
 702 }
 703
 704 static const struct of_device_id fsl_qspi_dt_ids[] = {
 705         { .compatible = "fsl,vf610-qspi", .data = (void *)&vybrid_data, },
 706         { .compatible = "fsl,imx6sx-qspi", .data = (void *)&imx6sx_data, },
 707         { .compatible = "fsl,imx7d-qspi", .data = (void *)&imx7d_data, },
 708         { /* sentinel */ }
 709 };
 710 MODULE_DEVICE_TABLE(of, fsl_qspi_dt_ids);
 711
 712 static void fsl_qspi_set_base_addr(struct fsl_qspi *q, struct spi_nor *nor)
 713 {
 714         q->chip_base_addr = q->nor_size * (nor - q->nor);
 715 }
 716
 717 static int fsl_qspi_read_reg(struct spi_nor *nor, u8 opcode, u8 *buf, int len)
 718 {
 719         int ret;
 720         struct fsl_qspi *q = nor->priv;
 721
 722         ret = fsl_qspi_runcmd(q, opcode, 0, len);
 723         if (ret)
 724                 return ret;
 725
 726         fsl_qspi_read_data(q, len, buf);
 727         return 0;
 728 }
 729
 730 static int fsl_qspi_write_reg(struct spi_nor *nor, u8 opcode, u8 *buf, int len,
 731                         int write_enable)
 732 {
 733         struct fsl_qspi *q = nor->priv;
 734         int ret;
 735
 736         if (!buf) {
 737                 ret = fsl_qspi_runcmd(q, opcode, 0, 1);
 738                 if (ret)
 739                         return ret;
 740
 741                 if (opcode == SPINOR_OP_CHIP_ERASE)
 742                         fsl_qspi_invalid(q);
 743
 744         } else if (len > 0) {
 745                 ret = fsl_qspi_nor_write(q, nor, opcode, 0,
 746                                         (u32 *)buf, len, NULL);
 747         } else {
 748                 dev_err(q->dev, "invalid cmd %d\n", opcode);
 749                 ret = -EINVAL;
 750         }
 751
 752         return ret;
 753 }
 754
 755 static void fsl_qspi_write(struct spi_nor *nor, loff_t to,
 756                 size_t len, size_t *retlen, const u_char *buf)
 757 {
 758         struct fsl_qspi *q = nor->priv;
 759
 760         fsl_qspi_nor_write(q, nor, nor->program_opcode, to,
 761                                 (u32 *)buf, len, retlen);
 762
 763         /* invalid the data in the AHB buffer. */
 764         fsl_qspi_invalid(q);
 765 }
 766
 767 static int fsl_qspi_read(struct spi_nor *nor, loff_t from,
 768                 size_t len, size_t *retlen, u_char *buf)
 769 {
 770         struct fsl_qspi *q = nor->priv;
 771         u8 cmd = nor->read_opcode;
 772
 773         /* if necessary,ioremap buffer before AHB read, */
 774         if (!q->ahb_addr) {
 775                 q->memmap_offs = q->chip_base_addr + from;
 776                 q->memmap_len = len > QUADSPI_MIN_IOMAP ? len : QUADSPI_MIN_IOMAP;
 777
 778                 q->ahb_addr = ioremap_nocache(
 779                                 q->memmap_phy + q->memmap_offs,
 780                                 q->memmap_len);
 781                 if (!q->ahb_addr) {
 782                         dev_err(q->dev, "ioremap failed\n");
 783                         return -ENOMEM;
 784                 }
 785         /* ioremap if the data requested is out of range */
 786         } else if (q->chip_base_addr + from < q->memmap_offs
 787                         || q->chip_base_addr + from + len >
 788                         q->memmap_offs + q->memmap_len) {
 789                 iounmap(q->ahb_addr);
 790
 791                 q->memmap_offs = q->chip_base_addr + from;
 792                 q->memmap_len = len > QUADSPI_MIN_IOMAP ? len : QUADSPI_MIN_IOMAP;
 793                 q->ahb_addr = ioremap_nocache(
 794                                 q->memmap_phy + q->memmap_offs,
 795                                 q->memmap_len);
 796                 if (!q->ahb_addr) {
 797                         dev_err(q->dev, "ioremap failed\n");
 798                         return -ENOMEM;
 799                 }
 800         }
 801
 802         dev_dbg(q->dev, "cmd [%x],read from 0x%p, len:%d\n",
 803                 cmd, q->ahb_addr + q->chip_base_addr + from - q->memmap_offs,
 804                 len);
 805
 806         /* Read out the data directly from the AHB buffer.*/
 807         memcpy(buf, q->ahb_addr + q->chip_base_addr + from - q->memmap_offs,
 808                 len);
 809
 810         *retlen += len;
 811         return 0;
 812 }
 813
 814 static int fsl_qspi_erase(struct spi_nor *nor, loff_t offs)
 815 {
 816         struct fsl_qspi *q = nor->priv;
 817         int ret;
 818
 819         dev_dbg(nor->dev, "%dKiB at 0x%08x:0x%08x\n",
 820                 nor->mtd->erasesize / 1024, q->chip_base_addr, (u32)offs);
 821
 822         ret = fsl_qspi_runcmd(q, nor->erase_opcode, offs, 0);
 823         if (ret)
 824                 return ret;
 825
 826         fsl_qspi_invalid(q);
 827         return 0;
 828 }
 829
 830 static int fsl_qspi_prep(struct spi_nor *nor, enum spi_nor_ops ops)
 831 {
 832         struct fsl_qspi *q = nor->priv;
 833         int ret;
 834
 835         mutex_lock(&q->lock);
 836         ret = clk_enable(q->clk_en);
 837         if (ret)
 838                 goto err_mutex;
 839
 840         ret = clk_enable(q->clk);
 841         if (ret)
 842                 goto err_clk;
 843
 844         fsl_qspi_set_base_addr(q, nor);
 845         return 0;
 846
 847 err_clk:
 848         clk_disable(q->clk_en);
 849 err_mutex:
 850         mutex_unlock(&q->lock);
 851
 852         return ret;
 853 }
 854
 855 static void fsl_qspi_unprep(struct spi_nor *nor, enum spi_nor_ops ops)
 856 {
 857         struct fsl_qspi *q = nor->priv;
 858
 859         clk_disable(q->clk);
 860         clk_disable(q->clk_en);
 861         mutex_unlock(&q->lock);
 862 }
 863
 864 static int fsl_qspi_probe(struct platform_device *pdev)
 865 {
 866         struct device_node *np = pdev->dev.of_node;
 867         struct mtd_part_parser_data ppdata;
 868         struct device *dev = &pdev->dev;
 869         struct fsl_qspi *q;
 870         struct resource *res;
 871         struct spi_nor *nor;
 872         struct mtd_info *mtd;
 873         int ret, i = 0;
 874         const struct of_device_id *of_id =
 875                         of_match_device(fsl_qspi_dt_ids, &pdev->dev);
 876
 877         q = devm_kzalloc(dev, sizeof(*q), GFP_KERNEL);
 878         if (!q)
 879                 return -ENOMEM;
 880
 881         q->nor_num = of_get_child_count(dev->of_node);
 882         if (!q->nor_num || q->nor_num > FSL_QSPI_MAX_CHIP)
 883                 return -ENODEV;
 884
 885         /* find the resources */
 886         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "QuadSPI");
 887         q->iobase = devm_ioremap_resource(dev, res);
 888         if (IS_ERR(q->iobase))
 889                 return PTR_ERR(q->iobase);
 890
 891         res = platform_get_resource_byname(pdev, IORESOURCE_MEM,
 892                                         "QuadSPI-memory");
 893         if (!devm_request_mem_region(dev, res->start, resource_size(res),
 894                                      res->name)) {
 895                 dev_err(dev, "can't request region for resource %pR\n", res);
 896                 return -EBUSY;
 897         }
 898
 899         q->memmap_phy = res->start;
 900
 901         /* find the clocks */
 902         q->clk_en = devm_clk_get(dev, "qspi_en");
 903         if (IS_ERR(q->clk_en))
 904                 return PTR_ERR(q->clk_en);
 905
 906         q->clk = devm_clk_get(dev, "qspi");
 907         if (IS_ERR(q->clk))
 908                 return PTR_ERR(q->clk);
 909
 910         ret = clk_prepare_enable(q->clk_en);
 911         if (ret) {
 912                 dev_err(dev, "cannot enable the qspi_en clock: %d\n", ret);
 913                 return ret;
 914         }
 915
 916         ret = clk_prepare_enable(q->clk);
 917         if (ret) {
 918                 dev_err(dev, "cannot enable the qspi clock: %d\n", ret);
 919                 goto clk_failed;
 920         }
 921
 922         /* find the irq */
 923         ret = platform_get_irq(pdev, 0);
 924         if (ret < 0) {
 925                 dev_err(dev, "failed to get the irq: %d\n", ret);
 926                 goto irq_failed;
 927         }
 928
 929         ret = devm_request_irq(dev, ret,
 930                         fsl_qspi_irq_handler, 0, pdev->name, q);
 931         if (ret) {
 932                 dev_err(dev, "failed to request irq: %d\n", ret);
 933                 goto irq_failed;
 934         }
 935
 936         q->dev = dev;
 937         q->devtype_data = (struct fsl_qspi_devtype_data *)of_id->data;
 938         platform_set_drvdata(pdev, q);
 939
 940         ret = fsl_qspi_nor_setup(q);
 941         if (ret)
 942                 goto irq_failed;
 943
 944         if (of_get_property(np, "fsl,qspi-has-second-chip", NULL))
 945                 q->has_second_chip = true;
 946
 947         mutex_init(&q->lock);
 948
 949         /* iterate the subnodes. */
 950         for_each_available_child_of_node(dev->of_node, np) {
 951                 char modalias[40];
 952
 953                 /* skip the holes */
 954                 if (!q->has_second_chip)
 955                         i *= 2;
 956
 957                 nor = &q->nor[i];
 958                 mtd = &q->mtd[i];
 959
 960                 nor->mtd = mtd;
 961                 nor->dev = dev;
 962                 nor->priv = q;
 963                 mtd->priv = nor;
 964
 965                 /* fill the hooks */
 966                 nor->read_reg = fsl_qspi_read_reg;
 967                 nor->write_reg = fsl_qspi_write_reg;
 968                 nor->read = fsl_qspi_read;
 969                 nor->write = fsl_qspi_write;
 970                 nor->erase = fsl_qspi_erase;
 971
 972                 nor->prepare = fsl_qspi_prep;
 973                 nor->unprepare = fsl_qspi_unprep;
 974
 975                 ret = of_modalias_node(np, modalias, sizeof(modalias));
 976                 if (ret < 0)
 977                         goto mutex_failed;
 978
 979                 ret = of_property_read_u32(np, "spi-max-frequency",
 980                                 &q->clk_rate);
 981                 if (ret < 0)
 982                         goto mutex_failed;
 983
 984                 /* set the chip address for READID */
 985                 fsl_qspi_set_base_addr(q, nor);
 986
 987                 ret = spi_nor_scan(nor, modalias, SPI_NOR_QUAD);
 988                 if (ret)
 989                         goto mutex_failed;
 990
 991                 ppdata.of_node = np;
 992                 ret = mtd_device_parse_register(mtd, NULL, &ppdata, NULL, 0);
 993                 if (ret)
 994                         goto mutex_failed;
 995
 996                 /* Set the correct NOR size now. */
 997                 if (q->nor_size == 0) {
 998                         q->nor_size = mtd->size;
 999
1000                         /* Map the SPI NOR to accessiable address */
1001                         fsl_qspi_set_map_addr(q);
1002                 }
1003
1004                 /*
1005                  * The TX FIFO is 64 bytes in the Vybrid, but the Page Program
1006                  * may writes 265 bytes per time. The write is working in the
1007                  * unit of the TX FIFO, not in the unit of the SPI NOR's page
1008                  * size.
1009                  *
1010                  * So shrink the spi_nor->page_size if it is larger then the
1011                  * TX FIFO.
1012                  */
1013                 if (nor->page_size > q->devtype_data->txfifo)
1014                         nor->page_size = q->devtype_data->txfifo;
1015
1016                 i++;
1017         }
1018
1019         /* finish the rest init. */
1020         ret = fsl_qspi_nor_setup_last(q);
1021         if (ret)
1022                 goto last_init_failed;
1023
1024         clk_disable(q->clk);
1025         clk_disable(q->clk_en);
1026         return 0;
1027
1028 last_init_failed:
1029         for (i = 0; i < q->nor_num; i++) {
1030                 /* skip the holes */
1031                 if (!q->has_second_chip)
1032                         i *= 2;
1033                 mtd_device_unregister(&q->mtd[i]);
1034         }
1035 mutex_failed:
1036         mutex_destroy(&q->lock);
1037 irq_failed:
1038         clk_disable_unprepare(q->clk);
1039 clk_failed:
1040         clk_disable_unprepare(q->clk_en);
1041         return ret;
1042 }
1043
1044 static int fsl_qspi_remove(struct platform_device *pdev)
1045 {
1046         struct fsl_qspi *q = platform_get_drvdata(pdev);
1047         int i;
1048
1049         for (i = 0; i < q->nor_num; i++) {
1050                 /* skip the holes */
1051                 if (!q->has_second_chip)
1052                         i *= 2;
1053                 mtd_device_unregister(&q->mtd[i]);
1054         }
1055
1056         /* disable the hardware */
1057         writel(QUADSPI_MCR_MDIS_MASK, q->iobase + QUADSPI_MCR);
1058         writel(0x0, q->iobase + QUADSPI_RSER);
1059
1060         mutex_destroy(&q->lock);
1061         clk_unprepare(q->clk);
1062         clk_unprepare(q->clk_en);
1063
1064         if (q->ahb_addr)
1065                 iounmap(q->ahb_addr);
1066
1067         return 0;
1068 }
1069
1070 static int fsl_qspi_suspend(struct platform_device *pdev, pm_message_t state)
1071 {
1072         return 0;
1073 }
1074
1075 static int fsl_qspi_resume(struct platform_device *pdev)
1076 {
1077         struct fsl_qspi *q = platform_get_drvdata(pdev);
1078
1079         fsl_qspi_nor_setup(q);
1080         fsl_qspi_set_map_addr(q);
1081         fsl_qspi_nor_setup_last(q);
1082
1083         return 0;
1084 }
1085
1086 static struct platform_driver fsl_qspi_driver = {
1087         .driver = {
1088                 .name   = "fsl-quadspi",
1089                 .bus    = &platform_bus_type,
1090                 .of_match_table = fsl_qspi_dt_ids,
1091         },
1092         .probe          = fsl_qspi_probe,
1093         .remove         = fsl_qspi_remove,
1094         .suspend        = fsl_qspi_suspend,
1095         .resume         = fsl_qspi_resume,
1096 };
1097 module_platform_driver(fsl_qspi_driver);
1098
1099 MODULE_DESCRIPTION("Freescale QuadSPI Controller Driver");
1100 MODULE_AUTHOR("Freescale Semiconductor Inc.");
1101 MODULE_LICENSE("GPL v2");