drivers/net/ethernet/broadcom/bnx2x/bnx2x_link.h

   1 /* Copyright 2008-2013 Broadcom Corporation
   2  *
   3  * Unless you and Broadcom execute a separate written software license
   4  * agreement governing use of this software, this software is licensed to you
   5  * under the terms of the GNU General Public License version 2, available
   6  * at http://www.gnu.org/licenses/old-licenses/gpl-2.0.html (the "GPL").
   7  *
   8  * Notwithstanding the above, under no circumstances may you combine this
   9  * software in any way with any other Broadcom software provided under a
  10  * license other than the GPL, without Broadcom's express prior written
  11  * consent.
  12  *
  13  * Written by Yaniv Rosner
  14  *
  15  */
  16
  17 #ifndef BNX2X_LINK_H
  18 #define BNX2X_LINK_H
  19
  20
  21
  22 /***********************************************************/
  23 /*                         Defines                         */
  24 /***********************************************************/
  25 #define DEFAULT_PHY_DEV_ADDR    3
  26 #define E2_DEFAULT_PHY_DEV_ADDR 5
  27
  28
  29
  30 #define BNX2X_FLOW_CTRL_AUTO            PORT_FEATURE_FLOW_CONTROL_AUTO
  31 #define BNX2X_FLOW_CTRL_TX              PORT_FEATURE_FLOW_CONTROL_TX
  32 #define BNX2X_FLOW_CTRL_RX              PORT_FEATURE_FLOW_CONTROL_RX
  33 #define BNX2X_FLOW_CTRL_BOTH            PORT_FEATURE_FLOW_CONTROL_BOTH
  34 #define BNX2X_FLOW_CTRL_NONE            PORT_FEATURE_FLOW_CONTROL_NONE
  35
  36 #define NET_SERDES_IF_XFI               1
  37 #define NET_SERDES_IF_SFI               2
  38 #define NET_SERDES_IF_KR                3
  39 #define NET_SERDES_IF_DXGXS     4
  40
  41 #define SPEED_AUTO_NEG          0
  42 #define SPEED_20000             20000
  43
  44 #define SFP_EEPROM_PAGE_SIZE                    16
  45 #define SFP_EEPROM_VENDOR_NAME_ADDR             0x14
  46 #define SFP_EEPROM_VENDOR_NAME_SIZE             16
  47 #define SFP_EEPROM_VENDOR_OUI_ADDR              0x25
  48 #define SFP_EEPROM_VENDOR_OUI_SIZE              3
  49 #define SFP_EEPROM_PART_NO_ADDR                 0x28
  50 #define SFP_EEPROM_PART_NO_SIZE                 16
  51 #define SFP_EEPROM_REVISION_ADDR                0x38
  52 #define SFP_EEPROM_REVISION_SIZE                4
  53 #define SFP_EEPROM_SERIAL_ADDR                  0x44
  54 #define SFP_EEPROM_SERIAL_SIZE                  16
  55 #define SFP_EEPROM_DATE_ADDR                    0x54 /* ASCII YYMMDD */
  56 #define SFP_EEPROM_DATE_SIZE                    6
  57 #define PWR_FLT_ERR_MSG_LEN                     250
  58
  59 #define XGXS_EXT_PHY_TYPE(ext_phy_config) \
  60                 ((ext_phy_config) & PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK)
  61 #define XGXS_EXT_PHY_ADDR(ext_phy_config) \
  62                 (((ext_phy_config) & PORT_HW_CFG_XGXS_EXT_PHY_ADDR_MASK) >> \
  63                  PORT_HW_CFG_XGXS_EXT_PHY_ADDR_SHIFT)
  64 #define SERDES_EXT_PHY_TYPE(ext_phy_config) \
  65                 ((ext_phy_config) & PORT_HW_CFG_SERDES_EXT_PHY_TYPE_MASK)
  66
  67 /* Single Media Direct board is the plain 577xx board with CX4/RJ45 jacks */
  68 #define SINGLE_MEDIA_DIRECT(params)     (params->num_phys == 1)
  69 /* Single Media board contains single external phy */
  70 #define SINGLE_MEDIA(params)            (params->num_phys == 2)
  71 /* Dual Media board contains two external phy with different media */
  72 #define DUAL_MEDIA(params)              (params->num_phys == 3)
  73
  74 #define FW_PARAM_PHY_ADDR_MASK          0x000000FF
  75 #define FW_PARAM_PHY_TYPE_MASK          0x0000FF00
  76 #define FW_PARAM_MDIO_CTRL_MASK         0xFFFF0000
  77 #define FW_PARAM_MDIO_CTRL_OFFSET               16
  78 #define FW_PARAM_PHY_ADDR(fw_param) (fw_param & \
  79                                            FW_PARAM_PHY_ADDR_MASK)
  80 #define FW_PARAM_PHY_TYPE(fw_param) (fw_param & \
  81                                            FW_PARAM_PHY_TYPE_MASK)
  82 #define FW_PARAM_MDIO_CTRL(fw_param) ((fw_param & \
  83                                             FW_PARAM_MDIO_CTRL_MASK) >> \
  84                                             FW_PARAM_MDIO_CTRL_OFFSET)
  85 #define FW_PARAM_SET(phy_addr, phy_type, mdio_access) \
  86         (phy_addr | phy_type | mdio_access << FW_PARAM_MDIO_CTRL_OFFSET)
  87
  88
  89 #define PFC_BRB_FULL_LB_XOFF_THRESHOLD                          170
  90 #define PFC_BRB_FULL_LB_XON_THRESHOLD                           250
  91
  92 #define MAXVAL(a, b) (((a) > (b)) ? (a) : (b))
  93
  94 #define BMAC_CONTROL_RX_ENABLE          2
  95 /***********************************************************/
  96 /*                         Structs                         */
  97 /***********************************************************/
  98 #define INT_PHY         0
  99 #define EXT_PHY1        1
 100 #define EXT_PHY2        2
 101 #define MAX_PHYS        3
 102
 103 /* Same configuration is shared between the XGXS and the first external phy */
 104 #define LINK_CONFIG_SIZE (MAX_PHYS - 1)
 105 #define LINK_CONFIG_IDX(_phy_idx) ((_phy_idx == INT_PHY) ? \
 106                                          0 : (_phy_idx - 1))
 107 /***********************************************************/
 108 /*                      bnx2x_phy struct                     */
 109 /*  Defines the required arguments and function per phy    */
 110 /***********************************************************/
 111 struct link_vars;
 112 struct link_params;
 113 struct bnx2x_phy;
 114
 115 typedef u8 (*config_init_t)(struct bnx2x_phy *phy, struct link_params *params,
 116                             struct link_vars *vars);
 117 typedef u8 (*read_status_t)(struct bnx2x_phy *phy, struct link_params *params,
 118                             struct link_vars *vars);
 119 typedef void (*link_reset_t)(struct bnx2x_phy *phy,
 120                              struct link_params *params);
 121 typedef void (*config_loopback_t)(struct bnx2x_phy *phy,
 122                                   struct link_params *params);
 123 typedef u8 (*format_fw_ver_t)(u32 raw, u8 *str, u16 *len);
 124 typedef void (*hw_reset_t)(struct bnx2x_phy *phy, struct link_params *params);
 125 typedef void (*set_link_led_t)(struct bnx2x_phy *phy,
 126                                struct link_params *params, u8 mode);
 127 typedef void (*phy_specific_func_t)(struct bnx2x_phy *phy,
 128                                     struct link_params *params, u32 action);
 129 struct bnx2x_reg_set {
 130         u8  devad;
 131         u16 reg;
 132         u16 val;
 133 };
 134
 135 struct bnx2x_phy {
 136         u32 type;
 137
 138         /* Loaded during init */
 139         u8 addr;
 140         u8 def_md_devad;
 141         u16 flags;
 142         /* No Over-Current detection */
 143 #define FLAGS_NOC                       (1<<1)
 144         /* Fan failure detection required */
 145 #define FLAGS_FAN_FAILURE_DET_REQ       (1<<2)
 146         /* Initialize first the XGXS and only then the phy itself */
 147 #define FLAGS_INIT_XGXS_FIRST           (1<<3)
 148 #define FLAGS_WC_DUAL_MODE              (1<<4)
 149 #define FLAGS_4_PORT_MODE               (1<<5)
 150 #define FLAGS_REARM_LATCH_SIGNAL        (1<<6)
 151 #define FLAGS_SFP_NOT_APPROVED          (1<<7)
 152 #define FLAGS_MDC_MDIO_WA               (1<<8)
 153 #define FLAGS_DUMMY_READ                (1<<9)
 154 #define FLAGS_MDC_MDIO_WA_B0            (1<<10)
 155 #define FLAGS_TX_ERROR_CHECK            (1<<12)
 156 #define FLAGS_EEE                       (1<<13)
 157 #define FLAGS_MDC_MDIO_WA_G             (1<<15)
 158
 159         /* preemphasis values for the rx side */
 160         u16 rx_preemphasis[4];
 161
 162         /* preemphasis values for the tx side */
 163         u16 tx_preemphasis[4];
 164
 165         /* EMAC address for access MDIO */
 166         u32 mdio_ctrl;
 167
 168         u32 supported;
 169
 170         u32 media_type;
 171 #define ETH_PHY_UNSPECIFIED     0x0
 172 #define ETH_PHY_SFPP_10G_FIBER  0x1
 173 #define ETH_PHY_XFP_FIBER               0x2
 174 #define ETH_PHY_DA_TWINAX               0x3
 175 #define ETH_PHY_BASE_T          0x4
 176 #define ETH_PHY_SFP_1G_FIBER    0x5
 177 #define ETH_PHY_KR              0xf0
 178 #define ETH_PHY_CX4             0xf1
 179 #define ETH_PHY_NOT_PRESENT     0xff
 180
 181         /* The address in which version is located*/
 182         u32 ver_addr;
 183
 184         u16 req_flow_ctrl;
 185
 186         u16 req_line_speed;
 187
 188         u32 speed_cap_mask;
 189
 190         u16 req_duplex;
 191         u16 rsrv;
 192         /* Called per phy/port init, and it configures LASI, speed, autoneg,
 193          duplex, flow control negotiation, etc. */
 194         config_init_t config_init;
 195
 196         /* Called due to interrupt. It determines the link, speed */
 197         read_status_t read_status;
 198
 199         /* Called when driver is unloading. Should reset the phy */
 200         link_reset_t link_reset;
 201
 202         /* Set the loopback configuration for the phy */
 203         config_loopback_t config_loopback;
 204
 205         /* Format the given raw number into str up to len */
 206         format_fw_ver_t format_fw_ver;
 207
 208         /* Reset the phy (both ports) */
 209         hw_reset_t hw_reset;
 210
 211         /* Set link led mode (on/off/oper)*/
 212         set_link_led_t set_link_led;
 213
 214         /* PHY Specific tasks */
 215         phy_specific_func_t phy_specific_func;
 216 #define DISABLE_TX      1
 217 #define ENABLE_TX       2
 218 #define PHY_INIT        3
 219 };
 220
 221 /* Inputs parameters to the CLC */
 222 struct link_params {
 223
 224         u8 port;
 225
 226         /* Default / User Configuration */
 227         u8 loopback_mode;
 228 #define LOOPBACK_NONE           0
 229 #define LOOPBACK_EMAC           1
 230 #define LOOPBACK_BMAC           2
 231 #define LOOPBACK_XGXS           3
 232 #define LOOPBACK_EXT_PHY        4
 233 #define LOOPBACK_EXT            5
 234 #define LOOPBACK_UMAC           6
 235 #define LOOPBACK_XMAC           7
 236
 237         /* Device parameters */
 238         u8 mac_addr[6];
 239
 240         u16 req_duplex[LINK_CONFIG_SIZE];
 241         u16 req_flow_ctrl[LINK_CONFIG_SIZE];
 242
 243         u16 req_line_speed[LINK_CONFIG_SIZE]; /* Also determine AutoNeg */
 244
 245         /* shmem parameters */
 246         u32 shmem_base;
 247         u32 shmem2_base;
 248         u32 speed_cap_mask[LINK_CONFIG_SIZE];
 249         u32 switch_cfg;
 250 #define SWITCH_CFG_1G           PORT_FEATURE_CON_SWITCH_1G_SWITCH
 251 #define SWITCH_CFG_10G          PORT_FEATURE_CON_SWITCH_10G_SWITCH
 252 #define SWITCH_CFG_AUTO_DETECT  PORT_FEATURE_CON_SWITCH_AUTO_DETECT
 253
 254         u32 lane_config;
 255
 256         /* Phy register parameter */
 257         u32 chip_id;
 258
 259         /* features */
 260         u32 feature_config_flags;
 261 #define FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED     (1<<0)
 262 #define FEATURE_CONFIG_PFC_ENABLED                      (1<<1)
 263 #define FEATURE_CONFIG_BC_SUPPORTS_OPT_MDL_VRFY         (1<<2)
 264 #define FEATURE_CONFIG_BC_SUPPORTS_DUAL_PHY_OPT_MDL_VRFY        (1<<3)
 265 #define FEATURE_CONFIG_BC_SUPPORTS_AFEX                 (1<<8)
 266 #define FEATURE_CONFIG_AUTOGREEEN_ENABLED                       (1<<9)
 267 #define FEATURE_CONFIG_BC_SUPPORTS_SFP_TX_DISABLED              (1<<10)
 268 #define FEATURE_CONFIG_DISABLE_REMOTE_FAULT_DET         (1<<11)
 269 #define FEATURE_CONFIG_MT_SUPPORT                       (1<<13)
 270 #define FEATURE_CONFIG_BOOT_FROM_SAN                    (1<<14)
 271
 272         /* Will be populated during common init */
 273         struct bnx2x_phy phy[MAX_PHYS];
 274
 275         /* Will be populated during common init */
 276         u8 num_phys;
 277
 278         u8 rsrv;
 279
 280         /* Used to configure the EEE Tx LPI timer, has several modes of
 281          * operation, according to bits 29:28 -
 282          * 2'b00: Timer will be configured by nvram, output will be the value
 283          *        from nvram.
 284          * 2'b01: Timer will be configured by nvram, output will be in
 285          *        microseconds.
 286          * 2'b10: bits 1:0 contain an nvram value which will be used instead
 287          *        of the one located in the nvram. Output will be that value.
 288          * 2'b11: bits 19:0 contain the idle timer in microseconds; output
 289          *        will be in microseconds.
 290          * Bits 31:30 should be 2'b11 in order for EEE to be enabled.
 291          */
 292         u32 eee_mode;
 293 #define EEE_MODE_NVRAM_BALANCED_TIME            (0xa00)
 294 #define EEE_MODE_NVRAM_AGGRESSIVE_TIME          (0x100)
 295 #define EEE_MODE_NVRAM_LATENCY_TIME             (0x6000)
 296 #define EEE_MODE_NVRAM_MASK             (0x3)
 297 #define EEE_MODE_TIMER_MASK             (0xfffff)
 298 #define EEE_MODE_OUTPUT_TIME            (1<<28)
 299 #define EEE_MODE_OVERRIDE_NVRAM         (1<<29)
 300 #define EEE_MODE_ENABLE_LPI             (1<<30)
 301 #define EEE_MODE_ADV_LPI                        (1<<31)
 302
 303         u16 hw_led_mode; /* part of the hw_config read from the shmem */
 304         u32 multi_phy_config;
 305
 306         /* Device pointer passed to all callback functions */
 307         struct bnx2x *bp;
 308         u16 req_fc_auto_adv; /* Should be set to TX / BOTH when
 309                                 req_flow_ctrl is set to AUTO */
 310         u16 link_flags;
 311 #define LINK_FLAGS_INT_DISABLED         (1<<0)
 312         u32 lfa_base;
 313 };
 314
 315 /* Output parameters */
 316 struct link_vars {
 317         u8 phy_flags;
 318 #define PHY_XGXS_FLAG                   (1<<0)
 319 #define PHY_SGMII_FLAG                  (1<<1)
 320 #define PHY_PHYSICAL_LINK_FLAG          (1<<2)
 321 #define PHY_HALF_OPEN_CONN_FLAG         (1<<3)
 322 #define PHY_OVER_CURRENT_FLAG           (1<<4)
 323 #define PHY_SFP_TX_FAULT_FLAG           (1<<5)
 324
 325         u8 mac_type;
 326 #define MAC_TYPE_NONE           0
 327 #define MAC_TYPE_EMAC           1
 328 #define MAC_TYPE_BMAC           2
 329 #define MAC_TYPE_UMAC           3
 330 #define MAC_TYPE_XMAC           4
 331
 332         u8 phy_link_up; /* internal phy link indication */
 333         u8 link_up;
 334
 335         u16 line_speed;
 336         u16 duplex;
 337
 338         u16 flow_ctrl;
 339         u16 ieee_fc;
 340
 341         /* The same definitions as the shmem parameter */
 342         u32 link_status;
 343         u32 eee_status;
 344         u8 fault_detected;
 345         u8 rsrv1;
 346         u16 periodic_flags;
 347 #define PERIODIC_FLAGS_LINK_EVENT       0x0001
 348
 349         u32 aeu_int_mask;
 350         u8 rx_tx_asic_rst;
 351         u8 turn_to_run_wc_rt;
 352         u16 rsrv2;
 353         /* The same definitions as the shmem2 parameter */
 354         u32 link_attr_sync;
 355 };
 356
 357 /***********************************************************/
 358 /*                         Functions                       */
 359 /***********************************************************/
 360 int bnx2x_phy_init(struct link_params *params, struct link_vars *vars);
 361
 362 /* Reset the link. Should be called when driver or interface goes down
 363    Before calling phy firmware upgrade, the reset_ext_phy should be set
 364    to 0 */
 365 int bnx2x_link_reset(struct link_params *params, struct link_vars *vars,
 366                      u8 reset_ext_phy);
 367 int bnx2x_lfa_reset(struct link_params *params, struct link_vars *vars);
 368 /* bnx2x_link_update should be called upon link interrupt */
 369 int bnx2x_link_update(struct link_params *params, struct link_vars *vars);
 370
 371 /* use the following phy functions to read/write from external_phy
 372   In order to use it to read/write internal phy registers, use
 373   DEFAULT_PHY_DEV_ADDR as devad, and (_bank + (_addr & 0xf)) as
 374   the register */
 375 int bnx2x_phy_read(struct link_params *params, u8 phy_addr,
 376                    u8 devad, u16 reg, u16 *ret_val);
 377
 378 int bnx2x_phy_write(struct link_params *params, u8 phy_addr,
 379                     u8 devad, u16 reg, u16 val);
 380
 381 /* Reads the link_status from the shmem,
 382    and update the link vars accordingly */
 383 void bnx2x_link_status_update(struct link_params *input,
 384                             struct link_vars *output);
 385 /* returns string representing the fw_version of the external phy */
 386 int bnx2x_get_ext_phy_fw_version(struct link_params *params, u8 *version,
 387                                  u16 len);
 388
 389 /* Set/Unset the led
 390    Basically, the CLC takes care of the led for the link, but in case one needs
 391    to set/unset the led unnaturally, set the "mode" to LED_MODE_OPER to
 392    blink the led, and LED_MODE_OFF to set the led off.*/
 393 int bnx2x_set_led(struct link_params *params,
 394                   struct link_vars *vars, u8 mode, u32 speed);
 395 #define LED_MODE_OFF                    0
 396 #define LED_MODE_ON                     1
 397 #define LED_MODE_OPER                   2
 398 #define LED_MODE_FRONT_PANEL_OFF        3
 399
 400 /* bnx2x_handle_module_detect_int should be called upon module detection
 401    interrupt */
 402 void bnx2x_handle_module_detect_int(struct link_params *params);
 403
 404 /* Get the actual link status. In case it returns 0, link is up,
 405         otherwise link is down*/
 406 int bnx2x_test_link(struct link_params *params, struct link_vars *vars,
 407                     u8 is_serdes);
 408
 409 /* One-time initialization for external phy after power up */
 410 int bnx2x_common_init_phy(struct bnx2x *bp, u32 shmem_base_path[],
 411                           u32 shmem2_base_path[], u32 chip_id);
 412
 413 /* Reset the external PHY using GPIO */
 414 void bnx2x_ext_phy_hw_reset(struct bnx2x *bp, u8 port);
 415
 416 /* Reset the external of SFX7101 */
 417 void bnx2x_sfx7101_sp_sw_reset(struct bnx2x *bp, struct bnx2x_phy *phy);
 418
 419 /* Read "byte_cnt" bytes from address "addr" from the SFP+ EEPROM */
 420 int bnx2x_read_sfp_module_eeprom(struct bnx2x_phy *phy,
 421                                  struct link_params *params, u16 addr,
 422                                  u8 byte_cnt, u8 *o_buf);
 423
 424 void bnx2x_hw_reset_phy(struct link_params *params);
 425
 426 /* Check swap bit and adjust PHY order */
 427 u32 bnx2x_phy_selection(struct link_params *params);
 428
 429 /* Probe the phys on board, and populate them in "params" */
 430 int bnx2x_phy_probe(struct link_params *params);
 431
 432 /* Checks if fan failure detection is required on one of the phys on board */
 433 u8 bnx2x_fan_failure_det_req(struct bnx2x *bp, u32 shmem_base,
 434                              u32 shmem2_base, u8 port);
 435
 436 /* Open / close the gate between the NIG and the BRB */
 437 void bnx2x_set_rx_filter(struct link_params *params, u8 en);
 438
 439 /* DCBX structs */
 440
 441 /* Number of maximum COS per chip */
 442 #define DCBX_E2E3_MAX_NUM_COS           (2)
 443 #define DCBX_E3B0_MAX_NUM_COS_PORT0     (6)
 444 #define DCBX_E3B0_MAX_NUM_COS_PORT1     (3)
 445 #define DCBX_E3B0_MAX_NUM_COS           ( \
 446                         MAXVAL(DCBX_E3B0_MAX_NUM_COS_PORT0, \
 447                             DCBX_E3B0_MAX_NUM_COS_PORT1))
 448
 449 #define DCBX_MAX_NUM_COS                        ( \
 450                         MAXVAL(DCBX_E3B0_MAX_NUM_COS, \
 451                             DCBX_E2E3_MAX_NUM_COS))
 452
 453 /* PFC port configuration params */
 454 struct bnx2x_nig_brb_pfc_port_params {
 455         /* NIG */
 456         u32 pause_enable;
 457         u32 llfc_out_en;
 458         u32 llfc_enable;
 459         u32 pkt_priority_to_cos;
 460         u8 num_of_rx_cos_priority_mask;
 461         u32 rx_cos_priority_mask[DCBX_MAX_NUM_COS];
 462         u32 llfc_high_priority_classes;
 463         u32 llfc_low_priority_classes;
 464 };
 465
 466
 467 /* ETS port configuration params */
 468 struct bnx2x_ets_bw_params {
 469         u8 bw;
 470 };
 471
 472 struct bnx2x_ets_sp_params {
 473         /**
 474          * valid values are 0 - 5. 0 is highest strict priority.
 475          * There can't be two COS's with the same pri.
 476          */
 477         u8 pri;
 478 };
 479
 480 enum bnx2x_cos_state {
 481         bnx2x_cos_state_strict = 0,
 482         bnx2x_cos_state_bw = 1,
 483 };
 484
 485 struct bnx2x_ets_cos_params {
 486         enum bnx2x_cos_state state ;
 487         union {
 488                 struct bnx2x_ets_bw_params bw_params;
 489                 struct bnx2x_ets_sp_params sp_params;
 490         } params;
 491 };
 492
 493 struct bnx2x_ets_params {
 494         u8 num_of_cos; /* Number of valid COS entries*/
 495         struct bnx2x_ets_cos_params cos[DCBX_MAX_NUM_COS];
 496 };
 497
 498 /* Used to update the PFC attributes in EMAC, BMAC, NIG and BRB
 499  * when link is already up
 500  */
 501 int bnx2x_update_pfc(struct link_params *params,
 502                       struct link_vars *vars,
 503                       struct bnx2x_nig_brb_pfc_port_params *pfc_params);
 504
 505
 506 /* Used to configure the ETS to disable */
 507 int bnx2x_ets_disabled(struct link_params *params,
 508                        struct link_vars *vars);
 509
 510 /* Used to configure the ETS to BW limited */
 511 void bnx2x_ets_bw_limit(const struct link_params *params, const u32 cos0_bw,
 512                         const u32 cos1_bw);
 513
 514 /* Used to configure the ETS to strict */
 515 int bnx2x_ets_strict(const struct link_params *params, const u8 strict_cos);
 516
 517
 518 /*  Configure the COS to ETS according to BW and SP settings.*/
 519 int bnx2x_ets_e3b0_config(const struct link_params *params,
 520                          const struct link_vars *vars,
 521                          struct bnx2x_ets_params *ets_params);
 522 /* Read pfc statistic*/
 523 void bnx2x_pfc_statistic(struct link_params *params, struct link_vars *vars,
 524                                                  u32 pfc_frames_sent[2],
 525                                                  u32 pfc_frames_received[2]);
 526 void bnx2x_init_mod_abs_int(struct bnx2x *bp, struct link_vars *vars,
 527                             u32 chip_id, u32 shmem_base, u32 shmem2_base,
 528                             u8 port);
 529
 530 int bnx2x_sfp_module_detection(struct bnx2x_phy *phy,
 531                                struct link_params *params);
 532
 533 void bnx2x_period_func(struct link_params *params, struct link_vars *vars);
 534
 535 int bnx2x_check_half_open_conn(struct link_params *params,
 536                                struct link_vars *vars, u8 notify);
 537 #endif /* BNX2X_LINK_H */