drivers/net/ethernet/calxeda/xgmac.c

   1 /*
   2  * Copyright 2010-2011 Calxeda, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along with
  14  * this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #include <linux/module.h>
  17 #include <linux/init.h>
  18 #include <linux/kernel.h>
  19 #include <linux/circ_buf.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/etherdevice.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/skbuff.h>
  24 #include <linux/ethtool.h>
  25 #include <linux/if.h>
  26 #include <linux/crc32.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/slab.h>
  29
  30 /* XGMAC Register definitions */
  31 #define XGMAC_CONTROL           0x00000000      /* MAC Configuration */
  32 #define XGMAC_FRAME_FILTER      0x00000004      /* MAC Frame Filter */
  33 #define XGMAC_FLOW_CTRL         0x00000018      /* MAC Flow Control */
  34 #define XGMAC_VLAN_TAG          0x0000001C      /* VLAN Tags */
  35 #define XGMAC_VERSION           0x00000020      /* Version */
  36 #define XGMAC_VLAN_INCL         0x00000024      /* VLAN tag for tx frames */
  37 #define XGMAC_LPI_CTRL          0x00000028      /* LPI Control and Status */
  38 #define XGMAC_LPI_TIMER         0x0000002C      /* LPI Timers Control */
  39 #define XGMAC_TX_PACE           0x00000030      /* Transmit Pace and Stretch */
  40 #define XGMAC_VLAN_HASH         0x00000034      /* VLAN Hash Table */
  41 #define XGMAC_DEBUG             0x00000038      /* Debug */
  42 #define XGMAC_INT_STAT          0x0000003C      /* Interrupt and Control */
  43 #define XGMAC_ADDR_HIGH(reg)    (0x00000040 + ((reg) * 8))
  44 #define XGMAC_ADDR_LOW(reg)     (0x00000044 + ((reg) * 8))
  45 #define XGMAC_HASH(n)           (0x00000300 + (n) * 4) /* HASH table regs */
  46 #define XGMAC_NUM_HASH          16
  47 #define XGMAC_OMR               0x00000400
  48 #define XGMAC_REMOTE_WAKE       0x00000700      /* Remote Wake-Up Frm Filter */
  49 #define XGMAC_PMT               0x00000704      /* PMT Control and Status */
  50 #define XGMAC_MMC_CTRL          0x00000800      /* XGMAC MMC Control */
  51 #define XGMAC_MMC_INTR_RX       0x00000804      /* Recieve Interrupt */
  52 #define XGMAC_MMC_INTR_TX       0x00000808      /* Transmit Interrupt */
  53 #define XGMAC_MMC_INTR_MASK_RX  0x0000080c      /* Recieve Interrupt Mask */
  54 #define XGMAC_MMC_INTR_MASK_TX  0x00000810      /* Transmit Interrupt Mask */
  55
  56 /* Hardware TX Statistics Counters */
  57 #define XGMAC_MMC_TXOCTET_GB_LO 0x00000814
  58 #define XGMAC_MMC_TXOCTET_GB_HI 0x00000818
  59 #define XGMAC_MMC_TXFRAME_GB_LO 0x0000081C
  60 #define XGMAC_MMC_TXFRAME_GB_HI 0x00000820
  61 #define XGMAC_MMC_TXBCFRAME_G   0x00000824
  62 #define XGMAC_MMC_TXMCFRAME_G   0x0000082C
  63 #define XGMAC_MMC_TXUCFRAME_GB  0x00000864
  64 #define XGMAC_MMC_TXMCFRAME_GB  0x0000086C
  65 #define XGMAC_MMC_TXBCFRAME_GB  0x00000874
  66 #define XGMAC_MMC_TXUNDERFLOW   0x0000087C
  67 #define XGMAC_MMC_TXOCTET_G_LO  0x00000884
  68 #define XGMAC_MMC_TXOCTET_G_HI  0x00000888
  69 #define XGMAC_MMC_TXFRAME_G_LO  0x0000088C
  70 #define XGMAC_MMC_TXFRAME_G_HI  0x00000890
  71 #define XGMAC_MMC_TXPAUSEFRAME  0x00000894
  72 #define XGMAC_MMC_TXVLANFRAME   0x0000089C
  73
  74 /* Hardware RX Statistics Counters */
  75 #define XGMAC_MMC_RXFRAME_GB_LO 0x00000900
  76 #define XGMAC_MMC_RXFRAME_GB_HI 0x00000904
  77 #define XGMAC_MMC_RXOCTET_GB_LO 0x00000908
  78 #define XGMAC_MMC_RXOCTET_GB_HI 0x0000090C
  79 #define XGMAC_MMC_RXOCTET_G_LO  0x00000910
  80 #define XGMAC_MMC_RXOCTET_G_HI  0x00000914
  81 #define XGMAC_MMC_RXBCFRAME_G   0x00000918
  82 #define XGMAC_MMC_RXMCFRAME_G   0x00000920
  83 #define XGMAC_MMC_RXCRCERR      0x00000928
  84 #define XGMAC_MMC_RXRUNT        0x00000930
  85 #define XGMAC_MMC_RXJABBER      0x00000934
  86 #define XGMAC_MMC_RXUCFRAME_G   0x00000970
  87 #define XGMAC_MMC_RXLENGTHERR   0x00000978
  88 #define XGMAC_MMC_RXPAUSEFRAME  0x00000988
  89 #define XGMAC_MMC_RXOVERFLOW    0x00000990
  90 #define XGMAC_MMC_RXVLANFRAME   0x00000998
  91 #define XGMAC_MMC_RXWATCHDOG    0x000009a0
  92
  93 /* DMA Control and Status Registers */
  94 #define XGMAC_DMA_BUS_MODE      0x00000f00      /* Bus Mode */
  95 #define XGMAC_DMA_TX_POLL       0x00000f04      /* Transmit Poll Demand */
  96 #define XGMAC_DMA_RX_POLL       0x00000f08      /* Received Poll Demand */
  97 #define XGMAC_DMA_RX_BASE_ADDR  0x00000f0c      /* Receive List Base */
  98 #define XGMAC_DMA_TX_BASE_ADDR  0x00000f10      /* Transmit List Base */
  99 #define XGMAC_DMA_STATUS        0x00000f14      /* Status Register */
 100 #define XGMAC_DMA_CONTROL       0x00000f18      /* Ctrl (Operational Mode) */
 101 #define XGMAC_DMA_INTR_ENA      0x00000f1c      /* Interrupt Enable */
 102 #define XGMAC_DMA_MISS_FRAME_CTR 0x00000f20     /* Missed Frame Counter */
 103 #define XGMAC_DMA_RI_WDOG_TIMER 0x00000f24      /* RX Intr Watchdog Timer */
 104 #define XGMAC_DMA_AXI_BUS       0x00000f28      /* AXI Bus Mode */
 105 #define XGMAC_DMA_AXI_STATUS    0x00000f2C      /* AXI Status */
 106 #define XGMAC_DMA_HW_FEATURE    0x00000f58      /* Enabled Hardware Features */
 107
 108 #define XGMAC_ADDR_AE           0x80000000
 109 #define XGMAC_MAX_FILTER_ADDR   31
 110
 111 /* PMT Control and Status */
 112 #define XGMAC_PMT_POINTER_RESET 0x80000000
 113 #define XGMAC_PMT_GLBL_UNICAST  0x00000200
 114 #define XGMAC_PMT_WAKEUP_RX_FRM 0x00000040
 115 #define XGMAC_PMT_MAGIC_PKT     0x00000020
 116 #define XGMAC_PMT_WAKEUP_FRM_EN 0x00000004
 117 #define XGMAC_PMT_MAGIC_PKT_EN  0x00000002
 118 #define XGMAC_PMT_POWERDOWN     0x00000001
 119
 120 #define XGMAC_CONTROL_SPD       0x40000000      /* Speed control */
 121 #define XGMAC_CONTROL_SPD_MASK  0x60000000
 122 #define XGMAC_CONTROL_SPD_1G    0x60000000
 123 #define XGMAC_CONTROL_SPD_2_5G  0x40000000
 124 #define XGMAC_CONTROL_SPD_10G   0x00000000
 125 #define XGMAC_CONTROL_SARC      0x10000000      /* Source Addr Insert/Replace */
 126 #define XGMAC_CONTROL_SARK_MASK 0x18000000
 127 #define XGMAC_CONTROL_CAR       0x04000000      /* CRC Addition/Replacement */
 128 #define XGMAC_CONTROL_CAR_MASK  0x06000000
 129 #define XGMAC_CONTROL_DP        0x01000000      /* Disable Padding */
 130 #define XGMAC_CONTROL_WD        0x00800000      /* Disable Watchdog on rx */
 131 #define XGMAC_CONTROL_JD        0x00400000      /* Jabber disable */
 132 #define XGMAC_CONTROL_JE        0x00100000      /* Jumbo frame */
 133 #define XGMAC_CONTROL_LM        0x00001000      /* Loop-back mode */
 134 #define XGMAC_CONTROL_IPC       0x00000400      /* Checksum Offload */
 135 #define XGMAC_CONTROL_ACS       0x00000080      /* Automatic Pad/FCS Strip */
 136 #define XGMAC_CONTROL_DDIC      0x00000010      /* Disable Deficit Idle Count */
 137 #define XGMAC_CONTROL_TE        0x00000008      /* Transmitter Enable */
 138 #define XGMAC_CONTROL_RE        0x00000004      /* Receiver Enable */
 139
 140 /* XGMAC Frame Filter defines */
 141 #define XGMAC_FRAME_FILTER_PR   0x00000001      /* Promiscuous Mode */
 142 #define XGMAC_FRAME_FILTER_HUC  0x00000002      /* Hash Unicast */
 143 #define XGMAC_FRAME_FILTER_HMC  0x00000004      /* Hash Multicast */
 144 #define XGMAC_FRAME_FILTER_DAIF 0x00000008      /* DA Inverse Filtering */
 145 #define XGMAC_FRAME_FILTER_PM   0x00000010      /* Pass all multicast */
 146 #define XGMAC_FRAME_FILTER_DBF  0x00000020      /* Disable Broadcast frames */
 147 #define XGMAC_FRAME_FILTER_SAIF 0x00000100      /* Inverse Filtering */
 148 #define XGMAC_FRAME_FILTER_SAF  0x00000200      /* Source Address Filter */
 149 #define XGMAC_FRAME_FILTER_HPF  0x00000400      /* Hash or perfect Filter */
 150 #define XGMAC_FRAME_FILTER_VHF  0x00000800      /* VLAN Hash Filter */
 151 #define XGMAC_FRAME_FILTER_VPF  0x00001000      /* VLAN Perfect Filter */
 152 #define XGMAC_FRAME_FILTER_RA   0x80000000      /* Receive all mode */
 153
 154 /* XGMAC FLOW CTRL defines */
 155 #define XGMAC_FLOW_CTRL_PT_MASK 0xffff0000      /* Pause Time Mask */
 156 #define XGMAC_FLOW_CTRL_PT_SHIFT        16
 157 #define XGMAC_FLOW_CTRL_DZQP    0x00000080      /* Disable Zero-Quanta Phase */
 158 #define XGMAC_FLOW_CTRL_PLT     0x00000020      /* Pause Low Threshhold */
 159 #define XGMAC_FLOW_CTRL_PLT_MASK 0x00000030     /* PLT MASK */
 160 #define XGMAC_FLOW_CTRL_UP      0x00000008      /* Unicast Pause Frame Detect */
 161 #define XGMAC_FLOW_CTRL_RFE     0x00000004      /* Rx Flow Control Enable */
 162 #define XGMAC_FLOW_CTRL_TFE     0x00000002      /* Tx Flow Control Enable */
 163 #define XGMAC_FLOW_CTRL_FCB_BPA 0x00000001      /* Flow Control Busy ... */
 164
 165 /* XGMAC_INT_STAT reg */
 166 #define XGMAC_INT_STAT_PMTIM    0x00800000      /* PMT Interrupt Mask */
 167 #define XGMAC_INT_STAT_PMT      0x0080          /* PMT Interrupt Status */
 168 #define XGMAC_INT_STAT_LPI      0x0040          /* LPI Interrupt Status */
 169
 170 /* DMA Bus Mode register defines */
 171 #define DMA_BUS_MODE_SFT_RESET  0x00000001      /* Software Reset */
 172 #define DMA_BUS_MODE_DSL_MASK   0x0000007c      /* Descriptor Skip Length */
 173 #define DMA_BUS_MODE_DSL_SHIFT  2               /* (in DWORDS) */
 174 #define DMA_BUS_MODE_ATDS       0x00000080      /* Alternate Descriptor Size */
 175
 176 /* Programmable burst length */
 177 #define DMA_BUS_MODE_PBL_MASK   0x00003f00      /* Programmable Burst Len */
 178 #define DMA_BUS_MODE_PBL_SHIFT  8
 179 #define DMA_BUS_MODE_FB         0x00010000      /* Fixed burst */
 180 #define DMA_BUS_MODE_RPBL_MASK  0x003e0000      /* Rx-Programmable Burst Len */
 181 #define DMA_BUS_MODE_RPBL_SHIFT 17
 182 #define DMA_BUS_MODE_USP        0x00800000
 183 #define DMA_BUS_MODE_8PBL       0x01000000
 184 #define DMA_BUS_MODE_AAL        0x02000000
 185
 186 /* DMA Bus Mode register defines */
 187 #define DMA_BUS_PR_RATIO_MASK   0x0000c000      /* Rx/Tx priority ratio */
 188 #define DMA_BUS_PR_RATIO_SHIFT  14
 189 #define DMA_BUS_FB              0x00010000      /* Fixed Burst */
 190
 191 /* DMA Control register defines */
 192 #define DMA_CONTROL_ST          0x00002000      /* Start/Stop Transmission */
 193 #define DMA_CONTROL_SR          0x00000002      /* Start/Stop Receive */
 194 #define DMA_CONTROL_DFF         0x01000000      /* Disable flush of rx frames */
 195 #define DMA_CONTROL_OSF         0x00000004      /* Operate on 2nd tx frame */
 196
 197 /* DMA Normal interrupt */
 198 #define DMA_INTR_ENA_NIE        0x00010000      /* Normal Summary */
 199 #define DMA_INTR_ENA_AIE        0x00008000      /* Abnormal Summary */
 200 #define DMA_INTR_ENA_ERE        0x00004000      /* Early Receive */
 201 #define DMA_INTR_ENA_FBE        0x00002000      /* Fatal Bus Error */
 202 #define DMA_INTR_ENA_ETE        0x00000400      /* Early Transmit */
 203 #define DMA_INTR_ENA_RWE        0x00000200      /* Receive Watchdog */
 204 #define DMA_INTR_ENA_RSE        0x00000100      /* Receive Stopped */
 205 #define DMA_INTR_ENA_RUE        0x00000080      /* Receive Buffer Unavailable */
 206 #define DMA_INTR_ENA_RIE        0x00000040      /* Receive Interrupt */
 207 #define DMA_INTR_ENA_UNE        0x00000020      /* Tx Underflow */
 208 #define DMA_INTR_ENA_OVE        0x00000010      /* Receive Overflow */
 209 #define DMA_INTR_ENA_TJE        0x00000008      /* Transmit Jabber */
 210 #define DMA_INTR_ENA_TUE        0x00000004      /* Transmit Buffer Unavail */
 211 #define DMA_INTR_ENA_TSE        0x00000002      /* Transmit Stopped */
 212 #define DMA_INTR_ENA_TIE        0x00000001      /* Transmit Interrupt */
 213
 214 #define DMA_INTR_NORMAL         (DMA_INTR_ENA_NIE | DMA_INTR_ENA_RIE | \
 215                                  DMA_INTR_ENA_TUE | DMA_INTR_ENA_TIE)
 216
 217 #define DMA_INTR_ABNORMAL       (DMA_INTR_ENA_AIE | DMA_INTR_ENA_FBE | \
 218                                  DMA_INTR_ENA_RWE | DMA_INTR_ENA_RSE | \
 219                                  DMA_INTR_ENA_RUE | DMA_INTR_ENA_UNE | \
 220                                  DMA_INTR_ENA_OVE | DMA_INTR_ENA_TJE | \
 221                                  DMA_INTR_ENA_TSE)
 222
 223 /* DMA default interrupt mask */
 224 #define DMA_INTR_DEFAULT_MASK   (DMA_INTR_NORMAL | DMA_INTR_ABNORMAL)
 225
 226 /* DMA Status register defines */
 227 #define DMA_STATUS_GMI          0x08000000      /* MMC interrupt */
 228 #define DMA_STATUS_GLI          0x04000000      /* GMAC Line interface int */
 229 #define DMA_STATUS_EB_MASK      0x00380000      /* Error Bits Mask */
 230 #define DMA_STATUS_EB_TX_ABORT  0x00080000      /* Error Bits - TX Abort */
 231 #define DMA_STATUS_EB_RX_ABORT  0x00100000      /* Error Bits - RX Abort */
 232 #define DMA_STATUS_TS_MASK      0x00700000      /* Transmit Process State */
 233 #define DMA_STATUS_TS_SHIFT     20
 234 #define DMA_STATUS_RS_MASK      0x000e0000      /* Receive Process State */
 235 #define DMA_STATUS_RS_SHIFT     17
 236 #define DMA_STATUS_NIS          0x00010000      /* Normal Interrupt Summary */
 237 #define DMA_STATUS_AIS          0x00008000      /* Abnormal Interrupt Summary */
 238 #define DMA_STATUS_ERI          0x00004000      /* Early Receive Interrupt */
 239 #define DMA_STATUS_FBI          0x00002000      /* Fatal Bus Error Interrupt */
 240 #define DMA_STATUS_ETI          0x00000400      /* Early Transmit Interrupt */
 241 #define DMA_STATUS_RWT          0x00000200      /* Receive Watchdog Timeout */
 242 #define DMA_STATUS_RPS          0x00000100      /* Receive Process Stopped */
 243 #define DMA_STATUS_RU           0x00000080      /* Receive Buffer Unavailable */
 244 #define DMA_STATUS_RI           0x00000040      /* Receive Interrupt */
 245 #define DMA_STATUS_UNF          0x00000020      /* Transmit Underflow */
 246 #define DMA_STATUS_OVF          0x00000010      /* Receive Overflow */
 247 #define DMA_STATUS_TJT          0x00000008      /* Transmit Jabber Timeout */
 248 #define DMA_STATUS_TU           0x00000004      /* Transmit Buffer Unavail */
 249 #define DMA_STATUS_TPS          0x00000002      /* Transmit Process Stopped */
 250 #define DMA_STATUS_TI           0x00000001      /* Transmit Interrupt */
 251
 252 /* Common MAC defines */
 253 #define MAC_ENABLE_TX           0x00000008      /* Transmitter Enable */
 254 #define MAC_ENABLE_RX           0x00000004      /* Receiver Enable */
 255
 256 /* XGMAC Operation Mode Register */
 257 #define XGMAC_OMR_TSF           0x00200000      /* TX FIFO Store and Forward */
 258 #define XGMAC_OMR_FTF           0x00100000      /* Flush Transmit FIFO */
 259 #define XGMAC_OMR_TTC           0x00020000      /* Transmit Threshhold Ctrl */
 260 #define XGMAC_OMR_TTC_MASK      0x00030000
 261 #define XGMAC_OMR_RFD           0x00006000      /* FC Deactivation Threshhold */
 262 #define XGMAC_OMR_RFD_MASK      0x00007000      /* FC Deact Threshhold MASK */
 263 #define XGMAC_OMR_RFA           0x00000600      /* FC Activation Threshhold */
 264 #define XGMAC_OMR_RFA_MASK      0x00000E00      /* FC Act Threshhold MASK */
 265 #define XGMAC_OMR_EFC           0x00000100      /* Enable Hardware FC */
 266 #define XGMAC_OMR_FEF           0x00000080      /* Forward Error Frames */
 267 #define XGMAC_OMR_DT            0x00000040      /* Drop TCP/IP csum Errors */
 268 #define XGMAC_OMR_RSF           0x00000020      /* RX FIFO Store and Forward */
 269 #define XGMAC_OMR_RTC_256       0x00000018      /* RX Threshhold Ctrl */
 270 #define XGMAC_OMR_RTC_MASK      0x00000018      /* RX Threshhold Ctrl MASK */
 271
 272 /* XGMAC HW Features Register */
 273 #define DMA_HW_FEAT_TXCOESEL    0x00010000      /* TX Checksum offload */
 274
 275 #define XGMAC_MMC_CTRL_CNT_FRZ  0x00000008
 276
 277 /* XGMAC Descriptor Defines */
 278 #define MAX_DESC_BUF_SZ         (0x2000 - 8)
 279
 280 #define RXDESC_EXT_STATUS       0x00000001
 281 #define RXDESC_CRC_ERR          0x00000002
 282 #define RXDESC_RX_ERR           0x00000008
 283 #define RXDESC_RX_WDOG          0x00000010
 284 #define RXDESC_FRAME_TYPE       0x00000020
 285 #define RXDESC_GIANT_FRAME      0x00000080
 286 #define RXDESC_LAST_SEG         0x00000100
 287 #define RXDESC_FIRST_SEG        0x00000200
 288 #define RXDESC_VLAN_FRAME       0x00000400
 289 #define RXDESC_OVERFLOW_ERR     0x00000800
 290 #define RXDESC_LENGTH_ERR       0x00001000
 291 #define RXDESC_SA_FILTER_FAIL   0x00002000
 292 #define RXDESC_DESCRIPTOR_ERR   0x00004000
 293 #define RXDESC_ERROR_SUMMARY    0x00008000
 294 #define RXDESC_FRAME_LEN_OFFSET 16
 295 #define RXDESC_FRAME_LEN_MASK   0x3fff0000
 296 #define RXDESC_DA_FILTER_FAIL   0x40000000
 297
 298 #define RXDESC1_END_RING        0x00008000
 299
 300 #define RXDESC_IP_PAYLOAD_MASK  0x00000003
 301 #define RXDESC_IP_PAYLOAD_UDP   0x00000001
 302 #define RXDESC_IP_PAYLOAD_TCP   0x00000002
 303 #define RXDESC_IP_PAYLOAD_ICMP  0x00000003
 304 #define RXDESC_IP_HEADER_ERR    0x00000008
 305 #define RXDESC_IP_PAYLOAD_ERR   0x00000010
 306 #define RXDESC_IPV4_PACKET      0x00000040
 307 #define RXDESC_IPV6_PACKET      0x00000080
 308 #define TXDESC_UNDERFLOW_ERR    0x00000001
 309 #define TXDESC_JABBER_TIMEOUT   0x00000002
 310 #define TXDESC_LOCAL_FAULT      0x00000004
 311 #define TXDESC_REMOTE_FAULT     0x00000008
 312 #define TXDESC_VLAN_FRAME       0x00000010
 313 #define TXDESC_FRAME_FLUSHED    0x00000020
 314 #define TXDESC_IP_HEADER_ERR    0x00000040
 315 #define TXDESC_PAYLOAD_CSUM_ERR 0x00000080
 316 #define TXDESC_ERROR_SUMMARY    0x00008000
 317 #define TXDESC_SA_CTRL_INSERT   0x00040000
 318 #define TXDESC_SA_CTRL_REPLACE  0x00080000
 319 #define TXDESC_2ND_ADDR_CHAINED 0x00100000
 320 #define TXDESC_END_RING         0x00200000
 321 #define TXDESC_CSUM_IP          0x00400000
 322 #define TXDESC_CSUM_IP_PAYLD    0x00800000
 323 #define TXDESC_CSUM_ALL         0x00C00000
 324 #define TXDESC_CRC_EN_REPLACE   0x01000000
 325 #define TXDESC_CRC_EN_APPEND    0x02000000
 326 #define TXDESC_DISABLE_PAD      0x04000000
 327 #define TXDESC_FIRST_SEG        0x10000000
 328 #define TXDESC_LAST_SEG         0x20000000
 329 #define TXDESC_INTERRUPT        0x40000000
 330
 331 #define DESC_OWN                0x80000000
 332 #define DESC_BUFFER1_SZ_MASK    0x00001fff
 333 #define DESC_BUFFER2_SZ_MASK    0x1fff0000
 334 #define DESC_BUFFER2_SZ_OFFSET  16
 335
 336 struct xgmac_dma_desc {
 337         __le32 flags;
 338         __le32 buf_size;
 339         __le32 buf1_addr;               /* Buffer 1 Address Pointer */
 340         __le32 buf2_addr;               /* Buffer 2 Address Pointer */
 341         __le32 ext_status;
 342         __le32 res[3];
 343 };
 344
 345 struct xgmac_extra_stats {
 346         /* Transmit errors */
 347         unsigned long tx_jabber;
 348         unsigned long tx_frame_flushed;
 349         unsigned long tx_payload_error;
 350         unsigned long tx_ip_header_error;
 351         unsigned long tx_local_fault;
 352         unsigned long tx_remote_fault;
 353         /* Receive errors */
 354         unsigned long rx_watchdog;
 355         unsigned long rx_da_filter_fail;
 356         unsigned long rx_payload_error;
 357         unsigned long rx_ip_header_error;
 358         /* Tx/Rx IRQ errors */
 359         unsigned long tx_process_stopped;
 360         unsigned long rx_buf_unav;
 361         unsigned long rx_process_stopped;
 362         unsigned long tx_early;
 363         unsigned long fatal_bus_error;
 364 };
 365
 366 struct xgmac_priv {
 367         struct xgmac_dma_desc *dma_rx;
 368         struct sk_buff **rx_skbuff;
 369         unsigned int rx_tail;
 370         unsigned int rx_head;
 371
 372         struct xgmac_dma_desc *dma_tx;
 373         struct sk_buff **tx_skbuff;
 374         unsigned int tx_head;
 375         unsigned int tx_tail;
 376         int tx_irq_cnt;
 377
 378         void __iomem *base;
 379         unsigned int dma_buf_sz;
 380         dma_addr_t dma_rx_phy;
 381         dma_addr_t dma_tx_phy;
 382
 383         struct net_device *dev;
 384         struct device *device;
 385         struct napi_struct napi;
 386
 387         struct xgmac_extra_stats xstats;
 388
 389         spinlock_t stats_lock;
 390         int pmt_irq;
 391         char rx_pause;
 392         char tx_pause;
 393         int wolopts;
 394         struct work_struct tx_timeout_work;
 395 };
 396
 397 /* XGMAC Configuration Settings */
 398 #define MAX_MTU                 9000
 399 #define PAUSE_TIME              0x400
 400
 401 #define DMA_RX_RING_SZ          256
 402 #define DMA_TX_RING_SZ          128
 403 /* minimum number of free TX descriptors required to wake up TX process */
 404 #define TX_THRESH               (DMA_TX_RING_SZ/4)
 405
 406 /* DMA descriptor ring helpers */
 407 #define dma_ring_incr(n, s)     (((n) + 1) & ((s) - 1))
 408 #define dma_ring_space(h, t, s) CIRC_SPACE(h, t, s)
 409 #define dma_ring_cnt(h, t, s)   CIRC_CNT(h, t, s)
 410
 411 #define tx_dma_ring_space(p) \
 412         dma_ring_space((p)->tx_head, (p)->tx_tail, DMA_TX_RING_SZ)
 413
 414 /* XGMAC Descriptor Access Helpers */
 415 static inline void desc_set_buf_len(struct xgmac_dma_desc *p, u32 buf_sz)
 416 {
 417         if (buf_sz > MAX_DESC_BUF_SZ)
 418                 p->buf_size = cpu_to_le32(MAX_DESC_BUF_SZ |
 419                         (buf_sz - MAX_DESC_BUF_SZ) << DESC_BUFFER2_SZ_OFFSET);
 420         else
 421                 p->buf_size = cpu_to_le32(buf_sz);
 422 }
 423
 424 static inline int desc_get_buf_len(struct xgmac_dma_desc *p)
 425 {
 426         u32 len = le32_to_cpu(p->buf_size);
 427         return (len & DESC_BUFFER1_SZ_MASK) +
 428                 ((len & DESC_BUFFER2_SZ_MASK) >> DESC_BUFFER2_SZ_OFFSET);
 429 }
 430
 431 static inline void desc_init_rx_desc(struct xgmac_dma_desc *p, int ring_size,
 432                                      int buf_sz)
 433 {
 434         struct xgmac_dma_desc *end = p + ring_size - 1;
 435
 436         memset(p, 0, sizeof(*p) * ring_size);
 437
 438         for (; p <= end; p++)
 439                 desc_set_buf_len(p, buf_sz);
 440
 441         end->buf_size |= cpu_to_le32(RXDESC1_END_RING);
 442 }
 443
 444 static inline void desc_init_tx_desc(struct xgmac_dma_desc *p, u32 ring_size)
 445 {
 446         memset(p, 0, sizeof(*p) * ring_size);
 447         p[ring_size - 1].flags = cpu_to_le32(TXDESC_END_RING);
 448 }
 449
 450 static inline int desc_get_owner(struct xgmac_dma_desc *p)
 451 {
 452         return le32_to_cpu(p->flags) & DESC_OWN;
 453 }
 454
 455 static inline void desc_set_rx_owner(struct xgmac_dma_desc *p)
 456 {
 457         /* Clear all fields and set the owner */
 458         p->flags = cpu_to_le32(DESC_OWN);
 459 }
 460
 461 static inline void desc_set_tx_owner(struct xgmac_dma_desc *p, u32 flags)
 462 {
 463         u32 tmpflags = le32_to_cpu(p->flags);
 464         tmpflags &= TXDESC_END_RING;
 465         tmpflags |= flags | DESC_OWN;
 466         p->flags = cpu_to_le32(tmpflags);
 467 }
 468
 469 static inline int desc_get_tx_ls(struct xgmac_dma_desc *p)
 470 {
 471         return le32_to_cpu(p->flags) & TXDESC_LAST_SEG;
 472 }
 473
 474 static inline int desc_get_tx_fs(struct xgmac_dma_desc *p)
 475 {
 476         return le32_to_cpu(p->flags) & TXDESC_FIRST_SEG;
 477 }
 478
 479 static inline u32 desc_get_buf_addr(struct xgmac_dma_desc *p)
 480 {
 481         return le32_to_cpu(p->buf1_addr);
 482 }
 483
 484 static inline void desc_set_buf_addr(struct xgmac_dma_desc *p,
 485                                      u32 paddr, int len)
 486 {
 487         p->buf1_addr = cpu_to_le32(paddr);
 488         if (len > MAX_DESC_BUF_SZ)
 489                 p->buf2_addr = cpu_to_le32(paddr + MAX_DESC_BUF_SZ);
 490 }
 491
 492 static inline void desc_set_buf_addr_and_size(struct xgmac_dma_desc *p,
 493                                               u32 paddr, int len)
 494 {
 495         desc_set_buf_len(p, len);
 496         desc_set_buf_addr(p, paddr, len);
 497 }
 498
 499 static inline int desc_get_rx_frame_len(struct xgmac_dma_desc *p)
 500 {
 501         u32 data = le32_to_cpu(p->flags);
 502         u32 len = (data & RXDESC_FRAME_LEN_MASK) >> RXDESC_FRAME_LEN_OFFSET;
 503         if (data & RXDESC_FRAME_TYPE)
 504                 len -= ETH_FCS_LEN;
 505
 506         return len;
 507 }
 508
 509 static void xgmac_dma_flush_tx_fifo(void __iomem *ioaddr)
 510 {
 511         int timeout = 1000;
 512         u32 reg = readl(ioaddr + XGMAC_OMR);
 513         writel(reg | XGMAC_OMR_FTF, ioaddr + XGMAC_OMR);
 514
 515         while ((timeout-- > 0) && readl(ioaddr + XGMAC_OMR) & XGMAC_OMR_FTF)
 516                 udelay(1);
 517 }
 518
 519 static int desc_get_tx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 520 {
 521         struct xgmac_extra_stats *x = &priv->xstats;
 522         u32 status = le32_to_cpu(p->flags);
 523
 524         if (!(status & TXDESC_ERROR_SUMMARY))
 525                 return 0;
 526
 527         netdev_dbg(priv->dev, "tx desc error = 0x%08x\n", status);
 528         if (status & TXDESC_JABBER_TIMEOUT)
 529                 x->tx_jabber++;
 530         if (status & TXDESC_FRAME_FLUSHED)
 531                 x->tx_frame_flushed++;
 532         if (status & TXDESC_UNDERFLOW_ERR)
 533                 xgmac_dma_flush_tx_fifo(priv->base);
 534         if (status & TXDESC_IP_HEADER_ERR)
 535                 x->tx_ip_header_error++;
 536         if (status & TXDESC_LOCAL_FAULT)
 537                 x->tx_local_fault++;
 538         if (status & TXDESC_REMOTE_FAULT)
 539                 x->tx_remote_fault++;
 540         if (status & TXDESC_PAYLOAD_CSUM_ERR)
 541                 x->tx_payload_error++;
 542
 543         return -1;
 544 }
 545
 546 static int desc_get_rx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 547 {
 548         struct xgmac_extra_stats *x = &priv->xstats;
 549         int ret = CHECKSUM_UNNECESSARY;
 550         u32 status = le32_to_cpu(p->flags);
 551         u32 ext_status = le32_to_cpu(p->ext_status);
 552
 553         if (status & RXDESC_DA_FILTER_FAIL) {
 554                 netdev_dbg(priv->dev, "XGMAC RX : Dest Address filter fail\n");
 555                 x->rx_da_filter_fail++;
 556                 return -1;
 557         }
 558
 559         /* All frames should fit into a single buffer */
 560         if (!(status & RXDESC_FIRST_SEG) || !(status & RXDESC_LAST_SEG))
 561                 return -1;
 562
 563         /* Check if packet has checksum already */
 564         if ((status & RXDESC_FRAME_TYPE) && (status & RXDESC_EXT_STATUS) &&
 565                 !(ext_status & RXDESC_IP_PAYLOAD_MASK))
 566                 ret = CHECKSUM_NONE;
 567
 568         netdev_dbg(priv->dev, "rx status - frame type=%d, csum = %d, ext stat %08x\n",
 569                    (status & RXDESC_FRAME_TYPE) ? 1 : 0, ret, ext_status);
 570
 571         if (!(status & RXDESC_ERROR_SUMMARY))
 572                 return ret;
 573
 574         /* Handle any errors */
 575         if (status & (RXDESC_DESCRIPTOR_ERR | RXDESC_OVERFLOW_ERR |
 576                 RXDESC_GIANT_FRAME | RXDESC_LENGTH_ERR | RXDESC_CRC_ERR))
 577                 return -1;
 578
 579         if (status & RXDESC_EXT_STATUS) {
 580                 if (ext_status & RXDESC_IP_HEADER_ERR)
 581                         x->rx_ip_header_error++;
 582                 if (ext_status & RXDESC_IP_PAYLOAD_ERR)
 583                         x->rx_payload_error++;
 584                 netdev_dbg(priv->dev, "IP checksum error - stat %08x\n",
 585                            ext_status);
 586                 return CHECKSUM_NONE;
 587         }
 588
 589         return ret;
 590 }
 591
 592 static inline void xgmac_mac_enable(void __iomem *ioaddr)
 593 {
 594         u32 value = readl(ioaddr + XGMAC_CONTROL);
 595         value |= MAC_ENABLE_RX | MAC_ENABLE_TX;
 596         writel(value, ioaddr + XGMAC_CONTROL);
 597
 598         value = readl(ioaddr + XGMAC_DMA_CONTROL);
 599         value |= DMA_CONTROL_ST | DMA_CONTROL_SR;
 600         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 601 }
 602
 603 static inline void xgmac_mac_disable(void __iomem *ioaddr)
 604 {
 605         u32 value = readl(ioaddr + XGMAC_DMA_CONTROL);
 606         value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
 607         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 608
 609         value = readl(ioaddr + XGMAC_CONTROL);
 610         value &= ~(MAC_ENABLE_TX | MAC_ENABLE_RX);
 611         writel(value, ioaddr + XGMAC_CONTROL);
 612 }
 613
 614 static void xgmac_set_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 615                                int num)
 616 {
 617         u32 data;
 618
 619         if (addr) {
 620                 data = (addr[5] << 8) | addr[4] | (num ? XGMAC_ADDR_AE : 0);
 621                 writel(data, ioaddr + XGMAC_ADDR_HIGH(num));
 622                 data = (addr[3] << 24) | (addr[2] << 16) | (addr[1] << 8) | addr[0];
 623                 writel(data, ioaddr + XGMAC_ADDR_LOW(num));
 624         } else {
 625                 writel(0, ioaddr + XGMAC_ADDR_HIGH(num));
 626                 writel(0, ioaddr + XGMAC_ADDR_LOW(num));
 627         }
 628 }
 629
 630 static void xgmac_get_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 631                                int num)
 632 {
 633         u32 hi_addr, lo_addr;
 634
 635         /* Read the MAC address from the hardware */
 636         hi_addr = readl(ioaddr + XGMAC_ADDR_HIGH(num));
 637         lo_addr = readl(ioaddr + XGMAC_ADDR_LOW(num));
 638
 639         /* Extract the MAC address from the high and low words */
 640         addr[0] = lo_addr & 0xff;
 641         addr[1] = (lo_addr >> 8) & 0xff;
 642         addr[2] = (lo_addr >> 16) & 0xff;
 643         addr[3] = (lo_addr >> 24) & 0xff;
 644         addr[4] = hi_addr & 0xff;
 645         addr[5] = (hi_addr >> 8) & 0xff;
 646 }
 647
 648 static int xgmac_set_flow_ctrl(struct xgmac_priv *priv, int rx, int tx)
 649 {
 650         u32 reg;
 651         unsigned int flow = 0;
 652
 653         priv->rx_pause = rx;
 654         priv->tx_pause = tx;
 655
 656         if (rx || tx) {
 657                 if (rx)
 658                         flow |= XGMAC_FLOW_CTRL_RFE;
 659                 if (tx)
 660                         flow |= XGMAC_FLOW_CTRL_TFE;
 661
 662                 flow |= XGMAC_FLOW_CTRL_PLT | XGMAC_FLOW_CTRL_UP;
 663                 flow |= (PAUSE_TIME << XGMAC_FLOW_CTRL_PT_SHIFT);
 664
 665                 writel(flow, priv->base + XGMAC_FLOW_CTRL);
 666
 667                 reg = readl(priv->base + XGMAC_OMR);
 668                 reg |= XGMAC_OMR_EFC;
 669                 writel(reg, priv->base + XGMAC_OMR);
 670         } else {
 671                 writel(0, priv->base + XGMAC_FLOW_CTRL);
 672
 673                 reg = readl(priv->base + XGMAC_OMR);
 674                 reg &= ~XGMAC_OMR_EFC;
 675                 writel(reg, priv->base + XGMAC_OMR);
 676         }
 677
 678         return 0;
 679 }
 680
 681 static void xgmac_rx_refill(struct xgmac_priv *priv)
 682 {
 683         struct xgmac_dma_desc *p;
 684         dma_addr_t paddr;
 685         int bufsz = priv->dev->mtu + ETH_HLEN + ETH_FCS_LEN;
 686
 687         while (dma_ring_space(priv->rx_head, priv->rx_tail, DMA_RX_RING_SZ) > 1) {
 688                 int entry = priv->rx_head;
 689                 struct sk_buff *skb;
 690
 691                 p = priv->dma_rx + entry;
 692
 693                 if (priv->rx_skbuff[entry] == NULL) {
 694                         skb = netdev_alloc_skb_ip_align(priv->dev, bufsz);
 695                         if (unlikely(skb == NULL))
 696                                 break;
 697
 698                         priv->rx_skbuff[entry] = skb;
 699                         paddr = dma_map_single(priv->device, skb->data,
 700                                                bufsz, DMA_FROM_DEVICE);
 701                         desc_set_buf_addr(p, paddr, priv->dma_buf_sz);
 702                 }
 703
 704                 netdev_dbg(priv->dev, "rx ring: head %d, tail %d\n",
 705                         priv->rx_head, priv->rx_tail);
 706
 707                 priv->rx_head = dma_ring_incr(priv->rx_head, DMA_RX_RING_SZ);
 708                 desc_set_rx_owner(p);
 709         }
 710 }
 711
 712 /**
 713  * init_xgmac_dma_desc_rings - init the RX/TX descriptor rings
 714  * @dev: net device structure
 715  * Description:  this function initializes the DMA RX/TX descriptors
 716  * and allocates the socket buffers.
 717  */
 718 static int xgmac_dma_desc_rings_init(struct net_device *dev)
 719 {
 720         struct xgmac_priv *priv = netdev_priv(dev);
 721         unsigned int bfsize;
 722
 723         /* Set the Buffer size according to the MTU;
 724          * The total buffer size including any IP offset must be a multiple
 725          * of 8 bytes.
 726          */
 727         bfsize = ALIGN(dev->mtu + ETH_HLEN + ETH_FCS_LEN + NET_IP_ALIGN, 8);
 728
 729         netdev_dbg(priv->dev, "mtu [%d] bfsize [%d]\n", dev->mtu, bfsize);
 730
 731         priv->rx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_RX_RING_SZ,
 732                                   GFP_KERNEL);
 733         if (!priv->rx_skbuff)
 734                 return -ENOMEM;
 735
 736         priv->dma_rx = dma_alloc_coherent(priv->device,
 737                                           DMA_RX_RING_SZ *
 738                                           sizeof(struct xgmac_dma_desc),
 739                                           &priv->dma_rx_phy,
 740                                           GFP_KERNEL);
 741         if (!priv->dma_rx)
 742                 goto err_dma_rx;
 743
 744         priv->tx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_TX_RING_SZ,
 745                                   GFP_KERNEL);
 746         if (!priv->tx_skbuff)
 747                 goto err_tx_skb;
 748
 749         priv->dma_tx = dma_alloc_coherent(priv->device,
 750                                           DMA_TX_RING_SZ *
 751                                           sizeof(struct xgmac_dma_desc),
 752                                           &priv->dma_tx_phy,
 753                                           GFP_KERNEL);
 754         if (!priv->dma_tx)
 755                 goto err_dma_tx;
 756
 757         netdev_dbg(priv->dev, "DMA desc rings: virt addr (Rx %p, "
 758             "Tx %p)\n\tDMA phy addr (Rx 0x%08x, Tx 0x%08x)\n",
 759             priv->dma_rx, priv->dma_tx,
 760             (unsigned int)priv->dma_rx_phy, (unsigned int)priv->dma_tx_phy);
 761
 762         priv->rx_tail = 0;
 763         priv->rx_head = 0;
 764         priv->dma_buf_sz = bfsize;
 765         desc_init_rx_desc(priv->dma_rx, DMA_RX_RING_SZ, priv->dma_buf_sz);
 766         xgmac_rx_refill(priv);
 767
 768         priv->tx_tail = 0;
 769         priv->tx_head = 0;
 770         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 771
 772         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 773         writel(priv->dma_rx_phy, priv->base + XGMAC_DMA_RX_BASE_ADDR);
 774
 775         return 0;
 776
 777 err_dma_tx:
 778         kfree(priv->tx_skbuff);
 779 err_tx_skb:
 780         dma_free_coherent(priv->device,
 781                           DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 782                           priv->dma_rx, priv->dma_rx_phy);
 783 err_dma_rx:
 784         kfree(priv->rx_skbuff);
 785         return -ENOMEM;
 786 }
 787
 788 static void xgmac_free_rx_skbufs(struct xgmac_priv *priv)
 789 {
 790         int i;
 791         struct xgmac_dma_desc *p;
 792
 793         if (!priv->rx_skbuff)
 794                 return;
 795
 796         for (i = 0; i < DMA_RX_RING_SZ; i++) {
 797                 if (priv->rx_skbuff[i] == NULL)
 798                         continue;
 799
 800                 p = priv->dma_rx + i;
 801                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
 802                                  priv->dma_buf_sz, DMA_FROM_DEVICE);
 803                 dev_kfree_skb_any(priv->rx_skbuff[i]);
 804                 priv->rx_skbuff[i] = NULL;
 805         }
 806 }
 807
 808 static void xgmac_free_tx_skbufs(struct xgmac_priv *priv)
 809 {
 810         int i;
 811         struct xgmac_dma_desc *p;
 812
 813         if (!priv->tx_skbuff)
 814                 return;
 815
 816         for (i = 0; i < DMA_TX_RING_SZ; i++) {
 817                 if (priv->tx_skbuff[i] == NULL)
 818                         continue;
 819
 820                 p = priv->dma_tx + i;
 821                 if (desc_get_tx_fs(p))
 822                         dma_unmap_single(priv->device, desc_get_buf_addr(p),
 823                                          desc_get_buf_len(p), DMA_TO_DEVICE);
 824                 else
 825                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 826                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 827
 828                 if (desc_get_tx_ls(p))
 829                         dev_kfree_skb_any(priv->tx_skbuff[i]);
 830                 priv->tx_skbuff[i] = NULL;
 831         }
 832 }
 833
 834 static void xgmac_free_dma_desc_rings(struct xgmac_priv *priv)
 835 {
 836         /* Release the DMA TX/RX socket buffers */
 837         xgmac_free_rx_skbufs(priv);
 838         xgmac_free_tx_skbufs(priv);
 839
 840         /* Free the consistent memory allocated for descriptor rings */
 841         if (priv->dma_tx) {
 842                 dma_free_coherent(priv->device,
 843                                   DMA_TX_RING_SZ * sizeof(struct xgmac_dma_desc),
 844                                   priv->dma_tx, priv->dma_tx_phy);
 845                 priv->dma_tx = NULL;
 846         }
 847         if (priv->dma_rx) {
 848                 dma_free_coherent(priv->device,
 849                                   DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 850                                   priv->dma_rx, priv->dma_rx_phy);
 851                 priv->dma_rx = NULL;
 852         }
 853         kfree(priv->rx_skbuff);
 854         priv->rx_skbuff = NULL;
 855         kfree(priv->tx_skbuff);
 856         priv->tx_skbuff = NULL;
 857 }
 858
 859 /**
 860  * xgmac_tx:
 861  * @priv: private driver structure
 862  * Description: it reclaims resources after transmission completes.
 863  */
 864 static void xgmac_tx_complete(struct xgmac_priv *priv)
 865 {
 866         while (dma_ring_cnt(priv->tx_head, priv->tx_tail, DMA_TX_RING_SZ)) {
 867                 unsigned int entry = priv->tx_tail;
 868                 struct sk_buff *skb = priv->tx_skbuff[entry];
 869                 struct xgmac_dma_desc *p = priv->dma_tx + entry;
 870
 871                 /* Check if the descriptor is owned by the DMA. */
 872                 if (desc_get_owner(p))
 873                         break;
 874
 875                 netdev_dbg(priv->dev, "tx ring: curr %d, dirty %d\n",
 876                         priv->tx_head, priv->tx_tail);
 877
 878                 if (desc_get_tx_fs(p))
 879                         dma_unmap_single(priv->device, desc_get_buf_addr(p),
 880                                          desc_get_buf_len(p), DMA_TO_DEVICE);
 881                 else
 882                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 883                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 884
 885                 /* Check tx error on the last segment */
 886                 if (desc_get_tx_ls(p)) {
 887                         desc_get_tx_status(priv, p);
 888                         dev_kfree_skb(skb);
 889                 }
 890
 891                 priv->tx_skbuff[entry] = NULL;
 892                 priv->tx_tail = dma_ring_incr(entry, DMA_TX_RING_SZ);
 893         }
 894
 895         /* Ensure tx_tail is visible to xgmac_xmit */
 896         smp_mb();
 897         if (unlikely(netif_queue_stopped(priv->dev) &&
 898             (tx_dma_ring_space(priv) > MAX_SKB_FRAGS)))
 899                 netif_wake_queue(priv->dev);
 900 }
 901
 902 static void xgmac_tx_timeout_work(struct work_struct *work)
 903 {
 904         u32 reg, value;
 905         struct xgmac_priv *priv =
 906                 container_of(work, struct xgmac_priv, tx_timeout_work);
 907
 908         napi_disable(&priv->napi);
 909
 910         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
 911
 912         netif_tx_lock(priv->dev);
 913
 914         reg = readl(priv->base + XGMAC_DMA_CONTROL);
 915         writel(reg & ~DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 916         do {
 917                 value = readl(priv->base + XGMAC_DMA_STATUS) & 0x700000;
 918         } while (value && (value != 0x600000));
 919
 920         xgmac_free_tx_skbufs(priv);
 921         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 922         priv->tx_tail = 0;
 923         priv->tx_head = 0;
 924         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 925         writel(reg | DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 926
 927         writel(DMA_STATUS_TU | DMA_STATUS_TPS | DMA_STATUS_NIS | DMA_STATUS_AIS,
 928                 priv->base + XGMAC_DMA_STATUS);
 929
 930         netif_tx_unlock(priv->dev);
 931         netif_wake_queue(priv->dev);
 932
 933         napi_enable(&priv->napi);
 934
 935         /* Enable interrupts */
 936         writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_STATUS);
 937         writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_INTR_ENA);
 938 }
 939
 940 static int xgmac_hw_init(struct net_device *dev)
 941 {
 942         u32 value, ctrl;
 943         int limit;
 944         struct xgmac_priv *priv = netdev_priv(dev);
 945         void __iomem *ioaddr = priv->base;
 946
 947         /* Save the ctrl register value */
 948         ctrl = readl(ioaddr + XGMAC_CONTROL) & XGMAC_CONTROL_SPD_MASK;
 949
 950         /* SW reset */
 951         value = DMA_BUS_MODE_SFT_RESET;
 952         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 953         limit = 15000;
 954         while (limit-- &&
 955                 (readl(ioaddr + XGMAC_DMA_BUS_MODE) & DMA_BUS_MODE_SFT_RESET))
 956                 cpu_relax();
 957         if (limit < 0)
 958                 return -EBUSY;
 959
 960         value = (0x10 << DMA_BUS_MODE_PBL_SHIFT) |
 961                 (0x10 << DMA_BUS_MODE_RPBL_SHIFT) |
 962                 DMA_BUS_MODE_FB | DMA_BUS_MODE_ATDS | DMA_BUS_MODE_AAL;
 963         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 964
 965         writel(0, ioaddr + XGMAC_DMA_INTR_ENA);
 966
 967         /* Mask power mgt interrupt */
 968         writel(XGMAC_INT_STAT_PMTIM, ioaddr + XGMAC_INT_STAT);
 969
 970         /* XGMAC requires AXI bus init. This is a 'magic number' for now */
 971         writel(0x0077000E, ioaddr + XGMAC_DMA_AXI_BUS);
 972
 973         ctrl |= XGMAC_CONTROL_DDIC | XGMAC_CONTROL_JE | XGMAC_CONTROL_ACS |
 974                 XGMAC_CONTROL_CAR;
 975         if (dev->features & NETIF_F_RXCSUM)
 976                 ctrl |= XGMAC_CONTROL_IPC;
 977         writel(ctrl, ioaddr + XGMAC_CONTROL);
 978
 979         writel(DMA_CONTROL_OSF, ioaddr + XGMAC_DMA_CONTROL);
 980
 981         /* Set the HW DMA mode and the COE */
 982         writel(XGMAC_OMR_TSF | XGMAC_OMR_RFD | XGMAC_OMR_RFA |
 983                 XGMAC_OMR_RTC_256,
 984                 ioaddr + XGMAC_OMR);
 985
 986         /* Reset the MMC counters */
 987         writel(1, ioaddr + XGMAC_MMC_CTRL);
 988         return 0;
 989 }
 990
 991 /**
 992  *  xgmac_open - open entry point of the driver
 993  *  @dev : pointer to the device structure.
 994  *  Description:
 995  *  This function is the open entry point of the driver.
 996  *  Return value:
 997  *  0 on success and an appropriate (-)ve integer as defined in errno.h
 998  *  file on failure.
 999  */
1000 static int xgmac_open(struct net_device *dev)
1001 {
1002         int ret;
1003         struct xgmac_priv *priv = netdev_priv(dev);
1004         void __iomem *ioaddr = priv->base;
1005
1006         /* Check that the MAC address is valid.  If its not, refuse
1007          * to bring the device up. The user must specify an
1008          * address using the following linux command:
1009          *      ifconfig eth0 hw ether xx:xx:xx:xx:xx:xx  */
1010         if (!is_valid_ether_addr(dev->dev_addr)) {
1011                 eth_hw_addr_random(dev);
1012                 netdev_dbg(priv->dev, "generated random MAC address %pM\n",
1013                         dev->dev_addr);
1014         }
1015
1016         memset(&priv->xstats, 0, sizeof(struct xgmac_extra_stats));
1017
1018         /* Initialize the XGMAC and descriptors */
1019         xgmac_hw_init(dev);
1020         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1021         xgmac_set_flow_ctrl(priv, priv->rx_pause, priv->tx_pause);
1022
1023         ret = xgmac_dma_desc_rings_init(dev);
1024         if (ret < 0)
1025                 return ret;
1026
1027         /* Enable the MAC Rx/Tx */
1028         xgmac_mac_enable(ioaddr);
1029
1030         napi_enable(&priv->napi);
1031         netif_start_queue(dev);
1032
1033         /* Enable interrupts */
1034         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
1035         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
1036
1037         return 0;
1038 }
1039
1040 /**
1041  *  xgmac_release - close entry point of the driver
1042  *  @dev : device pointer.
1043  *  Description:
1044  *  This is the stop entry point of the driver.
1045  */
1046 static int xgmac_stop(struct net_device *dev)
1047 {
1048         struct xgmac_priv *priv = netdev_priv(dev);
1049
1050         netif_stop_queue(dev);
1051
1052         if (readl(priv->base + XGMAC_DMA_INTR_ENA))
1053                 napi_disable(&priv->napi);
1054
1055         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1056
1057         /* Disable the MAC core */
1058         xgmac_mac_disable(priv->base);
1059
1060         /* Release and free the Rx/Tx resources */
1061         xgmac_free_dma_desc_rings(priv);
1062
1063         return 0;
1064 }
1065
1066 /**
1067  *  xgmac_xmit:
1068  *  @skb : the socket buffer
1069  *  @dev : device pointer
1070  *  Description : Tx entry point of the driver.
1071  */
1072 static netdev_tx_t xgmac_xmit(struct sk_buff *skb, struct net_device *dev)
1073 {
1074         struct xgmac_priv *priv = netdev_priv(dev);
1075         unsigned int entry;
1076         int i;
1077         u32 irq_flag;
1078         int nfrags = skb_shinfo(skb)->nr_frags;
1079         struct xgmac_dma_desc *desc, *first;
1080         unsigned int desc_flags;
1081         unsigned int len;
1082         dma_addr_t paddr;
1083
1084         priv->tx_irq_cnt = (priv->tx_irq_cnt + 1) & (DMA_TX_RING_SZ/4 - 1);
1085         irq_flag = priv->tx_irq_cnt ? 0 : TXDESC_INTERRUPT;
1086
1087         desc_flags = (skb->ip_summed == CHECKSUM_PARTIAL) ?
1088                 TXDESC_CSUM_ALL : 0;
1089         entry = priv->tx_head;
1090         desc = priv->dma_tx + entry;
1091         first = desc;
1092
1093         len = skb_headlen(skb);
1094         paddr = dma_map_single(priv->device, skb->data, len, DMA_TO_DEVICE);
1095         if (dma_mapping_error(priv->device, paddr)) {
1096                 dev_kfree_skb(skb);
1097                 return -EIO;
1098         }
1099         priv->tx_skbuff[entry] = skb;
1100         desc_set_buf_addr_and_size(desc, paddr, len);
1101
1102         for (i = 0; i < nfrags; i++) {
1103                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1104
1105                 len = frag->size;
1106
1107                 paddr = skb_frag_dma_map(priv->device, frag, 0, len,
1108                                          DMA_TO_DEVICE);
1109                 if (dma_mapping_error(priv->device, paddr)) {
1110                         dev_kfree_skb(skb);
1111                         return -EIO;
1112                 }
1113
1114                 entry = dma_ring_incr(entry, DMA_TX_RING_SZ);
1115                 desc = priv->dma_tx + entry;
1116                 priv->tx_skbuff[entry] = skb;
1117
1118                 desc_set_buf_addr_and_size(desc, paddr, len);
1119                 if (i < (nfrags - 1))
1120                         desc_set_tx_owner(desc, desc_flags);
1121         }
1122
1123         /* Interrupt on completition only for the latest segment */
1124         if (desc != first)
1125                 desc_set_tx_owner(desc, desc_flags |
1126                         TXDESC_LAST_SEG | irq_flag);
1127         else
1128                 desc_flags |= TXDESC_LAST_SEG | irq_flag;
1129
1130         /* Set owner on first desc last to avoid race condition */
1131         wmb();
1132         desc_set_tx_owner(first, desc_flags | TXDESC_FIRST_SEG);
1133
1134         writel(1, priv->base + XGMAC_DMA_TX_POLL);
1135
1136         priv->tx_head = dma_ring_incr(entry, DMA_TX_RING_SZ);
1137
1138         /* Ensure tx_head update is visible to tx completion */
1139         smp_mb();
1140         if (unlikely(tx_dma_ring_space(priv) <= MAX_SKB_FRAGS)) {
1141                 netif_stop_queue(dev);
1142                 /* Ensure netif_stop_queue is visible to tx completion */
1143                 smp_mb();
1144                 if (tx_dma_ring_space(priv) > MAX_SKB_FRAGS)
1145                         netif_start_queue(dev);
1146         }
1147         return NETDEV_TX_OK;
1148 }
1149
1150 static int xgmac_rx(struct xgmac_priv *priv, int limit)
1151 {
1152         unsigned int entry;
1153         unsigned int count = 0;
1154         struct xgmac_dma_desc *p;
1155
1156         while (count < limit) {
1157                 int ip_checksum;
1158                 struct sk_buff *skb;
1159                 int frame_len;
1160
1161                 if (!dma_ring_cnt(priv->rx_head, priv->rx_tail, DMA_RX_RING_SZ))
1162                         break;
1163
1164                 entry = priv->rx_tail;
1165                 p = priv->dma_rx + entry;
1166                 if (desc_get_owner(p))
1167                         break;
1168
1169                 count++;
1170                 priv->rx_tail = dma_ring_incr(priv->rx_tail, DMA_RX_RING_SZ);
1171
1172                 /* read the status of the incoming frame */
1173                 ip_checksum = desc_get_rx_status(priv, p);
1174                 if (ip_checksum < 0)
1175                         continue;
1176
1177                 skb = priv->rx_skbuff[entry];
1178                 if (unlikely(!skb)) {
1179                         netdev_err(priv->dev, "Inconsistent Rx descriptor chain\n");
1180                         break;
1181                 }
1182                 priv->rx_skbuff[entry] = NULL;
1183
1184                 frame_len = desc_get_rx_frame_len(p);
1185                 netdev_dbg(priv->dev, "RX frame size %d, COE status: %d\n",
1186                         frame_len, ip_checksum);
1187
1188                 skb_put(skb, frame_len);
1189                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
1190                                  frame_len, DMA_FROM_DEVICE);
1191
1192                 skb->protocol = eth_type_trans(skb, priv->dev);
1193                 skb->ip_summed = ip_checksum;
1194                 if (ip_checksum == CHECKSUM_NONE)
1195                         netif_receive_skb(skb);
1196                 else
1197                         napi_gro_receive(&priv->napi, skb);
1198         }
1199
1200         xgmac_rx_refill(priv);
1201
1202         return count;
1203 }
1204
1205 /**
1206  *  xgmac_poll - xgmac poll method (NAPI)
1207  *  @napi : pointer to the napi structure.
1208  *  @budget : maximum number of packets that the current CPU can receive from
1209  *            all interfaces.
1210  *  Description :
1211  *   This function implements the the reception process.
1212  *   Also it runs the TX completion thread
1213  */
1214 static int xgmac_poll(struct napi_struct *napi, int budget)
1215 {
1216         struct xgmac_priv *priv = container_of(napi,
1217                                        struct xgmac_priv, napi);
1218         int work_done = 0;
1219
1220         xgmac_tx_complete(priv);
1221         work_done = xgmac_rx(priv, budget);
1222
1223         if (work_done < budget) {
1224                 napi_complete(napi);
1225                 __raw_writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_INTR_ENA);
1226         }
1227         return work_done;
1228 }
1229
1230 /**
1231  *  xgmac_tx_timeout
1232  *  @dev : Pointer to net device structure
1233  *  Description: this function is called when a packet transmission fails to
1234  *   complete within a reasonable tmrate. The driver will mark the error in the
1235  *   netdev structure and arrange for the device to be reset to a sane state
1236  *   in order to transmit a new packet.
1237  */
1238 static void xgmac_tx_timeout(struct net_device *dev)
1239 {
1240         struct xgmac_priv *priv = netdev_priv(dev);
1241         schedule_work(&priv->tx_timeout_work);
1242 }
1243
1244 /**
1245  *  xgmac_set_rx_mode - entry point for multicast addressing
1246  *  @dev : pointer to the device structure
1247  *  Description:
1248  *  This function is a driver entry point which gets called by the kernel
1249  *  whenever multicast addresses must be enabled/disabled.
1250  *  Return value:
1251  *  void.
1252  */
1253 static void xgmac_set_rx_mode(struct net_device *dev)
1254 {
1255         int i;
1256         struct xgmac_priv *priv = netdev_priv(dev);
1257         void __iomem *ioaddr = priv->base;
1258         unsigned int value = 0;
1259         u32 hash_filter[XGMAC_NUM_HASH];
1260         int reg = 1;
1261         struct netdev_hw_addr *ha;
1262         bool use_hash = false;
1263
1264         netdev_dbg(priv->dev, "# mcasts %d, # unicast %d\n",
1265                  netdev_mc_count(dev), netdev_uc_count(dev));
1266
1267         if (dev->flags & IFF_PROMISC) {
1268                 writel(XGMAC_FRAME_FILTER_PR, ioaddr + XGMAC_FRAME_FILTER);
1269                 return;
1270         }
1271
1272         memset(hash_filter, 0, sizeof(hash_filter));
1273
1274         if (netdev_uc_count(dev) > XGMAC_MAX_FILTER_ADDR) {
1275                 use_hash = true;
1276                 value |= XGMAC_FRAME_FILTER_HUC | XGMAC_FRAME_FILTER_HPF;
1277         }
1278         netdev_for_each_uc_addr(ha, dev) {
1279                 if (use_hash) {
1280                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1281
1282                         /* The most significant 4 bits determine the register to
1283                          * use (H/L) while the other 5 bits determine the bit
1284                          * within the register. */
1285                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1286                 } else {
1287                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1288                         reg++;
1289                 }
1290         }
1291
1292         if (dev->flags & IFF_ALLMULTI) {
1293                 value |= XGMAC_FRAME_FILTER_PM;
1294                 goto out;
1295         }
1296
1297         if ((netdev_mc_count(dev) + reg - 1) > XGMAC_MAX_FILTER_ADDR) {
1298                 use_hash = true;
1299                 value |= XGMAC_FRAME_FILTER_HMC | XGMAC_FRAME_FILTER_HPF;
1300         } else {
1301                 use_hash = false;
1302         }
1303         netdev_for_each_mc_addr(ha, dev) {
1304                 if (use_hash) {
1305                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1306
1307                         /* The most significant 4 bits determine the register to
1308                          * use (H/L) while the other 5 bits determine the bit
1309                          * within the register. */
1310                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1311                 } else {
1312                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1313                         reg++;
1314                 }
1315         }
1316
1317 out:
1318         for (i = reg; i < XGMAC_MAX_FILTER_ADDR; i++)
1319                 xgmac_set_mac_addr(ioaddr, NULL, reg);
1320         for (i = 0; i < XGMAC_NUM_HASH; i++)
1321                 writel(hash_filter[i], ioaddr + XGMAC_HASH(i));
1322
1323         writel(value, ioaddr + XGMAC_FRAME_FILTER);
1324 }
1325
1326 /**
1327  *  xgmac_change_mtu - entry point to change MTU size for the device.
1328  *  @dev : device pointer.
1329  *  @new_mtu : the new MTU size for the device.
1330  *  Description: the Maximum Transfer Unit (MTU) is used by the network layer
1331  *  to drive packet transmission. Ethernet has an MTU of 1500 octets
1332  *  (ETH_DATA_LEN). This value can be changed with ifconfig.
1333  *  Return value:
1334  *  0 on success and an appropriate (-)ve integer as defined in errno.h
1335  *  file on failure.
1336  */
1337 static int xgmac_change_mtu(struct net_device *dev, int new_mtu)
1338 {
1339         struct xgmac_priv *priv = netdev_priv(dev);
1340         int old_mtu;
1341
1342         if ((new_mtu < 46) || (new_mtu > MAX_MTU)) {
1343                 netdev_err(priv->dev, "invalid MTU, max MTU is: %d\n", MAX_MTU);
1344                 return -EINVAL;
1345         }
1346
1347         old_mtu = dev->mtu;
1348         dev->mtu = new_mtu;
1349
1350         /* return early if the buffer sizes will not change */
1351         if (old_mtu <= ETH_DATA_LEN && new_mtu <= ETH_DATA_LEN)
1352                 return 0;
1353         if (old_mtu == new_mtu)
1354                 return 0;
1355
1356         /* Stop everything, get ready to change the MTU */
1357         if (!netif_running(dev))
1358                 return 0;
1359
1360         /* Bring the interface down and then back up */
1361         xgmac_stop(dev);
1362         return xgmac_open(dev);
1363 }
1364
1365 static irqreturn_t xgmac_pmt_interrupt(int irq, void *dev_id)
1366 {
1367         u32 intr_status;
1368         struct net_device *dev = (struct net_device *)dev_id;
1369         struct xgmac_priv *priv = netdev_priv(dev);
1370         void __iomem *ioaddr = priv->base;
1371
1372         intr_status = __raw_readl(ioaddr + XGMAC_INT_STAT);
1373         if (intr_status & XGMAC_INT_STAT_PMT) {
1374                 netdev_dbg(priv->dev, "received Magic frame\n");
1375                 /* clear the PMT bits 5 and 6 by reading the PMT */
1376                 readl(ioaddr + XGMAC_PMT);
1377         }
1378         return IRQ_HANDLED;
1379 }
1380
1381 static irqreturn_t xgmac_interrupt(int irq, void *dev_id)
1382 {
1383         u32 intr_status;
1384         struct net_device *dev = (struct net_device *)dev_id;
1385         struct xgmac_priv *priv = netdev_priv(dev);
1386         struct xgmac_extra_stats *x = &priv->xstats;
1387
1388         /* read the status register (CSR5) */
1389         intr_status = __raw_readl(priv->base + XGMAC_DMA_STATUS);
1390         intr_status &= __raw_readl(priv->base + XGMAC_DMA_INTR_ENA);
1391         __raw_writel(intr_status, priv->base + XGMAC_DMA_STATUS);
1392
1393         /* It displays the DMA process states (CSR5 register) */
1394         /* ABNORMAL interrupts */
1395         if (unlikely(intr_status & DMA_STATUS_AIS)) {
1396                 if (intr_status & DMA_STATUS_TJT) {
1397                         netdev_err(priv->dev, "transmit jabber\n");
1398                         x->tx_jabber++;
1399                 }
1400                 if (intr_status & DMA_STATUS_RU)
1401                         x->rx_buf_unav++;
1402                 if (intr_status & DMA_STATUS_RPS) {
1403                         netdev_err(priv->dev, "receive process stopped\n");
1404                         x->rx_process_stopped++;
1405                 }
1406                 if (intr_status & DMA_STATUS_ETI) {
1407                         netdev_err(priv->dev, "transmit early interrupt\n");
1408                         x->tx_early++;
1409                 }
1410                 if (intr_status & DMA_STATUS_TPS) {
1411                         netdev_err(priv->dev, "transmit process stopped\n");
1412                         x->tx_process_stopped++;
1413                         schedule_work(&priv->tx_timeout_work);
1414                 }
1415                 if (intr_status & DMA_STATUS_FBI) {
1416                         netdev_err(priv->dev, "fatal bus error\n");
1417                         x->fatal_bus_error++;
1418                 }
1419         }
1420
1421         /* TX/RX NORMAL interrupts */
1422         if (intr_status & (DMA_STATUS_RI | DMA_STATUS_TU | DMA_STATUS_TI)) {
1423                 __raw_writel(DMA_INTR_ABNORMAL, priv->base + XGMAC_DMA_INTR_ENA);
1424                 napi_schedule(&priv->napi);
1425         }
1426
1427         return IRQ_HANDLED;
1428 }
1429
1430 #ifdef CONFIG_NET_POLL_CONTROLLER
1431 /* Polling receive - used by NETCONSOLE and other diagnostic tools
1432  * to allow network I/O with interrupts disabled. */
1433 static void xgmac_poll_controller(struct net_device *dev)
1434 {
1435         disable_irq(dev->irq);
1436         xgmac_interrupt(dev->irq, dev);
1437         enable_irq(dev->irq);
1438 }
1439 #endif
1440
1441 static struct rtnl_link_stats64 *
1442 xgmac_get_stats64(struct net_device *dev,
1443                        struct rtnl_link_stats64 *storage)
1444 {
1445         struct xgmac_priv *priv = netdev_priv(dev);
1446         void __iomem *base = priv->base;
1447         u32 count;
1448
1449         spin_lock_bh(&priv->stats_lock);
1450         writel(XGMAC_MMC_CTRL_CNT_FRZ, base + XGMAC_MMC_CTRL);
1451
1452         storage->rx_bytes = readl(base + XGMAC_MMC_RXOCTET_G_LO);
1453         storage->rx_bytes |= (u64)(readl(base + XGMAC_MMC_RXOCTET_G_HI)) << 32;
1454
1455         storage->rx_packets = readl(base + XGMAC_MMC_RXFRAME_GB_LO);
1456         storage->multicast = readl(base + XGMAC_MMC_RXMCFRAME_G);
1457         storage->rx_crc_errors = readl(base + XGMAC_MMC_RXCRCERR);
1458         storage->rx_length_errors = readl(base + XGMAC_MMC_RXLENGTHERR);
1459         storage->rx_missed_errors = readl(base + XGMAC_MMC_RXOVERFLOW);
1460
1461         storage->tx_bytes = readl(base + XGMAC_MMC_TXOCTET_G_LO);
1462         storage->tx_bytes |= (u64)(readl(base + XGMAC_MMC_TXOCTET_G_HI)) << 32;
1463
1464         count = readl(base + XGMAC_MMC_TXFRAME_GB_LO);
1465         storage->tx_errors = count - readl(base + XGMAC_MMC_TXFRAME_G_LO);
1466         storage->tx_packets = count;
1467         storage->tx_fifo_errors = readl(base + XGMAC_MMC_TXUNDERFLOW);
1468
1469         writel(0, base + XGMAC_MMC_CTRL);
1470         spin_unlock_bh(&priv->stats_lock);
1471         return storage;
1472 }
1473
1474 static int xgmac_set_mac_address(struct net_device *dev, void *p)
1475 {
1476         struct xgmac_priv *priv = netdev_priv(dev);
1477         void __iomem *ioaddr = priv->base;
1478         struct sockaddr *addr = p;
1479
1480         if (!is_valid_ether_addr(addr->sa_data))
1481                 return -EADDRNOTAVAIL;
1482
1483         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
1484
1485         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1486
1487         return 0;
1488 }
1489
1490 static int xgmac_set_features(struct net_device *dev, netdev_features_t features)
1491 {
1492         u32 ctrl;
1493         struct xgmac_priv *priv = netdev_priv(dev);
1494         void __iomem *ioaddr = priv->base;
1495         netdev_features_t changed = dev->features ^ features;
1496
1497         if (!(changed & NETIF_F_RXCSUM))
1498                 return 0;
1499
1500         ctrl = readl(ioaddr + XGMAC_CONTROL);
1501         if (features & NETIF_F_RXCSUM)
1502                 ctrl |= XGMAC_CONTROL_IPC;
1503         else
1504                 ctrl &= ~XGMAC_CONTROL_IPC;
1505         writel(ctrl, ioaddr + XGMAC_CONTROL);
1506
1507         return 0;
1508 }
1509
1510 static const struct net_device_ops xgmac_netdev_ops = {
1511         .ndo_open = xgmac_open,
1512         .ndo_start_xmit = xgmac_xmit,
1513         .ndo_stop = xgmac_stop,
1514         .ndo_change_mtu = xgmac_change_mtu,
1515         .ndo_set_rx_mode = xgmac_set_rx_mode,
1516         .ndo_tx_timeout = xgmac_tx_timeout,
1517         .ndo_get_stats64 = xgmac_get_stats64,
1518 #ifdef CONFIG_NET_POLL_CONTROLLER
1519         .ndo_poll_controller = xgmac_poll_controller,
1520 #endif
1521         .ndo_set_mac_address = xgmac_set_mac_address,
1522         .ndo_set_features = xgmac_set_features,
1523 };
1524
1525 static int xgmac_ethtool_getsettings(struct net_device *dev,
1526                                           struct ethtool_cmd *cmd)
1527 {
1528         cmd->autoneg = 0;
1529         cmd->duplex = DUPLEX_FULL;
1530         ethtool_cmd_speed_set(cmd, 10000);
1531         cmd->supported = 0;
1532         cmd->advertising = 0;
1533         cmd->transceiver = XCVR_INTERNAL;
1534         return 0;
1535 }
1536
1537 static void xgmac_get_pauseparam(struct net_device *netdev,
1538                                       struct ethtool_pauseparam *pause)
1539 {
1540         struct xgmac_priv *priv = netdev_priv(netdev);
1541
1542         pause->rx_pause = priv->rx_pause;
1543         pause->tx_pause = priv->tx_pause;
1544 }
1545
1546 static int xgmac_set_pauseparam(struct net_device *netdev,
1547                                      struct ethtool_pauseparam *pause)
1548 {
1549         struct xgmac_priv *priv = netdev_priv(netdev);
1550
1551         if (pause->autoneg)
1552                 return -EINVAL;
1553
1554         return xgmac_set_flow_ctrl(priv, pause->rx_pause, pause->tx_pause);
1555 }
1556
1557 struct xgmac_stats {
1558         char stat_string[ETH_GSTRING_LEN];
1559         int stat_offset;
1560         bool is_reg;
1561 };
1562
1563 #define XGMAC_STAT(m)   \
1564         { #m, offsetof(struct xgmac_priv, xstats.m), false }
1565 #define XGMAC_HW_STAT(m, reg_offset)    \
1566         { #m, reg_offset, true }
1567
1568 static const struct xgmac_stats xgmac_gstrings_stats[] = {
1569         XGMAC_STAT(tx_frame_flushed),
1570         XGMAC_STAT(tx_payload_error),
1571         XGMAC_STAT(tx_ip_header_error),
1572         XGMAC_STAT(tx_local_fault),
1573         XGMAC_STAT(tx_remote_fault),
1574         XGMAC_STAT(tx_early),
1575         XGMAC_STAT(tx_process_stopped),
1576         XGMAC_STAT(tx_jabber),
1577         XGMAC_STAT(rx_buf_unav),
1578         XGMAC_STAT(rx_process_stopped),
1579         XGMAC_STAT(rx_payload_error),
1580         XGMAC_STAT(rx_ip_header_error),
1581         XGMAC_STAT(rx_da_filter_fail),
1582         XGMAC_STAT(fatal_bus_error),
1583         XGMAC_HW_STAT(rx_watchdog, XGMAC_MMC_RXWATCHDOG),
1584         XGMAC_HW_STAT(tx_vlan, XGMAC_MMC_TXVLANFRAME),
1585         XGMAC_HW_STAT(rx_vlan, XGMAC_MMC_RXVLANFRAME),
1586         XGMAC_HW_STAT(tx_pause, XGMAC_MMC_TXPAUSEFRAME),
1587         XGMAC_HW_STAT(rx_pause, XGMAC_MMC_RXPAUSEFRAME),
1588 };
1589 #define XGMAC_STATS_LEN ARRAY_SIZE(xgmac_gstrings_stats)
1590
1591 static void xgmac_get_ethtool_stats(struct net_device *dev,
1592                                          struct ethtool_stats *dummy,
1593                                          u64 *data)
1594 {
1595         struct xgmac_priv *priv = netdev_priv(dev);
1596         void *p = priv;
1597         int i;
1598
1599         for (i = 0; i < XGMAC_STATS_LEN; i++) {
1600                 if (xgmac_gstrings_stats[i].is_reg)
1601                         *data++ = readl(priv->base +
1602                                 xgmac_gstrings_stats[i].stat_offset);
1603                 else
1604                         *data++ = *(u32 *)(p +
1605                                 xgmac_gstrings_stats[i].stat_offset);
1606         }
1607 }
1608
1609 static int xgmac_get_sset_count(struct net_device *netdev, int sset)
1610 {
1611         switch (sset) {
1612         case ETH_SS_STATS:
1613                 return XGMAC_STATS_LEN;
1614         default:
1615                 return -EINVAL;
1616         }
1617 }
1618
1619 static void xgmac_get_strings(struct net_device *dev, u32 stringset,
1620                                    u8 *data)
1621 {
1622         int i;
1623         u8 *p = data;
1624
1625         switch (stringset) {
1626         case ETH_SS_STATS:
1627                 for (i = 0; i < XGMAC_STATS_LEN; i++) {
1628                         memcpy(p, xgmac_gstrings_stats[i].stat_string,
1629                                ETH_GSTRING_LEN);
1630                         p += ETH_GSTRING_LEN;
1631                 }
1632                 break;
1633         default:
1634                 WARN_ON(1);
1635                 break;
1636         }
1637 }
1638
1639 static void xgmac_get_wol(struct net_device *dev,
1640                                struct ethtool_wolinfo *wol)
1641 {
1642         struct xgmac_priv *priv = netdev_priv(dev);
1643
1644         if (device_can_wakeup(priv->device)) {
1645                 wol->supported = WAKE_MAGIC | WAKE_UCAST;
1646                 wol->wolopts = priv->wolopts;
1647         }
1648 }
1649
1650 static int xgmac_set_wol(struct net_device *dev,
1651                               struct ethtool_wolinfo *wol)
1652 {
1653         struct xgmac_priv *priv = netdev_priv(dev);
1654         u32 support = WAKE_MAGIC | WAKE_UCAST;
1655
1656         if (!device_can_wakeup(priv->device))
1657                 return -ENOTSUPP;
1658
1659         if (wol->wolopts & ~support)
1660                 return -EINVAL;
1661
1662         priv->wolopts = wol->wolopts;
1663
1664         if (wol->wolopts) {
1665                 device_set_wakeup_enable(priv->device, 1);
1666                 enable_irq_wake(dev->irq);
1667         } else {
1668                 device_set_wakeup_enable(priv->device, 0);
1669                 disable_irq_wake(dev->irq);
1670         }
1671
1672         return 0;
1673 }
1674
1675 static const struct ethtool_ops xgmac_ethtool_ops = {
1676         .get_settings = xgmac_ethtool_getsettings,
1677         .get_link = ethtool_op_get_link,
1678         .get_pauseparam = xgmac_get_pauseparam,
1679         .set_pauseparam = xgmac_set_pauseparam,
1680         .get_ethtool_stats = xgmac_get_ethtool_stats,
1681         .get_strings = xgmac_get_strings,
1682         .get_wol = xgmac_get_wol,
1683         .set_wol = xgmac_set_wol,
1684         .get_sset_count = xgmac_get_sset_count,
1685 };
1686
1687 /**
1688  * xgmac_probe
1689  * @pdev: platform device pointer
1690  * Description: the driver is initialized through platform_device.
1691  */
1692 static int xgmac_probe(struct platform_device *pdev)
1693 {
1694         int ret = 0;
1695         struct resource *res;
1696         struct net_device *ndev = NULL;
1697         struct xgmac_priv *priv = NULL;
1698         u32 uid;
1699
1700         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1701         if (!res)
1702                 return -ENODEV;
1703
1704         if (!request_mem_region(res->start, resource_size(res), pdev->name))
1705                 return -EBUSY;
1706
1707         ndev = alloc_etherdev(sizeof(struct xgmac_priv));
1708         if (!ndev) {
1709                 ret = -ENOMEM;
1710                 goto err_alloc;
1711         }
1712
1713         SET_NETDEV_DEV(ndev, &pdev->dev);
1714         priv = netdev_priv(ndev);
1715         platform_set_drvdata(pdev, ndev);
1716         ether_setup(ndev);
1717         ndev->netdev_ops = &xgmac_netdev_ops;
1718         SET_ETHTOOL_OPS(ndev, &xgmac_ethtool_ops);
1719         spin_lock_init(&priv->stats_lock);
1720         INIT_WORK(&priv->tx_timeout_work, xgmac_tx_timeout_work);
1721
1722         priv->device = &pdev->dev;
1723         priv->dev = ndev;
1724         priv->rx_pause = 1;
1725         priv->tx_pause = 1;
1726
1727         priv->base = ioremap(res->start, resource_size(res));
1728         if (!priv->base) {
1729                 netdev_err(ndev, "ioremap failed\n");
1730                 ret = -ENOMEM;
1731                 goto err_io;
1732         }
1733
1734         uid = readl(priv->base + XGMAC_VERSION);
1735         netdev_info(ndev, "h/w version is 0x%x\n", uid);
1736
1737         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1738         ndev->irq = platform_get_irq(pdev, 0);
1739         if (ndev->irq == -ENXIO) {
1740                 netdev_err(ndev, "No irq resource\n");
1741                 ret = ndev->irq;
1742                 goto err_irq;
1743         }
1744
1745         ret = request_irq(ndev->irq, xgmac_interrupt, 0,
1746                           dev_name(&pdev->dev), ndev);
1747         if (ret < 0) {
1748                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1749                         ndev->irq, ret);
1750                 goto err_irq;
1751         }
1752
1753         priv->pmt_irq = platform_get_irq(pdev, 1);
1754         if (priv->pmt_irq == -ENXIO) {
1755                 netdev_err(ndev, "No pmt irq resource\n");
1756                 ret = priv->pmt_irq;
1757                 goto err_pmt_irq;
1758         }
1759
1760         ret = request_irq(priv->pmt_irq, xgmac_pmt_interrupt, 0,
1761                           dev_name(&pdev->dev), ndev);
1762         if (ret < 0) {
1763                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1764                         priv->pmt_irq, ret);
1765                 goto err_pmt_irq;
1766         }
1767
1768         device_set_wakeup_capable(&pdev->dev, 1);
1769         if (device_can_wakeup(priv->device))
1770                 priv->wolopts = WAKE_MAGIC;     /* Magic Frame as default */
1771
1772         ndev->hw_features = NETIF_F_SG | NETIF_F_HIGHDMA;
1773         if (readl(priv->base + XGMAC_DMA_HW_FEATURE) & DMA_HW_FEAT_TXCOESEL)
1774                 ndev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
1775                                      NETIF_F_RXCSUM;
1776         ndev->features |= ndev->hw_features;
1777         ndev->priv_flags |= IFF_UNICAST_FLT;
1778
1779         /* Get the MAC address */
1780         xgmac_get_mac_addr(priv->base, ndev->dev_addr, 0);
1781         if (!is_valid_ether_addr(ndev->dev_addr))
1782                 netdev_warn(ndev, "MAC address %pM not valid",
1783                          ndev->dev_addr);
1784
1785         netif_napi_add(ndev, &priv->napi, xgmac_poll, 64);
1786         ret = register_netdev(ndev);
1787         if (ret)
1788                 goto err_reg;
1789
1790         return 0;
1791
1792 err_reg:
1793         netif_napi_del(&priv->napi);
1794         free_irq(priv->pmt_irq, ndev);
1795 err_pmt_irq:
1796         free_irq(ndev->irq, ndev);
1797 err_irq:
1798         iounmap(priv->base);
1799 err_io:
1800         free_netdev(ndev);
1801 err_alloc:
1802         release_mem_region(res->start, resource_size(res));
1803         return ret;
1804 }
1805
1806 /**
1807  * xgmac_dvr_remove
1808  * @pdev: platform device pointer
1809  * Description: this function resets the TX/RX processes, disables the MAC RX/TX
1810  * changes the link status, releases the DMA descriptor rings,
1811  * unregisters the MDIO bus and unmaps the allocated memory.
1812  */
1813 static int xgmac_remove(struct platform_device *pdev)
1814 {
1815         struct net_device *ndev = platform_get_drvdata(pdev);
1816         struct xgmac_priv *priv = netdev_priv(ndev);
1817         struct resource *res;
1818
1819         xgmac_mac_disable(priv->base);
1820
1821         /* Free the IRQ lines */
1822         free_irq(ndev->irq, ndev);
1823         free_irq(priv->pmt_irq, ndev);
1824
1825         unregister_netdev(ndev);
1826         netif_napi_del(&priv->napi);
1827
1828         iounmap(priv->base);
1829         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1830         release_mem_region(res->start, resource_size(res));
1831
1832         free_netdev(ndev);
1833
1834         return 0;
1835 }
1836
1837 #ifdef CONFIG_PM_SLEEP
1838 static void xgmac_pmt(void __iomem *ioaddr, unsigned long mode)
1839 {
1840         unsigned int pmt = 0;
1841
1842         if (mode & WAKE_MAGIC)
1843                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_MAGIC_PKT_EN;
1844         if (mode & WAKE_UCAST)
1845                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_GLBL_UNICAST;
1846
1847         writel(pmt, ioaddr + XGMAC_PMT);
1848 }
1849
1850 static int xgmac_suspend(struct device *dev)
1851 {
1852         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1853         struct xgmac_priv *priv = netdev_priv(ndev);
1854         u32 value;
1855
1856         if (!ndev || !netif_running(ndev))
1857                 return 0;
1858
1859         netif_device_detach(ndev);
1860         napi_disable(&priv->napi);
1861         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1862
1863         if (device_may_wakeup(priv->device)) {
1864                 /* Stop TX/RX DMA Only */
1865                 value = readl(priv->base + XGMAC_DMA_CONTROL);
1866                 value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
1867                 writel(value, priv->base + XGMAC_DMA_CONTROL);
1868
1869                 xgmac_pmt(priv->base, priv->wolopts);
1870         } else
1871                 xgmac_mac_disable(priv->base);
1872
1873         return 0;
1874 }
1875
1876 static int xgmac_resume(struct device *dev)
1877 {
1878         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1879         struct xgmac_priv *priv = netdev_priv(ndev);
1880         void __iomem *ioaddr = priv->base;
1881
1882         if (!netif_running(ndev))
1883                 return 0;
1884
1885         xgmac_pmt(ioaddr, 0);
1886
1887         /* Enable the MAC and DMA */
1888         xgmac_mac_enable(ioaddr);
1889         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
1890         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
1891
1892         netif_device_attach(ndev);
1893         napi_enable(&priv->napi);
1894
1895         return 0;
1896 }
1897 #endif /* CONFIG_PM_SLEEP */
1898
1899 static SIMPLE_DEV_PM_OPS(xgmac_pm_ops, xgmac_suspend, xgmac_resume);
1900
1901 static const struct of_device_id xgmac_of_match[] = {
1902         { .compatible = "calxeda,hb-xgmac", },
1903         {},
1904 };
1905 MODULE_DEVICE_TABLE(of, xgmac_of_match);
1906
1907 static struct platform_driver xgmac_driver = {
1908         .driver = {
1909                 .name = "calxedaxgmac",
1910                 .of_match_table = xgmac_of_match,
1911         },
1912         .probe = xgmac_probe,
1913         .remove = xgmac_remove,
1914         .driver.pm = &xgmac_pm_ops,
1915 };
1916
1917 module_platform_driver(xgmac_driver);
1918
1919 MODULE_AUTHOR("Calxeda, Inc.");
1920 MODULE_DESCRIPTION("Calxeda 10G XGMAC driver");
1921 MODULE_LICENSE("GPL v2");