drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/ip.h>
  36 #include <linux/slab.h>
  37 #include <net/ip.h>
  38 #include <linux/tcp.h>
  39 #include <linux/in.h>
  40 #include <linux/delay.h>
  41 #include <linux/workqueue.h>
  42 #include <linux/if_vlan.h>
  43 #include <linux/prefetch.h>
  44 #include <linux/debugfs.h>
  45 #include <linux/mii.h>
  46
  47 #include <asm/irq.h>
  48
  49 #include "sky2.h"
  50
  51 #define DRV_NAME                "sky2"
  52 #define DRV_VERSION             "1.28"
  53
  54 /*
  55  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  56  * that are organized into three (receive, transmit, status) different rings
  57  * similar to Tigon3.
  58  */
  59
  60 #define RX_LE_SIZE              1024
  61 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  62 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  63 #define RX_DEF_PENDING          RX_MAX_PENDING
  64
  65 /* This is the worst case number of transmit list elements for a single skb:
  66    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  67 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  68 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  69 #define TX_MAX_PENDING          1024
  70 #define TX_DEF_PENDING          127
  71
  72 #define TX_WATCHDOG             (5 * HZ)
  73 #define NAPI_WEIGHT             64
  74 #define PHY_RETRIES             1000
  75
  76 #define SKY2_EEPROM_MAGIC       0x9955aabb
  77
  78 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  79
  80 static const u32 default_msg =
  81     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  82     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  83     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  84
  85 static int debug = -1;          /* defaults above */
  86 module_param(debug, int, 0);
  87 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  88
  89 static int copybreak __read_mostly = 128;
  90 module_param(copybreak, int, 0);
  91 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  92
  93 static int disable_msi = 0;
  94 module_param(disable_msi, int, 0);
  95 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  96
  97 static int legacy_pme = 0;
  98 module_param(legacy_pme, int, 0);
  99 MODULE_PARM_DESC(legacy_pme, "Legacy power management");
 100
 101 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 143         { 0 }
 144 };
 145
 146 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 147
 148 /* Avoid conditionals by using array */
 149 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 150 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 151 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 152
 153 static void sky2_set_multicast(struct net_device *dev);
 154
 155 /* Access to PHY via serial interconnect */
 156 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 157 {
 158         int i;
 159
 160         gma_write16(hw, port, GM_SMI_DATA, val);
 161         gma_write16(hw, port, GM_SMI_CTRL,
 162                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 163
 164         for (i = 0; i < PHY_RETRIES; i++) {
 165                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 166                 if (ctrl == 0xffff)
 167                         goto io_error;
 168
 169                 if (!(ctrl & GM_SMI_CT_BUSY))
 170                         return 0;
 171
 172                 udelay(10);
 173         }
 174
 175         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 176         return -ETIMEDOUT;
 177
 178 io_error:
 179         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 180         return -EIO;
 181 }
 182
 183 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 184 {
 185         int i;
 186
 187         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 188                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 189
 190         for (i = 0; i < PHY_RETRIES; i++) {
 191                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 192                 if (ctrl == 0xffff)
 193                         goto io_error;
 194
 195                 if (ctrl & GM_SMI_CT_RD_VAL) {
 196                         *val = gma_read16(hw, port, GM_SMI_DATA);
 197                         return 0;
 198                 }
 199
 200                 udelay(10);
 201         }
 202
 203         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 204         return -ETIMEDOUT;
 205 io_error:
 206         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 207         return -EIO;
 208 }
 209
 210 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 211 {
 212         u16 v;
 213         __gm_phy_read(hw, port, reg, &v);
 214         return v;
 215 }
 216
 217
 218 static void sky2_power_on(struct sky2_hw *hw)
 219 {
 220         /* switch power to VCC (WA for VAUX problem) */
 221         sky2_write8(hw, B0_POWER_CTRL,
 222                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 223
 224         /* disable Core Clock Division, */
 225         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 226
 227         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 228                 /* enable bits are inverted */
 229                 sky2_write8(hw, B2_Y2_CLK_GATE,
 230                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 231                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 232                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 233         else
 234                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 235
 236         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 237                 u32 reg;
 238
 239                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 240
 241                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 242                 /* set all bits to 0 except bits 15..12 and 8 */
 243                 reg &= P_ASPM_CONTROL_MSK;
 244                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 245
 246                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 247                 /* set all bits to 0 except bits 28 & 27 */
 248                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 249                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 250
 251                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 252
 253                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 254
 255                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 256                 reg = sky2_read32(hw, B2_GP_IO);
 257                 reg |= GLB_GPIO_STAT_RACE_DIS;
 258                 sky2_write32(hw, B2_GP_IO, reg);
 259
 260                 sky2_read32(hw, B2_GP_IO);
 261         }
 262
 263         /* Turn on "driver loaded" LED */
 264         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 265 }
 266
 267 static void sky2_power_aux(struct sky2_hw *hw)
 268 {
 269         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 270                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 271         else
 272                 /* enable bits are inverted */
 273                 sky2_write8(hw, B2_Y2_CLK_GATE,
 274                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 275                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 276                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 277
 278         /* switch power to VAUX if supported and PME from D3cold */
 279         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 280              pci_pme_capable(hw->pdev, PCI_D3cold))
 281                 sky2_write8(hw, B0_POWER_CTRL,
 282                             (PC_VAUX_ENA | PC_VCC_ENA |
 283                              PC_VAUX_ON | PC_VCC_OFF));
 284
 285         /* turn off "driver loaded LED" */
 286         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 287 }
 288
 289 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 290 {
 291         u16 reg;
 292
 293         /* disable all GMAC IRQ's */
 294         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 295
 296         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 297         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 298         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 300
 301         reg = gma_read16(hw, port, GM_RX_CTRL);
 302         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 303         gma_write16(hw, port, GM_RX_CTRL, reg);
 304 }
 305
 306 /* flow control to advertise bits */
 307 static const u16 copper_fc_adv[] = {
 308         [FC_NONE]       = 0,
 309         [FC_TX]         = PHY_M_AN_ASP,
 310         [FC_RX]         = PHY_M_AN_PC,
 311         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 312 };
 313
 314 /* flow control to advertise bits when using 1000BaseX */
 315 static const u16 fiber_fc_adv[] = {
 316         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 317         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 318         [FC_RX]   = PHY_M_P_SYM_MD_X,
 319         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 320 };
 321
 322 /* flow control to GMA disable bits */
 323 static const u16 gm_fc_disable[] = {
 324         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 325         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 326         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 327         [FC_BOTH] = 0,
 328 };
 329
 330
 331 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 332 {
 333         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 334         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 335
 336         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 337             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 338                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 339
 340                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 341                            PHY_M_EC_MAC_S_MSK);
 342                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 343
 344                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 345                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 346                         /* set downshift counter to 3x and enable downshift */
 347                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 348                 else
 349                         /* set master & slave downshift counter to 1x */
 350                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 351
 352                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 353         }
 354
 355         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 356         if (sky2_is_copper(hw)) {
 357                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 358                         /* enable automatic crossover */
 359                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 360
 361                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 362                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 363                                 u16 spec;
 364
 365                                 /* Enable Class A driver for FE+ A0 */
 366                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 367                                 spec |= PHY_M_FESC_SEL_CL_A;
 368                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 369                         }
 370                 } else {
 371                         /* disable energy detect */
 372                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 373
 374                         /* enable automatic crossover */
 375                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 376
 377                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 378                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 379                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 380                                 /* set downshift counter to 3x and enable downshift */
 381                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 382                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 383                         }
 384                 }
 385         } else {
 386                 /* workaround for deviation #4.88 (CRC errors) */
 387                 /* disable Automatic Crossover */
 388
 389                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 390         }
 391
 392         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 393
 394         /* special setup for PHY 88E1112 Fiber */
 395         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 396                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 397
 398                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 399                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 400                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 401                 ctrl &= ~PHY_M_MAC_MD_MSK;
 402                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 403                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 404
 405                 if (hw->pmd_type  == 'P') {
 406                         /* select page 1 to access Fiber registers */
 407                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 408
 409                         /* for SFP-module set SIGDET polarity to low */
 410                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 411                         ctrl |= PHY_M_FIB_SIGD_POL;
 412                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 413                 }
 414
 415                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 416         }
 417
 418         ctrl = PHY_CT_RESET;
 419         ct1000 = 0;
 420         adv = PHY_AN_CSMA;
 421         reg = 0;
 422
 423         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 424                 if (sky2_is_copper(hw)) {
 425                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 426                                 ct1000 |= PHY_M_1000C_AFD;
 427                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 428                                 ct1000 |= PHY_M_1000C_AHD;
 429                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 430                                 adv |= PHY_M_AN_100_FD;
 431                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 432                                 adv |= PHY_M_AN_100_HD;
 433                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 434                                 adv |= PHY_M_AN_10_FD;
 435                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 436                                 adv |= PHY_M_AN_10_HD;
 437
 438                 } else {        /* special defines for FIBER (88E1040S only) */
 439                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 440                                 adv |= PHY_M_AN_1000X_AFD;
 441                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 442                                 adv |= PHY_M_AN_1000X_AHD;
 443                 }
 444
 445                 /* Restart Auto-negotiation */
 446                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 447         } else {
 448                 /* forced speed/duplex settings */
 449                 ct1000 = PHY_M_1000C_MSE;
 450
 451                 /* Disable auto update for duplex flow control and duplex */
 452                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 453
 454                 switch (sky2->speed) {
 455                 case SPEED_1000:
 456                         ctrl |= PHY_CT_SP1000;
 457                         reg |= GM_GPCR_SPEED_1000;
 458                         break;
 459                 case SPEED_100:
 460                         ctrl |= PHY_CT_SP100;
 461                         reg |= GM_GPCR_SPEED_100;
 462                         break;
 463                 }
 464
 465                 if (sky2->duplex == DUPLEX_FULL) {
 466                         reg |= GM_GPCR_DUP_FULL;
 467                         ctrl |= PHY_CT_DUP_MD;
 468                 } else if (sky2->speed < SPEED_1000)
 469                         sky2->flow_mode = FC_NONE;
 470         }
 471
 472         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 473                 if (sky2_is_copper(hw))
 474                         adv |= copper_fc_adv[sky2->flow_mode];
 475                 else
 476                         adv |= fiber_fc_adv[sky2->flow_mode];
 477         } else {
 478                 reg |= GM_GPCR_AU_FCT_DIS;
 479                 reg |= gm_fc_disable[sky2->flow_mode];
 480
 481                 /* Forward pause packets to GMAC? */
 482                 if (sky2->flow_mode & FC_RX)
 483                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 484                 else
 485                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 486         }
 487
 488         gma_write16(hw, port, GM_GP_CTRL, reg);
 489
 490         if (hw->flags & SKY2_HW_GIGABIT)
 491                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 492
 493         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 494         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 495
 496         /* Setup Phy LED's */
 497         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 498         ledover = 0;
 499
 500         switch (hw->chip_id) {
 501         case CHIP_ID_YUKON_FE:
 502                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 503                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 504
 505                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 506
 507                 /* delete ACT LED control bits */
 508                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 509                 /* change ACT LED control to blink mode */
 510                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 511                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 512                 break;
 513
 514         case CHIP_ID_YUKON_FE_P:
 515                 /* Enable Link Partner Next Page */
 516                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 517                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 518
 519                 /* disable Energy Detect and enable scrambler */
 520                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 521                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 522
 523                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 524                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 525                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 526                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 527
 528                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 529                 break;
 530
 531         case CHIP_ID_YUKON_XL:
 532                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 533
 534                 /* select page 3 to access LED control register */
 535                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 536
 537                 /* set LED Function Control register */
 538                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 539                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 540                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 541                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 542                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 543
 544                 /* set Polarity Control register */
 545                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 546                              (PHY_M_POLC_LS1_P_MIX(4) |
 547                               PHY_M_POLC_IS0_P_MIX(4) |
 548                               PHY_M_POLC_LOS_CTRL(2) |
 549                               PHY_M_POLC_INIT_CTRL(2) |
 550                               PHY_M_POLC_STA1_CTRL(2) |
 551                               PHY_M_POLC_STA0_CTRL(2)));
 552
 553                 /* restore page register */
 554                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 555                 break;
 556
 557         case CHIP_ID_YUKON_EC_U:
 558         case CHIP_ID_YUKON_EX:
 559         case CHIP_ID_YUKON_SUPR:
 560                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 561
 562                 /* select page 3 to access LED control register */
 563                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 564
 565                 /* set LED Function Control register */
 566                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 567                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 568                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 569                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 570                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 571
 572                 /* set Blink Rate in LED Timer Control Register */
 573                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 574                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 575                 /* restore page register */
 576                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 577                 break;
 578
 579         default:
 580                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 581                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 582
 583                 /* turn off the Rx LED (LED_RX) */
 584                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 585         }
 586
 587         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 588                 /* apply fixes in PHY AFE */
 589                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 590
 591                 /* increase differential signal amplitude in 10BASE-T */
 592                 gm_phy_write(hw, port, 0x18, 0xaa99);
 593                 gm_phy_write(hw, port, 0x17, 0x2011);
 594
 595                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 596                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 597                         gm_phy_write(hw, port, 0x18, 0xa204);
 598                         gm_phy_write(hw, port, 0x17, 0x2002);
 599                 }
 600
 601                 /* set page register to 0 */
 602                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 603         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 604                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 605                 /* apply workaround for integrated resistors calibration */
 606                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 607                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 608         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 609                 /* apply fixes in PHY AFE */
 610                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 611
 612                 /* apply RDAC termination workaround */
 613                 gm_phy_write(hw, port, 24, 0x2800);
 614                 gm_phy_write(hw, port, 23, 0x2001);
 615
 616                 /* set page register back to 0 */
 617                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 618         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 619                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 620                 /* no effect on Yukon-XL */
 621                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 622
 623                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 624                     sky2->speed == SPEED_100) {
 625                         /* turn on 100 Mbps LED (LED_LINK100) */
 626                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 627                 }
 628
 629                 if (ledover)
 630                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 631
 632         }
 633
 634         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 635         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 636                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 637         else
 638                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 639 }
 640
 641 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 642 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 643
 644 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 645 {
 646         u32 reg1;
 647
 648         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 649         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 650         reg1 &= ~phy_power[port];
 651
 652         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 653                 reg1 |= coma_mode[port];
 654
 655         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 656         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 657         sky2_pci_read32(hw, PCI_DEV_REG1);
 658
 659         if (hw->chip_id == CHIP_ID_YUKON_FE)
 660                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 661         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 662                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 663 }
 664
 665 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 666 {
 667         u32 reg1;
 668         u16 ctrl;
 669
 670         /* release GPHY Control reset */
 671         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 672
 673         /* release GMAC reset */
 674         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 675
 676         if (hw->flags & SKY2_HW_NEWER_PHY) {
 677                 /* select page 2 to access MAC control register */
 678                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 679
 680                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 681                 /* allow GMII Power Down */
 682                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 683                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 684
 685                 /* set page register back to 0 */
 686                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 687         }
 688
 689         /* setup General Purpose Control Register */
 690         gma_write16(hw, port, GM_GP_CTRL,
 691                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 692                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 693                     GM_GPCR_AU_SPD_DIS);
 694
 695         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 696                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 697                         /* select page 2 to access MAC control register */
 698                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 699
 700                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 701                         /* enable Power Down */
 702                         ctrl |= PHY_M_PC_POW_D_ENA;
 703                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 704
 705                         /* set page register back to 0 */
 706                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 707                 }
 708
 709                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 710                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 711         }
 712
 713         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 714         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 715         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 716         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 717         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 718 }
 719
 720 /* Enable Rx/Tx */
 721 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 722 {
 723         struct sky2_hw *hw = sky2->hw;
 724         unsigned port = sky2->port;
 725         u16 reg;
 726
 727         reg = gma_read16(hw, port, GM_GP_CTRL);
 728         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 729         gma_write16(hw, port, GM_GP_CTRL, reg);
 730 }
 731
 732 /* Force a renegotiation */
 733 static void sky2_phy_reinit(struct sky2_port *sky2)
 734 {
 735         spin_lock_bh(&sky2->phy_lock);
 736         sky2_phy_init(sky2->hw, sky2->port);
 737         sky2_enable_rx_tx(sky2);
 738         spin_unlock_bh(&sky2->phy_lock);
 739 }
 740
 741 /* Put device in state to listen for Wake On Lan */
 742 static void sky2_wol_init(struct sky2_port *sky2)
 743 {
 744         struct sky2_hw *hw = sky2->hw;
 745         unsigned port = sky2->port;
 746         enum flow_control save_mode;
 747         u16 ctrl;
 748
 749         /* Bring hardware out of reset */
 750         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 751         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 752
 753         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 754         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 755
 756         /* Force to 10/100
 757          * sky2_reset will re-enable on resume
 758          */
 759         save_mode = sky2->flow_mode;
 760         ctrl = sky2->advertising;
 761
 762         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 763         sky2->flow_mode = FC_NONE;
 764
 765         spin_lock_bh(&sky2->phy_lock);
 766         sky2_phy_power_up(hw, port);
 767         sky2_phy_init(hw, port);
 768         spin_unlock_bh(&sky2->phy_lock);
 769
 770         sky2->flow_mode = save_mode;
 771         sky2->advertising = ctrl;
 772
 773         /* Set GMAC to no flow control and auto update for speed/duplex */
 774         gma_write16(hw, port, GM_GP_CTRL,
 775                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 776                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 777
 778         /* Set WOL address */
 779         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 780                     sky2->netdev->dev_addr, ETH_ALEN);
 781
 782         /* Turn on appropriate WOL control bits */
 783         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 784         ctrl = 0;
 785         if (sky2->wol & WAKE_PHY)
 786                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 787         else
 788                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 789
 790         if (sky2->wol & WAKE_MAGIC)
 791                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 792         else
 793                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 794
 795         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 796         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 797
 798         /* Disable PiG firmware */
 799         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 800
 801         /* Needed by some broken BIOSes, use PCI rather than PCI-e for WOL */
 802         if (legacy_pme) {
 803                 u32 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 804                 reg1 |= PCI_Y2_PME_LEGACY;
 805                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 806         }
 807
 808         /* block receiver */
 809         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 810 }
 811
 812 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 813 {
 814         struct net_device *dev = hw->dev[port];
 815
 816         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 817               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 818              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 819                 /* Yukon-Extreme B0 and further Extreme devices */
 820                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 821         } else if (dev->mtu > ETH_DATA_LEN) {
 822                 /* set Tx GMAC FIFO Almost Empty Threshold */
 823                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 824                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 825
 826                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 827         } else
 828                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 829 }
 830
 831 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 832 {
 833         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 834         u16 reg;
 835         u32 rx_reg;
 836         int i;
 837         const u8 *addr = hw->dev[port]->dev_addr;
 838
 839         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 840         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 841
 842         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 843
 844         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 845             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 846             port == 1) {
 847                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 848                 /* clear GMAC 1 Control reset */
 849                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 850                 do {
 851                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 852                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 853                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 854                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 855                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 856         }
 857
 858         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 859
 860         /* Enable Transmit FIFO Underrun */
 861         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 862
 863         spin_lock_bh(&sky2->phy_lock);
 864         sky2_phy_power_up(hw, port);
 865         sky2_phy_init(hw, port);
 866         spin_unlock_bh(&sky2->phy_lock);
 867
 868         /* MIB clear */
 869         reg = gma_read16(hw, port, GM_PHY_ADDR);
 870         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 871
 872         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 873                 gma_read16(hw, port, i);
 874         gma_write16(hw, port, GM_PHY_ADDR, reg);
 875
 876         /* transmit control */
 877         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 878
 879         /* receive control reg: unicast + multicast + no FCS  */
 880         gma_write16(hw, port, GM_RX_CTRL,
 881                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 882
 883         /* transmit flow control */
 884         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 885
 886         /* transmit parameter */
 887         gma_write16(hw, port, GM_TX_PARAM,
 888                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 889                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 890                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 891                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 892
 893         /* serial mode register */
 894         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 895                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 896
 897         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 898                 reg |= GM_SMOD_JUMBO_ENA;
 899
 900         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 901             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 902                 reg |= GM_NEW_FLOW_CTRL;
 903
 904         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 905
 906         /* virtual address for data */
 907         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 908
 909         /* physical address: used for pause frames */
 910         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 911
 912         /* ignore counter overflows */
 913         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 914         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 915         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 916
 917         /* Configure Rx MAC FIFO */
 918         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 919         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 920         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 921             hw->chip_id == CHIP_ID_YUKON_FE_P)
 922                 rx_reg |= GMF_RX_OVER_ON;
 923
 924         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 925
 926         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 927                 /* Hardware errata - clear flush mask */
 928                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 929         } else {
 930                 /* Flush Rx MAC FIFO on any flow control or error */
 931                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 932         }
 933
 934         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 935         reg = RX_GMF_FL_THR_DEF + 1;
 936         /* Another magic mystery workaround from sk98lin */
 937         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 938             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 939                 reg = 0x178;
 940         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 941
 942         /* Configure Tx MAC FIFO */
 943         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 944         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 945
 946         /* On chips without ram buffer, pause is controlled by MAC level */
 947         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 948                 /* Pause threshold is scaled by 8 in bytes */
 949                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 950                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 951                         reg = 1568 / 8;
 952                 else
 953                         reg = 1024 / 8;
 954                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 955                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 956
 957                 sky2_set_tx_stfwd(hw, port);
 958         }
 959
 960         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 961             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 962                 /* disable dynamic watermark */
 963                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 964                 reg &= ~TX_DYN_WM_ENA;
 965                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 966         }
 967 }
 968
 969 /* Assign Ram Buffer allocation to queue */
 970 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 971 {
 972         u32 end;
 973
 974         /* convert from K bytes to qwords used for hw register */
 975         start *= 1024/8;
 976         space *= 1024/8;
 977         end = start + space - 1;
 978
 979         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 980         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 981         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 982         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 983         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 984
 985         if (q == Q_R1 || q == Q_R2) {
 986                 u32 tp = space - space/4;
 987
 988                 /* On receive queue's set the thresholds
 989                  * give receiver priority when > 3/4 full
 990                  * send pause when down to 2K
 991                  */
 992                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 993                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 994
 995                 tp = space - 2048/8;
 996                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 997                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 998         } else {
 999                 /* Enable store & forward on Tx queue's because
1000                  * Tx FIFO is only 1K on Yukon
1001                  */
1002                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1003         }
1004
1005         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1006         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1007 }
1008
1009 /* Setup Bus Memory Interface */
1010 static void sky2_qset(struct sky2_hw *hw, u16 q)
1011 {
1012         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1013         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1014         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1015         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1016 }
1017
1018 /* Setup prefetch unit registers. This is the interface between
1019  * hardware and driver list elements
1020  */
1021 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1022                                dma_addr_t addr, u32 last)
1023 {
1024         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1025         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1026         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1027         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1028         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1029         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1030
1031         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1032 }
1033
1034 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1035 {
1036         struct sky2_tx_le *le = sky2->tx_le + *slot;
1037
1038         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1039         le->ctrl = 0;
1040         return le;
1041 }
1042
1043 static void tx_init(struct sky2_port *sky2)
1044 {
1045         struct sky2_tx_le *le;
1046
1047         sky2->tx_prod = sky2->tx_cons = 0;
1048         sky2->tx_tcpsum = 0;
1049         sky2->tx_last_mss = 0;
1050
1051         le = get_tx_le(sky2, &sky2->tx_prod);
1052         le->addr = 0;
1053         le->opcode = OP_ADDR64 | HW_OWNER;
1054         sky2->tx_last_upper = 0;
1055 }
1056
1057 /* Update chip's next pointer */
1058 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1059 {
1060         /* Make sure write' to descriptors are complete before we tell hardware */
1061         wmb();
1062         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1063
1064         /* Synchronize I/O on since next processor may write to tail */
1065         mmiowb();
1066 }
1067
1068
1069 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1070 {
1071         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1072         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1073         le->ctrl = 0;
1074         return le;
1075 }
1076
1077 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1078 {
1079         unsigned size;
1080
1081         /* Space needed for frame data + headers rounded up */
1082         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1083
1084         /* Stopping point for hardware truncation */
1085         return (size - 8) / sizeof(u32);
1086 }
1087
1088 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1089 {
1090         struct rx_ring_info *re;
1091         unsigned size;
1092
1093         /* Space needed for frame data + headers rounded up */
1094         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1095
1096         sky2->rx_nfrags = size >> PAGE_SHIFT;
1097         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1098
1099         /* Compute residue after pages */
1100         size -= sky2->rx_nfrags << PAGE_SHIFT;
1101
1102         /* Optimize to handle small packets and headers */
1103         if (size < copybreak)
1104                 size = copybreak;
1105         if (size < ETH_HLEN)
1106                 size = ETH_HLEN;
1107
1108         return size;
1109 }
1110
1111 /* Build description to hardware for one receive segment */
1112 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1113                         dma_addr_t map, unsigned len)
1114 {
1115         struct sky2_rx_le *le;
1116
1117         if (sizeof(dma_addr_t) > sizeof(u32)) {
1118                 le = sky2_next_rx(sky2);
1119                 le->addr = cpu_to_le32(upper_32_bits(map));
1120                 le->opcode = OP_ADDR64 | HW_OWNER;
1121         }
1122
1123         le = sky2_next_rx(sky2);
1124         le->addr = cpu_to_le32(lower_32_bits(map));
1125         le->length = cpu_to_le16(len);
1126         le->opcode = op | HW_OWNER;
1127 }
1128
1129 /* Build description to hardware for one possibly fragmented skb */
1130 static void sky2_rx_submit(struct sky2_port *sky2,
1131                            const struct rx_ring_info *re)
1132 {
1133         int i;
1134
1135         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1136
1137         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1138                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1139 }
1140
1141
1142 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1143                             unsigned size)
1144 {
1145         struct sk_buff *skb = re->skb;
1146         int i;
1147
1148         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1149         if (pci_dma_mapping_error(pdev, re->data_addr))
1150                 goto mapping_error;
1151
1152         dma_unmap_len_set(re, data_size, size);
1153
1154         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1155                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1156
1157                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1158                                                 frag->page_offset,
1159                                                 frag->size,
1160                                                 PCI_DMA_FROMDEVICE);
1161
1162                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1163                         goto map_page_error;
1164         }
1165         return 0;
1166
1167 map_page_error:
1168         while (--i >= 0) {
1169                 pci_unmap_page(pdev, re->frag_addr[i],
1170                                skb_shinfo(skb)->frags[i].size,
1171                                PCI_DMA_FROMDEVICE);
1172         }
1173
1174         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1175                          PCI_DMA_FROMDEVICE);
1176
1177 mapping_error:
1178         if (net_ratelimit())
1179                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1180                          skb->dev->name);
1181         return -EIO;
1182 }
1183
1184 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1185 {
1186         struct sk_buff *skb = re->skb;
1187         int i;
1188
1189         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1190                          PCI_DMA_FROMDEVICE);
1191
1192         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1193                 pci_unmap_page(pdev, re->frag_addr[i],
1194                                skb_shinfo(skb)->frags[i].size,
1195                                PCI_DMA_FROMDEVICE);
1196 }
1197
1198 /* Tell chip where to start receive checksum.
1199  * Actually has two checksums, but set both same to avoid possible byte
1200  * order problems.
1201  */
1202 static void rx_set_checksum(struct sky2_port *sky2)
1203 {
1204         struct sky2_rx_le *le = sky2_next_rx(sky2);
1205
1206         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1207         le->ctrl = 0;
1208         le->opcode = OP_TCPSTART | HW_OWNER;
1209
1210         sky2_write32(sky2->hw,
1211                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1212                      (sky2->netdev->features & NETIF_F_RXCSUM)
1213                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1214 }
1215
1216 /* Enable/disable receive hash calculation (RSS) */
1217 static void rx_set_rss(struct net_device *dev, u32 features)
1218 {
1219         struct sky2_port *sky2 = netdev_priv(dev);
1220         struct sky2_hw *hw = sky2->hw;
1221         int i, nkeys = 4;
1222
1223         /* Supports IPv6 and other modes */
1224         if (hw->flags & SKY2_HW_NEW_LE) {
1225                 nkeys = 10;
1226                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1227         }
1228
1229         /* Program RSS initial values */
1230         if (features & NETIF_F_RXHASH) {
1231                 u32 key[nkeys];
1232
1233                 get_random_bytes(key, nkeys * sizeof(u32));
1234                 for (i = 0; i < nkeys; i++)
1235                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1236                                      key[i]);
1237
1238                 /* Need to turn on (undocumented) flag to make hashing work  */
1239                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1240                              RX_STFW_ENA);
1241
1242                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1243                              BMU_ENA_RX_RSS_HASH);
1244         } else
1245                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1246                              BMU_DIS_RX_RSS_HASH);
1247 }
1248
1249 /*
1250  * The RX Stop command will not work for Yukon-2 if the BMU does not
1251  * reach the end of packet and since we can't make sure that we have
1252  * incoming data, we must reset the BMU while it is not doing a DMA
1253  * transfer. Since it is possible that the RX path is still active,
1254  * the RX RAM buffer will be stopped first, so any possible incoming
1255  * data will not trigger a DMA. After the RAM buffer is stopped, the
1256  * BMU is polled until any DMA in progress is ended and only then it
1257  * will be reset.
1258  */
1259 static void sky2_rx_stop(struct sky2_port *sky2)
1260 {
1261         struct sky2_hw *hw = sky2->hw;
1262         unsigned rxq = rxqaddr[sky2->port];
1263         int i;
1264
1265         /* disable the RAM Buffer receive queue */
1266         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1267
1268         for (i = 0; i < 0xffff; i++)
1269                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1270                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1271                         goto stopped;
1272
1273         netdev_warn(sky2->netdev, "receiver stop failed\n");
1274 stopped:
1275         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1276
1277         /* reset the Rx prefetch unit */
1278         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1279         mmiowb();
1280 }
1281
1282 /* Clean out receive buffer area, assumes receiver hardware stopped */
1283 static void sky2_rx_clean(struct sky2_port *sky2)
1284 {
1285         unsigned i;
1286
1287         memset(sky2->rx_le, 0, RX_LE_BYTES);
1288         for (i = 0; i < sky2->rx_pending; i++) {
1289                 struct rx_ring_info *re = sky2->rx_ring + i;
1290
1291                 if (re->skb) {
1292                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1293                         kfree_skb(re->skb);
1294                         re->skb = NULL;
1295                 }
1296         }
1297 }
1298
1299 /* Basic MII support */
1300 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1301 {
1302         struct mii_ioctl_data *data = if_mii(ifr);
1303         struct sky2_port *sky2 = netdev_priv(dev);
1304         struct sky2_hw *hw = sky2->hw;
1305         int err = -EOPNOTSUPP;
1306
1307         if (!netif_running(dev))
1308                 return -ENODEV; /* Phy still in reset */
1309
1310         switch (cmd) {
1311         case SIOCGMIIPHY:
1312                 data->phy_id = PHY_ADDR_MARV;
1313
1314                 /* fallthru */
1315         case SIOCGMIIREG: {
1316                 u16 val = 0;
1317
1318                 spin_lock_bh(&sky2->phy_lock);
1319                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1320                 spin_unlock_bh(&sky2->phy_lock);
1321
1322                 data->val_out = val;
1323                 break;
1324         }
1325
1326         case SIOCSMIIREG:
1327                 spin_lock_bh(&sky2->phy_lock);
1328                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1329                                    data->val_in);
1330                 spin_unlock_bh(&sky2->phy_lock);
1331                 break;
1332         }
1333         return err;
1334 }
1335
1336 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1337
1338 static void sky2_vlan_mode(struct net_device *dev, u32 features)
1339 {
1340         struct sky2_port *sky2 = netdev_priv(dev);
1341         struct sky2_hw *hw = sky2->hw;
1342         u16 port = sky2->port;
1343
1344         if (features & NETIF_F_HW_VLAN_RX)
1345                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1346                              RX_VLAN_STRIP_ON);
1347         else
1348                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1349                              RX_VLAN_STRIP_OFF);
1350
1351         if (features & NETIF_F_HW_VLAN_TX) {
1352                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1353                              TX_VLAN_TAG_ON);
1354
1355                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1356         } else {
1357                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1358                              TX_VLAN_TAG_OFF);
1359
1360                 /* Can't do transmit offload of vlan without hw vlan */
1361                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1362         }
1363 }
1364
1365 /* Amount of required worst case padding in rx buffer */
1366 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1367 {
1368         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1369 }
1370
1371 /*
1372  * Allocate an skb for receiving. If the MTU is large enough
1373  * make the skb non-linear with a fragment list of pages.
1374  */
1375 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1376 {
1377         struct sk_buff *skb;
1378         int i;
1379
1380         skb = netdev_alloc_skb(sky2->netdev,
1381                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1382         if (!skb)
1383                 goto nomem;
1384
1385         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1386                 unsigned char *start;
1387                 /*
1388                  * Workaround for a bug in FIFO that cause hang
1389                  * if the FIFO if the receive buffer is not 64 byte aligned.
1390                  * The buffer returned from netdev_alloc_skb is
1391                  * aligned except if slab debugging is enabled.
1392                  */
1393                 start = PTR_ALIGN(skb->data, 8);
1394                 skb_reserve(skb, start - skb->data);
1395         } else
1396                 skb_reserve(skb, NET_IP_ALIGN);
1397
1398         for (i = 0; i < sky2->rx_nfrags; i++) {
1399                 struct page *page = alloc_page(GFP_ATOMIC);
1400
1401                 if (!page)
1402                         goto free_partial;
1403                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1404         }
1405
1406         return skb;
1407 free_partial:
1408         kfree_skb(skb);
1409 nomem:
1410         return NULL;
1411 }
1412
1413 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1414 {
1415         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1416 }
1417
1418 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1419 {
1420         struct sky2_hw *hw = sky2->hw;
1421         unsigned i;
1422
1423         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1424
1425         /* Fill Rx ring */
1426         for (i = 0; i < sky2->rx_pending; i++) {
1427                 struct rx_ring_info *re = sky2->rx_ring + i;
1428
1429                 re->skb = sky2_rx_alloc(sky2);
1430                 if (!re->skb)
1431                         return -ENOMEM;
1432
1433                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1434                         dev_kfree_skb(re->skb);
1435                         re->skb = NULL;
1436                         return -ENOMEM;
1437                 }
1438         }
1439         return 0;
1440 }
1441
1442 /*
1443  * Setup receiver buffer pool.
1444  * Normal case this ends up creating one list element for skb
1445  * in the receive ring. Worst case if using large MTU and each
1446  * allocation falls on a different 64 bit region, that results
1447  * in 6 list elements per ring entry.
1448  * One element is used for checksum enable/disable, and one
1449  * extra to avoid wrap.
1450  */
1451 static void sky2_rx_start(struct sky2_port *sky2)
1452 {
1453         struct sky2_hw *hw = sky2->hw;
1454         struct rx_ring_info *re;
1455         unsigned rxq = rxqaddr[sky2->port];
1456         unsigned i, thresh;
1457
1458         sky2->rx_put = sky2->rx_next = 0;
1459         sky2_qset(hw, rxq);
1460
1461         /* On PCI express lowering the watermark gives better performance */
1462         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1463                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1464
1465         /* These chips have no ram buffer?
1466          * MAC Rx RAM Read is controlled by hardware */
1467         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1468             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1469                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1470
1471         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1472
1473         if (!(hw->flags & SKY2_HW_NEW_LE))
1474                 rx_set_checksum(sky2);
1475
1476         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1477                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1478
1479         /* submit Rx ring */
1480         for (i = 0; i < sky2->rx_pending; i++) {
1481                 re = sky2->rx_ring + i;
1482                 sky2_rx_submit(sky2, re);
1483         }
1484
1485         /*
1486          * The receiver hangs if it receives frames larger than the
1487          * packet buffer. As a workaround, truncate oversize frames, but
1488          * the register is limited to 9 bits, so if you do frames > 2052
1489          * you better get the MTU right!
1490          */
1491         thresh = sky2_get_rx_threshold(sky2);
1492         if (thresh > 0x1ff)
1493                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1494         else {
1495                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1496                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1497         }
1498
1499         /* Tell chip about available buffers */
1500         sky2_rx_update(sky2, rxq);
1501
1502         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1503             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1504                 /*
1505                  * Disable flushing of non ASF packets;
1506                  * must be done after initializing the BMUs;
1507                  * drivers without ASF support should do this too, otherwise
1508                  * it may happen that they cannot run on ASF devices;
1509                  * remember that the MAC FIFO isn't reset during initialization.
1510                  */
1511                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1512         }
1513
1514         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1515                 /* Enable RX Home Address & Routing Header checksum fix */
1516                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1517                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1518
1519                 /* Enable TX Home Address & Routing Header checksum fix */
1520                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1521                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1522         }
1523 }
1524
1525 static int sky2_alloc_buffers(struct sky2_port *sky2)
1526 {
1527         struct sky2_hw *hw = sky2->hw;
1528
1529         /* must be power of 2 */
1530         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1531                                            sky2->tx_ring_size *
1532                                            sizeof(struct sky2_tx_le),
1533                                            &sky2->tx_le_map);
1534         if (!sky2->tx_le)
1535                 goto nomem;
1536
1537         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1538                                 GFP_KERNEL);
1539         if (!sky2->tx_ring)
1540                 goto nomem;
1541
1542         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1543                                            &sky2->rx_le_map);
1544         if (!sky2->rx_le)
1545                 goto nomem;
1546         memset(sky2->rx_le, 0, RX_LE_BYTES);
1547
1548         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1549                                 GFP_KERNEL);
1550         if (!sky2->rx_ring)
1551                 goto nomem;
1552
1553         return sky2_alloc_rx_skbs(sky2);
1554 nomem:
1555         return -ENOMEM;
1556 }
1557
1558 static void sky2_free_buffers(struct sky2_port *sky2)
1559 {
1560         struct sky2_hw *hw = sky2->hw;
1561
1562         sky2_rx_clean(sky2);
1563
1564         if (sky2->rx_le) {
1565                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1566                                     sky2->rx_le, sky2->rx_le_map);
1567                 sky2->rx_le = NULL;
1568         }
1569         if (sky2->tx_le) {
1570                 pci_free_consistent(hw->pdev,
1571                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1572                                     sky2->tx_le, sky2->tx_le_map);
1573                 sky2->tx_le = NULL;
1574         }
1575         kfree(sky2->tx_ring);
1576         kfree(sky2->rx_ring);
1577
1578         sky2->tx_ring = NULL;
1579         sky2->rx_ring = NULL;
1580 }
1581
1582 static void sky2_hw_up(struct sky2_port *sky2)
1583 {
1584         struct sky2_hw *hw = sky2->hw;
1585         unsigned port = sky2->port;
1586         u32 ramsize;
1587         int cap;
1588         struct net_device *otherdev = hw->dev[sky2->port^1];
1589
1590         tx_init(sky2);
1591
1592         /*
1593          * On dual port PCI-X card, there is an problem where status
1594          * can be received out of order due to split transactions
1595          */
1596         if (otherdev && netif_running(otherdev) &&
1597             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1598                 u16 cmd;
1599
1600                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1601                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1602                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1603         }
1604
1605         sky2_mac_init(hw, port);
1606
1607         /* Register is number of 4K blocks on internal RAM buffer. */
1608         ramsize = sky2_read8(hw, B2_E_0) * 4;
1609         if (ramsize > 0) {
1610                 u32 rxspace;
1611
1612                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1613                 if (ramsize < 16)
1614                         rxspace = ramsize / 2;
1615                 else
1616                         rxspace = 8 + (2*(ramsize - 16))/3;
1617
1618                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1619                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1620
1621                 /* Make sure SyncQ is disabled */
1622                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1623                             RB_RST_SET);
1624         }
1625
1626         sky2_qset(hw, txqaddr[port]);
1627
1628         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1629         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1630                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1631
1632         /* Set almost empty threshold */
1633         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1634             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1635                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1636
1637         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1638                            sky2->tx_ring_size - 1);
1639
1640         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1641         netdev_update_features(sky2->netdev);
1642
1643         sky2_rx_start(sky2);
1644 }
1645
1646 /* Bring up network interface. */
1647 static int sky2_up(struct net_device *dev)
1648 {
1649         struct sky2_port *sky2 = netdev_priv(dev);
1650         struct sky2_hw *hw = sky2->hw;
1651         unsigned port = sky2->port;
1652         u32 imask;
1653         int err;
1654
1655         netif_carrier_off(dev);
1656
1657         err = sky2_alloc_buffers(sky2);
1658         if (err)
1659                 goto err_out;
1660
1661         sky2_hw_up(sky2);
1662
1663         /* Enable interrupts from phy/mac for port */
1664         imask = sky2_read32(hw, B0_IMSK);
1665         imask |= portirq_msk[port];
1666         sky2_write32(hw, B0_IMSK, imask);
1667         sky2_read32(hw, B0_IMSK);
1668
1669         netif_info(sky2, ifup, dev, "enabling interface\n");
1670
1671         return 0;
1672
1673 err_out:
1674         sky2_free_buffers(sky2);
1675         return err;
1676 }
1677
1678 /* Modular subtraction in ring */
1679 static inline int tx_inuse(const struct sky2_port *sky2)
1680 {
1681         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1682 }
1683
1684 /* Number of list elements available for next tx */
1685 static inline int tx_avail(const struct sky2_port *sky2)
1686 {
1687         return sky2->tx_pending - tx_inuse(sky2);
1688 }
1689
1690 /* Estimate of number of transmit list elements required */
1691 static unsigned tx_le_req(const struct sk_buff *skb)
1692 {
1693         unsigned count;
1694
1695         count = (skb_shinfo(skb)->nr_frags + 1)
1696                 * (sizeof(dma_addr_t) / sizeof(u32));
1697
1698         if (skb_is_gso(skb))
1699                 ++count;
1700         else if (sizeof(dma_addr_t) == sizeof(u32))
1701                 ++count;        /* possible vlan */
1702
1703         if (skb->ip_summed == CHECKSUM_PARTIAL)
1704                 ++count;
1705
1706         return count;
1707 }
1708
1709 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1710 {
1711         if (re->flags & TX_MAP_SINGLE)
1712                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1713                                  dma_unmap_len(re, maplen),
1714                                  PCI_DMA_TODEVICE);
1715         else if (re->flags & TX_MAP_PAGE)
1716                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1717                                dma_unmap_len(re, maplen),
1718                                PCI_DMA_TODEVICE);
1719         re->flags = 0;
1720 }
1721
1722 /*
1723  * Put one packet in ring for transmit.
1724  * A single packet can generate multiple list elements, and
1725  * the number of ring elements will probably be less than the number
1726  * of list elements used.
1727  */
1728 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1729                                    struct net_device *dev)
1730 {
1731         struct sky2_port *sky2 = netdev_priv(dev);
1732         struct sky2_hw *hw = sky2->hw;
1733         struct sky2_tx_le *le = NULL;
1734         struct tx_ring_info *re;
1735         unsigned i, len;
1736         dma_addr_t mapping;
1737         u32 upper;
1738         u16 slot;
1739         u16 mss;
1740         u8 ctrl;
1741
1742         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1743                 return NETDEV_TX_BUSY;
1744
1745         len = skb_headlen(skb);
1746         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1747
1748         if (pci_dma_mapping_error(hw->pdev, mapping))
1749                 goto mapping_error;
1750
1751         slot = sky2->tx_prod;
1752         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1753                      "tx queued, slot %u, len %d\n", slot, skb->len);
1754
1755         /* Send high bits if needed */
1756         upper = upper_32_bits(mapping);
1757         if (upper != sky2->tx_last_upper) {
1758                 le = get_tx_le(sky2, &slot);
1759                 le->addr = cpu_to_le32(upper);
1760                 sky2->tx_last_upper = upper;
1761                 le->opcode = OP_ADDR64 | HW_OWNER;
1762         }
1763
1764         /* Check for TCP Segmentation Offload */
1765         mss = skb_shinfo(skb)->gso_size;
1766         if (mss != 0) {
1767
1768                 if (!(hw->flags & SKY2_HW_NEW_LE))
1769                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1770
1771                 if (mss != sky2->tx_last_mss) {
1772                         le = get_tx_le(sky2, &slot);
1773                         le->addr = cpu_to_le32(mss);
1774
1775                         if (hw->flags & SKY2_HW_NEW_LE)
1776                                 le->opcode = OP_MSS | HW_OWNER;
1777                         else
1778                                 le->opcode = OP_LRGLEN | HW_OWNER;
1779                         sky2->tx_last_mss = mss;
1780                 }
1781         }
1782
1783         ctrl = 0;
1784
1785         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1786         if (vlan_tx_tag_present(skb)) {
1787                 if (!le) {
1788                         le = get_tx_le(sky2, &slot);
1789                         le->addr = 0;
1790                         le->opcode = OP_VLAN|HW_OWNER;
1791                 } else
1792                         le->opcode |= OP_VLAN;
1793                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1794                 ctrl |= INS_VLAN;
1795         }
1796
1797         /* Handle TCP checksum offload */
1798         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1799                 /* On Yukon EX (some versions) encoding change. */
1800                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1801                         ctrl |= CALSUM; /* auto checksum */
1802                 else {
1803                         const unsigned offset = skb_transport_offset(skb);
1804                         u32 tcpsum;
1805
1806                         tcpsum = offset << 16;                  /* sum start */
1807                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1808
1809                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1810                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1811                                 ctrl |= UDPTCP;
1812
1813                         if (tcpsum != sky2->tx_tcpsum) {
1814                                 sky2->tx_tcpsum = tcpsum;
1815
1816                                 le = get_tx_le(sky2, &slot);
1817                                 le->addr = cpu_to_le32(tcpsum);
1818                                 le->length = 0; /* initial checksum value */
1819                                 le->ctrl = 1;   /* one packet */
1820                                 le->opcode = OP_TCPLISW | HW_OWNER;
1821                         }
1822                 }
1823         }
1824
1825         re = sky2->tx_ring + slot;
1826         re->flags = TX_MAP_SINGLE;
1827         dma_unmap_addr_set(re, mapaddr, mapping);
1828         dma_unmap_len_set(re, maplen, len);
1829
1830         le = get_tx_le(sky2, &slot);
1831         le->addr = cpu_to_le32(lower_32_bits(mapping));
1832         le->length = cpu_to_le16(len);
1833         le->ctrl = ctrl;
1834         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1835
1836
1837         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1838                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1839
1840                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1841                                        frag->size, PCI_DMA_TODEVICE);
1842
1843                 if (pci_dma_mapping_error(hw->pdev, mapping))
1844                         goto mapping_unwind;
1845
1846                 upper = upper_32_bits(mapping);
1847                 if (upper != sky2->tx_last_upper) {
1848                         le = get_tx_le(sky2, &slot);
1849                         le->addr = cpu_to_le32(upper);
1850                         sky2->tx_last_upper = upper;
1851                         le->opcode = OP_ADDR64 | HW_OWNER;
1852                 }
1853
1854                 re = sky2->tx_ring + slot;
1855                 re->flags = TX_MAP_PAGE;
1856                 dma_unmap_addr_set(re, mapaddr, mapping);
1857                 dma_unmap_len_set(re, maplen, frag->size);
1858
1859                 le = get_tx_le(sky2, &slot);
1860                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1861                 le->length = cpu_to_le16(frag->size);
1862                 le->ctrl = ctrl;
1863                 le->opcode = OP_BUFFER | HW_OWNER;
1864         }
1865
1866         re->skb = skb;
1867         le->ctrl |= EOP;
1868
1869         sky2->tx_prod = slot;
1870
1871         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1872                 netif_stop_queue(dev);
1873
1874         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1875
1876         return NETDEV_TX_OK;
1877
1878 mapping_unwind:
1879         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1880                 re = sky2->tx_ring + i;
1881
1882                 sky2_tx_unmap(hw->pdev, re);
1883         }
1884
1885 mapping_error:
1886         if (net_ratelimit())
1887                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1888         dev_kfree_skb(skb);
1889         return NETDEV_TX_OK;
1890 }
1891
1892 /*
1893  * Free ring elements from starting at tx_cons until "done"
1894  *
1895  * NB:
1896  *  1. The hardware will tell us about partial completion of multi-part
1897  *     buffers so make sure not to free skb to early.
1898  *  2. This may run in parallel start_xmit because the it only
1899  *     looks at the tail of the queue of FIFO (tx_cons), not
1900  *     the head (tx_prod)
1901  */
1902 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1903 {
1904         struct net_device *dev = sky2->netdev;
1905         unsigned idx;
1906
1907         BUG_ON(done >= sky2->tx_ring_size);
1908
1909         for (idx = sky2->tx_cons; idx != done;
1910              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1911                 struct tx_ring_info *re = sky2->tx_ring + idx;
1912                 struct sk_buff *skb = re->skb;
1913
1914                 sky2_tx_unmap(sky2->hw->pdev, re);
1915
1916                 if (skb) {
1917                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
1918                                      "tx done %u\n", idx);
1919
1920                         u64_stats_update_begin(&sky2->tx_stats.syncp);
1921                         ++sky2->tx_stats.packets;
1922                         sky2->tx_stats.bytes += skb->len;
1923                         u64_stats_update_end(&sky2->tx_stats.syncp);
1924
1925                         re->skb = NULL;
1926                         dev_kfree_skb_any(skb);
1927
1928                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1929                 }
1930         }
1931
1932         sky2->tx_cons = idx;
1933         smp_mb();
1934 }
1935
1936 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1937 {
1938         /* Disable Force Sync bit and Enable Alloc bit */
1939         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1940                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1941
1942         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1943         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1944         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1945
1946         /* Reset the PCI FIFO of the async Tx queue */
1947         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1948                      BMU_RST_SET | BMU_FIFO_RST);
1949
1950         /* Reset the Tx prefetch units */
1951         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1952                      PREF_UNIT_RST_SET);
1953
1954         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1955         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1956 }
1957
1958 static void sky2_hw_down(struct sky2_port *sky2)
1959 {
1960         struct sky2_hw *hw = sky2->hw;
1961         unsigned port = sky2->port;
1962         u16 ctrl;
1963
1964         /* Force flow control off */
1965         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1966
1967         /* Stop transmitter */
1968         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1969         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1970
1971         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1972                      RB_RST_SET | RB_DIS_OP_MD);
1973
1974         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1975         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1976         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1977
1978         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1979
1980         /* Workaround shared GMAC reset */
1981         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1982               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1983                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1984
1985         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1986
1987         /* Force any delayed status interrrupt and NAPI */
1988         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1989         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1990         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1991         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1992
1993         sky2_rx_stop(sky2);
1994
1995         spin_lock_bh(&sky2->phy_lock);
1996         sky2_phy_power_down(hw, port);
1997         spin_unlock_bh(&sky2->phy_lock);
1998
1999         sky2_tx_reset(hw, port);
2000
2001         /* Free any pending frames stuck in HW queue */
2002         sky2_tx_complete(sky2, sky2->tx_prod);
2003 }
2004
2005 /* Network shutdown */
2006 static int sky2_down(struct net_device *dev)
2007 {
2008         struct sky2_port *sky2 = netdev_priv(dev);
2009         struct sky2_hw *hw = sky2->hw;
2010
2011         /* Never really got started! */
2012         if (!sky2->tx_le)
2013                 return 0;
2014
2015         netif_info(sky2, ifdown, dev, "disabling interface\n");
2016
2017         /* Disable port IRQ */
2018         sky2_write32(hw, B0_IMSK,
2019                      sky2_read32(hw, B0_IMSK) & ~portirq_msk[sky2->port]);
2020         sky2_read32(hw, B0_IMSK);
2021
2022         synchronize_irq(hw->pdev->irq);
2023         napi_synchronize(&hw->napi);
2024
2025         sky2_hw_down(sky2);
2026
2027         sky2_free_buffers(sky2);
2028
2029         return 0;
2030 }
2031
2032 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2033 {
2034         if (hw->flags & SKY2_HW_FIBRE_PHY)
2035                 return SPEED_1000;
2036
2037         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2038                 if (aux & PHY_M_PS_SPEED_100)
2039                         return SPEED_100;
2040                 else
2041                         return SPEED_10;
2042         }
2043
2044         switch (aux & PHY_M_PS_SPEED_MSK) {
2045         case PHY_M_PS_SPEED_1000:
2046                 return SPEED_1000;
2047         case PHY_M_PS_SPEED_100:
2048                 return SPEED_100;
2049         default:
2050                 return SPEED_10;
2051         }
2052 }
2053
2054 static void sky2_link_up(struct sky2_port *sky2)
2055 {
2056         struct sky2_hw *hw = sky2->hw;
2057         unsigned port = sky2->port;
2058         static const char *fc_name[] = {
2059                 [FC_NONE]       = "none",
2060                 [FC_TX]         = "tx",
2061                 [FC_RX]         = "rx",
2062                 [FC_BOTH]       = "both",
2063         };
2064
2065         sky2_enable_rx_tx(sky2);
2066
2067         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2068
2069         netif_carrier_on(sky2->netdev);
2070
2071         mod_timer(&hw->watchdog_timer, jiffies + 1);
2072
2073         /* Turn on link LED */
2074         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2075                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2076
2077         netif_info(sky2, link, sky2->netdev,
2078                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2079                    sky2->speed,
2080                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2081                    fc_name[sky2->flow_status]);
2082 }
2083
2084 static void sky2_link_down(struct sky2_port *sky2)
2085 {
2086         struct sky2_hw *hw = sky2->hw;
2087         unsigned port = sky2->port;
2088         u16 reg;
2089
2090         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2091
2092         reg = gma_read16(hw, port, GM_GP_CTRL);
2093         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2094         gma_write16(hw, port, GM_GP_CTRL, reg);
2095
2096         netif_carrier_off(sky2->netdev);
2097
2098         /* Turn off link LED */
2099         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2100
2101         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2102
2103         sky2_phy_init(hw, port);
2104 }
2105
2106 static enum flow_control sky2_flow(int rx, int tx)
2107 {
2108         if (rx)
2109                 return tx ? FC_BOTH : FC_RX;
2110         else
2111                 return tx ? FC_TX : FC_NONE;
2112 }
2113
2114 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2115 {
2116         struct sky2_hw *hw = sky2->hw;
2117         unsigned port = sky2->port;
2118         u16 advert, lpa;
2119
2120         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2121         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2122         if (lpa & PHY_M_AN_RF) {
2123                 netdev_err(sky2->netdev, "remote fault\n");
2124                 return -1;
2125         }
2126
2127         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2128                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2129                 return -1;
2130         }
2131
2132         sky2->speed = sky2_phy_speed(hw, aux);
2133         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2134
2135         /* Since the pause result bits seem to in different positions on
2136          * different chips. look at registers.
2137          */
2138         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2139                 /* Shift for bits in fiber PHY */
2140                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2141                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2142
2143                 if (advert & ADVERTISE_1000XPAUSE)
2144                         advert |= ADVERTISE_PAUSE_CAP;
2145                 if (advert & ADVERTISE_1000XPSE_ASYM)
2146                         advert |= ADVERTISE_PAUSE_ASYM;
2147                 if (lpa & LPA_1000XPAUSE)
2148                         lpa |= LPA_PAUSE_CAP;
2149                 if (lpa & LPA_1000XPAUSE_ASYM)
2150                         lpa |= LPA_PAUSE_ASYM;
2151         }
2152
2153         sky2->flow_status = FC_NONE;
2154         if (advert & ADVERTISE_PAUSE_CAP) {
2155                 if (lpa & LPA_PAUSE_CAP)
2156                         sky2->flow_status = FC_BOTH;
2157                 else if (advert & ADVERTISE_PAUSE_ASYM)
2158                         sky2->flow_status = FC_RX;
2159         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2160                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2161                         sky2->flow_status = FC_TX;
2162         }
2163
2164         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2165             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2166                 sky2->flow_status = FC_NONE;
2167
2168         if (sky2->flow_status & FC_TX)
2169                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2170         else
2171                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2172
2173         return 0;
2174 }
2175
2176 /* Interrupt from PHY */
2177 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2178 {
2179         struct net_device *dev = hw->dev[port];
2180         struct sky2_port *sky2 = netdev_priv(dev);
2181         u16 istatus, phystat;
2182
2183         if (!netif_running(dev))
2184                 return;
2185
2186         spin_lock(&sky2->phy_lock);
2187         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2188         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2189
2190         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2191                    istatus, phystat);
2192
2193         if (istatus & PHY_M_IS_AN_COMPL) {
2194                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2195                     !netif_carrier_ok(dev))
2196                         sky2_link_up(sky2);
2197                 goto out;
2198         }
2199
2200         if (istatus & PHY_M_IS_LSP_CHANGE)
2201                 sky2->speed = sky2_phy_speed(hw, phystat);
2202
2203         if (istatus & PHY_M_IS_DUP_CHANGE)
2204                 sky2->duplex =
2205                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2206
2207         if (istatus & PHY_M_IS_LST_CHANGE) {
2208                 if (phystat & PHY_M_PS_LINK_UP)
2209                         sky2_link_up(sky2);
2210                 else
2211                         sky2_link_down(sky2);
2212         }
2213 out:
2214         spin_unlock(&sky2->phy_lock);
2215 }
2216
2217 /* Special quick link interrupt (Yukon-2 Optima only) */
2218 static void sky2_qlink_intr(struct sky2_hw *hw)
2219 {
2220         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2221         u32 imask;
2222         u16 phy;
2223
2224         /* disable irq */
2225         imask = sky2_read32(hw, B0_IMSK);
2226         imask &= ~Y2_IS_PHY_QLNK;
2227         sky2_write32(hw, B0_IMSK, imask);
2228
2229         /* reset PHY Link Detect */
2230         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2231         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2232         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2233         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2234
2235         sky2_link_up(sky2);
2236 }
2237
2238 /* Transmit timeout is only called if we are running, carrier is up
2239  * and tx queue is full (stopped).
2240  */
2241 static void sky2_tx_timeout(struct net_device *dev)
2242 {
2243         struct sky2_port *sky2 = netdev_priv(dev);
2244         struct sky2_hw *hw = sky2->hw;
2245
2246         netif_err(sky2, timer, dev, "tx timeout\n");
2247
2248         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2249                       sky2->tx_cons, sky2->tx_prod,
2250                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2251                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2252
2253         /* can't restart safely under softirq */
2254         schedule_work(&hw->restart_work);
2255 }
2256
2257 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2258 {
2259         struct sky2_port *sky2 = netdev_priv(dev);
2260         struct sky2_hw *hw = sky2->hw;
2261         unsigned port = sky2->port;
2262         int err;
2263         u16 ctl, mode;
2264         u32 imask;
2265
2266         /* MTU size outside the spec */
2267         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2268                 return -EINVAL;
2269
2270         /* MTU > 1500 on yukon FE and FE+ not allowed */
2271         if (new_mtu > ETH_DATA_LEN &&
2272             (hw->chip_id == CHIP_ID_YUKON_FE ||
2273              hw->chip_id == CHIP_ID_YUKON_FE_P))
2274                 return -EINVAL;
2275
2276         if (!netif_running(dev)) {
2277                 dev->mtu = new_mtu;
2278                 netdev_update_features(dev);
2279                 return 0;
2280         }
2281
2282         imask = sky2_read32(hw, B0_IMSK);
2283         sky2_write32(hw, B0_IMSK, 0);
2284
2285         dev->trans_start = jiffies;     /* prevent tx timeout */
2286         napi_disable(&hw->napi);
2287         netif_tx_disable(dev);
2288
2289         synchronize_irq(hw->pdev->irq);
2290
2291         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2292                 sky2_set_tx_stfwd(hw, port);
2293
2294         ctl = gma_read16(hw, port, GM_GP_CTRL);
2295         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2296         sky2_rx_stop(sky2);
2297         sky2_rx_clean(sky2);
2298
2299         dev->mtu = new_mtu;
2300         netdev_update_features(dev);
2301
2302         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2303                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2304
2305         if (dev->mtu > ETH_DATA_LEN)
2306                 mode |= GM_SMOD_JUMBO_ENA;
2307
2308         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2309
2310         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2311
2312         err = sky2_alloc_rx_skbs(sky2);
2313         if (!err)
2314                 sky2_rx_start(sky2);
2315         else
2316                 sky2_rx_clean(sky2);
2317         sky2_write32(hw, B0_IMSK, imask);
2318
2319         sky2_read32(hw, B0_Y2_SP_LISR);
2320         napi_enable(&hw->napi);
2321
2322         if (err)
2323                 dev_close(dev);
2324         else {
2325                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2326
2327                 netif_wake_queue(dev);
2328         }
2329
2330         return err;
2331 }
2332
2333 /* For small just reuse existing skb for next receive */
2334 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2335                                     const struct rx_ring_info *re,
2336                                     unsigned length)
2337 {
2338         struct sk_buff *skb;
2339
2340         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2341         if (likely(skb)) {
2342                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2343                                             length, PCI_DMA_FROMDEVICE);
2344                 skb_copy_from_linear_data(re->skb, skb->data, length);
2345                 skb->ip_summed = re->skb->ip_summed;
2346                 skb->csum = re->skb->csum;
2347                 skb->rxhash = re->skb->rxhash;
2348                 skb->vlan_tci = re->skb->vlan_tci;
2349
2350                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2351                                                length, PCI_DMA_FROMDEVICE);
2352                 re->skb->vlan_tci = 0;
2353                 re->skb->rxhash = 0;
2354                 re->skb->ip_summed = CHECKSUM_NONE;
2355                 skb_put(skb, length);
2356         }
2357         return skb;
2358 }
2359
2360 /* Adjust length of skb with fragments to match received data */
2361 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2362                           unsigned int length)
2363 {
2364         int i, num_frags;
2365         unsigned int size;
2366
2367         /* put header into skb */
2368         size = min(length, hdr_space);
2369         skb->tail += size;
2370         skb->len += size;
2371         length -= size;
2372
2373         num_frags = skb_shinfo(skb)->nr_frags;
2374         for (i = 0; i < num_frags; i++) {
2375                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2376
2377                 if (length == 0) {
2378                         /* don't need this page */
2379                         __free_page(frag->page);
2380                         --skb_shinfo(skb)->nr_frags;
2381                 } else {
2382                         size = min(length, (unsigned) PAGE_SIZE);
2383
2384                         frag->size = size;
2385                         skb->data_len += size;
2386                         skb->truesize += size;
2387                         skb->len += size;
2388                         length -= size;
2389                 }
2390         }
2391 }
2392
2393 /* Normal packet - take skb from ring element and put in a new one  */
2394 static struct sk_buff *receive_new(struct sky2_port *sky2,
2395                                    struct rx_ring_info *re,
2396                                    unsigned int length)
2397 {
2398         struct sk_buff *skb;
2399         struct rx_ring_info nre;
2400         unsigned hdr_space = sky2->rx_data_size;
2401
2402         nre.skb = sky2_rx_alloc(sky2);
2403         if (unlikely(!nre.skb))
2404                 goto nobuf;
2405
2406         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2407                 goto nomap;
2408
2409         skb = re->skb;
2410         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2411         prefetch(skb->data);
2412         *re = nre;
2413
2414         if (skb_shinfo(skb)->nr_frags)
2415                 skb_put_frags(skb, hdr_space, length);
2416         else
2417                 skb_put(skb, length);
2418         return skb;
2419
2420 nomap:
2421         dev_kfree_skb(nre.skb);
2422 nobuf:
2423         return NULL;
2424 }
2425
2426 /*
2427  * Receive one packet.
2428  * For larger packets, get new buffer.
2429  */
2430 static struct sk_buff *sky2_receive(struct net_device *dev,
2431                                     u16 length, u32 status)
2432 {
2433         struct sky2_port *sky2 = netdev_priv(dev);
2434         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2435         struct sk_buff *skb = NULL;
2436         u16 count = (status & GMR_FS_LEN) >> 16;
2437
2438         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2439                      "rx slot %u status 0x%x len %d\n",
2440                      sky2->rx_next, status, length);
2441
2442         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2443         prefetch(sky2->rx_ring + sky2->rx_next);
2444
2445         if (vlan_tx_tag_present(re->skb))
2446                 count -= VLAN_HLEN;     /* Account for vlan tag */
2447
2448         /* This chip has hardware problems that generates bogus status.
2449          * So do only marginal checking and expect higher level protocols
2450          * to handle crap frames.
2451          */
2452         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2453             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2454             length != count)
2455                 goto okay;
2456
2457         if (status & GMR_FS_ANY_ERR)
2458                 goto error;
2459
2460         if (!(status & GMR_FS_RX_OK))
2461                 goto resubmit;
2462
2463         /* if length reported by DMA does not match PHY, packet was truncated */
2464         if (length != count)
2465                 goto error;
2466
2467 okay:
2468         if (length < copybreak)
2469                 skb = receive_copy(sky2, re, length);
2470         else
2471                 skb = receive_new(sky2, re, length);
2472
2473         dev->stats.rx_dropped += (skb == NULL);
2474
2475 resubmit:
2476         sky2_rx_submit(sky2, re);
2477
2478         return skb;
2479
2480 error:
2481         ++dev->stats.rx_errors;
2482
2483         if (net_ratelimit())
2484                 netif_info(sky2, rx_err, dev,
2485                            "rx error, status 0x%x length %d\n", status, length);
2486
2487         goto resubmit;
2488 }
2489
2490 /* Transmit complete */
2491 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2492 {
2493         struct sky2_port *sky2 = netdev_priv(dev);
2494
2495         if (netif_running(dev)) {
2496                 sky2_tx_complete(sky2, last);
2497
2498                 /* Wake unless it's detached, and called e.g. from sky2_down() */
2499                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2500                         netif_wake_queue(dev);
2501         }
2502 }
2503
2504 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2505                                struct sk_buff *skb)
2506 {
2507         if (skb->ip_summed == CHECKSUM_NONE)
2508                 netif_receive_skb(skb);
2509         else
2510                 napi_gro_receive(&sky2->hw->napi, skb);
2511 }
2512
2513 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2514                                 unsigned packets, unsigned bytes)
2515 {
2516         struct net_device *dev = hw->dev[port];
2517         struct sky2_port *sky2 = netdev_priv(dev);
2518
2519         if (packets == 0)
2520                 return;
2521
2522         u64_stats_update_begin(&sky2->rx_stats.syncp);
2523         sky2->rx_stats.packets += packets;
2524         sky2->rx_stats.bytes += bytes;
2525         u64_stats_update_end(&sky2->rx_stats.syncp);
2526
2527         dev->last_rx = jiffies;
2528         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2529 }
2530
2531 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2532 {
2533         /* If this happens then driver assuming wrong format for chip type */
2534         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2535
2536         /* Both checksum counters are programmed to start at
2537          * the same offset, so unless there is a problem they
2538          * should match. This failure is an early indication that
2539          * hardware receive checksumming won't work.
2540          */
2541         if (likely((u16)(status >> 16) == (u16)status)) {
2542                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2543                 skb->ip_summed = CHECKSUM_COMPLETE;
2544                 skb->csum = le16_to_cpu(status);
2545         } else {
2546                 dev_notice(&sky2->hw->pdev->dev,
2547                            "%s: receive checksum problem (status = %#x)\n",
2548                            sky2->netdev->name, status);
2549
2550                 /* Disable checksum offload
2551                  * It will be reenabled on next ndo_set_features, but if it's
2552                  * really broken, will get disabled again
2553                  */
2554                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2555                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2556                              BMU_DIS_RX_CHKSUM);
2557         }
2558 }
2559
2560 static void sky2_rx_tag(struct sky2_port *sky2, u16 length)
2561 {
2562         struct sk_buff *skb;
2563
2564         skb = sky2->rx_ring[sky2->rx_next].skb;
2565         __vlan_hwaccel_put_tag(skb, be16_to_cpu(length));
2566 }
2567
2568 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2569 {
2570         struct sk_buff *skb;
2571
2572         skb = sky2->rx_ring[sky2->rx_next].skb;
2573         skb->rxhash = le32_to_cpu(status);
2574 }
2575
2576 /* Process status response ring */
2577 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2578 {
2579         int work_done = 0;
2580         unsigned int total_bytes[2] = { 0 };
2581         unsigned int total_packets[2] = { 0 };
2582
2583         rmb();
2584         do {
2585                 struct sky2_port *sky2;
2586                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2587                 unsigned port;
2588                 struct net_device *dev;
2589                 struct sk_buff *skb;
2590                 u32 status;
2591                 u16 length;
2592                 u8 opcode = le->opcode;
2593
2594                 if (!(opcode & HW_OWNER))
2595                         break;
2596
2597                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2598
2599                 port = le->css & CSS_LINK_BIT;
2600                 dev = hw->dev[port];
2601                 sky2 = netdev_priv(dev);
2602                 length = le16_to_cpu(le->length);
2603                 status = le32_to_cpu(le->status);
2604
2605                 le->opcode = 0;
2606                 switch (opcode & ~HW_OWNER) {
2607                 case OP_RXSTAT:
2608                         total_packets[port]++;
2609                         total_bytes[port] += length;
2610
2611                         skb = sky2_receive(dev, length, status);
2612                         if (!skb)
2613                                 break;
2614
2615                         /* This chip reports checksum status differently */
2616                         if (hw->flags & SKY2_HW_NEW_LE) {
2617                                 if ((dev->features & NETIF_F_RXCSUM) &&
2618                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2619                                     (le->css & CSS_TCPUDPCSOK))
2620                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2621                                 else
2622                                         skb->ip_summed = CHECKSUM_NONE;
2623                         }
2624
2625                         skb->protocol = eth_type_trans(skb, dev);
2626                         sky2_skb_rx(sky2, skb);
2627
2628                         /* Stop after net poll weight */
2629                         if (++work_done >= to_do)
2630                                 goto exit_loop;
2631                         break;
2632
2633                 case OP_RXVLAN:
2634                         sky2_rx_tag(sky2, length);
2635                         break;
2636
2637                 case OP_RXCHKSVLAN:
2638                         sky2_rx_tag(sky2, length);
2639                         /* fall through */
2640                 case OP_RXCHKS:
2641                         if (likely(dev->features & NETIF_F_RXCSUM))
2642                                 sky2_rx_checksum(sky2, status);
2643                         break;
2644
2645                 case OP_RSS_HASH:
2646                         sky2_rx_hash(sky2, status);
2647                         break;
2648
2649                 case OP_TXINDEXLE:
2650                         /* TX index reports status for both ports */
2651                         sky2_tx_done(hw->dev[0], status & 0xfff);
2652                         if (hw->dev[1])
2653                                 sky2_tx_done(hw->dev[1],
2654                                      ((status >> 24) & 0xff)
2655                                              | (u16)(length & 0xf) << 8);
2656                         break;
2657
2658                 default:
2659                         if (net_ratelimit())
2660                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2661                 }
2662         } while (hw->st_idx != idx);
2663
2664         /* Fully processed status ring so clear irq */
2665         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2666
2667 exit_loop:
2668         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2669         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2670
2671         return work_done;
2672 }
2673
2674 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2675 {
2676         struct net_device *dev = hw->dev[port];
2677
2678         if (net_ratelimit())
2679                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2680
2681         if (status & Y2_IS_PAR_RD1) {
2682                 if (net_ratelimit())
2683                         netdev_err(dev, "ram data read parity error\n");
2684                 /* Clear IRQ */
2685                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2686         }
2687
2688         if (status & Y2_IS_PAR_WR1) {
2689                 if (net_ratelimit())
2690                         netdev_err(dev, "ram data write parity error\n");
2691
2692                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2693         }
2694
2695         if (status & Y2_IS_PAR_MAC1) {
2696                 if (net_ratelimit())
2697                         netdev_err(dev, "MAC parity error\n");
2698                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2699         }
2700
2701         if (status & Y2_IS_PAR_RX1) {
2702                 if (net_ratelimit())
2703                         netdev_err(dev, "RX parity error\n");
2704                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2705         }
2706
2707         if (status & Y2_IS_TCP_TXA1) {
2708                 if (net_ratelimit())
2709                         netdev_err(dev, "TCP segmentation error\n");
2710                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2711         }
2712 }
2713
2714 static void sky2_hw_intr(struct sky2_hw *hw)
2715 {
2716         struct pci_dev *pdev = hw->pdev;
2717         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2718         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2719
2720         status &= hwmsk;
2721
2722         if (status & Y2_IS_TIST_OV)
2723                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2724
2725         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2726                 u16 pci_err;
2727
2728                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2729                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2730                 if (net_ratelimit())
2731                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2732                                 pci_err);
2733
2734                 sky2_pci_write16(hw, PCI_STATUS,
2735                                       pci_err | PCI_STATUS_ERROR_BITS);
2736                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2737         }
2738
2739         if (status & Y2_IS_PCI_EXP) {
2740                 /* PCI-Express uncorrectable Error occurred */
2741                 u32 err;
2742
2743                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2744                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2745                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2746                              0xfffffffful);
2747                 if (net_ratelimit())
2748                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2749
2750                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2751                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2752         }
2753
2754         if (status & Y2_HWE_L1_MASK)
2755                 sky2_hw_error(hw, 0, status);
2756         status >>= 8;
2757         if (status & Y2_HWE_L1_MASK)
2758                 sky2_hw_error(hw, 1, status);
2759 }
2760
2761 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2762 {
2763         struct net_device *dev = hw->dev[port];
2764         struct sky2_port *sky2 = netdev_priv(dev);
2765         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2766
2767         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2768
2769         if (status & GM_IS_RX_CO_OV)
2770                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2771
2772         if (status & GM_IS_TX_CO_OV)
2773                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2774
2775         if (status & GM_IS_RX_FF_OR) {
2776                 ++dev->stats.rx_fifo_errors;
2777                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2778         }
2779
2780         if (status & GM_IS_TX_FF_UR) {
2781                 ++dev->stats.tx_fifo_errors;
2782                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2783         }
2784 }
2785
2786 /* This should never happen it is a bug. */
2787 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2788 {
2789         struct net_device *dev = hw->dev[port];
2790         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2791
2792         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2793                 dev->name, (unsigned) q, (unsigned) idx,
2794                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2795
2796         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2797 }
2798
2799 static int sky2_rx_hung(struct net_device *dev)
2800 {
2801         struct sky2_port *sky2 = netdev_priv(dev);
2802         struct sky2_hw *hw = sky2->hw;
2803         unsigned port = sky2->port;
2804         unsigned rxq = rxqaddr[port];
2805         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2806         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2807         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2808         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2809
2810         /* If idle and MAC or PCI is stuck */
2811         if (sky2->check.last == dev->last_rx &&
2812             ((mac_rp == sky2->check.mac_rp &&
2813               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2814              /* Check if the PCI RX hang */
2815              (fifo_rp == sky2->check.fifo_rp &&
2816               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2817                 netdev_printk(KERN_DEBUG, dev,
2818                               "hung mac %d:%d fifo %d (%d:%d)\n",
2819                               mac_lev, mac_rp, fifo_lev,
2820                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2821                 return 1;
2822         } else {
2823                 sky2->check.last = dev->last_rx;
2824                 sky2->check.mac_rp = mac_rp;
2825                 sky2->check.mac_lev = mac_lev;
2826                 sky2->check.fifo_rp = fifo_rp;
2827                 sky2->check.fifo_lev = fifo_lev;
2828                 return 0;
2829         }
2830 }
2831
2832 static void sky2_watchdog(unsigned long arg)
2833 {
2834         struct sky2_hw *hw = (struct sky2_hw *) arg;
2835
2836         /* Check for lost IRQ once a second */
2837         if (sky2_read32(hw, B0_ISRC)) {
2838                 napi_schedule(&hw->napi);
2839         } else {
2840                 int i, active = 0;
2841
2842                 for (i = 0; i < hw->ports; i++) {
2843                         struct net_device *dev = hw->dev[i];
2844                         if (!netif_running(dev))
2845                                 continue;
2846                         ++active;
2847
2848                         /* For chips with Rx FIFO, check if stuck */
2849                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2850                              sky2_rx_hung(dev)) {
2851                                 netdev_info(dev, "receiver hang detected\n");
2852                                 schedule_work(&hw->restart_work);
2853                                 return;
2854                         }
2855                 }
2856
2857                 if (active == 0)
2858                         return;
2859         }
2860
2861         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2862 }
2863
2864 /* Hardware/software error handling */
2865 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2866 {
2867         if (net_ratelimit())
2868                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2869
2870         if (status & Y2_IS_HW_ERR)
2871                 sky2_hw_intr(hw);
2872
2873         if (status & Y2_IS_IRQ_MAC1)
2874                 sky2_mac_intr(hw, 0);
2875
2876         if (status & Y2_IS_IRQ_MAC2)
2877                 sky2_mac_intr(hw, 1);
2878
2879         if (status & Y2_IS_CHK_RX1)
2880                 sky2_le_error(hw, 0, Q_R1);
2881
2882         if (status & Y2_IS_CHK_RX2)
2883                 sky2_le_error(hw, 1, Q_R2);
2884
2885         if (status & Y2_IS_CHK_TXA1)
2886                 sky2_le_error(hw, 0, Q_XA1);
2887
2888         if (status & Y2_IS_CHK_TXA2)
2889                 sky2_le_error(hw, 1, Q_XA2);
2890 }
2891
2892 static int sky2_poll(struct napi_struct *napi, int work_limit)
2893 {
2894         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2895         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2896         int work_done = 0;
2897         u16 idx;
2898
2899         if (unlikely(status & Y2_IS_ERROR))
2900                 sky2_err_intr(hw, status);
2901
2902         if (status & Y2_IS_IRQ_PHY1)
2903                 sky2_phy_intr(hw, 0);
2904
2905         if (status & Y2_IS_IRQ_PHY2)
2906                 sky2_phy_intr(hw, 1);
2907
2908         if (status & Y2_IS_PHY_QLNK)
2909                 sky2_qlink_intr(hw);
2910
2911         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2912                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2913
2914                 if (work_done >= work_limit)
2915                         goto done;
2916         }
2917
2918         napi_complete(napi);
2919         sky2_read32(hw, B0_Y2_SP_LISR);
2920 done:
2921
2922         return work_done;
2923 }
2924
2925 static irqreturn_t sky2_intr(int irq, void *dev_id)
2926 {
2927         struct sky2_hw *hw = dev_id;
2928         u32 status;
2929
2930         /* Reading this mask interrupts as side effect */
2931         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2932         if (status == 0 || status == ~0)
2933                 return IRQ_NONE;
2934
2935         prefetch(&hw->st_le[hw->st_idx]);
2936
2937         napi_schedule(&hw->napi);
2938
2939         return IRQ_HANDLED;
2940 }
2941
2942 #ifdef CONFIG_NET_POLL_CONTROLLER
2943 static void sky2_netpoll(struct net_device *dev)
2944 {
2945         struct sky2_port *sky2 = netdev_priv(dev);
2946
2947         napi_schedule(&sky2->hw->napi);
2948 }
2949 #endif
2950
2951 /* Chip internal frequency for clock calculations */
2952 static u32 sky2_mhz(const struct sky2_hw *hw)
2953 {
2954         switch (hw->chip_id) {
2955         case CHIP_ID_YUKON_EC:
2956         case CHIP_ID_YUKON_EC_U:
2957         case CHIP_ID_YUKON_EX:
2958         case CHIP_ID_YUKON_SUPR:
2959         case CHIP_ID_YUKON_UL_2:
2960         case CHIP_ID_YUKON_OPT:
2961                 return 125;
2962
2963         case CHIP_ID_YUKON_FE:
2964                 return 100;
2965
2966         case CHIP_ID_YUKON_FE_P:
2967                 return 50;
2968
2969         case CHIP_ID_YUKON_XL:
2970                 return 156;
2971
2972         default:
2973                 BUG();
2974         }
2975 }
2976
2977 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2978 {
2979         return sky2_mhz(hw) * us;
2980 }
2981
2982 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2983 {
2984         return clk / sky2_mhz(hw);
2985 }
2986
2987
2988 static int __devinit sky2_init(struct sky2_hw *hw)
2989 {
2990         u8 t8;
2991
2992         /* Enable all clocks and check for bad PCI access */
2993         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2994
2995         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2996
2997         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2998         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2999
3000         switch (hw->chip_id) {
3001         case CHIP_ID_YUKON_XL:
3002                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
3003                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
3004                         hw->flags |= SKY2_HW_RSS_BROKEN;
3005                 break;
3006
3007         case CHIP_ID_YUKON_EC_U:
3008                 hw->flags = SKY2_HW_GIGABIT
3009                         | SKY2_HW_NEWER_PHY
3010                         | SKY2_HW_ADV_POWER_CTL;
3011                 break;
3012
3013         case CHIP_ID_YUKON_EX:
3014                 hw->flags = SKY2_HW_GIGABIT
3015                         | SKY2_HW_NEWER_PHY
3016                         | SKY2_HW_NEW_LE
3017                         | SKY2_HW_ADV_POWER_CTL;
3018
3019                 /* New transmit checksum */
3020                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3021                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3022                 break;
3023
3024         case CHIP_ID_YUKON_EC:
3025                 /* This rev is really old, and requires untested workarounds */
3026                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3027                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3028                         return -EOPNOTSUPP;
3029                 }
3030                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3031                 break;
3032
3033         case CHIP_ID_YUKON_FE:
3034                 hw->flags = SKY2_HW_RSS_BROKEN;
3035                 break;
3036
3037         case CHIP_ID_YUKON_FE_P:
3038                 hw->flags = SKY2_HW_NEWER_PHY
3039                         | SKY2_HW_NEW_LE
3040                         | SKY2_HW_AUTO_TX_SUM
3041                         | SKY2_HW_ADV_POWER_CTL;
3042
3043                 /* The workaround for status conflicts VLAN tag detection. */
3044                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3045                         hw->flags |= SKY2_HW_VLAN_BROKEN;
3046                 break;
3047
3048         case CHIP_ID_YUKON_SUPR:
3049                 hw->flags = SKY2_HW_GIGABIT
3050                         | SKY2_HW_NEWER_PHY
3051                         | SKY2_HW_NEW_LE
3052                         | SKY2_HW_AUTO_TX_SUM
3053                         | SKY2_HW_ADV_POWER_CTL;
3054                 break;
3055
3056         case CHIP_ID_YUKON_UL_2:
3057                 hw->flags = SKY2_HW_GIGABIT
3058                         | SKY2_HW_ADV_POWER_CTL;
3059                 break;
3060
3061         case CHIP_ID_YUKON_OPT:
3062                 hw->flags = SKY2_HW_GIGABIT
3063                         | SKY2_HW_NEW_LE
3064                         | SKY2_HW_ADV_POWER_CTL;
3065                 break;
3066
3067         default:
3068                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3069                         hw->chip_id);
3070                 return -EOPNOTSUPP;
3071         }
3072
3073         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3074         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3075                 hw->flags |= SKY2_HW_FIBRE_PHY;
3076
3077         hw->ports = 1;
3078         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3079         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3080                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3081                         ++hw->ports;
3082         }
3083
3084         if (sky2_read8(hw, B2_E_0))
3085                 hw->flags |= SKY2_HW_RAM_BUFFER;
3086
3087         return 0;
3088 }
3089
3090 static void sky2_reset(struct sky2_hw *hw)
3091 {
3092         struct pci_dev *pdev = hw->pdev;
3093         u16 status;
3094         int i, cap;
3095         u32 hwe_mask = Y2_HWE_ALL_MASK;
3096
3097         /* disable ASF */
3098         if (hw->chip_id == CHIP_ID_YUKON_EX
3099             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3100                 sky2_write32(hw, CPU_WDOG, 0);
3101                 status = sky2_read16(hw, HCU_CCSR);
3102                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3103                             HCU_CCSR_UC_STATE_MSK);
3104                 /*
3105                  * CPU clock divider shouldn't be used because
3106                  * - ASF firmware may malfunction
3107                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3108                  */
3109                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3110                 sky2_write16(hw, HCU_CCSR, status);
3111                 sky2_write32(hw, CPU_WDOG, 0);
3112         } else
3113                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3114         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3115
3116         /* do a SW reset */
3117         sky2_write8(hw, B0_CTST, CS_RST_SET);
3118         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3119
3120         /* allow writes to PCI config */
3121         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3122
3123         /* clear PCI errors, if any */
3124         status = sky2_pci_read16(hw, PCI_STATUS);
3125         status |= PCI_STATUS_ERROR_BITS;
3126         sky2_pci_write16(hw, PCI_STATUS, status);
3127
3128         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3129
3130         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3131         if (cap) {
3132                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3133                              0xfffffffful);
3134
3135                 /* If error bit is stuck on ignore it */
3136                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3137                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3138                 else
3139                         hwe_mask |= Y2_IS_PCI_EXP;
3140         }
3141
3142         sky2_power_on(hw);
3143         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3144
3145         for (i = 0; i < hw->ports; i++) {
3146                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3147                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3148
3149                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3150                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3151                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3152                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3153                                      | GMC_BYP_RETR_ON);
3154
3155         }
3156
3157         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3158                 /* enable MACSec clock gating */
3159                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3160         }
3161
3162         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3163                 u16 reg;
3164                 u32 msk;
3165
3166                 if (hw->chip_rev == 0) {
3167                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3168                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3169
3170                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3171                         reg = 10;
3172                 } else {
3173                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3174                         reg = 3;
3175                 }
3176
3177                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3178
3179                 /* reset PHY Link Detect */
3180                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3181                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3182                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3183                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3184
3185
3186                 /* enable PHY Quick Link */
3187                 msk = sky2_read32(hw, B0_IMSK);
3188                 msk |= Y2_IS_PHY_QLNK;
3189                 sky2_write32(hw, B0_IMSK, msk);
3190
3191                 /* check if PSMv2 was running before */
3192                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3193                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3194                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3195                         /* restore the PCIe Link Control register */
3196                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3197                 }
3198                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3199
3200                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3201                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3202         }
3203
3204         /* Clear I2C IRQ noise */
3205         sky2_write32(hw, B2_I2C_IRQ, 1);
3206
3207         /* turn off hardware timer (unused) */
3208         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3209         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3210
3211         /* Turn off descriptor polling */
3212         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3213
3214         /* Turn off receive timestamp */
3215         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3216         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3217
3218         /* enable the Tx Arbiters */
3219         for (i = 0; i < hw->ports; i++)
3220                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3221
3222         /* Initialize ram interface */
3223         for (i = 0; i < hw->ports; i++) {
3224                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3225
3226                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3227                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3228                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3229                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3230                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3231                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3232                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3233                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3234                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3235                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3236                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3237                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3238         }
3239
3240         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3241
3242         for (i = 0; i < hw->ports; i++)
3243                 sky2_gmac_reset(hw, i);
3244
3245         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3246         hw->st_idx = 0;
3247
3248         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3249         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3250
3251         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3252         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3253
3254         /* Set the list last index */
3255         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3256
3257         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3258         sky2_write8(hw, STAT_FIFO_WM, 16);
3259
3260         /* set Status-FIFO ISR watermark */
3261         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3262                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3263         else
3264                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3265
3266         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3267         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3268         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3269
3270         /* enable status unit */
3271         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3272
3273         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3274         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3275         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3276 }
3277
3278 /* Take device down (offline).
3279  * Equivalent to doing dev_stop() but this does not
3280  * inform upper layers of the transition.
3281  */
3282 static void sky2_detach(struct net_device *dev)
3283 {
3284         if (netif_running(dev)) {
3285                 netif_tx_lock(dev);
3286                 netif_device_detach(dev);       /* stop txq */
3287                 netif_tx_unlock(dev);
3288                 sky2_down(dev);
3289         }
3290 }
3291
3292 /* Bring device back after doing sky2_detach */
3293 static int sky2_reattach(struct net_device *dev)
3294 {
3295         int err = 0;
3296
3297         if (netif_running(dev)) {
3298                 err = sky2_up(dev);
3299                 if (err) {
3300                         netdev_info(dev, "could not restart %d\n", err);
3301                         dev_close(dev);
3302                 } else {
3303                         netif_device_attach(dev);
3304                         sky2_set_multicast(dev);
3305                 }
3306         }
3307
3308         return err;
3309 }
3310
3311 static void sky2_all_down(struct sky2_hw *hw)
3312 {
3313         int i;
3314
3315         sky2_read32(hw, B0_IMSK);
3316         sky2_write32(hw, B0_IMSK, 0);
3317         synchronize_irq(hw->pdev->irq);
3318         napi_disable(&hw->napi);
3319
3320         for (i = 0; i < hw->ports; i++) {
3321                 struct net_device *dev = hw->dev[i];
3322                 struct sky2_port *sky2 = netdev_priv(dev);
3323
3324                 if (!netif_running(dev))
3325                         continue;
3326
3327                 netif_carrier_off(dev);
3328                 netif_tx_disable(dev);
3329                 sky2_hw_down(sky2);
3330         }
3331 }
3332
3333 static void sky2_all_up(struct sky2_hw *hw)
3334 {
3335         u32 imask = Y2_IS_BASE;
3336         int i;
3337
3338         for (i = 0; i < hw->ports; i++) {
3339                 struct net_device *dev = hw->dev[i];
3340                 struct sky2_port *sky2 = netdev_priv(dev);
3341
3342                 if (!netif_running(dev))
3343                         continue;
3344
3345                 sky2_hw_up(sky2);
3346                 sky2_set_multicast(dev);
3347                 imask |= portirq_msk[i];
3348                 netif_wake_queue(dev);
3349         }
3350
3351         sky2_write32(hw, B0_IMSK, imask);
3352         sky2_read32(hw, B0_IMSK);
3353
3354         sky2_read32(hw, B0_Y2_SP_LISR);
3355         napi_enable(&hw->napi);
3356 }
3357
3358 static void sky2_restart(struct work_struct *work)
3359 {
3360         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3361
3362         rtnl_lock();
3363
3364         sky2_all_down(hw);
3365         sky2_reset(hw);
3366         sky2_all_up(hw);
3367
3368         rtnl_unlock();
3369 }
3370
3371 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3372 {
3373         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3374 }
3375
3376 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3377 {
3378         const struct sky2_port *sky2 = netdev_priv(dev);
3379
3380         wol->supported = sky2_wol_supported(sky2->hw);
3381         wol->wolopts = sky2->wol;
3382 }
3383
3384 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3385 {
3386         struct sky2_port *sky2 = netdev_priv(dev);
3387         struct sky2_hw *hw = sky2->hw;
3388         bool enable_wakeup = false;
3389         int i;
3390
3391         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3392             !device_can_wakeup(&hw->pdev->dev))
3393                 return -EOPNOTSUPP;
3394
3395         sky2->wol = wol->wolopts;
3396
3397         for (i = 0; i < hw->ports; i++) {
3398                 struct net_device *dev = hw->dev[i];
3399                 struct sky2_port *sky2 = netdev_priv(dev);
3400
3401                 if (sky2->wol)
3402                         enable_wakeup = true;
3403         }
3404         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3405
3406         return 0;
3407 }
3408
3409 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3410 {
3411         if (sky2_is_copper(hw)) {
3412                 u32 modes = SUPPORTED_10baseT_Half
3413                         | SUPPORTED_10baseT_Full
3414                         | SUPPORTED_100baseT_Half
3415                         | SUPPORTED_100baseT_Full;
3416
3417                 if (hw->flags & SKY2_HW_GIGABIT)
3418                         modes |= SUPPORTED_1000baseT_Half
3419                                 | SUPPORTED_1000baseT_Full;
3420                 return modes;
3421         } else
3422                 return SUPPORTED_1000baseT_Half
3423                         | SUPPORTED_1000baseT_Full;
3424 }
3425
3426 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3427 {
3428         struct sky2_port *sky2 = netdev_priv(dev);
3429         struct sky2_hw *hw = sky2->hw;
3430
3431         ecmd->transceiver = XCVR_INTERNAL;
3432         ecmd->supported = sky2_supported_modes(hw);
3433         ecmd->phy_address = PHY_ADDR_MARV;
3434         if (sky2_is_copper(hw)) {
3435                 ecmd->port = PORT_TP;
3436                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3437                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3438         } else {
3439                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3440                 ecmd->port = PORT_FIBRE;
3441                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3442         }
3443
3444         ecmd->advertising = sky2->advertising;
3445         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3446                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3447         ecmd->duplex = sky2->duplex;
3448         return 0;
3449 }
3450
3451 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3452 {
3453         struct sky2_port *sky2 = netdev_priv(dev);
3454         const struct sky2_hw *hw = sky2->hw;
3455         u32 supported = sky2_supported_modes(hw);
3456
3457         if (ecmd->autoneg == AUTONEG_ENABLE) {
3458                 if (ecmd->advertising & ~supported)
3459                         return -EINVAL;
3460
3461                 if (sky2_is_copper(hw))
3462                         sky2->advertising = ecmd->advertising |
3463                                             ADVERTISED_TP |
3464                                             ADVERTISED_Autoneg;
3465                 else
3466                         sky2->advertising = ecmd->advertising |
3467                                             ADVERTISED_FIBRE |
3468                                             ADVERTISED_Autoneg;
3469
3470                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3471                 sky2->duplex = -1;
3472                 sky2->speed = -1;
3473         } else {
3474                 u32 setting;
3475                 u32 speed = ethtool_cmd_speed(ecmd);
3476
3477                 switch (speed) {
3478                 case SPEED_1000:
3479                         if (ecmd->duplex == DUPLEX_FULL)
3480                                 setting = SUPPORTED_1000baseT_Full;
3481                         else if (ecmd->duplex == DUPLEX_HALF)
3482                                 setting = SUPPORTED_1000baseT_Half;
3483                         else
3484                                 return -EINVAL;
3485                         break;
3486                 case SPEED_100:
3487                         if (ecmd->duplex == DUPLEX_FULL)
3488                                 setting = SUPPORTED_100baseT_Full;
3489                         else if (ecmd->duplex == DUPLEX_HALF)
3490                                 setting = SUPPORTED_100baseT_Half;
3491                         else
3492                                 return -EINVAL;
3493                         break;
3494
3495                 case SPEED_10:
3496                         if (ecmd->duplex == DUPLEX_FULL)
3497                                 setting = SUPPORTED_10baseT_Full;
3498                         else if (ecmd->duplex == DUPLEX_HALF)
3499                                 setting = SUPPORTED_10baseT_Half;
3500                         else
3501                                 return -EINVAL;
3502                         break;
3503                 default:
3504                         return -EINVAL;
3505                 }
3506
3507                 if ((setting & supported) == 0)
3508                         return -EINVAL;
3509
3510                 sky2->speed = speed;
3511                 sky2->duplex = ecmd->duplex;
3512                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3513         }
3514
3515         if (netif_running(dev)) {
3516                 sky2_phy_reinit(sky2);
3517                 sky2_set_multicast(dev);
3518         }
3519
3520         return 0;
3521 }
3522
3523 static void sky2_get_drvinfo(struct net_device *dev,
3524                              struct ethtool_drvinfo *info)
3525 {
3526         struct sky2_port *sky2 = netdev_priv(dev);
3527
3528         strcpy(info->driver, DRV_NAME);
3529         strcpy(info->version, DRV_VERSION);
3530         strcpy(info->fw_version, "N/A");
3531         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3532 }
3533
3534 static const struct sky2_stat {
3535         char name[ETH_GSTRING_LEN];
3536         u16 offset;
3537 } sky2_stats[] = {
3538         { "tx_bytes",      GM_TXO_OK_HI },
3539         { "rx_bytes",      GM_RXO_OK_HI },
3540         { "tx_broadcast",  GM_TXF_BC_OK },
3541         { "rx_broadcast",  GM_RXF_BC_OK },
3542         { "tx_multicast",  GM_TXF_MC_OK },
3543         { "rx_multicast",  GM_RXF_MC_OK },
3544         { "tx_unicast",    GM_TXF_UC_OK },
3545         { "rx_unicast",    GM_RXF_UC_OK },
3546         { "tx_mac_pause",  GM_TXF_MPAUSE },
3547         { "rx_mac_pause",  GM_RXF_MPAUSE },
3548         { "collisions",    GM_TXF_COL },
3549         { "late_collision",GM_TXF_LAT_COL },
3550         { "aborted",       GM_TXF_ABO_COL },
3551         { "single_collisions", GM_TXF_SNG_COL },
3552         { "multi_collisions", GM_TXF_MUL_COL },
3553
3554         { "rx_short",      GM_RXF_SHT },
3555         { "rx_runt",       GM_RXE_FRAG },
3556         { "rx_64_byte_packets", GM_RXF_64B },
3557         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3558         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3559         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3560         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3561         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3562         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3563         { "rx_too_long",   GM_RXF_LNG_ERR },
3564         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3565         { "rx_jabber",     GM_RXF_JAB_PKT },
3566         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3567
3568         { "tx_64_byte_packets", GM_TXF_64B },
3569         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3570         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3571         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3572         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3573         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3574         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3575         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3576 };
3577
3578 static u32 sky2_get_msglevel(struct net_device *netdev)
3579 {
3580         struct sky2_port *sky2 = netdev_priv(netdev);
3581         return sky2->msg_enable;
3582 }
3583
3584 static int sky2_nway_reset(struct net_device *dev)
3585 {
3586         struct sky2_port *sky2 = netdev_priv(dev);
3587
3588         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3589                 return -EINVAL;
3590
3591         sky2_phy_reinit(sky2);
3592         sky2_set_multicast(dev);
3593
3594         return 0;
3595 }
3596
3597 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3598 {
3599         struct sky2_hw *hw = sky2->hw;
3600         unsigned port = sky2->port;
3601         int i;
3602
3603         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3604         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3605
3606         for (i = 2; i < count; i++)
3607                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3608 }
3609
3610 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3611 {
3612         struct sky2_port *sky2 = netdev_priv(netdev);
3613         sky2->msg_enable = value;
3614 }
3615
3616 static int sky2_get_sset_count(struct net_device *dev, int sset)
3617 {
3618         switch (sset) {
3619         case ETH_SS_STATS:
3620                 return ARRAY_SIZE(sky2_stats);
3621         default:
3622                 return -EOPNOTSUPP;
3623         }
3624 }
3625
3626 static void sky2_get_ethtool_stats(struct net_device *dev,
3627                                    struct ethtool_stats *stats, u64 * data)
3628 {
3629         struct sky2_port *sky2 = netdev_priv(dev);
3630
3631         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3632 }
3633
3634 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3635 {
3636         int i;
3637
3638         switch (stringset) {
3639         case ETH_SS_STATS:
3640                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3641                         memcpy(data + i * ETH_GSTRING_LEN,
3642                                sky2_stats[i].name, ETH_GSTRING_LEN);
3643                 break;
3644         }
3645 }
3646
3647 static int sky2_set_mac_address(struct net_device *dev, void *p)
3648 {
3649         struct sky2_port *sky2 = netdev_priv(dev);
3650         struct sky2_hw *hw = sky2->hw;
3651         unsigned port = sky2->port;
3652         const struct sockaddr *addr = p;
3653
3654         if (!is_valid_ether_addr(addr->sa_data))
3655                 return -EADDRNOTAVAIL;
3656
3657         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3658         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3659                     dev->dev_addr, ETH_ALEN);
3660         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3661                     dev->dev_addr, ETH_ALEN);
3662
3663         /* virtual address for data */
3664         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3665
3666         /* physical address: used for pause frames */
3667         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3668
3669         return 0;
3670 }
3671
3672 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3673 {
3674         u32 bit;
3675
3676         bit = ether_crc(ETH_ALEN, addr) & 63;
3677         filter[bit >> 3] |= 1 << (bit & 7);
3678 }
3679
3680 static void sky2_set_multicast(struct net_device *dev)
3681 {
3682         struct sky2_port *sky2 = netdev_priv(dev);
3683         struct sky2_hw *hw = sky2->hw;
3684         unsigned port = sky2->port;
3685         struct netdev_hw_addr *ha;
3686         u16 reg;
3687         u8 filter[8];
3688         int rx_pause;
3689         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3690
3691         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3692         memset(filter, 0, sizeof(filter));
3693
3694         reg = gma_read16(hw, port, GM_RX_CTRL);
3695         reg |= GM_RXCR_UCF_ENA;
3696
3697         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3698                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3699         else if (dev->flags & IFF_ALLMULTI)
3700                 memset(filter, 0xff, sizeof(filter));
3701         else if (netdev_mc_empty(dev) && !rx_pause)
3702                 reg &= ~GM_RXCR_MCF_ENA;
3703         else {
3704                 reg |= GM_RXCR_MCF_ENA;
3705
3706                 if (rx_pause)
3707                         sky2_add_filter(filter, pause_mc_addr);
3708
3709                 netdev_for_each_mc_addr(ha, dev)
3710                         sky2_add_filter(filter, ha->addr);
3711         }
3712
3713         gma_write16(hw, port, GM_MC_ADDR_H1,
3714                     (u16) filter[0] | ((u16) filter[1] << 8));
3715         gma_write16(hw, port, GM_MC_ADDR_H2,
3716                     (u16) filter[2] | ((u16) filter[3] << 8));
3717         gma_write16(hw, port, GM_MC_ADDR_H3,
3718                     (u16) filter[4] | ((u16) filter[5] << 8));
3719         gma_write16(hw, port, GM_MC_ADDR_H4,
3720                     (u16) filter[6] | ((u16) filter[7] << 8));
3721
3722         gma_write16(hw, port, GM_RX_CTRL, reg);
3723 }
3724
3725 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3726                                                 struct rtnl_link_stats64 *stats)
3727 {
3728         struct sky2_port *sky2 = netdev_priv(dev);
3729         struct sky2_hw *hw = sky2->hw;
3730         unsigned port = sky2->port;
3731         unsigned int start;
3732         u64 _bytes, _packets;
3733
3734         do {
3735                 start = u64_stats_fetch_begin_bh(&sky2->rx_stats.syncp);
3736                 _bytes = sky2->rx_stats.bytes;
3737                 _packets = sky2->rx_stats.packets;
3738         } while (u64_stats_fetch_retry_bh(&sky2->rx_stats.syncp, start));
3739
3740         stats->rx_packets = _packets;
3741         stats->rx_bytes = _bytes;
3742
3743         do {
3744                 start = u64_stats_fetch_begin_bh(&sky2->tx_stats.syncp);
3745                 _bytes = sky2->tx_stats.bytes;
3746                 _packets = sky2->tx_stats.packets;
3747         } while (u64_stats_fetch_retry_bh(&sky2->tx_stats.syncp, start));
3748
3749         stats->tx_packets = _packets;
3750         stats->tx_bytes = _bytes;
3751
3752         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3753                 + get_stats32(hw, port, GM_RXF_BC_OK);
3754
3755         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3756
3757         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3758         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3759         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3760                 + get_stats32(hw, port, GM_RXE_FRAG);
3761         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3762
3763         stats->rx_dropped = dev->stats.rx_dropped;
3764         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3765         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3766
3767         return stats;
3768 }
3769
3770 /* Can have one global because blinking is controlled by
3771  * ethtool and that is always under RTNL mutex
3772  */
3773 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3774 {
3775         struct sky2_hw *hw = sky2->hw;
3776         unsigned port = sky2->port;
3777
3778         spin_lock_bh(&sky2->phy_lock);
3779         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3780             hw->chip_id == CHIP_ID_YUKON_EX ||
3781             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3782                 u16 pg;
3783                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3784                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3785
3786                 switch (mode) {
3787                 case MO_LED_OFF:
3788                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3789                                      PHY_M_LEDC_LOS_CTRL(8) |
3790                                      PHY_M_LEDC_INIT_CTRL(8) |
3791                                      PHY_M_LEDC_STA1_CTRL(8) |
3792                                      PHY_M_LEDC_STA0_CTRL(8));
3793                         break;
3794                 case MO_LED_ON:
3795                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3796                                      PHY_M_LEDC_LOS_CTRL(9) |
3797                                      PHY_M_LEDC_INIT_CTRL(9) |
3798                                      PHY_M_LEDC_STA1_CTRL(9) |
3799                                      PHY_M_LEDC_STA0_CTRL(9));
3800                         break;
3801                 case MO_LED_BLINK:
3802                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3803                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3804                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3805                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3806                                      PHY_M_LEDC_STA0_CTRL(0xa));
3807                         break;
3808                 case MO_LED_NORM:
3809                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3810                                      PHY_M_LEDC_LOS_CTRL(1) |
3811                                      PHY_M_LEDC_INIT_CTRL(8) |
3812                                      PHY_M_LEDC_STA1_CTRL(7) |
3813                                      PHY_M_LEDC_STA0_CTRL(7));
3814                 }
3815
3816                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3817         } else
3818                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3819                                      PHY_M_LED_MO_DUP(mode) |
3820                                      PHY_M_LED_MO_10(mode) |
3821                                      PHY_M_LED_MO_100(mode) |
3822                                      PHY_M_LED_MO_1000(mode) |
3823                                      PHY_M_LED_MO_RX(mode) |
3824                                      PHY_M_LED_MO_TX(mode));
3825
3826         spin_unlock_bh(&sky2->phy_lock);
3827 }
3828
3829 /* blink LED's for finding board */
3830 static int sky2_set_phys_id(struct net_device *dev,
3831                             enum ethtool_phys_id_state state)
3832 {
3833         struct sky2_port *sky2 = netdev_priv(dev);
3834
3835         switch (state) {
3836         case ETHTOOL_ID_ACTIVE:
3837                 return 1;       /* cycle on/off once per second */
3838         case ETHTOOL_ID_INACTIVE:
3839                 sky2_led(sky2, MO_LED_NORM);
3840                 break;
3841         case ETHTOOL_ID_ON:
3842                 sky2_led(sky2, MO_LED_ON);
3843                 break;
3844         case ETHTOOL_ID_OFF:
3845                 sky2_led(sky2, MO_LED_OFF);
3846                 break;
3847         }
3848
3849         return 0;
3850 }
3851
3852 static void sky2_get_pauseparam(struct net_device *dev,
3853                                 struct ethtool_pauseparam *ecmd)
3854 {
3855         struct sky2_port *sky2 = netdev_priv(dev);
3856
3857         switch (sky2->flow_mode) {
3858         case FC_NONE:
3859                 ecmd->tx_pause = ecmd->rx_pause = 0;
3860                 break;
3861         case FC_TX:
3862                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3863                 break;
3864         case FC_RX:
3865                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3866                 break;
3867         case FC_BOTH:
3868                 ecmd->tx_pause = ecmd->rx_pause = 1;
3869         }
3870
3871         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3872                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3873 }
3874
3875 static int sky2_set_pauseparam(struct net_device *dev,
3876                                struct ethtool_pauseparam *ecmd)
3877 {
3878         struct sky2_port *sky2 = netdev_priv(dev);
3879
3880         if (ecmd->autoneg == AUTONEG_ENABLE)
3881                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3882         else
3883                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3884
3885         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3886
3887         if (netif_running(dev))
3888                 sky2_phy_reinit(sky2);
3889
3890         return 0;
3891 }
3892
3893 static int sky2_get_coalesce(struct net_device *dev,
3894                              struct ethtool_coalesce *ecmd)
3895 {
3896         struct sky2_port *sky2 = netdev_priv(dev);
3897         struct sky2_hw *hw = sky2->hw;
3898
3899         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3900                 ecmd->tx_coalesce_usecs = 0;
3901         else {
3902                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3903                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3904         }
3905         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3906
3907         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3908                 ecmd->rx_coalesce_usecs = 0;
3909         else {
3910                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3911                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3912         }
3913         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3914
3915         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3916                 ecmd->rx_coalesce_usecs_irq = 0;
3917         else {
3918                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3919                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3920         }
3921
3922         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3923
3924         return 0;
3925 }
3926
3927 /* Note: this affect both ports */
3928 static int sky2_set_coalesce(struct net_device *dev,
3929                              struct ethtool_coalesce *ecmd)
3930 {
3931         struct sky2_port *sky2 = netdev_priv(dev);
3932         struct sky2_hw *hw = sky2->hw;
3933         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3934
3935         if (ecmd->tx_coalesce_usecs > tmax ||
3936             ecmd->rx_coalesce_usecs > tmax ||
3937             ecmd->rx_coalesce_usecs_irq > tmax)
3938                 return -EINVAL;
3939
3940         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3941                 return -EINVAL;
3942         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3943                 return -EINVAL;
3944         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
3945                 return -EINVAL;
3946
3947         if (ecmd->tx_coalesce_usecs == 0)
3948                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3949         else {
3950                 sky2_write32(hw, STAT_TX_TIMER_INI,
3951                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3952                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3953         }
3954         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3955
3956         if (ecmd->rx_coalesce_usecs == 0)
3957                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3958         else {
3959                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3960                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3961                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3962         }
3963         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3964
3965         if (ecmd->rx_coalesce_usecs_irq == 0)
3966                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3967         else {
3968                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3969                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3970                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3971         }
3972         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3973         return 0;
3974 }
3975
3976 static void sky2_get_ringparam(struct net_device *dev,
3977                                struct ethtool_ringparam *ering)
3978 {
3979         struct sky2_port *sky2 = netdev_priv(dev);
3980
3981         ering->rx_max_pending = RX_MAX_PENDING;
3982         ering->rx_mini_max_pending = 0;
3983         ering->rx_jumbo_max_pending = 0;
3984         ering->tx_max_pending = TX_MAX_PENDING;
3985
3986         ering->rx_pending = sky2->rx_pending;
3987         ering->rx_mini_pending = 0;
3988         ering->rx_jumbo_pending = 0;
3989         ering->tx_pending = sky2->tx_pending;
3990 }
3991
3992 static int sky2_set_ringparam(struct net_device *dev,
3993                               struct ethtool_ringparam *ering)
3994 {
3995         struct sky2_port *sky2 = netdev_priv(dev);
3996
3997         if (ering->rx_pending > RX_MAX_PENDING ||
3998             ering->rx_pending < 8 ||
3999             ering->tx_pending < TX_MIN_PENDING ||
4000             ering->tx_pending > TX_MAX_PENDING)
4001                 return -EINVAL;
4002
4003         sky2_detach(dev);
4004
4005         sky2->rx_pending = ering->rx_pending;
4006         sky2->tx_pending = ering->tx_pending;
4007         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
4008
4009         return sky2_reattach(dev);
4010 }
4011
4012 static int sky2_get_regs_len(struct net_device *dev)
4013 {
4014         return 0x4000;
4015 }
4016
4017 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4018 {
4019         /* This complicated switch statement is to make sure and
4020          * only access regions that are unreserved.
4021          * Some blocks are only valid on dual port cards.
4022          */
4023         switch (b) {
4024         /* second port */
4025         case 5:         /* Tx Arbiter 2 */
4026         case 9:         /* RX2 */
4027         case 14 ... 15: /* TX2 */
4028         case 17: case 19: /* Ram Buffer 2 */
4029         case 22 ... 23: /* Tx Ram Buffer 2 */
4030         case 25:        /* Rx MAC Fifo 1 */
4031         case 27:        /* Tx MAC Fifo 2 */
4032         case 31:        /* GPHY 2 */
4033         case 40 ... 47: /* Pattern Ram 2 */
4034         case 52: case 54: /* TCP Segmentation 2 */
4035         case 112 ... 116: /* GMAC 2 */
4036                 return hw->ports > 1;
4037
4038         case 0:         /* Control */
4039         case 2:         /* Mac address */
4040         case 4:         /* Tx Arbiter 1 */
4041         case 7:         /* PCI express reg */
4042         case 8:         /* RX1 */
4043         case 12 ... 13: /* TX1 */
4044         case 16: case 18:/* Rx Ram Buffer 1 */
4045         case 20 ... 21: /* Tx Ram Buffer 1 */
4046         case 24:        /* Rx MAC Fifo 1 */
4047         case 26:        /* Tx MAC Fifo 1 */
4048         case 28 ... 29: /* Descriptor and status unit */
4049         case 30:        /* GPHY 1*/
4050         case 32 ... 39: /* Pattern Ram 1 */
4051         case 48: case 50: /* TCP Segmentation 1 */
4052         case 56 ... 60: /* PCI space */
4053         case 80 ... 84: /* GMAC 1 */
4054                 return 1;
4055
4056         default:
4057                 return 0;
4058         }
4059 }
4060
4061 /*
4062  * Returns copy of control register region
4063  * Note: ethtool_get_regs always provides full size (16k) buffer
4064  */
4065 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4066                           void *p)
4067 {
4068         const struct sky2_port *sky2 = netdev_priv(dev);
4069         const void __iomem *io = sky2->hw->regs;
4070         unsigned int b;
4071
4072         regs->version = 1;
4073
4074         for (b = 0; b < 128; b++) {
4075                 /* skip poisonous diagnostic ram region in block 3 */
4076                 if (b == 3)
4077                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4078                 else if (sky2_reg_access_ok(sky2->hw, b))
4079                         memcpy_fromio(p, io, 128);
4080                 else
4081                         memset(p, 0, 128);
4082
4083                 p += 128;
4084                 io += 128;
4085         }
4086 }
4087
4088 static int sky2_get_eeprom_len(struct net_device *dev)
4089 {
4090         struct sky2_port *sky2 = netdev_priv(dev);
4091         struct sky2_hw *hw = sky2->hw;
4092         u16 reg2;
4093
4094         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4095         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4096 }
4097
4098 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4099 {
4100         unsigned long start = jiffies;
4101
4102         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4103                 /* Can take up to 10.6 ms for write */
4104                 if (time_after(jiffies, start + HZ/4)) {
4105                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4106                         return -ETIMEDOUT;
4107                 }
4108                 mdelay(1);
4109         }
4110
4111         return 0;
4112 }
4113
4114 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4115                          u16 offset, size_t length)
4116 {
4117         int rc = 0;
4118
4119         while (length > 0) {
4120                 u32 val;
4121
4122                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4123                 rc = sky2_vpd_wait(hw, cap, 0);
4124                 if (rc)
4125                         break;
4126
4127                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4128
4129                 memcpy(data, &val, min(sizeof(val), length));
4130                 offset += sizeof(u32);
4131                 data += sizeof(u32);
4132                 length -= sizeof(u32);
4133         }
4134
4135         return rc;
4136 }
4137
4138 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4139                           u16 offset, unsigned int length)
4140 {
4141         unsigned int i;
4142         int rc = 0;
4143
4144         for (i = 0; i < length; i += sizeof(u32)) {
4145                 u32 val = *(u32 *)(data + i);
4146
4147                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4148                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4149
4150                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4151                 if (rc)
4152                         break;
4153         }
4154         return rc;
4155 }
4156
4157 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4158                            u8 *data)
4159 {
4160         struct sky2_port *sky2 = netdev_priv(dev);
4161         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4162
4163         if (!cap)
4164                 return -EINVAL;
4165
4166         eeprom->magic = SKY2_EEPROM_MAGIC;
4167
4168         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4169 }
4170
4171 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4172                            u8 *data)
4173 {
4174         struct sky2_port *sky2 = netdev_priv(dev);
4175         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4176
4177         if (!cap)
4178                 return -EINVAL;
4179
4180         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4181                 return -EINVAL;
4182
4183         /* Partial writes not supported */
4184         if ((eeprom->offset & 3) || (eeprom->len & 3))
4185                 return -EINVAL;
4186
4187         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4188 }
4189
4190 static u32 sky2_fix_features(struct net_device *dev, u32 features)
4191 {
4192         const struct sky2_port *sky2 = netdev_priv(dev);
4193         const struct sky2_hw *hw = sky2->hw;
4194
4195         /* In order to do Jumbo packets on these chips, need to turn off the
4196          * transmit store/forward. Therefore checksum offload won't work.
4197          */
4198         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
4199                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4200
4201         return features;
4202 }
4203
4204 static int sky2_set_features(struct net_device *dev, u32 features)
4205 {
4206         struct sky2_port *sky2 = netdev_priv(dev);
4207         u32 changed = dev->features ^ features;
4208
4209         if (changed & NETIF_F_RXCSUM) {
4210                 u32 on = features & NETIF_F_RXCSUM;
4211                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4212                              on ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4213         }
4214
4215         if (changed & NETIF_F_RXHASH)
4216                 rx_set_rss(dev, features);
4217
4218         if (changed & (NETIF_F_HW_VLAN_TX|NETIF_F_HW_VLAN_RX))
4219                 sky2_vlan_mode(dev, features);
4220
4221         return 0;
4222 }
4223
4224 static const struct ethtool_ops sky2_ethtool_ops = {
4225         .get_settings   = sky2_get_settings,
4226         .set_settings   = sky2_set_settings,
4227         .get_drvinfo    = sky2_get_drvinfo,
4228         .get_wol        = sky2_get_wol,
4229         .set_wol        = sky2_set_wol,
4230         .get_msglevel   = sky2_get_msglevel,
4231         .set_msglevel   = sky2_set_msglevel,
4232         .nway_reset     = sky2_nway_reset,
4233         .get_regs_len   = sky2_get_regs_len,
4234         .get_regs       = sky2_get_regs,
4235         .get_link       = ethtool_op_get_link,
4236         .get_eeprom_len = sky2_get_eeprom_len,
4237         .get_eeprom     = sky2_get_eeprom,
4238         .set_eeprom     = sky2_set_eeprom,
4239         .get_strings    = sky2_get_strings,
4240         .get_coalesce   = sky2_get_coalesce,
4241         .set_coalesce   = sky2_set_coalesce,
4242         .get_ringparam  = sky2_get_ringparam,
4243         .set_ringparam  = sky2_set_ringparam,
4244         .get_pauseparam = sky2_get_pauseparam,
4245         .set_pauseparam = sky2_set_pauseparam,
4246         .set_phys_id    = sky2_set_phys_id,
4247         .get_sset_count = sky2_get_sset_count,
4248         .get_ethtool_stats = sky2_get_ethtool_stats,
4249 };
4250
4251 #ifdef CONFIG_SKY2_DEBUG
4252
4253 static struct dentry *sky2_debug;
4254
4255
4256 /*
4257  * Read and parse the first part of Vital Product Data
4258  */
4259 #define VPD_SIZE        128
4260 #define VPD_MAGIC       0x82
4261
4262 static const struct vpd_tag {
4263         char tag[2];
4264         char *label;
4265 } vpd_tags[] = {
4266         { "PN", "Part Number" },
4267         { "EC", "Engineering Level" },
4268         { "MN", "Manufacturer" },
4269         { "SN", "Serial Number" },
4270         { "YA", "Asset Tag" },
4271         { "VL", "First Error Log Message" },
4272         { "VF", "Second Error Log Message" },
4273         { "VB", "Boot Agent ROM Configuration" },
4274         { "VE", "EFI UNDI Configuration" },
4275 };
4276
4277 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4278 {
4279         size_t vpd_size;
4280         loff_t offs;
4281         u8 len;
4282         unsigned char *buf;
4283         u16 reg2;
4284
4285         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4286         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4287
4288         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4289         buf = kmalloc(vpd_size, GFP_KERNEL);
4290         if (!buf) {
4291                 seq_puts(seq, "no memory!\n");
4292                 return;
4293         }
4294
4295         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4296                 seq_puts(seq, "VPD read failed\n");
4297                 goto out;
4298         }
4299
4300         if (buf[0] != VPD_MAGIC) {
4301                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4302                 goto out;
4303         }
4304         len = buf[1];
4305         if (len == 0 || len > vpd_size - 4) {
4306                 seq_printf(seq, "Invalid id length: %d\n", len);
4307                 goto out;
4308         }
4309
4310         seq_printf(seq, "%.*s\n", len, buf + 3);
4311         offs = len + 3;
4312
4313         while (offs < vpd_size - 4) {
4314                 int i;
4315
4316                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4317                         break;
4318                 len = buf[offs + 2];
4319                 if (offs + len + 3 >= vpd_size)
4320                         break;
4321
4322                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4323                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4324                                 seq_printf(seq, " %s: %.*s\n",
4325                                            vpd_tags[i].label, len, buf + offs + 3);
4326                                 break;
4327                         }
4328                 }
4329                 offs += len + 3;
4330         }
4331 out:
4332         kfree(buf);
4333 }
4334
4335 static int sky2_debug_show(struct seq_file *seq, void *v)
4336 {
4337         struct net_device *dev = seq->private;
4338         const struct sky2_port *sky2 = netdev_priv(dev);
4339         struct sky2_hw *hw = sky2->hw;
4340         unsigned port = sky2->port;
4341         unsigned idx, last;
4342         int sop;
4343
4344         sky2_show_vpd(seq, hw);
4345
4346         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4347                    sky2_read32(hw, B0_ISRC),
4348                    sky2_read32(hw, B0_IMSK),
4349                    sky2_read32(hw, B0_Y2_SP_ICR));
4350
4351         if (!netif_running(dev)) {
4352                 seq_printf(seq, "network not running\n");
4353                 return 0;
4354         }
4355
4356         napi_disable(&hw->napi);
4357         last = sky2_read16(hw, STAT_PUT_IDX);
4358
4359         seq_printf(seq, "Status ring %u\n", hw->st_size);
4360         if (hw->st_idx == last)
4361                 seq_puts(seq, "Status ring (empty)\n");
4362         else {
4363                 seq_puts(seq, "Status ring\n");
4364                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4365                      idx = RING_NEXT(idx, hw->st_size)) {
4366                         const struct sky2_status_le *le = hw->st_le + idx;
4367                         seq_printf(seq, "[%d] %#x %d %#x\n",
4368                                    idx, le->opcode, le->length, le->status);
4369                 }
4370                 seq_puts(seq, "\n");
4371         }
4372
4373         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4374                    sky2->tx_cons, sky2->tx_prod,
4375                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4376                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4377
4378         /* Dump contents of tx ring */
4379         sop = 1;
4380         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4381              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4382                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4383                 u32 a = le32_to_cpu(le->addr);
4384
4385                 if (sop)
4386                         seq_printf(seq, "%u:", idx);
4387                 sop = 0;
4388
4389                 switch (le->opcode & ~HW_OWNER) {
4390                 case OP_ADDR64:
4391                         seq_printf(seq, " %#x:", a);
4392                         break;
4393                 case OP_LRGLEN:
4394                         seq_printf(seq, " mtu=%d", a);
4395                         break;
4396                 case OP_VLAN:
4397                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4398                         break;
4399                 case OP_TCPLISW:
4400                         seq_printf(seq, " csum=%#x", a);
4401                         break;
4402                 case OP_LARGESEND:
4403                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4404                         break;
4405                 case OP_PACKET:
4406                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4407                         break;
4408                 case OP_BUFFER:
4409                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4410                         break;
4411                 default:
4412                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4413                                    a, le16_to_cpu(le->length));
4414                 }
4415
4416                 if (le->ctrl & EOP) {
4417                         seq_putc(seq, '\n');
4418                         sop = 1;
4419                 }
4420         }
4421
4422         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4423                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4424                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4425                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4426
4427         sky2_read32(hw, B0_Y2_SP_LISR);
4428         napi_enable(&hw->napi);
4429         return 0;
4430 }
4431
4432 static int sky2_debug_open(struct inode *inode, struct file *file)
4433 {
4434         return single_open(file, sky2_debug_show, inode->i_private);
4435 }
4436
4437 static const struct file_operations sky2_debug_fops = {
4438         .owner          = THIS_MODULE,
4439         .open           = sky2_debug_open,
4440         .read           = seq_read,
4441         .llseek         = seq_lseek,
4442         .release        = single_release,
4443 };
4444
4445 /*
4446  * Use network device events to create/remove/rename
4447  * debugfs file entries
4448  */
4449 static int sky2_device_event(struct notifier_block *unused,
4450                              unsigned long event, void *ptr)
4451 {
4452         struct net_device *dev = ptr;
4453         struct sky2_port *sky2 = netdev_priv(dev);
4454
4455         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4456                 return NOTIFY_DONE;
4457
4458         switch (event) {
4459         case NETDEV_CHANGENAME:
4460                 if (sky2->debugfs) {
4461                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4462                                                        sky2_debug, dev->name);
4463                 }
4464                 break;
4465
4466         case NETDEV_GOING_DOWN:
4467                 if (sky2->debugfs) {
4468                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4469                         debugfs_remove(sky2->debugfs);
4470                         sky2->debugfs = NULL;
4471                 }
4472                 break;
4473
4474         case NETDEV_UP:
4475                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4476                                                     sky2_debug, dev,
4477                                                     &sky2_debug_fops);
4478                 if (IS_ERR(sky2->debugfs))
4479                         sky2->debugfs = NULL;
4480         }
4481
4482         return NOTIFY_DONE;
4483 }
4484
4485 static struct notifier_block sky2_notifier = {
4486         .notifier_call = sky2_device_event,
4487 };
4488
4489
4490 static __init void sky2_debug_init(void)
4491 {
4492         struct dentry *ent;
4493
4494         ent = debugfs_create_dir("sky2", NULL);
4495         if (!ent || IS_ERR(ent))
4496                 return;
4497
4498         sky2_debug = ent;
4499         register_netdevice_notifier(&sky2_notifier);
4500 }
4501
4502 static __exit void sky2_debug_cleanup(void)
4503 {
4504         if (sky2_debug) {
4505                 unregister_netdevice_notifier(&sky2_notifier);
4506                 debugfs_remove(sky2_debug);
4507                 sky2_debug = NULL;
4508         }
4509 }
4510
4511 #else
4512 #define sky2_debug_init()
4513 #define sky2_debug_cleanup()
4514 #endif
4515
4516 /* Two copies of network device operations to handle special case of
4517    not allowing netpoll on second port */
4518 static const struct net_device_ops sky2_netdev_ops[2] = {
4519   {
4520         .ndo_open               = sky2_up,
4521         .ndo_stop               = sky2_down,
4522         .ndo_start_xmit         = sky2_xmit_frame,
4523         .ndo_do_ioctl           = sky2_ioctl,
4524         .ndo_validate_addr      = eth_validate_addr,
4525         .ndo_set_mac_address    = sky2_set_mac_address,
4526         .ndo_set_multicast_list = sky2_set_multicast,
4527         .ndo_change_mtu         = sky2_change_mtu,
4528         .ndo_fix_features       = sky2_fix_features,
4529         .ndo_set_features       = sky2_set_features,
4530         .ndo_tx_timeout         = sky2_tx_timeout,
4531         .ndo_get_stats64        = sky2_get_stats,
4532 #ifdef CONFIG_NET_POLL_CONTROLLER
4533         .ndo_poll_controller    = sky2_netpoll,
4534 #endif
4535   },
4536   {
4537         .ndo_open               = sky2_up,
4538         .ndo_stop               = sky2_down,
4539         .ndo_start_xmit         = sky2_xmit_frame,
4540         .ndo_do_ioctl           = sky2_ioctl,
4541         .ndo_validate_addr      = eth_validate_addr,
4542         .ndo_set_mac_address    = sky2_set_mac_address,
4543         .ndo_set_multicast_list = sky2_set_multicast,
4544         .ndo_change_mtu         = sky2_change_mtu,
4545         .ndo_fix_features       = sky2_fix_features,
4546         .ndo_set_features       = sky2_set_features,
4547         .ndo_tx_timeout         = sky2_tx_timeout,
4548         .ndo_get_stats64        = sky2_get_stats,
4549   },
4550 };
4551
4552 /* Initialize network device */
4553 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4554                                                      unsigned port,
4555                                                      int highmem, int wol)
4556 {
4557         struct sky2_port *sky2;
4558         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4559
4560         if (!dev) {
4561                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4562                 return NULL;
4563         }
4564
4565         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4566         dev->irq = hw->pdev->irq;
4567         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4568         dev->watchdog_timeo = TX_WATCHDOG;
4569         dev->netdev_ops = &sky2_netdev_ops[port];
4570
4571         sky2 = netdev_priv(dev);
4572         sky2->netdev = dev;
4573         sky2->hw = hw;
4574         sky2->msg_enable = netif_msg_init(debug, default_msg);
4575
4576         /* Auto speed and flow control */
4577         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4578         if (hw->chip_id != CHIP_ID_YUKON_XL)
4579                 dev->hw_features |= NETIF_F_RXCSUM;
4580
4581         sky2->flow_mode = FC_BOTH;
4582
4583         sky2->duplex = -1;
4584         sky2->speed = -1;
4585         sky2->advertising = sky2_supported_modes(hw);
4586         sky2->wol = wol;
4587
4588         spin_lock_init(&sky2->phy_lock);
4589
4590         sky2->tx_pending = TX_DEF_PENDING;
4591         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4592         sky2->rx_pending = RX_DEF_PENDING;
4593
4594         hw->dev[port] = dev;
4595
4596         sky2->port = port;
4597
4598         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4599
4600         if (highmem)
4601                 dev->features |= NETIF_F_HIGHDMA;
4602
4603         /* Enable receive hashing unless hardware is known broken */
4604         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4605                 dev->hw_features |= NETIF_F_RXHASH;
4606
4607         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4608                 dev->hw_features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4609                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4610         }
4611
4612         dev->features |= dev->hw_features;
4613
4614         /* read the mac address */
4615         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4616         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4617
4618         return dev;
4619 }
4620
4621 static void __devinit sky2_show_addr(struct net_device *dev)
4622 {
4623         const struct sky2_port *sky2 = netdev_priv(dev);
4624
4625         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4626 }
4627
4628 /* Handle software interrupt used during MSI test */
4629 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4630 {
4631         struct sky2_hw *hw = dev_id;
4632         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4633
4634         if (status == 0)
4635                 return IRQ_NONE;
4636
4637         if (status & Y2_IS_IRQ_SW) {
4638                 hw->flags |= SKY2_HW_USE_MSI;
4639                 wake_up(&hw->msi_wait);
4640                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4641         }
4642         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4643
4644         return IRQ_HANDLED;
4645 }
4646
4647 /* Test interrupt path by forcing a a software IRQ */
4648 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4649 {
4650         struct pci_dev *pdev = hw->pdev;
4651         int err;
4652
4653         init_waitqueue_head(&hw->msi_wait);
4654
4655         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4656
4657         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4658         if (err) {
4659                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4660                 return err;
4661         }
4662
4663         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4664         sky2_read8(hw, B0_CTST);
4665
4666         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4667
4668         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4669                 /* MSI test failed, go back to INTx mode */
4670                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4671                          "switching to INTx mode.\n");
4672
4673                 err = -EOPNOTSUPP;
4674                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4675         }
4676
4677         sky2_write32(hw, B0_IMSK, 0);
4678         sky2_read32(hw, B0_IMSK);
4679
4680         free_irq(pdev->irq, hw);
4681
4682         return err;
4683 }
4684
4685 /* This driver supports yukon2 chipset only */
4686 static const char *sky2_name(u8 chipid, char *buf, int sz)
4687 {
4688         const char *name[] = {
4689                 "XL",           /* 0xb3 */
4690                 "EC Ultra",     /* 0xb4 */
4691                 "Extreme",      /* 0xb5 */
4692                 "EC",           /* 0xb6 */
4693                 "FE",           /* 0xb7 */
4694                 "FE+",          /* 0xb8 */
4695                 "Supreme",      /* 0xb9 */
4696                 "UL 2",         /* 0xba */
4697                 "Unknown",      /* 0xbb */
4698                 "Optima",       /* 0xbc */
4699         };
4700
4701         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4702                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4703         else
4704                 snprintf(buf, sz, "(chip %#x)", chipid);
4705         return buf;
4706 }
4707
4708 static int __devinit sky2_probe(struct pci_dev *pdev,
4709                                 const struct pci_device_id *ent)
4710 {
4711         struct net_device *dev;
4712         struct sky2_hw *hw;
4713         int err, using_dac = 0, wol_default;
4714         u32 reg;
4715         char buf1[16];
4716
4717         err = pci_enable_device(pdev);
4718         if (err) {
4719                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4720                 goto err_out;
4721         }
4722
4723         /* Get configuration information
4724          * Note: only regular PCI config access once to test for HW issues
4725          *       other PCI access through shared memory for speed and to
4726          *       avoid MMCONFIG problems.
4727          */
4728         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4729         if (err) {
4730                 dev_err(&pdev->dev, "PCI read config failed\n");
4731                 goto err_out;
4732         }
4733
4734         if (~reg == 0) {
4735                 dev_err(&pdev->dev, "PCI configuration read error\n");
4736                 goto err_out;
4737         }
4738
4739         err = pci_request_regions(pdev, DRV_NAME);
4740         if (err) {
4741                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4742                 goto err_out_disable;
4743         }
4744
4745         pci_set_master(pdev);
4746
4747         if (sizeof(dma_addr_t) > sizeof(u32) &&
4748             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4749                 using_dac = 1;
4750                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4751                 if (err < 0) {
4752                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4753                                 "for consistent allocations\n");
4754                         goto err_out_free_regions;
4755                 }
4756         } else {
4757                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4758                 if (err) {
4759                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4760                         goto err_out_free_regions;
4761                 }
4762         }
4763
4764
4765 #ifdef __BIG_ENDIAN
4766         /* The sk98lin vendor driver uses hardware byte swapping but
4767          * this driver uses software swapping.
4768          */
4769         reg &= ~PCI_REV_DESC;
4770         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4771         if (err) {
4772                 dev_err(&pdev->dev, "PCI write config failed\n");
4773                 goto err_out_free_regions;
4774         }
4775 #endif
4776
4777         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4778
4779         err = -ENOMEM;
4780
4781         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4782                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4783         if (!hw) {
4784                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4785                 goto err_out_free_regions;
4786         }
4787
4788         hw->pdev = pdev;
4789         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4790
4791         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4792         if (!hw->regs) {
4793                 dev_err(&pdev->dev, "cannot map device registers\n");
4794                 goto err_out_free_hw;
4795         }
4796
4797         err = sky2_init(hw);
4798         if (err)
4799                 goto err_out_iounmap;
4800
4801         /* ring for status responses */
4802         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4803         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4804                                          &hw->st_dma);
4805         if (!hw->st_le)
4806                 goto err_out_reset;
4807
4808         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4809                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4810
4811         sky2_reset(hw);
4812
4813         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4814         if (!dev) {
4815                 err = -ENOMEM;
4816                 goto err_out_free_pci;
4817         }
4818
4819         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4820                 err = sky2_test_msi(hw);
4821                 if (err == -EOPNOTSUPP)
4822                         pci_disable_msi(pdev);
4823                 else if (err)
4824                         goto err_out_free_netdev;
4825         }
4826
4827         err = register_netdev(dev);
4828         if (err) {
4829                 dev_err(&pdev->dev, "cannot register net device\n");
4830                 goto err_out_free_netdev;
4831         }
4832
4833         netif_carrier_off(dev);
4834
4835         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4836
4837         err = request_irq(pdev->irq, sky2_intr,
4838                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4839                           hw->irq_name, hw);
4840         if (err) {
4841                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4842                 goto err_out_unregister;
4843         }
4844         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4845         napi_enable(&hw->napi);
4846
4847         sky2_show_addr(dev);
4848
4849         if (hw->ports > 1) {
4850                 struct net_device *dev1;
4851
4852                 err = -ENOMEM;
4853                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4854                 if (dev1 && (err = register_netdev(dev1)) == 0)
4855                         sky2_show_addr(dev1);
4856                 else {
4857                         dev_warn(&pdev->dev,
4858                                  "register of second port failed (%d)\n", err);
4859                         hw->dev[1] = NULL;
4860                         hw->ports = 1;
4861                         if (dev1)
4862                                 free_netdev(dev1);
4863                 }
4864         }
4865
4866         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4867         INIT_WORK(&hw->restart_work, sky2_restart);
4868
4869         pci_set_drvdata(pdev, hw);
4870         pdev->d3_delay = 150;
4871
4872         return 0;
4873
4874 err_out_unregister:
4875         if (hw->flags & SKY2_HW_USE_MSI)
4876                 pci_disable_msi(pdev);
4877         unregister_netdev(dev);
4878 err_out_free_netdev:
4879         free_netdev(dev);
4880 err_out_free_pci:
4881         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4882                             hw->st_le, hw->st_dma);
4883 err_out_reset:
4884         sky2_write8(hw, B0_CTST, CS_RST_SET);
4885 err_out_iounmap:
4886         iounmap(hw->regs);
4887 err_out_free_hw:
4888         kfree(hw);
4889 err_out_free_regions:
4890         pci_release_regions(pdev);
4891 err_out_disable:
4892         pci_disable_device(pdev);
4893 err_out:
4894         pci_set_drvdata(pdev, NULL);
4895         return err;
4896 }
4897
4898 static void __devexit sky2_remove(struct pci_dev *pdev)
4899 {
4900         struct sky2_hw *hw = pci_get_drvdata(pdev);
4901         int i;
4902
4903         if (!hw)
4904                 return;
4905
4906         del_timer_sync(&hw->watchdog_timer);
4907         cancel_work_sync(&hw->restart_work);
4908
4909         for (i = hw->ports-1; i >= 0; --i)
4910                 unregister_netdev(hw->dev[i]);
4911
4912         sky2_write32(hw, B0_IMSK, 0);
4913
4914         sky2_power_aux(hw);
4915
4916         sky2_write8(hw, B0_CTST, CS_RST_SET);
4917         sky2_read8(hw, B0_CTST);
4918
4919         free_irq(pdev->irq, hw);
4920         if (hw->flags & SKY2_HW_USE_MSI)
4921                 pci_disable_msi(pdev);
4922         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4923                             hw->st_le, hw->st_dma);
4924         pci_release_regions(pdev);
4925         pci_disable_device(pdev);
4926
4927         for (i = hw->ports-1; i >= 0; --i)
4928                 free_netdev(hw->dev[i]);
4929
4930         iounmap(hw->regs);
4931         kfree(hw);
4932
4933         pci_set_drvdata(pdev, NULL);
4934 }
4935
4936 static int sky2_suspend(struct device *dev)
4937 {
4938         struct pci_dev *pdev = to_pci_dev(dev);
4939         struct sky2_hw *hw = pci_get_drvdata(pdev);
4940         int i;
4941
4942         if (!hw)
4943                 return 0;
4944
4945         del_timer_sync(&hw->watchdog_timer);
4946         cancel_work_sync(&hw->restart_work);
4947
4948         rtnl_lock();
4949
4950         sky2_all_down(hw);
4951         for (i = 0; i < hw->ports; i++) {
4952                 struct net_device *dev = hw->dev[i];
4953                 struct sky2_port *sky2 = netdev_priv(dev);
4954
4955                 if (sky2->wol)
4956                         sky2_wol_init(sky2);
4957         }
4958
4959         sky2_power_aux(hw);
4960         rtnl_unlock();
4961
4962         return 0;
4963 }
4964
4965 #ifdef CONFIG_PM_SLEEP
4966 static int sky2_resume(struct device *dev)
4967 {
4968         struct pci_dev *pdev = to_pci_dev(dev);
4969         struct sky2_hw *hw = pci_get_drvdata(pdev);
4970         int err;
4971
4972         if (!hw)
4973                 return 0;
4974
4975         /* Re-enable all clocks */
4976         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4977         if (err) {
4978                 dev_err(&pdev->dev, "PCI write config failed\n");
4979                 goto out;
4980         }
4981
4982         rtnl_lock();
4983         sky2_reset(hw);
4984         sky2_all_up(hw);
4985         rtnl_unlock();
4986
4987         return 0;
4988 out:
4989
4990         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4991         pci_disable_device(pdev);
4992         return err;
4993 }
4994
4995 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
4996 #define SKY2_PM_OPS (&sky2_pm_ops)
4997
4998 #else
4999
5000 #define SKY2_PM_OPS NULL
5001 #endif
5002
5003 static void sky2_shutdown(struct pci_dev *pdev)
5004 {
5005         sky2_suspend(&pdev->dev);
5006         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5007         pci_set_power_state(pdev, PCI_D3hot);
5008 }
5009
5010 static struct pci_driver sky2_driver = {
5011         .name = DRV_NAME,
5012         .id_table = sky2_id_table,
5013         .probe = sky2_probe,
5014         .remove = __devexit_p(sky2_remove),
5015         .shutdown = sky2_shutdown,
5016         .driver.pm = SKY2_PM_OPS,
5017 };
5018
5019 static int __init sky2_init_module(void)
5020 {
5021         pr_info("driver version " DRV_VERSION "\n");
5022
5023         sky2_debug_init();
5024         return pci_register_driver(&sky2_driver);
5025 }
5026
5027 static void __exit sky2_cleanup_module(void)
5028 {
5029         pci_unregister_driver(&sky2_driver);
5030         sky2_debug_cleanup();
5031 }
5032
5033 module_init(sky2_init_module);
5034 module_exit(sky2_cleanup_module);
5035
5036 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5037 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5038 MODULE_LICENSE("GPL");
5039 MODULE_VERSION(DRV_VERSION);