drivers/net/wireless/ath/ath10k/hw.h

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2013 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #ifndef _HW_H_
  19 #define _HW_H_
  20
  21 #include "targaddrs.h"
  22
  23 #define ATH10K_FW_DIR                   "ath10k"
  24
  25 /* QCA988X 1.0 definitions (unsupported) */
  26 #define QCA988X_HW_1_0_CHIP_ID_REV      0x0
  27
  28 /* QCA988X 2.0 definitions */
  29 #define QCA988X_HW_2_0_VERSION          0x4100016c
  30 #define QCA988X_HW_2_0_CHIP_ID_REV      0x2
  31 #define QCA988X_HW_2_0_FW_DIR           ATH10K_FW_DIR "/QCA988X/hw2.0"
  32 #define QCA988X_HW_2_0_FW_FILE          "firmware.bin"
  33 #define QCA988X_HW_2_0_OTP_FILE         "otp.bin"
  34 #define QCA988X_HW_2_0_BOARD_DATA_FILE  "board.bin"
  35 #define QCA988X_HW_2_0_PATCH_LOAD_ADDR  0x1234
  36
  37 /* QCA6174 target BMI version signatures */
  38 #define QCA6174_HW_1_0_VERSION          0x05000000
  39 #define QCA6174_HW_1_1_VERSION          0x05000001
  40 #define QCA6174_HW_1_3_VERSION          0x05000003
  41 #define QCA6174_HW_2_1_VERSION          0x05010000
  42 #define QCA6174_HW_3_0_VERSION          0x05020000
  43 #define QCA6174_HW_3_2_VERSION          0x05030000
  44
  45 enum qca6174_pci_rev {
  46         QCA6174_PCI_REV_1_1 = 0x11,
  47         QCA6174_PCI_REV_1_3 = 0x13,
  48         QCA6174_PCI_REV_2_0 = 0x20,
  49         QCA6174_PCI_REV_3_0 = 0x30,
  50 };
  51
  52 enum qca6174_chip_id_rev {
  53         QCA6174_HW_1_0_CHIP_ID_REV = 0,
  54         QCA6174_HW_1_1_CHIP_ID_REV = 1,
  55         QCA6174_HW_1_3_CHIP_ID_REV = 2,
  56         QCA6174_HW_2_1_CHIP_ID_REV = 4,
  57         QCA6174_HW_2_2_CHIP_ID_REV = 5,
  58         QCA6174_HW_3_0_CHIP_ID_REV = 8,
  59         QCA6174_HW_3_1_CHIP_ID_REV = 9,
  60         QCA6174_HW_3_2_CHIP_ID_REV = 10,
  61 };
  62
  63 #define QCA6174_HW_2_1_FW_DIR           "ath10k/QCA6174/hw2.1"
  64 #define QCA6174_HW_2_1_FW_FILE          "firmware.bin"
  65 #define QCA6174_HW_2_1_OTP_FILE         "otp.bin"
  66 #define QCA6174_HW_2_1_BOARD_DATA_FILE  "board.bin"
  67 #define QCA6174_HW_2_1_PATCH_LOAD_ADDR  0x1234
  68
  69 #define QCA6174_HW_3_0_FW_DIR           "ath10k/QCA6174/hw3.0"
  70 #define QCA6174_HW_3_0_FW_FILE          "firmware.bin"
  71 #define QCA6174_HW_3_0_OTP_FILE         "otp.bin"
  72 #define QCA6174_HW_3_0_BOARD_DATA_FILE  "board.bin"
  73 #define QCA6174_HW_3_0_PATCH_LOAD_ADDR  0x1234
  74
  75 /* QCA99X0 1.0 definitions (unsupported) */
  76 #define QCA99X0_HW_1_0_CHIP_ID_REV     0x0
  77
  78 /* QCA99X0 2.0 definitions */
  79 #define QCA99X0_HW_2_0_DEV_VERSION     0x01000000
  80 #define QCA99X0_HW_2_0_CHIP_ID_REV     0x1
  81 #define QCA99X0_HW_2_0_FW_DIR          ATH10K_FW_DIR "/QCA99X0/hw2.0"
  82 #define QCA99X0_HW_2_0_FW_FILE         "firmware.bin"
  83 #define QCA99X0_HW_2_0_OTP_FILE        "otp.bin"
  84 #define QCA99X0_HW_2_0_BOARD_DATA_FILE "board.bin"
  85 #define QCA99X0_HW_2_0_PATCH_LOAD_ADDR  0x1234
  86
  87 #define ATH10K_FW_API2_FILE             "firmware-2.bin"
  88 #define ATH10K_FW_API3_FILE             "firmware-3.bin"
  89
  90 /* added support for ATH10K_FW_IE_WMI_OP_VERSION */
  91 #define ATH10K_FW_API4_FILE             "firmware-4.bin"
  92
  93 /* HTT id conflict fix for management frames over HTT */
  94 #define ATH10K_FW_API5_FILE             "firmware-5.bin"
  95
  96 #define ATH10K_FW_UTF_FILE              "utf.bin"
  97
  98 /* includes also the null byte */
  99 #define ATH10K_FIRMWARE_MAGIC               "QCA-ATH10K"
 100 #define ATH10K_BOARD_MAGIC                  "QCA-ATH10K-BOARD"
 101
 102 #define ATH10K_BOARD_API2_FILE         "board-2.bin"
 103
 104 #define REG_DUMP_COUNT_QCA988X 60
 105
 106 #define QCA988X_CAL_DATA_LEN            2116
 107
 108 struct ath10k_fw_ie {
 109         __le32 id;
 110         __le32 len;
 111         u8 data[0];
 112 };
 113
 114 enum ath10k_fw_ie_type {
 115         ATH10K_FW_IE_FW_VERSION = 0,
 116         ATH10K_FW_IE_TIMESTAMP = 1,
 117         ATH10K_FW_IE_FEATURES = 2,
 118         ATH10K_FW_IE_FW_IMAGE = 3,
 119         ATH10K_FW_IE_OTP_IMAGE = 4,
 120
 121         /* WMI "operations" interface version, 32 bit value. Supported from
 122          * FW API 4 and above.
 123          */
 124         ATH10K_FW_IE_WMI_OP_VERSION = 5,
 125
 126         /* HTT "operations" interface version, 32 bit value. Supported from
 127          * FW API 5 and above.
 128          */
 129         ATH10K_FW_IE_HTT_OP_VERSION = 6,
 130
 131         /* Code swap image for firmware binary */
 132         ATH10K_FW_IE_FW_CODE_SWAP_IMAGE = 7,
 133 };
 134
 135 enum ath10k_fw_wmi_op_version {
 136         ATH10K_FW_WMI_OP_VERSION_UNSET = 0,
 137
 138         ATH10K_FW_WMI_OP_VERSION_MAIN = 1,
 139         ATH10K_FW_WMI_OP_VERSION_10_1 = 2,
 140         ATH10K_FW_WMI_OP_VERSION_10_2 = 3,
 141         ATH10K_FW_WMI_OP_VERSION_TLV = 4,
 142         ATH10K_FW_WMI_OP_VERSION_10_2_4 = 5,
 143         ATH10K_FW_WMI_OP_VERSION_10_4 = 6,
 144
 145         /* keep last */
 146         ATH10K_FW_WMI_OP_VERSION_MAX,
 147 };
 148
 149 enum ath10k_fw_htt_op_version {
 150         ATH10K_FW_HTT_OP_VERSION_UNSET = 0,
 151
 152         ATH10K_FW_HTT_OP_VERSION_MAIN = 1,
 153
 154         /* also used in 10.2 and 10.2.4 branches */
 155         ATH10K_FW_HTT_OP_VERSION_10_1 = 2,
 156
 157         ATH10K_FW_HTT_OP_VERSION_TLV = 3,
 158
 159         ATH10K_FW_HTT_OP_VERSION_10_4 = 4,
 160
 161         /* keep last */
 162         ATH10K_FW_HTT_OP_VERSION_MAX,
 163 };
 164
 165 enum ath10k_bd_ie_type {
 166         /* contains sub IEs of enum ath10k_bd_ie_board_type */
 167         ATH10K_BD_IE_BOARD = 0,
 168 };
 169
 170 enum ath10k_bd_ie_board_type {
 171         ATH10K_BD_IE_BOARD_NAME = 0,
 172         ATH10K_BD_IE_BOARD_DATA = 1,
 173 };
 174
 175 enum ath10k_hw_rev {
 176         ATH10K_HW_QCA988X,
 177         ATH10K_HW_QCA6174,
 178         ATH10K_HW_QCA99X0,
 179 };
 180
 181 struct ath10k_hw_regs {
 182         u32 rtc_state_cold_reset_mask;
 183         u32 rtc_soc_base_address;
 184         u32 rtc_wmac_base_address;
 185         u32 soc_core_base_address;
 186         u32 ce_wrapper_base_address;
 187         u32 ce0_base_address;
 188         u32 ce1_base_address;
 189         u32 ce2_base_address;
 190         u32 ce3_base_address;
 191         u32 ce4_base_address;
 192         u32 ce5_base_address;
 193         u32 ce6_base_address;
 194         u32 ce7_base_address;
 195         u32 soc_reset_control_si0_rst_mask;
 196         u32 soc_reset_control_ce_rst_mask;
 197         u32 soc_chip_id_address;
 198         u32 scratch_3_address;
 199         u32 fw_indicator_address;
 200         u32 pcie_local_base_address;
 201         u32 ce_wrap_intr_sum_host_msi_lsb;
 202         u32 ce_wrap_intr_sum_host_msi_mask;
 203         u32 pcie_intr_fw_mask;
 204         u32 pcie_intr_ce_mask_all;
 205         u32 pcie_intr_clr_address;
 206 };
 207
 208 extern const struct ath10k_hw_regs qca988x_regs;
 209 extern const struct ath10k_hw_regs qca6174_regs;
 210 extern const struct ath10k_hw_regs qca99x0_regs;
 211
 212 struct ath10k_hw_values {
 213         u32 rtc_state_val_on;
 214         u8 ce_count;
 215         u8 msi_assign_ce_max;
 216         u8 num_target_ce_config_wlan;
 217         u16 ce_desc_meta_data_mask;
 218         u8 ce_desc_meta_data_lsb;
 219 };
 220
 221 extern const struct ath10k_hw_values qca988x_values;
 222 extern const struct ath10k_hw_values qca6174_values;
 223 extern const struct ath10k_hw_values qca99x0_values;
 224
 225 void ath10k_hw_fill_survey_time(struct ath10k *ar, struct survey_info *survey,
 226                                 u32 cc, u32 rcc, u32 cc_prev, u32 rcc_prev);
 227
 228 #define QCA_REV_988X(ar) ((ar)->hw_rev == ATH10K_HW_QCA988X)
 229 #define QCA_REV_6174(ar) ((ar)->hw_rev == ATH10K_HW_QCA6174)
 230 #define QCA_REV_99X0(ar) ((ar)->hw_rev == ATH10K_HW_QCA99X0)
 231
 232 /* Known pecularities:
 233  *  - raw appears in nwifi decap, raw and nwifi appear in ethernet decap
 234  *  - raw have FCS, nwifi doesn't
 235  *  - ethernet frames have 802.11 header decapped and parts (base hdr, cipher
 236  *    param, llc/snap) are aligned to 4byte boundaries each */
 237 enum ath10k_hw_txrx_mode {
 238         ATH10K_HW_TXRX_RAW = 0,
 239
 240         /* Native Wifi decap mode is used to align IP frames to 4-byte
 241          * boundaries and avoid a very expensive re-alignment in mac80211.
 242          */
 243         ATH10K_HW_TXRX_NATIVE_WIFI = 1,
 244         ATH10K_HW_TXRX_ETHERNET = 2,
 245
 246         /* Valid for HTT >= 3.0. Used for management frames in TX_FRM. */
 247         ATH10K_HW_TXRX_MGMT = 3,
 248 };
 249
 250 enum ath10k_mcast2ucast_mode {
 251         ATH10K_MCAST2UCAST_DISABLED = 0,
 252         ATH10K_MCAST2UCAST_ENABLED = 1,
 253 };
 254
 255 struct ath10k_pktlog_hdr {
 256         __le16 flags;
 257         __le16 missed_cnt;
 258         __le16 log_type;
 259         __le16 size;
 260         __le32 timestamp;
 261         u8 payload[0];
 262 } __packed;
 263
 264 enum ath10k_hw_rate_ofdm {
 265         ATH10K_HW_RATE_OFDM_48M = 0,
 266         ATH10K_HW_RATE_OFDM_24M,
 267         ATH10K_HW_RATE_OFDM_12M,
 268         ATH10K_HW_RATE_OFDM_6M,
 269         ATH10K_HW_RATE_OFDM_54M,
 270         ATH10K_HW_RATE_OFDM_36M,
 271         ATH10K_HW_RATE_OFDM_18M,
 272         ATH10K_HW_RATE_OFDM_9M,
 273 };
 274
 275 enum ath10k_hw_rate_cck {
 276         ATH10K_HW_RATE_CCK_LP_11M = 0,
 277         ATH10K_HW_RATE_CCK_LP_5_5M,
 278         ATH10K_HW_RATE_CCK_LP_2M,
 279         ATH10K_HW_RATE_CCK_LP_1M,
 280         ATH10K_HW_RATE_CCK_SP_11M,
 281         ATH10K_HW_RATE_CCK_SP_5_5M,
 282         ATH10K_HW_RATE_CCK_SP_2M,
 283 };
 284
 285 /* Target specific defines for MAIN firmware */
 286 #define TARGET_NUM_VDEVS                        8
 287 #define TARGET_NUM_PEER_AST                     2
 288 #define TARGET_NUM_WDS_ENTRIES                  32
 289 #define TARGET_DMA_BURST_SIZE                   0
 290 #define TARGET_MAC_AGGR_DELIM                   0
 291 #define TARGET_AST_SKID_LIMIT                   16
 292 #define TARGET_NUM_STATIONS                     16
 293 #define TARGET_NUM_PEERS                        ((TARGET_NUM_STATIONS) + \
 294                                                  (TARGET_NUM_VDEVS))
 295 #define TARGET_NUM_OFFLOAD_PEERS                0
 296 #define TARGET_NUM_OFFLOAD_REORDER_BUFS         0
 297 #define TARGET_NUM_PEER_KEYS                    2
 298 #define TARGET_NUM_TIDS                         ((TARGET_NUM_PEERS) * 2)
 299 #define TARGET_TX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 300 #define TARGET_RX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 301 #define TARGET_RX_TIMEOUT_LO_PRI                100
 302 #define TARGET_RX_TIMEOUT_HI_PRI                40
 303
 304 #define TARGET_SCAN_MAX_PENDING_REQS            4
 305 #define TARGET_BMISS_OFFLOAD_MAX_VDEV           3
 306 #define TARGET_ROAM_OFFLOAD_MAX_VDEV            3
 307 #define TARGET_ROAM_OFFLOAD_MAX_AP_PROFILES     8
 308 #define TARGET_GTK_OFFLOAD_MAX_VDEV             3
 309 #define TARGET_NUM_MCAST_GROUPS                 0
 310 #define TARGET_NUM_MCAST_TABLE_ELEMS            0
 311 #define TARGET_MCAST2UCAST_MODE                 ATH10K_MCAST2UCAST_DISABLED
 312 #define TARGET_TX_DBG_LOG_SIZE                  1024
 313 #define TARGET_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 0
 314 #define TARGET_VOW_CONFIG                       0
 315 #define TARGET_NUM_MSDU_DESC                    (1024 + 400)
 316 #define TARGET_MAX_FRAG_ENTRIES                 0
 317
 318 /* Target specific defines for 10.X firmware */
 319 #define TARGET_10X_NUM_VDEVS                    16
 320 #define TARGET_10X_NUM_PEER_AST                 2
 321 #define TARGET_10X_NUM_WDS_ENTRIES              32
 322 #define TARGET_10X_DMA_BURST_SIZE               0
 323 #define TARGET_10X_MAC_AGGR_DELIM               0
 324 #define TARGET_10X_AST_SKID_LIMIT               128
 325 #define TARGET_10X_NUM_STATIONS                 128
 326 #define TARGET_10X_NUM_PEERS                    ((TARGET_10X_NUM_STATIONS) + \
 327                                                  (TARGET_10X_NUM_VDEVS))
 328 #define TARGET_10X_NUM_OFFLOAD_PEERS            0
 329 #define TARGET_10X_NUM_OFFLOAD_REORDER_BUFS     0
 330 #define TARGET_10X_NUM_PEER_KEYS                2
 331 #define TARGET_10X_NUM_TIDS_MAX                 256
 332 #define TARGET_10X_NUM_TIDS                     min((TARGET_10X_NUM_TIDS_MAX), \
 333                                                     (TARGET_10X_NUM_PEERS) * 2)
 334 #define TARGET_10X_TX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 335 #define TARGET_10X_RX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 336 #define TARGET_10X_RX_TIMEOUT_LO_PRI            100
 337 #define TARGET_10X_RX_TIMEOUT_HI_PRI            40
 338 #define TARGET_10X_SCAN_MAX_PENDING_REQS        4
 339 #define TARGET_10X_BMISS_OFFLOAD_MAX_VDEV       2
 340 #define TARGET_10X_ROAM_OFFLOAD_MAX_VDEV        2
 341 #define TARGET_10X_ROAM_OFFLOAD_MAX_AP_PROFILES 8
 342 #define TARGET_10X_GTK_OFFLOAD_MAX_VDEV         3
 343 #define TARGET_10X_NUM_MCAST_GROUPS             0
 344 #define TARGET_10X_NUM_MCAST_TABLE_ELEMS        0
 345 #define TARGET_10X_MCAST2UCAST_MODE             ATH10K_MCAST2UCAST_DISABLED
 346 #define TARGET_10X_TX_DBG_LOG_SIZE              1024
 347 #define TARGET_10X_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 1
 348 #define TARGET_10X_VOW_CONFIG                   0
 349 #define TARGET_10X_NUM_MSDU_DESC                (1024 + 400)
 350 #define TARGET_10X_MAX_FRAG_ENTRIES             0
 351
 352 /* 10.2 parameters */
 353 #define TARGET_10_2_DMA_BURST_SIZE              1
 354
 355 /* Target specific defines for WMI-TLV firmware */
 356 #define TARGET_TLV_NUM_VDEVS                    4
 357 #define TARGET_TLV_NUM_STATIONS                 32
 358 #define TARGET_TLV_NUM_PEERS                    35
 359 #define TARGET_TLV_NUM_TDLS_VDEVS               1
 360 #define TARGET_TLV_NUM_TIDS                     ((TARGET_TLV_NUM_PEERS) * 2)
 361 #define TARGET_TLV_NUM_MSDU_DESC                (1024 + 32)
 362 #define TARGET_TLV_NUM_WOW_PATTERNS             22
 363
 364 /* Diagnostic Window */
 365 #define CE_DIAG_PIPE    7
 366
 367 #define NUM_TARGET_CE_CONFIG_WLAN ar->hw_values->num_target_ce_config_wlan
 368
 369 /* Target specific defines for 10.4 firmware */
 370 #define TARGET_10_4_NUM_VDEVS                   16
 371 #define TARGET_10_4_NUM_STATIONS                32
 372 #define TARGET_10_4_NUM_PEERS                   ((TARGET_10_4_NUM_STATIONS) + \
 373                                                  (TARGET_10_4_NUM_VDEVS))
 374 #define TARGET_10_4_ACTIVE_PEERS                0
 375
 376 #define TARGET_10_4_NUM_QCACHE_PEERS_MAX        512
 377 #define TARGET_10_4_QCACHE_ACTIVE_PEERS         50
 378 #define TARGET_10_4_NUM_OFFLOAD_PEERS           0
 379 #define TARGET_10_4_NUM_OFFLOAD_REORDER_BUFFS   0
 380 #define TARGET_10_4_NUM_PEER_KEYS               2
 381 #define TARGET_10_4_TGT_NUM_TIDS                ((TARGET_10_4_NUM_PEERS) * 2)
 382 #define TARGET_10_4_AST_SKID_LIMIT              32
 383 #define TARGET_10_4_TX_CHAIN_MASK               (BIT(0) | BIT(1) | \
 384                                                  BIT(2) | BIT(3))
 385 #define TARGET_10_4_RX_CHAIN_MASK               (BIT(0) | BIT(1) | \
 386                                                  BIT(2) | BIT(3))
 387
 388 /* 100 ms for video, best-effort, and background */
 389 #define TARGET_10_4_RX_TIMEOUT_LO_PRI           100
 390
 391 /* 40 ms for voice */
 392 #define TARGET_10_4_RX_TIMEOUT_HI_PRI           40
 393
 394 #define TARGET_10_4_RX_DECAP_MODE               ATH10K_HW_TXRX_NATIVE_WIFI
 395 #define TARGET_10_4_SCAN_MAX_REQS               4
 396 #define TARGET_10_4_BMISS_OFFLOAD_MAX_VDEV      3
 397 #define TARGET_10_4_ROAM_OFFLOAD_MAX_VDEV       3
 398 #define TARGET_10_4_ROAM_OFFLOAD_MAX_PROFILES   8
 399
 400 /* Note: mcast to ucast is disabled by default */
 401 #define TARGET_10_4_NUM_MCAST_GROUPS            0
 402 #define TARGET_10_4_NUM_MCAST_TABLE_ELEMS       0
 403 #define TARGET_10_4_MCAST2UCAST_MODE            0
 404
 405 #define TARGET_10_4_TX_DBG_LOG_SIZE             1024
 406 #define TARGET_10_4_NUM_WDS_ENTRIES             32
 407 #define TARGET_10_4_DMA_BURST_SIZE              1
 408 #define TARGET_10_4_MAC_AGGR_DELIM              0
 409 #define TARGET_10_4_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 1
 410 #define TARGET_10_4_VOW_CONFIG                  0
 411 #define TARGET_10_4_GTK_OFFLOAD_MAX_VDEV        3
 412 #define TARGET_10_4_NUM_MSDU_DESC               (1024 + 400)
 413 #define TARGET_10_4_11AC_TX_MAX_FRAGS           2
 414 #define TARGET_10_4_MAX_PEER_EXT_STATS          16
 415 #define TARGET_10_4_SMART_ANT_CAP               0
 416 #define TARGET_10_4_BK_MIN_FREE                 0
 417 #define TARGET_10_4_BE_MIN_FREE                 0
 418 #define TARGET_10_4_VI_MIN_FREE                 0
 419 #define TARGET_10_4_VO_MIN_FREE                 0
 420 #define TARGET_10_4_RX_BATCH_MODE               1
 421 #define TARGET_10_4_THERMAL_THROTTLING_CONFIG   0
 422 #define TARGET_10_4_ATF_CONFIG                  0
 423 #define TARGET_10_4_IPHDR_PAD_CONFIG            1
 424 #define TARGET_10_4_QWRAP_CONFIG                0
 425
 426 /* Number of Copy Engines supported */
 427 #define CE_COUNT ar->hw_values->ce_count
 428
 429 /*
 430  * Granted MSIs are assigned as follows:
 431  * Firmware uses the first
 432  * Remaining MSIs, if any, are used by Copy Engines
 433  * This mapping is known to both Target firmware and Host software.
 434  * It may be changed as long as Host and Target are kept in sync.
 435  */
 436 /* MSI for firmware (errors, etc.) */
 437 #define MSI_ASSIGN_FW           0
 438
 439 /* MSIs for Copy Engines */
 440 #define MSI_ASSIGN_CE_INITIAL   1
 441 #define MSI_ASSIGN_CE_MAX       ar->hw_values->msi_assign_ce_max
 442
 443 /* as of IP3.7.1 */
 444 #define RTC_STATE_V_ON                          ar->hw_values->rtc_state_val_on
 445
 446 #define RTC_STATE_COLD_RESET_MASK               ar->regs->rtc_state_cold_reset_mask
 447 #define RTC_STATE_V_LSB                         0
 448 #define RTC_STATE_V_MASK                        0x00000007
 449 #define RTC_STATE_ADDRESS                       0x0000
 450 #define PCIE_SOC_WAKE_V_MASK                    0x00000001
 451 #define PCIE_SOC_WAKE_ADDRESS                   0x0004
 452 #define PCIE_SOC_WAKE_RESET                     0x00000000
 453 #define SOC_GLOBAL_RESET_ADDRESS                0x0008
 454
 455 #define RTC_SOC_BASE_ADDRESS                    ar->regs->rtc_soc_base_address
 456 #define RTC_WMAC_BASE_ADDRESS                   ar->regs->rtc_wmac_base_address
 457 #define MAC_COEX_BASE_ADDRESS                   0x00006000
 458 #define BT_COEX_BASE_ADDRESS                    0x00007000
 459 #define SOC_PCIE_BASE_ADDRESS                   0x00008000
 460 #define SOC_CORE_BASE_ADDRESS                   ar->regs->soc_core_base_address
 461 #define WLAN_UART_BASE_ADDRESS                  0x0000c000
 462 #define WLAN_SI_BASE_ADDRESS                    0x00010000
 463 #define WLAN_GPIO_BASE_ADDRESS                  0x00014000
 464 #define WLAN_ANALOG_INTF_BASE_ADDRESS           0x0001c000
 465 #define WLAN_MAC_BASE_ADDRESS                   0x00020000
 466 #define EFUSE_BASE_ADDRESS                      0x00030000
 467 #define FPGA_REG_BASE_ADDRESS                   0x00039000
 468 #define WLAN_UART2_BASE_ADDRESS                 0x00054c00
 469 #define CE_WRAPPER_BASE_ADDRESS                 ar->regs->ce_wrapper_base_address
 470 #define CE0_BASE_ADDRESS                        ar->regs->ce0_base_address
 471 #define CE1_BASE_ADDRESS                        ar->regs->ce1_base_address
 472 #define CE2_BASE_ADDRESS                        ar->regs->ce2_base_address
 473 #define CE3_BASE_ADDRESS                        ar->regs->ce3_base_address
 474 #define CE4_BASE_ADDRESS                        ar->regs->ce4_base_address
 475 #define CE5_BASE_ADDRESS                        ar->regs->ce5_base_address
 476 #define CE6_BASE_ADDRESS                        ar->regs->ce6_base_address
 477 #define CE7_BASE_ADDRESS                        ar->regs->ce7_base_address
 478 #define DBI_BASE_ADDRESS                        0x00060000
 479 #define WLAN_ANALOG_INTF_PCIE_BASE_ADDRESS      0x0006c000
 480 #define PCIE_LOCAL_BASE_ADDRESS         ar->regs->pcie_local_base_address
 481
 482 #define SOC_RESET_CONTROL_ADDRESS               0x00000000
 483 #define SOC_RESET_CONTROL_OFFSET                0x00000000
 484 #define SOC_RESET_CONTROL_SI0_RST_MASK          ar->regs->soc_reset_control_si0_rst_mask
 485 #define SOC_RESET_CONTROL_CE_RST_MASK           ar->regs->soc_reset_control_ce_rst_mask
 486 #define SOC_RESET_CONTROL_CPU_WARM_RST_MASK     0x00000040
 487 #define SOC_CPU_CLOCK_OFFSET                    0x00000020
 488 #define SOC_CPU_CLOCK_STANDARD_LSB              0
 489 #define SOC_CPU_CLOCK_STANDARD_MASK             0x00000003
 490 #define SOC_CLOCK_CONTROL_OFFSET                0x00000028
 491 #define SOC_CLOCK_CONTROL_SI0_CLK_MASK          0x00000001
 492 #define SOC_SYSTEM_SLEEP_OFFSET                 0x000000c4
 493 #define SOC_LPO_CAL_OFFSET                      0x000000e0
 494 #define SOC_LPO_CAL_ENABLE_LSB                  20
 495 #define SOC_LPO_CAL_ENABLE_MASK                 0x00100000
 496 #define SOC_LF_TIMER_CONTROL0_ADDRESS           0x00000050
 497 #define SOC_LF_TIMER_CONTROL0_ENABLE_MASK       0x00000004
 498
 499 #define SOC_CHIP_ID_ADDRESS                     ar->regs->soc_chip_id_address
 500 #define SOC_CHIP_ID_REV_LSB                     8
 501 #define SOC_CHIP_ID_REV_MASK                    0x00000f00
 502
 503 #define WLAN_RESET_CONTROL_COLD_RST_MASK        0x00000008
 504 #define WLAN_RESET_CONTROL_WARM_RST_MASK        0x00000004
 505 #define WLAN_SYSTEM_SLEEP_DISABLE_LSB           0
 506 #define WLAN_SYSTEM_SLEEP_DISABLE_MASK          0x00000001
 507
 508 #define WLAN_GPIO_PIN0_ADDRESS                  0x00000028
 509 #define WLAN_GPIO_PIN0_CONFIG_MASK              0x00007800
 510 #define WLAN_GPIO_PIN1_ADDRESS                  0x0000002c
 511 #define WLAN_GPIO_PIN1_CONFIG_MASK              0x00007800
 512 #define WLAN_GPIO_PIN10_ADDRESS                 0x00000050
 513 #define WLAN_GPIO_PIN11_ADDRESS                 0x00000054
 514 #define WLAN_GPIO_PIN12_ADDRESS                 0x00000058
 515 #define WLAN_GPIO_PIN13_ADDRESS                 0x0000005c
 516
 517 #define CLOCK_GPIO_OFFSET                       0xffffffff
 518 #define CLOCK_GPIO_BT_CLK_OUT_EN_LSB            0
 519 #define CLOCK_GPIO_BT_CLK_OUT_EN_MASK           0
 520
 521 #define SI_CONFIG_OFFSET                        0x00000000
 522 #define SI_CONFIG_BIDIR_OD_DATA_LSB             18
 523 #define SI_CONFIG_BIDIR_OD_DATA_MASK            0x00040000
 524 #define SI_CONFIG_I2C_LSB                       16
 525 #define SI_CONFIG_I2C_MASK                      0x00010000
 526 #define SI_CONFIG_POS_SAMPLE_LSB                7
 527 #define SI_CONFIG_POS_SAMPLE_MASK               0x00000080
 528 #define SI_CONFIG_INACTIVE_DATA_LSB             5
 529 #define SI_CONFIG_INACTIVE_DATA_MASK            0x00000020
 530 #define SI_CONFIG_INACTIVE_CLK_LSB              4
 531 #define SI_CONFIG_INACTIVE_CLK_MASK             0x00000010
 532 #define SI_CONFIG_DIVIDER_LSB                   0
 533 #define SI_CONFIG_DIVIDER_MASK                  0x0000000f
 534 #define SI_CS_OFFSET                            0x00000004
 535 #define SI_CS_DONE_ERR_MASK                     0x00000400
 536 #define SI_CS_DONE_INT_MASK                     0x00000200
 537 #define SI_CS_START_LSB                         8
 538 #define SI_CS_START_MASK                        0x00000100
 539 #define SI_CS_RX_CNT_LSB                        4
 540 #define SI_CS_RX_CNT_MASK                       0x000000f0
 541 #define SI_CS_TX_CNT_LSB                        0
 542 #define SI_CS_TX_CNT_MASK                       0x0000000f
 543
 544 #define SI_TX_DATA0_OFFSET                      0x00000008
 545 #define SI_TX_DATA1_OFFSET                      0x0000000c
 546 #define SI_RX_DATA0_OFFSET                      0x00000010
 547 #define SI_RX_DATA1_OFFSET                      0x00000014
 548
 549 #define CORE_CTRL_CPU_INTR_MASK                 0x00002000
 550 #define CORE_CTRL_PCIE_REG_31_MASK              0x00000800
 551 #define CORE_CTRL_ADDRESS                       0x0000
 552 #define PCIE_INTR_ENABLE_ADDRESS                0x0008
 553 #define PCIE_INTR_CAUSE_ADDRESS                 0x000c
 554 #define PCIE_INTR_CLR_ADDRESS                   ar->regs->pcie_intr_clr_address
 555 #define SCRATCH_3_ADDRESS                       ar->regs->scratch_3_address
 556 #define CPU_INTR_ADDRESS                        0x0010
 557
 558 #define CCNT_TO_MSEC(ar, x) ((x) / ar->hw_params.channel_counters_freq_hz)
 559
 560 /* Firmware indications to the Host via SCRATCH_3 register. */
 561 #define FW_INDICATOR_ADDRESS                    ar->regs->fw_indicator_address
 562 #define FW_IND_EVENT_PENDING                    1
 563 #define FW_IND_INITIALIZED                      2
 564
 565 /* HOST_REG interrupt from firmware */
 566 #define PCIE_INTR_FIRMWARE_MASK                 ar->regs->pcie_intr_fw_mask
 567 #define PCIE_INTR_CE_MASK_ALL                   ar->regs->pcie_intr_ce_mask_all
 568
 569 #define DRAM_BASE_ADDRESS                       0x00400000
 570
 571 #define PCIE_BAR_REG_ADDRESS                    0x40030
 572
 573 #define MISSING 0
 574
 575 #define SYSTEM_SLEEP_OFFSET                     SOC_SYSTEM_SLEEP_OFFSET
 576 #define WLAN_SYSTEM_SLEEP_OFFSET                SOC_SYSTEM_SLEEP_OFFSET
 577 #define WLAN_RESET_CONTROL_OFFSET               SOC_RESET_CONTROL_OFFSET
 578 #define CLOCK_CONTROL_OFFSET                    SOC_CLOCK_CONTROL_OFFSET
 579 #define CLOCK_CONTROL_SI0_CLK_MASK              SOC_CLOCK_CONTROL_SI0_CLK_MASK
 580 #define RESET_CONTROL_MBOX_RST_MASK             MISSING
 581 #define RESET_CONTROL_SI0_RST_MASK              SOC_RESET_CONTROL_SI0_RST_MASK
 582 #define GPIO_BASE_ADDRESS                       WLAN_GPIO_BASE_ADDRESS
 583 #define GPIO_PIN0_OFFSET                        WLAN_GPIO_PIN0_ADDRESS
 584 #define GPIO_PIN1_OFFSET                        WLAN_GPIO_PIN1_ADDRESS
 585 #define GPIO_PIN0_CONFIG_MASK                   WLAN_GPIO_PIN0_CONFIG_MASK
 586 #define GPIO_PIN1_CONFIG_MASK                   WLAN_GPIO_PIN1_CONFIG_MASK
 587 #define SI_BASE_ADDRESS                         WLAN_SI_BASE_ADDRESS
 588 #define SCRATCH_BASE_ADDRESS                    SOC_CORE_BASE_ADDRESS
 589 #define LOCAL_SCRATCH_OFFSET                    0x18
 590 #define CPU_CLOCK_OFFSET                        SOC_CPU_CLOCK_OFFSET
 591 #define LPO_CAL_OFFSET                          SOC_LPO_CAL_OFFSET
 592 #define GPIO_PIN10_OFFSET                       WLAN_GPIO_PIN10_ADDRESS
 593 #define GPIO_PIN11_OFFSET                       WLAN_GPIO_PIN11_ADDRESS
 594 #define GPIO_PIN12_OFFSET                       WLAN_GPIO_PIN12_ADDRESS
 595 #define GPIO_PIN13_OFFSET                       WLAN_GPIO_PIN13_ADDRESS
 596 #define CPU_CLOCK_STANDARD_LSB                  SOC_CPU_CLOCK_STANDARD_LSB
 597 #define CPU_CLOCK_STANDARD_MASK                 SOC_CPU_CLOCK_STANDARD_MASK
 598 #define LPO_CAL_ENABLE_LSB                      SOC_LPO_CAL_ENABLE_LSB
 599 #define LPO_CAL_ENABLE_MASK                     SOC_LPO_CAL_ENABLE_MASK
 600 #define ANALOG_INTF_BASE_ADDRESS                WLAN_ANALOG_INTF_BASE_ADDRESS
 601 #define MBOX_BASE_ADDRESS                       MISSING
 602 #define INT_STATUS_ENABLE_ERROR_LSB             MISSING
 603 #define INT_STATUS_ENABLE_ERROR_MASK            MISSING
 604 #define INT_STATUS_ENABLE_CPU_LSB               MISSING
 605 #define INT_STATUS_ENABLE_CPU_MASK              MISSING
 606 #define INT_STATUS_ENABLE_COUNTER_LSB           MISSING
 607 #define INT_STATUS_ENABLE_COUNTER_MASK          MISSING
 608 #define INT_STATUS_ENABLE_MBOX_DATA_LSB         MISSING
 609 #define INT_STATUS_ENABLE_MBOX_DATA_MASK        MISSING
 610 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_LSB    MISSING
 611 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_MASK   MISSING
 612 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_LSB     MISSING
 613 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_MASK    MISSING
 614 #define COUNTER_INT_STATUS_ENABLE_BIT_LSB       MISSING
 615 #define COUNTER_INT_STATUS_ENABLE_BIT_MASK      MISSING
 616 #define INT_STATUS_ENABLE_ADDRESS               MISSING
 617 #define CPU_INT_STATUS_ENABLE_BIT_LSB           MISSING
 618 #define CPU_INT_STATUS_ENABLE_BIT_MASK          MISSING
 619 #define HOST_INT_STATUS_ADDRESS                 MISSING
 620 #define CPU_INT_STATUS_ADDRESS                  MISSING
 621 #define ERROR_INT_STATUS_ADDRESS                MISSING
 622 #define ERROR_INT_STATUS_WAKEUP_MASK            MISSING
 623 #define ERROR_INT_STATUS_WAKEUP_LSB             MISSING
 624 #define ERROR_INT_STATUS_RX_UNDERFLOW_MASK      MISSING
 625 #define ERROR_INT_STATUS_RX_UNDERFLOW_LSB       MISSING
 626 #define ERROR_INT_STATUS_TX_OVERFLOW_MASK       MISSING
 627 #define ERROR_INT_STATUS_TX_OVERFLOW_LSB        MISSING
 628 #define COUNT_DEC_ADDRESS                       MISSING
 629 #define HOST_INT_STATUS_CPU_MASK                MISSING
 630 #define HOST_INT_STATUS_CPU_LSB                 MISSING
 631 #define HOST_INT_STATUS_ERROR_MASK              MISSING
 632 #define HOST_INT_STATUS_ERROR_LSB               MISSING
 633 #define HOST_INT_STATUS_COUNTER_MASK            MISSING
 634 #define HOST_INT_STATUS_COUNTER_LSB             MISSING
 635 #define RX_LOOKAHEAD_VALID_ADDRESS              MISSING
 636 #define WINDOW_DATA_ADDRESS                     MISSING
 637 #define WINDOW_READ_ADDR_ADDRESS                MISSING
 638 #define WINDOW_WRITE_ADDR_ADDRESS               MISSING
 639
 640 #define RTC_STATE_V_GET(x) (((x) & RTC_STATE_V_MASK) >> RTC_STATE_V_LSB)
 641
 642 #endif /* _HW_H_ */