drivers/net/wireless/ath/ath10k/hw.h

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2013 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #ifndef _HW_H_
  19 #define _HW_H_
  20
  21 #include "targaddrs.h"
  22
  23 #define ATH10K_FW_DIR                   "ath10k"
  24
  25 /* QCA988X 1.0 definitions (unsupported) */
  26 #define QCA988X_HW_1_0_CHIP_ID_REV      0x0
  27
  28 /* QCA988X 2.0 definitions */
  29 #define QCA988X_HW_2_0_VERSION          0x4100016c
  30 #define QCA988X_HW_2_0_CHIP_ID_REV      0x2
  31 #define QCA988X_HW_2_0_FW_DIR           ATH10K_FW_DIR "/QCA988X/hw2.0"
  32 #define QCA988X_HW_2_0_FW_FILE          "firmware.bin"
  33 #define QCA988X_HW_2_0_OTP_FILE         "otp.bin"
  34 #define QCA988X_HW_2_0_BOARD_DATA_FILE  "board.bin"
  35 #define QCA988X_HW_2_0_PATCH_LOAD_ADDR  0x1234
  36
  37 /* QCA6174 target BMI version signatures */
  38 #define QCA6174_HW_1_0_VERSION          0x05000000
  39 #define QCA6174_HW_1_1_VERSION          0x05000001
  40 #define QCA6174_HW_1_3_VERSION          0x05000003
  41 #define QCA6174_HW_2_1_VERSION          0x05010000
  42 #define QCA6174_HW_3_0_VERSION          0x05020000
  43 #define QCA6174_HW_3_2_VERSION          0x05030000
  44
  45 enum qca6174_pci_rev {
  46         QCA6174_PCI_REV_1_1 = 0x11,
  47         QCA6174_PCI_REV_1_3 = 0x13,
  48         QCA6174_PCI_REV_2_0 = 0x20,
  49         QCA6174_PCI_REV_3_0 = 0x30,
  50 };
  51
  52 enum qca6174_chip_id_rev {
  53         QCA6174_HW_1_0_CHIP_ID_REV = 0,
  54         QCA6174_HW_1_1_CHIP_ID_REV = 1,
  55         QCA6174_HW_1_3_CHIP_ID_REV = 2,
  56         QCA6174_HW_2_1_CHIP_ID_REV = 4,
  57         QCA6174_HW_2_2_CHIP_ID_REV = 5,
  58         QCA6174_HW_3_0_CHIP_ID_REV = 8,
  59         QCA6174_HW_3_1_CHIP_ID_REV = 9,
  60         QCA6174_HW_3_2_CHIP_ID_REV = 10,
  61 };
  62
  63 #define QCA6174_HW_2_1_FW_DIR           "ath10k/QCA6174/hw2.1"
  64 #define QCA6174_HW_2_1_FW_FILE          "firmware.bin"
  65 #define QCA6174_HW_2_1_OTP_FILE         "otp.bin"
  66 #define QCA6174_HW_2_1_BOARD_DATA_FILE  "board.bin"
  67 #define QCA6174_HW_2_1_PATCH_LOAD_ADDR  0x1234
  68
  69 #define QCA6174_HW_3_0_FW_DIR           "ath10k/QCA6174/hw3.0"
  70 #define QCA6174_HW_3_0_FW_FILE          "firmware.bin"
  71 #define QCA6174_HW_3_0_OTP_FILE         "otp.bin"
  72 #define QCA6174_HW_3_0_BOARD_DATA_FILE  "board.bin"
  73 #define QCA6174_HW_3_0_PATCH_LOAD_ADDR  0x1234
  74
  75 #define ATH10K_FW_API2_FILE             "firmware-2.bin"
  76 #define ATH10K_FW_API3_FILE             "firmware-3.bin"
  77
  78 /* added support for ATH10K_FW_IE_WMI_OP_VERSION */
  79 #define ATH10K_FW_API4_FILE             "firmware-4.bin"
  80
  81 /* HTT id conflict fix for management frames over HTT */
  82 #define ATH10K_FW_API5_FILE             "firmware-5.bin"
  83
  84 #define ATH10K_FW_UTF_FILE              "utf.bin"
  85
  86 /* includes also the null byte */
  87 #define ATH10K_FIRMWARE_MAGIC               "QCA-ATH10K"
  88
  89 #define REG_DUMP_COUNT_QCA988X 60
  90
  91 #define QCA988X_CAL_DATA_LEN            2116
  92
  93 struct ath10k_fw_ie {
  94         __le32 id;
  95         __le32 len;
  96         u8 data[0];
  97 };
  98
  99 enum ath10k_fw_ie_type {
 100         ATH10K_FW_IE_FW_VERSION = 0,
 101         ATH10K_FW_IE_TIMESTAMP = 1,
 102         ATH10K_FW_IE_FEATURES = 2,
 103         ATH10K_FW_IE_FW_IMAGE = 3,
 104         ATH10K_FW_IE_OTP_IMAGE = 4,
 105
 106         /* WMI "operations" interface version, 32 bit value. Supported from
 107          * FW API 4 and above.
 108          */
 109         ATH10K_FW_IE_WMI_OP_VERSION = 5,
 110
 111         /* HTT "operations" interface version, 32 bit value. Supported from
 112          * FW API 5 and above.
 113          */
 114         ATH10K_FW_IE_HTT_OP_VERSION = 6,
 115 };
 116
 117 enum ath10k_fw_wmi_op_version {
 118         ATH10K_FW_WMI_OP_VERSION_UNSET = 0,
 119
 120         ATH10K_FW_WMI_OP_VERSION_MAIN = 1,
 121         ATH10K_FW_WMI_OP_VERSION_10_1 = 2,
 122         ATH10K_FW_WMI_OP_VERSION_10_2 = 3,
 123         ATH10K_FW_WMI_OP_VERSION_TLV = 4,
 124         ATH10K_FW_WMI_OP_VERSION_10_2_4 = 5,
 125
 126         /* keep last */
 127         ATH10K_FW_WMI_OP_VERSION_MAX,
 128 };
 129
 130 enum ath10k_fw_htt_op_version {
 131         ATH10K_FW_HTT_OP_VERSION_UNSET = 0,
 132
 133         ATH10K_FW_HTT_OP_VERSION_MAIN = 1,
 134
 135         /* also used in 10.2 and 10.2.4 branches */
 136         ATH10K_FW_HTT_OP_VERSION_10_1 = 2,
 137
 138         ATH10K_FW_HTT_OP_VERSION_TLV = 3,
 139
 140         /* keep last */
 141         ATH10K_FW_HTT_OP_VERSION_MAX,
 142 };
 143
 144 enum ath10k_hw_rev {
 145         ATH10K_HW_QCA988X,
 146         ATH10K_HW_QCA6174,
 147 };
 148
 149 struct ath10k_hw_regs {
 150         u32 rtc_state_cold_reset_mask;
 151         u32 rtc_soc_base_address;
 152         u32 rtc_wmac_base_address;
 153         u32 soc_core_base_address;
 154         u32 ce_wrapper_base_address;
 155         u32 ce0_base_address;
 156         u32 ce1_base_address;
 157         u32 ce2_base_address;
 158         u32 ce3_base_address;
 159         u32 ce4_base_address;
 160         u32 ce5_base_address;
 161         u32 ce6_base_address;
 162         u32 ce7_base_address;
 163         u32 soc_reset_control_si0_rst_mask;
 164         u32 soc_reset_control_ce_rst_mask;
 165         u32 soc_chip_id_address;
 166         u32 scratch_3_address;
 167 };
 168
 169 extern const struct ath10k_hw_regs qca988x_regs;
 170 extern const struct ath10k_hw_regs qca6174_regs;
 171
 172 struct ath10k_hw_values {
 173         u32 rtc_state_val_on;
 174         u8 ce_count;
 175         u8 msi_assign_ce_max;
 176         u8 num_target_ce_config_wlan;
 177 };
 178
 179 extern const struct ath10k_hw_values qca988x_values;
 180 extern const struct ath10k_hw_values qca6174_values;
 181
 182 void ath10k_hw_fill_survey_time(struct ath10k *ar, struct survey_info *survey,
 183                                 u32 cc, u32 rcc, u32 cc_prev, u32 rcc_prev);
 184
 185 #define QCA_REV_988X(ar) ((ar)->hw_rev == ATH10K_HW_QCA988X)
 186 #define QCA_REV_6174(ar) ((ar)->hw_rev == ATH10K_HW_QCA6174)
 187
 188 /* Known pecularities:
 189  *  - current FW doesn't support raw rx mode (last tested v599)
 190  *  - current FW dumps upon raw tx mode (last tested v599)
 191  *  - raw appears in nwifi decap, raw and nwifi appear in ethernet decap
 192  *  - raw have FCS, nwifi doesn't
 193  *  - ethernet frames have 802.11 header decapped and parts (base hdr, cipher
 194  *    param, llc/snap) are aligned to 4byte boundaries each */
 195 enum ath10k_hw_txrx_mode {
 196         ATH10K_HW_TXRX_RAW = 0,
 197         ATH10K_HW_TXRX_NATIVE_WIFI = 1,
 198         ATH10K_HW_TXRX_ETHERNET = 2,
 199
 200         /* Valid for HTT >= 3.0. Used for management frames in TX_FRM. */
 201         ATH10K_HW_TXRX_MGMT = 3,
 202 };
 203
 204 enum ath10k_mcast2ucast_mode {
 205         ATH10K_MCAST2UCAST_DISABLED = 0,
 206         ATH10K_MCAST2UCAST_ENABLED = 1,
 207 };
 208
 209 struct ath10k_pktlog_hdr {
 210         __le16 flags;
 211         __le16 missed_cnt;
 212         __le16 log_type;
 213         __le16 size;
 214         __le32 timestamp;
 215         u8 payload[0];
 216 } __packed;
 217
 218 enum ath10k_hw_rate_ofdm {
 219         ATH10K_HW_RATE_OFDM_48M = 0,
 220         ATH10K_HW_RATE_OFDM_24M,
 221         ATH10K_HW_RATE_OFDM_12M,
 222         ATH10K_HW_RATE_OFDM_6M,
 223         ATH10K_HW_RATE_OFDM_54M,
 224         ATH10K_HW_RATE_OFDM_36M,
 225         ATH10K_HW_RATE_OFDM_18M,
 226         ATH10K_HW_RATE_OFDM_9M,
 227 };
 228
 229 enum ath10k_hw_rate_cck {
 230         ATH10K_HW_RATE_CCK_LP_11M = 0,
 231         ATH10K_HW_RATE_CCK_LP_5_5M,
 232         ATH10K_HW_RATE_CCK_LP_2M,
 233         ATH10K_HW_RATE_CCK_LP_1M,
 234         ATH10K_HW_RATE_CCK_SP_11M,
 235         ATH10K_HW_RATE_CCK_SP_5_5M,
 236         ATH10K_HW_RATE_CCK_SP_2M,
 237 };
 238
 239 /* Target specific defines for MAIN firmware */
 240 #define TARGET_NUM_VDEVS                        8
 241 #define TARGET_NUM_PEER_AST                     2
 242 #define TARGET_NUM_WDS_ENTRIES                  32
 243 #define TARGET_DMA_BURST_SIZE                   0
 244 #define TARGET_MAC_AGGR_DELIM                   0
 245 #define TARGET_AST_SKID_LIMIT                   16
 246 #define TARGET_NUM_STATIONS                     16
 247 #define TARGET_NUM_PEERS                        ((TARGET_NUM_STATIONS) + \
 248                                                  (TARGET_NUM_VDEVS))
 249 #define TARGET_NUM_OFFLOAD_PEERS                0
 250 #define TARGET_NUM_OFFLOAD_REORDER_BUFS         0
 251 #define TARGET_NUM_PEER_KEYS                    2
 252 #define TARGET_NUM_TIDS                         ((TARGET_NUM_PEERS) * 2)
 253 #define TARGET_TX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 254 #define TARGET_RX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 255 #define TARGET_RX_TIMEOUT_LO_PRI                100
 256 #define TARGET_RX_TIMEOUT_HI_PRI                40
 257
 258 /* Native Wifi decap mode is used to align IP frames to 4-byte boundaries and
 259  * avoid a very expensive re-alignment in mac80211. */
 260 #define TARGET_RX_DECAP_MODE                    ATH10K_HW_TXRX_NATIVE_WIFI
 261
 262 #define TARGET_SCAN_MAX_PENDING_REQS            4
 263 #define TARGET_BMISS_OFFLOAD_MAX_VDEV           3
 264 #define TARGET_ROAM_OFFLOAD_MAX_VDEV            3
 265 #define TARGET_ROAM_OFFLOAD_MAX_AP_PROFILES     8
 266 #define TARGET_GTK_OFFLOAD_MAX_VDEV             3
 267 #define TARGET_NUM_MCAST_GROUPS                 0
 268 #define TARGET_NUM_MCAST_TABLE_ELEMS            0
 269 #define TARGET_MCAST2UCAST_MODE                 ATH10K_MCAST2UCAST_DISABLED
 270 #define TARGET_TX_DBG_LOG_SIZE                  1024
 271 #define TARGET_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 0
 272 #define TARGET_VOW_CONFIG                       0
 273 #define TARGET_NUM_MSDU_DESC                    (1024 + 400)
 274 #define TARGET_MAX_FRAG_ENTRIES                 0
 275
 276 /* Target specific defines for 10.X firmware */
 277 #define TARGET_10X_NUM_VDEVS                    16
 278 #define TARGET_10X_NUM_PEER_AST                 2
 279 #define TARGET_10X_NUM_WDS_ENTRIES              32
 280 #define TARGET_10X_DMA_BURST_SIZE               0
 281 #define TARGET_10X_MAC_AGGR_DELIM               0
 282 #define TARGET_10X_AST_SKID_LIMIT               128
 283 #define TARGET_10X_NUM_STATIONS                 128
 284 #define TARGET_10X_NUM_PEERS                    ((TARGET_10X_NUM_STATIONS) + \
 285                                                  (TARGET_10X_NUM_VDEVS))
 286 #define TARGET_10X_NUM_OFFLOAD_PEERS            0
 287 #define TARGET_10X_NUM_OFFLOAD_REORDER_BUFS     0
 288 #define TARGET_10X_NUM_PEER_KEYS                2
 289 #define TARGET_10X_NUM_TIDS_MAX                 256
 290 #define TARGET_10X_NUM_TIDS                     min((TARGET_10X_NUM_TIDS_MAX), \
 291                                                     (TARGET_10X_NUM_PEERS) * 2)
 292 #define TARGET_10X_TX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 293 #define TARGET_10X_RX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 294 #define TARGET_10X_RX_TIMEOUT_LO_PRI            100
 295 #define TARGET_10X_RX_TIMEOUT_HI_PRI            40
 296 #define TARGET_10X_RX_DECAP_MODE                ATH10K_HW_TXRX_NATIVE_WIFI
 297 #define TARGET_10X_SCAN_MAX_PENDING_REQS        4
 298 #define TARGET_10X_BMISS_OFFLOAD_MAX_VDEV       2
 299 #define TARGET_10X_ROAM_OFFLOAD_MAX_VDEV        2
 300 #define TARGET_10X_ROAM_OFFLOAD_MAX_AP_PROFILES 8
 301 #define TARGET_10X_GTK_OFFLOAD_MAX_VDEV         3
 302 #define TARGET_10X_NUM_MCAST_GROUPS             0
 303 #define TARGET_10X_NUM_MCAST_TABLE_ELEMS        0
 304 #define TARGET_10X_MCAST2UCAST_MODE             ATH10K_MCAST2UCAST_DISABLED
 305 #define TARGET_10X_TX_DBG_LOG_SIZE              1024
 306 #define TARGET_10X_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 1
 307 #define TARGET_10X_VOW_CONFIG                   0
 308 #define TARGET_10X_NUM_MSDU_DESC                (1024 + 400)
 309 #define TARGET_10X_MAX_FRAG_ENTRIES             0
 310
 311 /* 10.2 parameters */
 312 #define TARGET_10_2_DMA_BURST_SIZE              1
 313
 314 /* Target specific defines for WMI-TLV firmware */
 315 #define TARGET_TLV_NUM_VDEVS                    4
 316 #define TARGET_TLV_NUM_STATIONS                 32
 317 #define TARGET_TLV_NUM_PEERS                    35
 318 #define TARGET_TLV_NUM_TDLS_VDEVS               1
 319 #define TARGET_TLV_NUM_TIDS                     ((TARGET_TLV_NUM_PEERS) * 2)
 320 #define TARGET_TLV_NUM_MSDU_DESC                (1024 + 32)
 321 #define TARGET_TLV_NUM_WOW_PATTERNS             22
 322
 323 #define NUM_TARGET_CE_CONFIG_WLAN ar->hw_values->num_target_ce_config_wlan
 324
 325 /* Number of Copy Engines supported */
 326 #define CE_COUNT ar->hw_values->ce_count
 327
 328 /*
 329  * Total number of PCIe MSI interrupts requested for all interrupt sources.
 330  * PCIe standard forces this to be a power of 2.
 331  * Some Host OS's limit MSI requests that can be granted to 8
 332  * so for now we abide by this limit and avoid requesting more
 333  * than that.
 334  */
 335 #define MSI_NUM_REQUEST_LOG2    3
 336 #define MSI_NUM_REQUEST         (1<<MSI_NUM_REQUEST_LOG2)
 337
 338 /*
 339  * Granted MSIs are assigned as follows:
 340  * Firmware uses the first
 341  * Remaining MSIs, if any, are used by Copy Engines
 342  * This mapping is known to both Target firmware and Host software.
 343  * It may be changed as long as Host and Target are kept in sync.
 344  */
 345 /* MSI for firmware (errors, etc.) */
 346 #define MSI_ASSIGN_FW           0
 347
 348 /* MSIs for Copy Engines */
 349 #define MSI_ASSIGN_CE_INITIAL   1
 350 #define MSI_ASSIGN_CE_MAX       ar->hw_values->msi_assign_ce_max
 351
 352 /* as of IP3.7.1 */
 353 #define RTC_STATE_V_ON                          ar->hw_values->rtc_state_val_on
 354
 355 #define RTC_STATE_COLD_RESET_MASK               ar->regs->rtc_state_cold_reset_mask
 356 #define RTC_STATE_V_LSB                         0
 357 #define RTC_STATE_V_MASK                        0x00000007
 358 #define RTC_STATE_ADDRESS                       0x0000
 359 #define PCIE_SOC_WAKE_V_MASK                    0x00000001
 360 #define PCIE_SOC_WAKE_ADDRESS                   0x0004
 361 #define PCIE_SOC_WAKE_RESET                     0x00000000
 362 #define SOC_GLOBAL_RESET_ADDRESS                0x0008
 363
 364 #define RTC_SOC_BASE_ADDRESS                    ar->regs->rtc_soc_base_address
 365 #define RTC_WMAC_BASE_ADDRESS                   ar->regs->rtc_wmac_base_address
 366 #define MAC_COEX_BASE_ADDRESS                   0x00006000
 367 #define BT_COEX_BASE_ADDRESS                    0x00007000
 368 #define SOC_PCIE_BASE_ADDRESS                   0x00008000
 369 #define SOC_CORE_BASE_ADDRESS                   ar->regs->soc_core_base_address
 370 #define WLAN_UART_BASE_ADDRESS                  0x0000c000
 371 #define WLAN_SI_BASE_ADDRESS                    0x00010000
 372 #define WLAN_GPIO_BASE_ADDRESS                  0x00014000
 373 #define WLAN_ANALOG_INTF_BASE_ADDRESS           0x0001c000
 374 #define WLAN_MAC_BASE_ADDRESS                   0x00020000
 375 #define EFUSE_BASE_ADDRESS                      0x00030000
 376 #define FPGA_REG_BASE_ADDRESS                   0x00039000
 377 #define WLAN_UART2_BASE_ADDRESS                 0x00054c00
 378 #define CE_WRAPPER_BASE_ADDRESS                 ar->regs->ce_wrapper_base_address
 379 #define CE0_BASE_ADDRESS                        ar->regs->ce0_base_address
 380 #define CE1_BASE_ADDRESS                        ar->regs->ce1_base_address
 381 #define CE2_BASE_ADDRESS                        ar->regs->ce2_base_address
 382 #define CE3_BASE_ADDRESS                        ar->regs->ce3_base_address
 383 #define CE4_BASE_ADDRESS                        ar->regs->ce4_base_address
 384 #define CE5_BASE_ADDRESS                        ar->regs->ce5_base_address
 385 #define CE6_BASE_ADDRESS                        ar->regs->ce6_base_address
 386 #define CE7_BASE_ADDRESS                        ar->regs->ce7_base_address
 387 #define DBI_BASE_ADDRESS                        0x00060000
 388 #define WLAN_ANALOG_INTF_PCIE_BASE_ADDRESS      0x0006c000
 389 #define PCIE_LOCAL_BASE_ADDRESS                 0x00080000
 390
 391 #define SOC_RESET_CONTROL_ADDRESS               0x00000000
 392 #define SOC_RESET_CONTROL_OFFSET                0x00000000
 393 #define SOC_RESET_CONTROL_SI0_RST_MASK          ar->regs->soc_reset_control_si0_rst_mask
 394 #define SOC_RESET_CONTROL_CE_RST_MASK           ar->regs->soc_reset_control_ce_rst_mask
 395 #define SOC_RESET_CONTROL_CPU_WARM_RST_MASK     0x00000040
 396 #define SOC_CPU_CLOCK_OFFSET                    0x00000020
 397 #define SOC_CPU_CLOCK_STANDARD_LSB              0
 398 #define SOC_CPU_CLOCK_STANDARD_MASK             0x00000003
 399 #define SOC_CLOCK_CONTROL_OFFSET                0x00000028
 400 #define SOC_CLOCK_CONTROL_SI0_CLK_MASK          0x00000001
 401 #define SOC_SYSTEM_SLEEP_OFFSET                 0x000000c4
 402 #define SOC_LPO_CAL_OFFSET                      0x000000e0
 403 #define SOC_LPO_CAL_ENABLE_LSB                  20
 404 #define SOC_LPO_CAL_ENABLE_MASK                 0x00100000
 405 #define SOC_LF_TIMER_CONTROL0_ADDRESS           0x00000050
 406 #define SOC_LF_TIMER_CONTROL0_ENABLE_MASK       0x00000004
 407
 408 #define SOC_CHIP_ID_ADDRESS                     ar->regs->soc_chip_id_address
 409 #define SOC_CHIP_ID_REV_LSB                     8
 410 #define SOC_CHIP_ID_REV_MASK                    0x00000f00
 411
 412 #define WLAN_RESET_CONTROL_COLD_RST_MASK        0x00000008
 413 #define WLAN_RESET_CONTROL_WARM_RST_MASK        0x00000004
 414 #define WLAN_SYSTEM_SLEEP_DISABLE_LSB           0
 415 #define WLAN_SYSTEM_SLEEP_DISABLE_MASK          0x00000001
 416
 417 #define WLAN_GPIO_PIN0_ADDRESS                  0x00000028
 418 #define WLAN_GPIO_PIN0_CONFIG_MASK              0x00007800
 419 #define WLAN_GPIO_PIN1_ADDRESS                  0x0000002c
 420 #define WLAN_GPIO_PIN1_CONFIG_MASK              0x00007800
 421 #define WLAN_GPIO_PIN10_ADDRESS                 0x00000050
 422 #define WLAN_GPIO_PIN11_ADDRESS                 0x00000054
 423 #define WLAN_GPIO_PIN12_ADDRESS                 0x00000058
 424 #define WLAN_GPIO_PIN13_ADDRESS                 0x0000005c
 425
 426 #define CLOCK_GPIO_OFFSET                       0xffffffff
 427 #define CLOCK_GPIO_BT_CLK_OUT_EN_LSB            0
 428 #define CLOCK_GPIO_BT_CLK_OUT_EN_MASK           0
 429
 430 #define SI_CONFIG_OFFSET                        0x00000000
 431 #define SI_CONFIG_BIDIR_OD_DATA_LSB             18
 432 #define SI_CONFIG_BIDIR_OD_DATA_MASK            0x00040000
 433 #define SI_CONFIG_I2C_LSB                       16
 434 #define SI_CONFIG_I2C_MASK                      0x00010000
 435 #define SI_CONFIG_POS_SAMPLE_LSB                7
 436 #define SI_CONFIG_POS_SAMPLE_MASK               0x00000080
 437 #define SI_CONFIG_INACTIVE_DATA_LSB             5
 438 #define SI_CONFIG_INACTIVE_DATA_MASK            0x00000020
 439 #define SI_CONFIG_INACTIVE_CLK_LSB              4
 440 #define SI_CONFIG_INACTIVE_CLK_MASK             0x00000010
 441 #define SI_CONFIG_DIVIDER_LSB                   0
 442 #define SI_CONFIG_DIVIDER_MASK                  0x0000000f
 443 #define SI_CS_OFFSET                            0x00000004
 444 #define SI_CS_DONE_ERR_MASK                     0x00000400
 445 #define SI_CS_DONE_INT_MASK                     0x00000200
 446 #define SI_CS_START_LSB                         8
 447 #define SI_CS_START_MASK                        0x00000100
 448 #define SI_CS_RX_CNT_LSB                        4
 449 #define SI_CS_RX_CNT_MASK                       0x000000f0
 450 #define SI_CS_TX_CNT_LSB                        0
 451 #define SI_CS_TX_CNT_MASK                       0x0000000f
 452
 453 #define SI_TX_DATA0_OFFSET                      0x00000008
 454 #define SI_TX_DATA1_OFFSET                      0x0000000c
 455 #define SI_RX_DATA0_OFFSET                      0x00000010
 456 #define SI_RX_DATA1_OFFSET                      0x00000014
 457
 458 #define CORE_CTRL_CPU_INTR_MASK                 0x00002000
 459 #define CORE_CTRL_PCIE_REG_31_MASK              0x00000800
 460 #define CORE_CTRL_ADDRESS                       0x0000
 461 #define PCIE_INTR_ENABLE_ADDRESS                0x0008
 462 #define PCIE_INTR_CAUSE_ADDRESS                 0x000c
 463 #define PCIE_INTR_CLR_ADDRESS                   0x0014
 464 #define SCRATCH_3_ADDRESS                       ar->regs->scratch_3_address
 465 #define CPU_INTR_ADDRESS                        0x0010
 466
 467 /* Cycle counters are running at 88MHz */
 468 #define CCNT_TO_MSEC(x) ((x) / 88000)
 469
 470 /* Firmware indications to the Host via SCRATCH_3 register. */
 471 #define FW_INDICATOR_ADDRESS    (SOC_CORE_BASE_ADDRESS + SCRATCH_3_ADDRESS)
 472 #define FW_IND_EVENT_PENDING                    1
 473 #define FW_IND_INITIALIZED                      2
 474
 475 /* HOST_REG interrupt from firmware */
 476 #define PCIE_INTR_FIRMWARE_MASK                 0x00000400
 477 #define PCIE_INTR_CE_MASK_ALL                   0x0007f800
 478
 479 #define DRAM_BASE_ADDRESS                       0x00400000
 480
 481 #define MISSING 0
 482
 483 #define SYSTEM_SLEEP_OFFSET                     SOC_SYSTEM_SLEEP_OFFSET
 484 #define WLAN_SYSTEM_SLEEP_OFFSET                SOC_SYSTEM_SLEEP_OFFSET
 485 #define WLAN_RESET_CONTROL_OFFSET               SOC_RESET_CONTROL_OFFSET
 486 #define CLOCK_CONTROL_OFFSET                    SOC_CLOCK_CONTROL_OFFSET
 487 #define CLOCK_CONTROL_SI0_CLK_MASK              SOC_CLOCK_CONTROL_SI0_CLK_MASK
 488 #define RESET_CONTROL_MBOX_RST_MASK             MISSING
 489 #define RESET_CONTROL_SI0_RST_MASK              SOC_RESET_CONTROL_SI0_RST_MASK
 490 #define GPIO_BASE_ADDRESS                       WLAN_GPIO_BASE_ADDRESS
 491 #define GPIO_PIN0_OFFSET                        WLAN_GPIO_PIN0_ADDRESS
 492 #define GPIO_PIN1_OFFSET                        WLAN_GPIO_PIN1_ADDRESS
 493 #define GPIO_PIN0_CONFIG_MASK                   WLAN_GPIO_PIN0_CONFIG_MASK
 494 #define GPIO_PIN1_CONFIG_MASK                   WLAN_GPIO_PIN1_CONFIG_MASK
 495 #define SI_BASE_ADDRESS                         WLAN_SI_BASE_ADDRESS
 496 #define SCRATCH_BASE_ADDRESS                    SOC_CORE_BASE_ADDRESS
 497 #define LOCAL_SCRATCH_OFFSET                    0x18
 498 #define CPU_CLOCK_OFFSET                        SOC_CPU_CLOCK_OFFSET
 499 #define LPO_CAL_OFFSET                          SOC_LPO_CAL_OFFSET
 500 #define GPIO_PIN10_OFFSET                       WLAN_GPIO_PIN10_ADDRESS
 501 #define GPIO_PIN11_OFFSET                       WLAN_GPIO_PIN11_ADDRESS
 502 #define GPIO_PIN12_OFFSET                       WLAN_GPIO_PIN12_ADDRESS
 503 #define GPIO_PIN13_OFFSET                       WLAN_GPIO_PIN13_ADDRESS
 504 #define CPU_CLOCK_STANDARD_LSB                  SOC_CPU_CLOCK_STANDARD_LSB
 505 #define CPU_CLOCK_STANDARD_MASK                 SOC_CPU_CLOCK_STANDARD_MASK
 506 #define LPO_CAL_ENABLE_LSB                      SOC_LPO_CAL_ENABLE_LSB
 507 #define LPO_CAL_ENABLE_MASK                     SOC_LPO_CAL_ENABLE_MASK
 508 #define ANALOG_INTF_BASE_ADDRESS                WLAN_ANALOG_INTF_BASE_ADDRESS
 509 #define MBOX_BASE_ADDRESS                       MISSING
 510 #define INT_STATUS_ENABLE_ERROR_LSB             MISSING
 511 #define INT_STATUS_ENABLE_ERROR_MASK            MISSING
 512 #define INT_STATUS_ENABLE_CPU_LSB               MISSING
 513 #define INT_STATUS_ENABLE_CPU_MASK              MISSING
 514 #define INT_STATUS_ENABLE_COUNTER_LSB           MISSING
 515 #define INT_STATUS_ENABLE_COUNTER_MASK          MISSING
 516 #define INT_STATUS_ENABLE_MBOX_DATA_LSB         MISSING
 517 #define INT_STATUS_ENABLE_MBOX_DATA_MASK        MISSING
 518 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_LSB    MISSING
 519 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_MASK   MISSING
 520 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_LSB     MISSING
 521 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_MASK    MISSING
 522 #define COUNTER_INT_STATUS_ENABLE_BIT_LSB       MISSING
 523 #define COUNTER_INT_STATUS_ENABLE_BIT_MASK      MISSING
 524 #define INT_STATUS_ENABLE_ADDRESS               MISSING
 525 #define CPU_INT_STATUS_ENABLE_BIT_LSB           MISSING
 526 #define CPU_INT_STATUS_ENABLE_BIT_MASK          MISSING
 527 #define HOST_INT_STATUS_ADDRESS                 MISSING
 528 #define CPU_INT_STATUS_ADDRESS                  MISSING
 529 #define ERROR_INT_STATUS_ADDRESS                MISSING
 530 #define ERROR_INT_STATUS_WAKEUP_MASK            MISSING
 531 #define ERROR_INT_STATUS_WAKEUP_LSB             MISSING
 532 #define ERROR_INT_STATUS_RX_UNDERFLOW_MASK      MISSING
 533 #define ERROR_INT_STATUS_RX_UNDERFLOW_LSB       MISSING
 534 #define ERROR_INT_STATUS_TX_OVERFLOW_MASK       MISSING
 535 #define ERROR_INT_STATUS_TX_OVERFLOW_LSB        MISSING
 536 #define COUNT_DEC_ADDRESS                       MISSING
 537 #define HOST_INT_STATUS_CPU_MASK                MISSING
 538 #define HOST_INT_STATUS_CPU_LSB                 MISSING
 539 #define HOST_INT_STATUS_ERROR_MASK              MISSING
 540 #define HOST_INT_STATUS_ERROR_LSB               MISSING
 541 #define HOST_INT_STATUS_COUNTER_MASK            MISSING
 542 #define HOST_INT_STATUS_COUNTER_LSB             MISSING
 543 #define RX_LOOKAHEAD_VALID_ADDRESS              MISSING
 544 #define WINDOW_DATA_ADDRESS                     MISSING
 545 #define WINDOW_READ_ADDR_ADDRESS                MISSING
 546 #define WINDOW_WRITE_ADDR_ADDRESS               MISSING
 547
 548 #define RTC_STATE_V_GET(x) (((x) & RTC_STATE_V_MASK) >> RTC_STATE_V_LSB)
 549
 550 #endif /* _HW_H_ */