drivers/net/wireless/ath/ath10k/pci.c

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2013 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #include <linux/pci.h>
  19 #include <linux/module.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/spinlock.h>
  22 #include <linux/bitops.h>
  23
  24 #include "core.h"
  25 #include "debug.h"
  26
  27 #include "targaddrs.h"
  28 #include "bmi.h"
  29
  30 #include "hif.h"
  31 #include "htc.h"
  32
  33 #include "ce.h"
  34 #include "pci.h"
  35
  36 enum ath10k_pci_irq_mode {
  37         ATH10K_PCI_IRQ_AUTO = 0,
  38         ATH10K_PCI_IRQ_LEGACY = 1,
  39         ATH10K_PCI_IRQ_MSI = 2,
  40 };
  41
  42 enum ath10k_pci_reset_mode {
  43         ATH10K_PCI_RESET_AUTO = 0,
  44         ATH10K_PCI_RESET_WARM_ONLY = 1,
  45 };
  46
  47 static unsigned int ath10k_pci_irq_mode = ATH10K_PCI_IRQ_AUTO;
  48 static unsigned int ath10k_pci_reset_mode = ATH10K_PCI_RESET_AUTO;
  49
  50 module_param_named(irq_mode, ath10k_pci_irq_mode, uint, 0644);
  51 MODULE_PARM_DESC(irq_mode, "0: auto, 1: legacy, 2: msi (default: 0)");
  52
  53 module_param_named(reset_mode, ath10k_pci_reset_mode, uint, 0644);
  54 MODULE_PARM_DESC(reset_mode, "0: auto, 1: warm only (default: 0)");
  55
  56 /* how long wait to wait for target to initialise, in ms */
  57 #define ATH10K_PCI_TARGET_WAIT 3000
  58 #define ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS 3
  59
  60 #define QCA988X_2_0_DEVICE_ID   (0x003c)
  61 #define QCA6164_2_1_DEVICE_ID   (0x0041)
  62 #define QCA6174_2_1_DEVICE_ID   (0x003e)
  63 #define QCA99X0_2_0_DEVICE_ID   (0x0040)
  64
  65 static const struct pci_device_id ath10k_pci_id_table[] = {
  66         { PCI_VDEVICE(ATHEROS, QCA988X_2_0_DEVICE_ID) }, /* PCI-E QCA988X V2 */
  67         { PCI_VDEVICE(ATHEROS, QCA6164_2_1_DEVICE_ID) }, /* PCI-E QCA6164 V2.1 */
  68         { PCI_VDEVICE(ATHEROS, QCA6174_2_1_DEVICE_ID) }, /* PCI-E QCA6174 V2.1 */
  69         { PCI_VDEVICE(ATHEROS, QCA99X0_2_0_DEVICE_ID) }, /* PCI-E QCA99X0 V2 */
  70         {0}
  71 };
  72
  73 static const struct ath10k_pci_supp_chip ath10k_pci_supp_chips[] = {
  74         /* QCA988X pre 2.0 chips are not supported because they need some nasty
  75          * hacks. ath10k doesn't have them and these devices crash horribly
  76          * because of that.
  77          */
  78         { QCA988X_2_0_DEVICE_ID, QCA988X_HW_2_0_CHIP_ID_REV },
  79
  80         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_2_1_CHIP_ID_REV },
  81         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_2_2_CHIP_ID_REV },
  82         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_0_CHIP_ID_REV },
  83         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_1_CHIP_ID_REV },
  84         { QCA6164_2_1_DEVICE_ID, QCA6174_HW_3_2_CHIP_ID_REV },
  85
  86         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_2_1_CHIP_ID_REV },
  87         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_2_2_CHIP_ID_REV },
  88         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_0_CHIP_ID_REV },
  89         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_1_CHIP_ID_REV },
  90         { QCA6174_2_1_DEVICE_ID, QCA6174_HW_3_2_CHIP_ID_REV },
  91
  92         { QCA99X0_2_0_DEVICE_ID, QCA99X0_HW_2_0_CHIP_ID_REV },
  93 };
  94
  95 static void ath10k_pci_buffer_cleanup(struct ath10k *ar);
  96 static int ath10k_pci_cold_reset(struct ath10k *ar);
  97 static int ath10k_pci_safe_chip_reset(struct ath10k *ar);
  98 static int ath10k_pci_wait_for_target_init(struct ath10k *ar);
  99 static int ath10k_pci_init_irq(struct ath10k *ar);
 100 static int ath10k_pci_deinit_irq(struct ath10k *ar);
 101 static int ath10k_pci_request_irq(struct ath10k *ar);
 102 static void ath10k_pci_free_irq(struct ath10k *ar);
 103 static int ath10k_pci_bmi_wait(struct ath10k_ce_pipe *tx_pipe,
 104                                struct ath10k_ce_pipe *rx_pipe,
 105                                struct bmi_xfer *xfer);
 106 static int ath10k_pci_qca99x0_chip_reset(struct ath10k *ar);
 107 static void ath10k_pci_htc_tx_cb(struct ath10k_ce_pipe *ce_state);
 108 static void ath10k_pci_htc_rx_cb(struct ath10k_ce_pipe *ce_state);
 109 static void ath10k_pci_htt_tx_cb(struct ath10k_ce_pipe *ce_state);
 110 static void ath10k_pci_htt_rx_cb(struct ath10k_ce_pipe *ce_state);
 111
 112 static const struct ce_attr host_ce_config_wlan[] = {
 113         /* CE0: host->target HTC control and raw streams */
 114         {
 115                 .flags = CE_ATTR_FLAGS,
 116                 .src_nentries = 16,
 117                 .src_sz_max = 256,
 118                 .dest_nentries = 0,
 119                 .send_cb = ath10k_pci_htc_tx_cb,
 120         },
 121
 122         /* CE1: target->host HTT + HTC control */
 123         {
 124                 .flags = CE_ATTR_FLAGS,
 125                 .src_nentries = 0,
 126                 .src_sz_max = 2048,
 127                 .dest_nentries = 512,
 128                 .recv_cb = ath10k_pci_htc_rx_cb,
 129         },
 130
 131         /* CE2: target->host WMI */
 132         {
 133                 .flags = CE_ATTR_FLAGS,
 134                 .src_nentries = 0,
 135                 .src_sz_max = 2048,
 136                 .dest_nentries = 128,
 137                 .recv_cb = ath10k_pci_htc_rx_cb,
 138         },
 139
 140         /* CE3: host->target WMI */
 141         {
 142                 .flags = CE_ATTR_FLAGS,
 143                 .src_nentries = 32,
 144                 .src_sz_max = 2048,
 145                 .dest_nentries = 0,
 146                 .send_cb = ath10k_pci_htc_tx_cb,
 147         },
 148
 149         /* CE4: host->target HTT */
 150         {
 151                 .flags = CE_ATTR_FLAGS | CE_ATTR_DIS_INTR,
 152                 .src_nentries = CE_HTT_H2T_MSG_SRC_NENTRIES,
 153                 .src_sz_max = 256,
 154                 .dest_nentries = 0,
 155                 .send_cb = ath10k_pci_htt_tx_cb,
 156         },
 157
 158         /* CE5: target->host HTT (HIF->HTT) */
 159         {
 160                 .flags = CE_ATTR_FLAGS,
 161                 .src_nentries = 0,
 162                 .src_sz_max = 512,
 163                 .dest_nentries = 512,
 164                 .recv_cb = ath10k_pci_htt_rx_cb,
 165         },
 166
 167         /* CE6: target autonomous hif_memcpy */
 168         {
 169                 .flags = CE_ATTR_FLAGS,
 170                 .src_nentries = 0,
 171                 .src_sz_max = 0,
 172                 .dest_nentries = 0,
 173         },
 174
 175         /* CE7: ce_diag, the Diagnostic Window */
 176         {
 177                 .flags = CE_ATTR_FLAGS,
 178                 .src_nentries = 2,
 179                 .src_sz_max = DIAG_TRANSFER_LIMIT,
 180                 .dest_nentries = 2,
 181         },
 182
 183         /* CE8: target->host pktlog */
 184         {
 185                 .flags = CE_ATTR_FLAGS,
 186                 .src_nentries = 0,
 187                 .src_sz_max = 2048,
 188                 .dest_nentries = 128,
 189         },
 190
 191         /* CE9 target autonomous qcache memcpy */
 192         {
 193                 .flags = CE_ATTR_FLAGS,
 194                 .src_nentries = 0,
 195                 .src_sz_max = 0,
 196                 .dest_nentries = 0,
 197         },
 198
 199         /* CE10: target autonomous hif memcpy */
 200         {
 201                 .flags = CE_ATTR_FLAGS,
 202                 .src_nentries = 0,
 203                 .src_sz_max = 0,
 204                 .dest_nentries = 0,
 205         },
 206
 207         /* CE11: target autonomous hif memcpy */
 208         {
 209                 .flags = CE_ATTR_FLAGS,
 210                 .src_nentries = 0,
 211                 .src_sz_max = 0,
 212                 .dest_nentries = 0,
 213         },
 214 };
 215
 216 /* Target firmware's Copy Engine configuration. */
 217 static const struct ce_pipe_config target_ce_config_wlan[] = {
 218         /* CE0: host->target HTC control and raw streams */
 219         {
 220                 .pipenum = __cpu_to_le32(0),
 221                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 222                 .nentries = __cpu_to_le32(32),
 223                 .nbytes_max = __cpu_to_le32(256),
 224                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 225                 .reserved = __cpu_to_le32(0),
 226         },
 227
 228         /* CE1: target->host HTT + HTC control */
 229         {
 230                 .pipenum = __cpu_to_le32(1),
 231                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 232                 .nentries = __cpu_to_le32(32),
 233                 .nbytes_max = __cpu_to_le32(2048),
 234                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 235                 .reserved = __cpu_to_le32(0),
 236         },
 237
 238         /* CE2: target->host WMI */
 239         {
 240                 .pipenum = __cpu_to_le32(2),
 241                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 242                 .nentries = __cpu_to_le32(64),
 243                 .nbytes_max = __cpu_to_le32(2048),
 244                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 245                 .reserved = __cpu_to_le32(0),
 246         },
 247
 248         /* CE3: host->target WMI */
 249         {
 250                 .pipenum = __cpu_to_le32(3),
 251                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 252                 .nentries = __cpu_to_le32(32),
 253                 .nbytes_max = __cpu_to_le32(2048),
 254                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 255                 .reserved = __cpu_to_le32(0),
 256         },
 257
 258         /* CE4: host->target HTT */
 259         {
 260                 .pipenum = __cpu_to_le32(4),
 261                 .pipedir = __cpu_to_le32(PIPEDIR_OUT),
 262                 .nentries = __cpu_to_le32(256),
 263                 .nbytes_max = __cpu_to_le32(256),
 264                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 265                 .reserved = __cpu_to_le32(0),
 266         },
 267
 268         /* NB: 50% of src nentries, since tx has 2 frags */
 269
 270         /* CE5: target->host HTT (HIF->HTT) */
 271         {
 272                 .pipenum = __cpu_to_le32(5),
 273                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 274                 .nentries = __cpu_to_le32(32),
 275                 .nbytes_max = __cpu_to_le32(512),
 276                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 277                 .reserved = __cpu_to_le32(0),
 278         },
 279
 280         /* CE6: Reserved for target autonomous hif_memcpy */
 281         {
 282                 .pipenum = __cpu_to_le32(6),
 283                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 284                 .nentries = __cpu_to_le32(32),
 285                 .nbytes_max = __cpu_to_le32(4096),
 286                 .flags = __cpu_to_le32(CE_ATTR_FLAGS),
 287                 .reserved = __cpu_to_le32(0),
 288         },
 289
 290         /* CE7 used only by Host */
 291         {
 292                 .pipenum = __cpu_to_le32(7),
 293                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 294                 .nentries = __cpu_to_le32(0),
 295                 .nbytes_max = __cpu_to_le32(0),
 296                 .flags = __cpu_to_le32(0),
 297                 .reserved = __cpu_to_le32(0),
 298         },
 299
 300         /* CE8 target->host packtlog */
 301         {
 302                 .pipenum = __cpu_to_le32(8),
 303                 .pipedir = __cpu_to_le32(PIPEDIR_IN),
 304                 .nentries = __cpu_to_le32(64),
 305                 .nbytes_max = __cpu_to_le32(2048),
 306                 .flags = __cpu_to_le32(CE_ATTR_FLAGS | CE_ATTR_DIS_INTR),
 307                 .reserved = __cpu_to_le32(0),
 308         },
 309
 310         /* CE9 target autonomous qcache memcpy */
 311         {
 312                 .pipenum = __cpu_to_le32(9),
 313                 .pipedir = __cpu_to_le32(PIPEDIR_INOUT),
 314                 .nentries = __cpu_to_le32(32),
 315                 .nbytes_max = __cpu_to_le32(2048),
 316                 .flags = __cpu_to_le32(CE_ATTR_FLAGS | CE_ATTR_DIS_INTR),
 317                 .reserved = __cpu_to_le32(0),
 318         },
 319
 320         /* It not necessary to send target wlan configuration for CE10 & CE11
 321          * as these CEs are not actively used in target.
 322          */
 323 };
 324
 325 /*
 326  * Map from service/endpoint to Copy Engine.
 327  * This table is derived from the CE_PCI TABLE, above.
 328  * It is passed to the Target at startup for use by firmware.
 329  */
 330 static const struct service_to_pipe target_service_to_ce_map_wlan[] = {
 331         {
 332                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VO),
 333                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 334                 __cpu_to_le32(3),
 335         },
 336         {
 337                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VO),
 338                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 339                 __cpu_to_le32(2),
 340         },
 341         {
 342                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BK),
 343                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 344                 __cpu_to_le32(3),
 345         },
 346         {
 347                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BK),
 348                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 349                 __cpu_to_le32(2),
 350         },
 351         {
 352                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BE),
 353                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 354                 __cpu_to_le32(3),
 355         },
 356         {
 357                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_BE),
 358                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 359                 __cpu_to_le32(2),
 360         },
 361         {
 362                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VI),
 363                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 364                 __cpu_to_le32(3),
 365         },
 366         {
 367                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_DATA_VI),
 368                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 369                 __cpu_to_le32(2),
 370         },
 371         {
 372                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_CONTROL),
 373                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 374                 __cpu_to_le32(3),
 375         },
 376         {
 377                 __cpu_to_le32(ATH10K_HTC_SVC_ID_WMI_CONTROL),
 378                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 379                 __cpu_to_le32(2),
 380         },
 381         {
 382                 __cpu_to_le32(ATH10K_HTC_SVC_ID_RSVD_CTRL),
 383                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 384                 __cpu_to_le32(0),
 385         },
 386         {
 387                 __cpu_to_le32(ATH10K_HTC_SVC_ID_RSVD_CTRL),
 388                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 389                 __cpu_to_le32(1),
 390         },
 391         { /* not used */
 392                 __cpu_to_le32(ATH10K_HTC_SVC_ID_TEST_RAW_STREAMS),
 393                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 394                 __cpu_to_le32(0),
 395         },
 396         { /* not used */
 397                 __cpu_to_le32(ATH10K_HTC_SVC_ID_TEST_RAW_STREAMS),
 398                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 399                 __cpu_to_le32(1),
 400         },
 401         {
 402                 __cpu_to_le32(ATH10K_HTC_SVC_ID_HTT_DATA_MSG),
 403                 __cpu_to_le32(PIPEDIR_OUT),     /* out = UL = host -> target */
 404                 __cpu_to_le32(4),
 405         },
 406         {
 407                 __cpu_to_le32(ATH10K_HTC_SVC_ID_HTT_DATA_MSG),
 408                 __cpu_to_le32(PIPEDIR_IN),      /* in = DL = target -> host */
 409                 __cpu_to_le32(5),
 410         },
 411
 412         /* (Additions here) */
 413
 414         { /* must be last */
 415                 __cpu_to_le32(0),
 416                 __cpu_to_le32(0),
 417                 __cpu_to_le32(0),
 418         },
 419 };
 420
 421 static bool ath10k_pci_is_awake(struct ath10k *ar)
 422 {
 423         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 424         u32 val = ioread32(ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 425                            RTC_STATE_ADDRESS);
 426
 427         return RTC_STATE_V_GET(val) == RTC_STATE_V_ON;
 428 }
 429
 430 static void __ath10k_pci_wake(struct ath10k *ar)
 431 {
 432         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 433
 434         lockdep_assert_held(&ar_pci->ps_lock);
 435
 436         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps wake reg refcount %lu awake %d\n",
 437                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 438
 439         iowrite32(PCIE_SOC_WAKE_V_MASK,
 440                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 441                   PCIE_SOC_WAKE_ADDRESS);
 442 }
 443
 444 static void __ath10k_pci_sleep(struct ath10k *ar)
 445 {
 446         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 447
 448         lockdep_assert_held(&ar_pci->ps_lock);
 449
 450         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps sleep reg refcount %lu awake %d\n",
 451                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 452
 453         iowrite32(PCIE_SOC_WAKE_RESET,
 454                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 455                   PCIE_SOC_WAKE_ADDRESS);
 456         ar_pci->ps_awake = false;
 457 }
 458
 459 static int ath10k_pci_wake_wait(struct ath10k *ar)
 460 {
 461         int tot_delay = 0;
 462         int curr_delay = 5;
 463
 464         while (tot_delay < PCIE_WAKE_TIMEOUT) {
 465                 if (ath10k_pci_is_awake(ar)) {
 466                         if (tot_delay > PCIE_WAKE_LATE_US)
 467                                 ath10k_warn(ar, "device wakeup took %d ms which is unusally long, otherwise it works normally.\n",
 468                                             tot_delay / 1000);
 469                         return 0;
 470                 }
 471
 472                 udelay(curr_delay);
 473                 tot_delay += curr_delay;
 474
 475                 if (curr_delay < 50)
 476                         curr_delay += 5;
 477         }
 478
 479         return -ETIMEDOUT;
 480 }
 481
 482 static int ath10k_pci_force_wake(struct ath10k *ar)
 483 {
 484         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 485         unsigned long flags;
 486         int ret = 0;
 487
 488         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 489
 490         if (!ar_pci->ps_awake) {
 491                 iowrite32(PCIE_SOC_WAKE_V_MASK,
 492                           ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 493                           PCIE_SOC_WAKE_ADDRESS);
 494
 495                 ret = ath10k_pci_wake_wait(ar);
 496                 if (ret == 0)
 497                         ar_pci->ps_awake = true;
 498         }
 499
 500         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 501
 502         return ret;
 503 }
 504
 505 static void ath10k_pci_force_sleep(struct ath10k *ar)
 506 {
 507         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 508         unsigned long flags;
 509
 510         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 511
 512         iowrite32(PCIE_SOC_WAKE_RESET,
 513                   ar_pci->mem + PCIE_LOCAL_BASE_ADDRESS +
 514                   PCIE_SOC_WAKE_ADDRESS);
 515         ar_pci->ps_awake = false;
 516
 517         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 518 }
 519
 520 static int ath10k_pci_wake(struct ath10k *ar)
 521 {
 522         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 523         unsigned long flags;
 524         int ret = 0;
 525
 526         if (ar_pci->pci_ps == 0)
 527                 return ret;
 528
 529         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 530
 531         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps wake refcount %lu awake %d\n",
 532                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 533
 534         /* This function can be called very frequently. To avoid excessive
 535          * CPU stalls for MMIO reads use a cache var to hold the device state.
 536          */
 537         if (!ar_pci->ps_awake) {
 538                 __ath10k_pci_wake(ar);
 539
 540                 ret = ath10k_pci_wake_wait(ar);
 541                 if (ret == 0)
 542                         ar_pci->ps_awake = true;
 543         }
 544
 545         if (ret == 0) {
 546                 ar_pci->ps_wake_refcount++;
 547                 WARN_ON(ar_pci->ps_wake_refcount == 0);
 548         }
 549
 550         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 551
 552         return ret;
 553 }
 554
 555 static void ath10k_pci_sleep(struct ath10k *ar)
 556 {
 557         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 558         unsigned long flags;
 559
 560         if (ar_pci->pci_ps == 0)
 561                 return;
 562
 563         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 564
 565         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps sleep refcount %lu awake %d\n",
 566                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 567
 568         if (WARN_ON(ar_pci->ps_wake_refcount == 0))
 569                 goto skip;
 570
 571         ar_pci->ps_wake_refcount--;
 572
 573         mod_timer(&ar_pci->ps_timer, jiffies +
 574                   msecs_to_jiffies(ATH10K_PCI_SLEEP_GRACE_PERIOD_MSEC));
 575
 576 skip:
 577         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 578 }
 579
 580 static void ath10k_pci_ps_timer(unsigned long ptr)
 581 {
 582         struct ath10k *ar = (void *)ptr;
 583         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 584         unsigned long flags;
 585
 586         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 587
 588         ath10k_dbg(ar, ATH10K_DBG_PCI_PS, "pci ps timer refcount %lu awake %d\n",
 589                    ar_pci->ps_wake_refcount, ar_pci->ps_awake);
 590
 591         if (ar_pci->ps_wake_refcount > 0)
 592                 goto skip;
 593
 594         __ath10k_pci_sleep(ar);
 595
 596 skip:
 597         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 598 }
 599
 600 static void ath10k_pci_sleep_sync(struct ath10k *ar)
 601 {
 602         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 603         unsigned long flags;
 604
 605         if (ar_pci->pci_ps == 0) {
 606                 ath10k_pci_force_sleep(ar);
 607                 return;
 608         }
 609
 610         del_timer_sync(&ar_pci->ps_timer);
 611
 612         spin_lock_irqsave(&ar_pci->ps_lock, flags);
 613         WARN_ON(ar_pci->ps_wake_refcount > 0);
 614         __ath10k_pci_sleep(ar);
 615         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
 616 }
 617
 618 void ath10k_pci_write32(struct ath10k *ar, u32 offset, u32 value)
 619 {
 620         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 621         int ret;
 622
 623         if (unlikely(offset + sizeof(value) > ar_pci->mem_len)) {
 624                 ath10k_warn(ar, "refusing to write mmio out of bounds at 0x%08x - 0x%08zx (max 0x%08zx)\n",
 625                             offset, offset + sizeof(value), ar_pci->mem_len);
 626                 return;
 627         }
 628
 629         ret = ath10k_pci_wake(ar);
 630         if (ret) {
 631                 ath10k_warn(ar, "failed to wake target for write32 of 0x%08x at 0x%08x: %d\n",
 632                             value, offset, ret);
 633                 return;
 634         }
 635
 636         iowrite32(value, ar_pci->mem + offset);
 637         ath10k_pci_sleep(ar);
 638 }
 639
 640 u32 ath10k_pci_read32(struct ath10k *ar, u32 offset)
 641 {
 642         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 643         u32 val;
 644         int ret;
 645
 646         if (unlikely(offset + sizeof(val) > ar_pci->mem_len)) {
 647                 ath10k_warn(ar, "refusing to read mmio out of bounds at 0x%08x - 0x%08zx (max 0x%08zx)\n",
 648                             offset, offset + sizeof(val), ar_pci->mem_len);
 649                 return 0;
 650         }
 651
 652         ret = ath10k_pci_wake(ar);
 653         if (ret) {
 654                 ath10k_warn(ar, "failed to wake target for read32 at 0x%08x: %d\n",
 655                             offset, ret);
 656                 return 0xffffffff;
 657         }
 658
 659         val = ioread32(ar_pci->mem + offset);
 660         ath10k_pci_sleep(ar);
 661
 662         return val;
 663 }
 664
 665 u32 ath10k_pci_soc_read32(struct ath10k *ar, u32 addr)
 666 {
 667         return ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS + addr);
 668 }
 669
 670 void ath10k_pci_soc_write32(struct ath10k *ar, u32 addr, u32 val)
 671 {
 672         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + addr, val);
 673 }
 674
 675 u32 ath10k_pci_reg_read32(struct ath10k *ar, u32 addr)
 676 {
 677         return ath10k_pci_read32(ar, PCIE_LOCAL_BASE_ADDRESS + addr);
 678 }
 679
 680 void ath10k_pci_reg_write32(struct ath10k *ar, u32 addr, u32 val)
 681 {
 682         ath10k_pci_write32(ar, PCIE_LOCAL_BASE_ADDRESS + addr, val);
 683 }
 684
 685 static bool ath10k_pci_irq_pending(struct ath10k *ar)
 686 {
 687         u32 cause;
 688
 689         /* Check if the shared legacy irq is for us */
 690         cause = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 691                                   PCIE_INTR_CAUSE_ADDRESS);
 692         if (cause & (PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL))
 693                 return true;
 694
 695         return false;
 696 }
 697
 698 static void ath10k_pci_disable_and_clear_legacy_irq(struct ath10k *ar)
 699 {
 700         /* IMPORTANT: INTR_CLR register has to be set after
 701          * INTR_ENABLE is set to 0, otherwise interrupt can not be
 702          * really cleared. */
 703         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
 704                            0);
 705         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_CLR_ADDRESS,
 706                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
 707
 708         /* IMPORTANT: this extra read transaction is required to
 709          * flush the posted write buffer. */
 710         (void)ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 711                                 PCIE_INTR_ENABLE_ADDRESS);
 712 }
 713
 714 static void ath10k_pci_enable_legacy_irq(struct ath10k *ar)
 715 {
 716         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
 717                            PCIE_INTR_ENABLE_ADDRESS,
 718                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
 719
 720         /* IMPORTANT: this extra read transaction is required to
 721          * flush the posted write buffer. */
 722         (void)ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 723                                 PCIE_INTR_ENABLE_ADDRESS);
 724 }
 725
 726 static inline const char *ath10k_pci_get_irq_method(struct ath10k *ar)
 727 {
 728         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 729
 730         if (ar_pci->num_msi_intrs > 1)
 731                 return "msi-x";
 732
 733         if (ar_pci->num_msi_intrs == 1)
 734                 return "msi";
 735
 736         return "legacy";
 737 }
 738
 739 static int __ath10k_pci_rx_post_buf(struct ath10k_pci_pipe *pipe)
 740 {
 741         struct ath10k *ar = pipe->hif_ce_state;
 742         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 743         struct ath10k_ce_pipe *ce_pipe = pipe->ce_hdl;
 744         struct sk_buff *skb;
 745         dma_addr_t paddr;
 746         int ret;
 747
 748         skb = dev_alloc_skb(pipe->buf_sz);
 749         if (!skb)
 750                 return -ENOMEM;
 751
 752         WARN_ONCE((unsigned long)skb->data & 3, "unaligned skb");
 753
 754         paddr = dma_map_single(ar->dev, skb->data,
 755                                skb->len + skb_tailroom(skb),
 756                                DMA_FROM_DEVICE);
 757         if (unlikely(dma_mapping_error(ar->dev, paddr))) {
 758                 ath10k_warn(ar, "failed to dma map pci rx buf\n");
 759                 dev_kfree_skb_any(skb);
 760                 return -EIO;
 761         }
 762
 763         ATH10K_SKB_RXCB(skb)->paddr = paddr;
 764
 765         spin_lock_bh(&ar_pci->ce_lock);
 766         ret = __ath10k_ce_rx_post_buf(ce_pipe, skb, paddr);
 767         spin_unlock_bh(&ar_pci->ce_lock);
 768         if (ret) {
 769                 dma_unmap_single(ar->dev, paddr, skb->len + skb_tailroom(skb),
 770                                  DMA_FROM_DEVICE);
 771                 dev_kfree_skb_any(skb);
 772                 return ret;
 773         }
 774
 775         return 0;
 776 }
 777
 778 static void ath10k_pci_rx_post_pipe(struct ath10k_pci_pipe *pipe)
 779 {
 780         struct ath10k *ar = pipe->hif_ce_state;
 781         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 782         struct ath10k_ce_pipe *ce_pipe = pipe->ce_hdl;
 783         int ret, num;
 784
 785         if (pipe->buf_sz == 0)
 786                 return;
 787
 788         if (!ce_pipe->dest_ring)
 789                 return;
 790
 791         spin_lock_bh(&ar_pci->ce_lock);
 792         num = __ath10k_ce_rx_num_free_bufs(ce_pipe);
 793         spin_unlock_bh(&ar_pci->ce_lock);
 794         while (num--) {
 795                 ret = __ath10k_pci_rx_post_buf(pipe);
 796                 if (ret) {
 797                         if (ret == -ENOSPC)
 798                                 break;
 799                         ath10k_warn(ar, "failed to post pci rx buf: %d\n", ret);
 800                         mod_timer(&ar_pci->rx_post_retry, jiffies +
 801                                   ATH10K_PCI_RX_POST_RETRY_MS);
 802                         break;
 803                 }
 804         }
 805 }
 806
 807 static void ath10k_pci_rx_post(struct ath10k *ar)
 808 {
 809         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 810         int i;
 811
 812         for (i = 0; i < CE_COUNT; i++)
 813                 ath10k_pci_rx_post_pipe(&ar_pci->pipe_info[i]);
 814 }
 815
 816 static void ath10k_pci_rx_replenish_retry(unsigned long ptr)
 817 {
 818         struct ath10k *ar = (void *)ptr;
 819
 820         ath10k_pci_rx_post(ar);
 821 }
 822
 823 static u32 ath10k_pci_targ_cpu_to_ce_addr(struct ath10k *ar, u32 addr)
 824 {
 825         u32 val = 0;
 826
 827         switch (ar->hw_rev) {
 828         case ATH10K_HW_QCA988X:
 829         case ATH10K_HW_QCA6174:
 830                 val = (ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
 831                                           CORE_CTRL_ADDRESS) &
 832                        0x7ff) << 21;
 833                 break;
 834         case ATH10K_HW_QCA99X0:
 835                 val = ath10k_pci_read32(ar, PCIE_BAR_REG_ADDRESS);
 836                 break;
 837         }
 838
 839         val |= 0x100000 | (addr & 0xfffff);
 840         return val;
 841 }
 842
 843 /*
 844  * Diagnostic read/write access is provided for startup/config/debug usage.
 845  * Caller must guarantee proper alignment, when applicable, and single user
 846  * at any moment.
 847  */
 848 static int ath10k_pci_diag_read_mem(struct ath10k *ar, u32 address, void *data,
 849                                     int nbytes)
 850 {
 851         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
 852         int ret = 0;
 853         u32 buf;
 854         unsigned int completed_nbytes, orig_nbytes, remaining_bytes;
 855         unsigned int id;
 856         unsigned int flags;
 857         struct ath10k_ce_pipe *ce_diag;
 858         /* Host buffer address in CE space */
 859         u32 ce_data;
 860         dma_addr_t ce_data_base = 0;
 861         void *data_buf = NULL;
 862         int i;
 863
 864         spin_lock_bh(&ar_pci->ce_lock);
 865
 866         ce_diag = ar_pci->ce_diag;
 867
 868         /*
 869          * Allocate a temporary bounce buffer to hold caller's data
 870          * to be DMA'ed from Target. This guarantees
 871          *   1) 4-byte alignment
 872          *   2) Buffer in DMA-able space
 873          */
 874         orig_nbytes = nbytes;
 875         data_buf = (unsigned char *)dma_alloc_coherent(ar->dev,
 876                                                        orig_nbytes,
 877                                                        &ce_data_base,
 878                                                        GFP_ATOMIC);
 879
 880         if (!data_buf) {
 881                 ret = -ENOMEM;
 882                 goto done;
 883         }
 884         memset(data_buf, 0, orig_nbytes);
 885
 886         remaining_bytes = orig_nbytes;
 887         ce_data = ce_data_base;
 888         while (remaining_bytes) {
 889                 nbytes = min_t(unsigned int, remaining_bytes,
 890                                DIAG_TRANSFER_LIMIT);
 891
 892                 ret = __ath10k_ce_rx_post_buf(ce_diag, NULL, ce_data);
 893                 if (ret != 0)
 894                         goto done;
 895
 896                 /* Request CE to send from Target(!) address to Host buffer */
 897                 /*
 898                  * The address supplied by the caller is in the
 899                  * Target CPU virtual address space.
 900                  *
 901                  * In order to use this address with the diagnostic CE,
 902                  * convert it from Target CPU virtual address space
 903                  * to CE address space
 904                  */
 905                 address = ath10k_pci_targ_cpu_to_ce_addr(ar, address);
 906
 907                 ret = ath10k_ce_send_nolock(ce_diag, NULL, (u32)address, nbytes, 0,
 908                                             0);
 909                 if (ret)
 910                         goto done;
 911
 912                 i = 0;
 913                 while (ath10k_ce_completed_send_next_nolock(ce_diag, NULL, &buf,
 914                                                             &completed_nbytes,
 915                                                             &id) != 0) {
 916                         mdelay(1);
 917                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
 918                                 ret = -EBUSY;
 919                                 goto done;
 920                         }
 921                 }
 922
 923                 if (nbytes != completed_nbytes) {
 924                         ret = -EIO;
 925                         goto done;
 926                 }
 927
 928                 if (buf != (u32)address) {
 929                         ret = -EIO;
 930                         goto done;
 931                 }
 932
 933                 i = 0;
 934                 while (ath10k_ce_completed_recv_next_nolock(ce_diag, NULL, &buf,
 935                                                             &completed_nbytes,
 936                                                             &id, &flags) != 0) {
 937                         mdelay(1);
 938
 939                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
 940                                 ret = -EBUSY;
 941                                 goto done;
 942                         }
 943                 }
 944
 945                 if (nbytes != completed_nbytes) {
 946                         ret = -EIO;
 947                         goto done;
 948                 }
 949
 950                 if (buf != ce_data) {
 951                         ret = -EIO;
 952                         goto done;
 953                 }
 954
 955                 remaining_bytes -= nbytes;
 956                 address += nbytes;
 957                 ce_data += nbytes;
 958         }
 959
 960 done:
 961         if (ret == 0)
 962                 memcpy(data, data_buf, orig_nbytes);
 963         else
 964                 ath10k_warn(ar, "failed to read diag value at 0x%x: %d\n",
 965                             address, ret);
 966
 967         if (data_buf)
 968                 dma_free_coherent(ar->dev, orig_nbytes, data_buf,
 969                                   ce_data_base);
 970
 971         spin_unlock_bh(&ar_pci->ce_lock);
 972
 973         return ret;
 974 }
 975
 976 static int ath10k_pci_diag_read32(struct ath10k *ar, u32 address, u32 *value)
 977 {
 978         __le32 val = 0;
 979         int ret;
 980
 981         ret = ath10k_pci_diag_read_mem(ar, address, &val, sizeof(val));
 982         *value = __le32_to_cpu(val);
 983
 984         return ret;
 985 }
 986
 987 static int __ath10k_pci_diag_read_hi(struct ath10k *ar, void *dest,
 988                                      u32 src, u32 len)
 989 {
 990         u32 host_addr, addr;
 991         int ret;
 992
 993         host_addr = host_interest_item_address(src);
 994
 995         ret = ath10k_pci_diag_read32(ar, host_addr, &addr);
 996         if (ret != 0) {
 997                 ath10k_warn(ar, "failed to get memcpy hi address for firmware address %d: %d\n",
 998                             src, ret);
 999                 return ret;
1000         }
1001
1002         ret = ath10k_pci_diag_read_mem(ar, addr, dest, len);
1003         if (ret != 0) {
1004                 ath10k_warn(ar, "failed to memcpy firmware memory from %d (%d B): %d\n",
1005                             addr, len, ret);
1006                 return ret;
1007         }
1008
1009         return 0;
1010 }
1011
1012 #define ath10k_pci_diag_read_hi(ar, dest, src, len)             \
1013         __ath10k_pci_diag_read_hi(ar, dest, HI_ITEM(src), len)
1014
1015 static int ath10k_pci_diag_write_mem(struct ath10k *ar, u32 address,
1016                                      const void *data, int nbytes)
1017 {
1018         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1019         int ret = 0;
1020         u32 buf;
1021         unsigned int completed_nbytes, orig_nbytes, remaining_bytes;
1022         unsigned int id;
1023         unsigned int flags;
1024         struct ath10k_ce_pipe *ce_diag;
1025         void *data_buf = NULL;
1026         u32 ce_data;    /* Host buffer address in CE space */
1027         dma_addr_t ce_data_base = 0;
1028         int i;
1029
1030         spin_lock_bh(&ar_pci->ce_lock);
1031
1032         ce_diag = ar_pci->ce_diag;
1033
1034         /*
1035          * Allocate a temporary bounce buffer to hold caller's data
1036          * to be DMA'ed to Target. This guarantees
1037          *   1) 4-byte alignment
1038          *   2) Buffer in DMA-able space
1039          */
1040         orig_nbytes = nbytes;
1041         data_buf = (unsigned char *)dma_alloc_coherent(ar->dev,
1042                                                        orig_nbytes,
1043                                                        &ce_data_base,
1044                                                        GFP_ATOMIC);
1045         if (!data_buf) {
1046                 ret = -ENOMEM;
1047                 goto done;
1048         }
1049
1050         /* Copy caller's data to allocated DMA buf */
1051         memcpy(data_buf, data, orig_nbytes);
1052
1053         /*
1054          * The address supplied by the caller is in the
1055          * Target CPU virtual address space.
1056          *
1057          * In order to use this address with the diagnostic CE,
1058          * convert it from
1059          *    Target CPU virtual address space
1060          * to
1061          *    CE address space
1062          */
1063         address = ath10k_pci_targ_cpu_to_ce_addr(ar, address);
1064
1065         remaining_bytes = orig_nbytes;
1066         ce_data = ce_data_base;
1067         while (remaining_bytes) {
1068                 /* FIXME: check cast */
1069                 nbytes = min_t(int, remaining_bytes, DIAG_TRANSFER_LIMIT);
1070
1071                 /* Set up to receive directly into Target(!) address */
1072                 ret = __ath10k_ce_rx_post_buf(ce_diag, NULL, address);
1073                 if (ret != 0)
1074                         goto done;
1075
1076                 /*
1077                  * Request CE to send caller-supplied data that
1078                  * was copied to bounce buffer to Target(!) address.
1079                  */
1080                 ret = ath10k_ce_send_nolock(ce_diag, NULL, (u32)ce_data,
1081                                             nbytes, 0, 0);
1082                 if (ret != 0)
1083                         goto done;
1084
1085                 i = 0;
1086                 while (ath10k_ce_completed_send_next_nolock(ce_diag, NULL, &buf,
1087                                                             &completed_nbytes,
1088                                                             &id) != 0) {
1089                         mdelay(1);
1090
1091                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
1092                                 ret = -EBUSY;
1093                                 goto done;
1094                         }
1095                 }
1096
1097                 if (nbytes != completed_nbytes) {
1098                         ret = -EIO;
1099                         goto done;
1100                 }
1101
1102                 if (buf != ce_data) {
1103                         ret = -EIO;
1104                         goto done;
1105                 }
1106
1107                 i = 0;
1108                 while (ath10k_ce_completed_recv_next_nolock(ce_diag, NULL, &buf,
1109                                                             &completed_nbytes,
1110                                                             &id, &flags) != 0) {
1111                         mdelay(1);
1112
1113                         if (i++ > DIAG_ACCESS_CE_TIMEOUT_MS) {
1114                                 ret = -EBUSY;
1115                                 goto done;
1116                         }
1117                 }
1118
1119                 if (nbytes != completed_nbytes) {
1120                         ret = -EIO;
1121                         goto done;
1122                 }
1123
1124                 if (buf != address) {
1125                         ret = -EIO;
1126                         goto done;
1127                 }
1128
1129                 remaining_bytes -= nbytes;
1130                 address += nbytes;
1131                 ce_data += nbytes;
1132         }
1133
1134 done:
1135         if (data_buf) {
1136                 dma_free_coherent(ar->dev, orig_nbytes, data_buf,
1137                                   ce_data_base);
1138         }
1139
1140         if (ret != 0)
1141                 ath10k_warn(ar, "failed to write diag value at 0x%x: %d\n",
1142                             address, ret);
1143
1144         spin_unlock_bh(&ar_pci->ce_lock);
1145
1146         return ret;
1147 }
1148
1149 static int ath10k_pci_diag_write32(struct ath10k *ar, u32 address, u32 value)
1150 {
1151         __le32 val = __cpu_to_le32(value);
1152
1153         return ath10k_pci_diag_write_mem(ar, address, &val, sizeof(val));
1154 }
1155
1156 /* Called by lower (CE) layer when a send to Target completes. */
1157 static void ath10k_pci_htc_tx_cb(struct ath10k_ce_pipe *ce_state)
1158 {
1159         struct ath10k *ar = ce_state->ar;
1160         struct sk_buff_head list;
1161         struct sk_buff *skb;
1162         u32 ce_data;
1163         unsigned int nbytes;
1164         unsigned int transfer_id;
1165
1166         __skb_queue_head_init(&list);
1167         while (ath10k_ce_completed_send_next(ce_state, (void **)&skb, &ce_data,
1168                                              &nbytes, &transfer_id) == 0) {
1169                 /* no need to call tx completion for NULL pointers */
1170                 if (skb == NULL)
1171                         continue;
1172
1173                 __skb_queue_tail(&list, skb);
1174         }
1175
1176         while ((skb = __skb_dequeue(&list)))
1177                 ath10k_htc_tx_completion_handler(ar, skb);
1178 }
1179
1180 static void ath10k_pci_process_rx_cb(struct ath10k_ce_pipe *ce_state,
1181                                      void (*callback)(struct ath10k *ar,
1182                                                       struct sk_buff *skb))
1183 {
1184         struct ath10k *ar = ce_state->ar;
1185         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1186         struct ath10k_pci_pipe *pipe_info =  &ar_pci->pipe_info[ce_state->id];
1187         struct sk_buff *skb;
1188         struct sk_buff_head list;
1189         void *transfer_context;
1190         u32 ce_data;
1191         unsigned int nbytes, max_nbytes;
1192         unsigned int transfer_id;
1193         unsigned int flags;
1194
1195         __skb_queue_head_init(&list);
1196         while (ath10k_ce_completed_recv_next(ce_state, &transfer_context,
1197                                              &ce_data, &nbytes, &transfer_id,
1198                                              &flags) == 0) {
1199                 skb = transfer_context;
1200                 max_nbytes = skb->len + skb_tailroom(skb);
1201                 dma_unmap_single(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1202                                  max_nbytes, DMA_FROM_DEVICE);
1203
1204                 if (unlikely(max_nbytes < nbytes)) {
1205                         ath10k_warn(ar, "rxed more than expected (nbytes %d, max %d)",
1206                                     nbytes, max_nbytes);
1207                         dev_kfree_skb_any(skb);
1208                         continue;
1209                 }
1210
1211                 skb_put(skb, nbytes);
1212                 __skb_queue_tail(&list, skb);
1213         }
1214
1215         while ((skb = __skb_dequeue(&list))) {
1216                 ath10k_dbg(ar, ATH10K_DBG_PCI, "pci rx ce pipe %d len %d\n",
1217                            ce_state->id, skb->len);
1218                 ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci rx: ",
1219                                 skb->data, skb->len);
1220
1221                 callback(ar, skb);
1222         }
1223
1224         ath10k_pci_rx_post_pipe(pipe_info);
1225 }
1226
1227 /* Called by lower (CE) layer when data is received from the Target. */
1228 static void ath10k_pci_htc_rx_cb(struct ath10k_ce_pipe *ce_state)
1229 {
1230         ath10k_pci_process_rx_cb(ce_state, ath10k_htc_rx_completion_handler);
1231 }
1232
1233 /* Called by lower (CE) layer when a send to HTT Target completes. */
1234 static void ath10k_pci_htt_tx_cb(struct ath10k_ce_pipe *ce_state)
1235 {
1236         struct ath10k *ar = ce_state->ar;
1237         struct sk_buff *skb;
1238         u32 ce_data;
1239         unsigned int nbytes;
1240         unsigned int transfer_id;
1241
1242         while (ath10k_ce_completed_send_next(ce_state, (void **)&skb, &ce_data,
1243                                              &nbytes, &transfer_id) == 0) {
1244                 /* no need to call tx completion for NULL pointers */
1245                 if (!skb)
1246                         continue;
1247
1248                 dma_unmap_single(ar->dev, ATH10K_SKB_CB(skb)->paddr,
1249                                  skb->len, DMA_TO_DEVICE);
1250                 ath10k_htt_hif_tx_complete(ar, skb);
1251         }
1252 }
1253
1254 static void ath10k_pci_htt_rx_deliver(struct ath10k *ar, struct sk_buff *skb)
1255 {
1256         skb_pull(skb, sizeof(struct ath10k_htc_hdr));
1257         ath10k_htt_t2h_msg_handler(ar, skb);
1258 }
1259
1260 /* Called by lower (CE) layer when HTT data is received from the Target. */
1261 static void ath10k_pci_htt_rx_cb(struct ath10k_ce_pipe *ce_state)
1262 {
1263         /* CE4 polling needs to be done whenever CE pipe which transports
1264          * HTT Rx (target->host) is processed.
1265          */
1266         ath10k_ce_per_engine_service(ce_state->ar, 4);
1267
1268         ath10k_pci_process_rx_cb(ce_state, ath10k_pci_htt_rx_deliver);
1269 }
1270
1271 static int ath10k_pci_hif_tx_sg(struct ath10k *ar, u8 pipe_id,
1272                                 struct ath10k_hif_sg_item *items, int n_items)
1273 {
1274         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1275         struct ath10k_pci_pipe *pci_pipe = &ar_pci->pipe_info[pipe_id];
1276         struct ath10k_ce_pipe *ce_pipe = pci_pipe->ce_hdl;
1277         struct ath10k_ce_ring *src_ring = ce_pipe->src_ring;
1278         unsigned int nentries_mask;
1279         unsigned int sw_index;
1280         unsigned int write_index;
1281         int err, i = 0;
1282
1283         spin_lock_bh(&ar_pci->ce_lock);
1284
1285         nentries_mask = src_ring->nentries_mask;
1286         sw_index = src_ring->sw_index;
1287         write_index = src_ring->write_index;
1288
1289         if (unlikely(CE_RING_DELTA(nentries_mask,
1290                                    write_index, sw_index - 1) < n_items)) {
1291                 err = -ENOBUFS;
1292                 goto err;
1293         }
1294
1295         for (i = 0; i < n_items - 1; i++) {
1296                 ath10k_dbg(ar, ATH10K_DBG_PCI,
1297                            "pci tx item %d paddr 0x%08x len %d n_items %d\n",
1298                            i, items[i].paddr, items[i].len, n_items);
1299                 ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci tx data: ",
1300                                 items[i].vaddr, items[i].len);
1301
1302                 err = ath10k_ce_send_nolock(ce_pipe,
1303                                             items[i].transfer_context,
1304                                             items[i].paddr,
1305                                             items[i].len,
1306                                             items[i].transfer_id,
1307                                             CE_SEND_FLAG_GATHER);
1308                 if (err)
1309                         goto err;
1310         }
1311
1312         /* `i` is equal to `n_items -1` after for() */
1313
1314         ath10k_dbg(ar, ATH10K_DBG_PCI,
1315                    "pci tx item %d paddr 0x%08x len %d n_items %d\n",
1316                    i, items[i].paddr, items[i].len, n_items);
1317         ath10k_dbg_dump(ar, ATH10K_DBG_PCI_DUMP, NULL, "pci tx data: ",
1318                         items[i].vaddr, items[i].len);
1319
1320         err = ath10k_ce_send_nolock(ce_pipe,
1321                                     items[i].transfer_context,
1322                                     items[i].paddr,
1323                                     items[i].len,
1324                                     items[i].transfer_id,
1325                                     0);
1326         if (err)
1327                 goto err;
1328
1329         spin_unlock_bh(&ar_pci->ce_lock);
1330         return 0;
1331
1332 err:
1333         for (; i > 0; i--)
1334                 __ath10k_ce_send_revert(ce_pipe);
1335
1336         spin_unlock_bh(&ar_pci->ce_lock);
1337         return err;
1338 }
1339
1340 static int ath10k_pci_hif_diag_read(struct ath10k *ar, u32 address, void *buf,
1341                                     size_t buf_len)
1342 {
1343         return ath10k_pci_diag_read_mem(ar, address, buf, buf_len);
1344 }
1345
1346 static u16 ath10k_pci_hif_get_free_queue_number(struct ath10k *ar, u8 pipe)
1347 {
1348         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1349
1350         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif get free queue number\n");
1351
1352         return ath10k_ce_num_free_src_entries(ar_pci->pipe_info[pipe].ce_hdl);
1353 }
1354
1355 static void ath10k_pci_dump_registers(struct ath10k *ar,
1356                                       struct ath10k_fw_crash_data *crash_data)
1357 {
1358         __le32 reg_dump_values[REG_DUMP_COUNT_QCA988X] = {};
1359         int i, ret;
1360
1361         lockdep_assert_held(&ar->data_lock);
1362
1363         ret = ath10k_pci_diag_read_hi(ar, &reg_dump_values[0],
1364                                       hi_failure_state,
1365                                       REG_DUMP_COUNT_QCA988X * sizeof(__le32));
1366         if (ret) {
1367                 ath10k_err(ar, "failed to read firmware dump area: %d\n", ret);
1368                 return;
1369         }
1370
1371         BUILD_BUG_ON(REG_DUMP_COUNT_QCA988X % 4);
1372
1373         ath10k_err(ar, "firmware register dump:\n");
1374         for (i = 0; i < REG_DUMP_COUNT_QCA988X; i += 4)
1375                 ath10k_err(ar, "[%02d]: 0x%08X 0x%08X 0x%08X 0x%08X\n",
1376                            i,
1377                            __le32_to_cpu(reg_dump_values[i]),
1378                            __le32_to_cpu(reg_dump_values[i + 1]),
1379                            __le32_to_cpu(reg_dump_values[i + 2]),
1380                            __le32_to_cpu(reg_dump_values[i + 3]));
1381
1382         if (!crash_data)
1383                 return;
1384
1385         for (i = 0; i < REG_DUMP_COUNT_QCA988X; i++)
1386                 crash_data->registers[i] = reg_dump_values[i];
1387 }
1388
1389 static void ath10k_pci_fw_crashed_dump(struct ath10k *ar)
1390 {
1391         struct ath10k_fw_crash_data *crash_data;
1392         char uuid[50];
1393
1394         spin_lock_bh(&ar->data_lock);
1395
1396         ar->stats.fw_crash_counter++;
1397
1398         crash_data = ath10k_debug_get_new_fw_crash_data(ar);
1399
1400         if (crash_data)
1401                 scnprintf(uuid, sizeof(uuid), "%pUl", &crash_data->uuid);
1402         else
1403                 scnprintf(uuid, sizeof(uuid), "n/a");
1404
1405         ath10k_err(ar, "firmware crashed! (uuid %s)\n", uuid);
1406         ath10k_print_driver_info(ar);
1407         ath10k_pci_dump_registers(ar, crash_data);
1408
1409         spin_unlock_bh(&ar->data_lock);
1410
1411         queue_work(ar->workqueue, &ar->restart_work);
1412 }
1413
1414 static void ath10k_pci_hif_send_complete_check(struct ath10k *ar, u8 pipe,
1415                                                int force)
1416 {
1417         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif send complete check\n");
1418
1419         if (!force) {
1420                 int resources;
1421                 /*
1422                  * Decide whether to actually poll for completions, or just
1423                  * wait for a later chance.
1424                  * If there seem to be plenty of resources left, then just wait
1425                  * since checking involves reading a CE register, which is a
1426                  * relatively expensive operation.
1427                  */
1428                 resources = ath10k_pci_hif_get_free_queue_number(ar, pipe);
1429
1430                 /*
1431                  * If at least 50% of the total resources are still available,
1432                  * don't bother checking again yet.
1433                  */
1434                 if (resources > (host_ce_config_wlan[pipe].src_nentries >> 1))
1435                         return;
1436         }
1437         ath10k_ce_per_engine_service(ar, pipe);
1438 }
1439
1440 static void ath10k_pci_kill_tasklet(struct ath10k *ar)
1441 {
1442         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1443         int i;
1444
1445         tasklet_kill(&ar_pci->intr_tq);
1446         tasklet_kill(&ar_pci->msi_fw_err);
1447
1448         for (i = 0; i < CE_COUNT; i++)
1449                 tasklet_kill(&ar_pci->pipe_info[i].intr);
1450
1451         del_timer_sync(&ar_pci->rx_post_retry);
1452 }
1453
1454 static int ath10k_pci_hif_map_service_to_pipe(struct ath10k *ar, u16 service_id,
1455                                               u8 *ul_pipe, u8 *dl_pipe)
1456 {
1457         const struct service_to_pipe *entry;
1458         bool ul_set = false, dl_set = false;
1459         int i;
1460
1461         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif map service\n");
1462
1463         for (i = 0; i < ARRAY_SIZE(target_service_to_ce_map_wlan); i++) {
1464                 entry = &target_service_to_ce_map_wlan[i];
1465
1466                 if (__le32_to_cpu(entry->service_id) != service_id)
1467                         continue;
1468
1469                 switch (__le32_to_cpu(entry->pipedir)) {
1470                 case PIPEDIR_NONE:
1471                         break;
1472                 case PIPEDIR_IN:
1473                         WARN_ON(dl_set);
1474                         *dl_pipe = __le32_to_cpu(entry->pipenum);
1475                         dl_set = true;
1476                         break;
1477                 case PIPEDIR_OUT:
1478                         WARN_ON(ul_set);
1479                         *ul_pipe = __le32_to_cpu(entry->pipenum);
1480                         ul_set = true;
1481                         break;
1482                 case PIPEDIR_INOUT:
1483                         WARN_ON(dl_set);
1484                         WARN_ON(ul_set);
1485                         *dl_pipe = __le32_to_cpu(entry->pipenum);
1486                         *ul_pipe = __le32_to_cpu(entry->pipenum);
1487                         dl_set = true;
1488                         ul_set = true;
1489                         break;
1490                 }
1491         }
1492
1493         if (WARN_ON(!ul_set || !dl_set))
1494                 return -ENOENT;
1495
1496         return 0;
1497 }
1498
1499 static void ath10k_pci_hif_get_default_pipe(struct ath10k *ar,
1500                                             u8 *ul_pipe, u8 *dl_pipe)
1501 {
1502         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci hif get default pipe\n");
1503
1504         (void)ath10k_pci_hif_map_service_to_pipe(ar,
1505                                                  ATH10K_HTC_SVC_ID_RSVD_CTRL,
1506                                                  ul_pipe, dl_pipe);
1507 }
1508
1509 static void ath10k_pci_irq_msi_fw_mask(struct ath10k *ar)
1510 {
1511         u32 val;
1512
1513         switch (ar->hw_rev) {
1514         case ATH10K_HW_QCA988X:
1515         case ATH10K_HW_QCA6174:
1516                 val = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
1517                                         CORE_CTRL_ADDRESS);
1518                 val &= ~CORE_CTRL_PCIE_REG_31_MASK;
1519                 ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
1520                                    CORE_CTRL_ADDRESS, val);
1521                 break;
1522         case ATH10K_HW_QCA99X0:
1523                 /* TODO: Find appropriate register configuration for QCA99X0
1524                  *  to mask irq/MSI.
1525                  */
1526                  break;
1527         }
1528 }
1529
1530 static void ath10k_pci_irq_msi_fw_unmask(struct ath10k *ar)
1531 {
1532         u32 val;
1533
1534         switch (ar->hw_rev) {
1535         case ATH10K_HW_QCA988X:
1536         case ATH10K_HW_QCA6174:
1537                 val = ath10k_pci_read32(ar, SOC_CORE_BASE_ADDRESS +
1538                                         CORE_CTRL_ADDRESS);
1539                 val |= CORE_CTRL_PCIE_REG_31_MASK;
1540                 ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS +
1541                                    CORE_CTRL_ADDRESS, val);
1542                 break;
1543         case ATH10K_HW_QCA99X0:
1544                 /* TODO: Find appropriate register configuration for QCA99X0
1545                  *  to unmask irq/MSI.
1546                  */
1547                 break;
1548         }
1549 }
1550
1551 static void ath10k_pci_irq_disable(struct ath10k *ar)
1552 {
1553         ath10k_ce_disable_interrupts(ar);
1554         ath10k_pci_disable_and_clear_legacy_irq(ar);
1555         ath10k_pci_irq_msi_fw_mask(ar);
1556 }
1557
1558 static void ath10k_pci_irq_sync(struct ath10k *ar)
1559 {
1560         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1561         int i;
1562
1563         for (i = 0; i < max(1, ar_pci->num_msi_intrs); i++)
1564                 synchronize_irq(ar_pci->pdev->irq + i);
1565 }
1566
1567 static void ath10k_pci_irq_enable(struct ath10k *ar)
1568 {
1569         ath10k_ce_enable_interrupts(ar);
1570         ath10k_pci_enable_legacy_irq(ar);
1571         ath10k_pci_irq_msi_fw_unmask(ar);
1572 }
1573
1574 static int ath10k_pci_hif_start(struct ath10k *ar)
1575 {
1576         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1577
1578         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif start\n");
1579
1580         ath10k_pci_irq_enable(ar);
1581         ath10k_pci_rx_post(ar);
1582
1583         pcie_capability_write_word(ar_pci->pdev, PCI_EXP_LNKCTL,
1584                                    ar_pci->link_ctl);
1585
1586         return 0;
1587 }
1588
1589 static void ath10k_pci_rx_pipe_cleanup(struct ath10k_pci_pipe *pci_pipe)
1590 {
1591         struct ath10k *ar;
1592         struct ath10k_ce_pipe *ce_pipe;
1593         struct ath10k_ce_ring *ce_ring;
1594         struct sk_buff *skb;
1595         int i;
1596
1597         ar = pci_pipe->hif_ce_state;
1598         ce_pipe = pci_pipe->ce_hdl;
1599         ce_ring = ce_pipe->dest_ring;
1600
1601         if (!ce_ring)
1602                 return;
1603
1604         if (!pci_pipe->buf_sz)
1605                 return;
1606
1607         for (i = 0; i < ce_ring->nentries; i++) {
1608                 skb = ce_ring->per_transfer_context[i];
1609                 if (!skb)
1610                         continue;
1611
1612                 ce_ring->per_transfer_context[i] = NULL;
1613
1614                 dma_unmap_single(ar->dev, ATH10K_SKB_RXCB(skb)->paddr,
1615                                  skb->len + skb_tailroom(skb),
1616                                  DMA_FROM_DEVICE);
1617                 dev_kfree_skb_any(skb);
1618         }
1619 }
1620
1621 static void ath10k_pci_tx_pipe_cleanup(struct ath10k_pci_pipe *pci_pipe)
1622 {
1623         struct ath10k *ar;
1624         struct ath10k_pci *ar_pci;
1625         struct ath10k_ce_pipe *ce_pipe;
1626         struct ath10k_ce_ring *ce_ring;
1627         struct ce_desc *ce_desc;
1628         struct sk_buff *skb;
1629         int i;
1630
1631         ar = pci_pipe->hif_ce_state;
1632         ar_pci = ath10k_pci_priv(ar);
1633         ce_pipe = pci_pipe->ce_hdl;
1634         ce_ring = ce_pipe->src_ring;
1635
1636         if (!ce_ring)
1637                 return;
1638
1639         if (!pci_pipe->buf_sz)
1640                 return;
1641
1642         ce_desc = ce_ring->shadow_base;
1643         if (WARN_ON(!ce_desc))
1644                 return;
1645
1646         for (i = 0; i < ce_ring->nentries; i++) {
1647                 skb = ce_ring->per_transfer_context[i];
1648                 if (!skb)
1649                         continue;
1650
1651                 ce_ring->per_transfer_context[i] = NULL;
1652
1653                 ath10k_htc_tx_completion_handler(ar, skb);
1654         }
1655 }
1656
1657 /*
1658  * Cleanup residual buffers for device shutdown:
1659  *    buffers that were enqueued for receive
1660  *    buffers that were to be sent
1661  * Note: Buffers that had completed but which were
1662  * not yet processed are on a completion queue. They
1663  * are handled when the completion thread shuts down.
1664  */
1665 static void ath10k_pci_buffer_cleanup(struct ath10k *ar)
1666 {
1667         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1668         int pipe_num;
1669
1670         for (pipe_num = 0; pipe_num < CE_COUNT; pipe_num++) {
1671                 struct ath10k_pci_pipe *pipe_info;
1672
1673                 pipe_info = &ar_pci->pipe_info[pipe_num];
1674                 ath10k_pci_rx_pipe_cleanup(pipe_info);
1675                 ath10k_pci_tx_pipe_cleanup(pipe_info);
1676         }
1677 }
1678
1679 static void ath10k_pci_ce_deinit(struct ath10k *ar)
1680 {
1681         int i;
1682
1683         for (i = 0; i < CE_COUNT; i++)
1684                 ath10k_ce_deinit_pipe(ar, i);
1685 }
1686
1687 static void ath10k_pci_flush(struct ath10k *ar)
1688 {
1689         ath10k_pci_kill_tasklet(ar);
1690         ath10k_pci_buffer_cleanup(ar);
1691 }
1692
1693 static void ath10k_pci_hif_stop(struct ath10k *ar)
1694 {
1695         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1696         unsigned long flags;
1697
1698         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif stop\n");
1699
1700         /* Most likely the device has HTT Rx ring configured. The only way to
1701          * prevent the device from accessing (and possible corrupting) host
1702          * memory is to reset the chip now.
1703          *
1704          * There's also no known way of masking MSI interrupts on the device.
1705          * For ranged MSI the CE-related interrupts can be masked. However
1706          * regardless how many MSI interrupts are assigned the first one
1707          * is always used for firmware indications (crashes) and cannot be
1708          * masked. To prevent the device from asserting the interrupt reset it
1709          * before proceeding with cleanup.
1710          */
1711         ath10k_pci_safe_chip_reset(ar);
1712
1713         ath10k_pci_irq_disable(ar);
1714         ath10k_pci_irq_sync(ar);
1715         ath10k_pci_flush(ar);
1716
1717         spin_lock_irqsave(&ar_pci->ps_lock, flags);
1718         WARN_ON(ar_pci->ps_wake_refcount > 0);
1719         spin_unlock_irqrestore(&ar_pci->ps_lock, flags);
1720 }
1721
1722 static int ath10k_pci_hif_exchange_bmi_msg(struct ath10k *ar,
1723                                            void *req, u32 req_len,
1724                                            void *resp, u32 *resp_len)
1725 {
1726         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1727         struct ath10k_pci_pipe *pci_tx = &ar_pci->pipe_info[BMI_CE_NUM_TO_TARG];
1728         struct ath10k_pci_pipe *pci_rx = &ar_pci->pipe_info[BMI_CE_NUM_TO_HOST];
1729         struct ath10k_ce_pipe *ce_tx = pci_tx->ce_hdl;
1730         struct ath10k_ce_pipe *ce_rx = pci_rx->ce_hdl;
1731         dma_addr_t req_paddr = 0;
1732         dma_addr_t resp_paddr = 0;
1733         struct bmi_xfer xfer = {};
1734         void *treq, *tresp = NULL;
1735         int ret = 0;
1736
1737         might_sleep();
1738
1739         if (resp && !resp_len)
1740                 return -EINVAL;
1741
1742         if (resp && resp_len && *resp_len == 0)
1743                 return -EINVAL;
1744
1745         treq = kmemdup(req, req_len, GFP_KERNEL);
1746         if (!treq)
1747                 return -ENOMEM;
1748
1749         req_paddr = dma_map_single(ar->dev, treq, req_len, DMA_TO_DEVICE);
1750         ret = dma_mapping_error(ar->dev, req_paddr);
1751         if (ret) {
1752                 ret = -EIO;
1753                 goto err_dma;
1754         }
1755
1756         if (resp && resp_len) {
1757                 tresp = kzalloc(*resp_len, GFP_KERNEL);
1758                 if (!tresp) {
1759                         ret = -ENOMEM;
1760                         goto err_req;
1761                 }
1762
1763                 resp_paddr = dma_map_single(ar->dev, tresp, *resp_len,
1764                                             DMA_FROM_DEVICE);
1765                 ret = dma_mapping_error(ar->dev, resp_paddr);
1766                 if (ret) {
1767                         ret = EIO;
1768                         goto err_req;
1769                 }
1770
1771                 xfer.wait_for_resp = true;
1772                 xfer.resp_len = 0;
1773
1774                 ath10k_ce_rx_post_buf(ce_rx, &xfer, resp_paddr);
1775         }
1776
1777         ret = ath10k_ce_send(ce_tx, &xfer, req_paddr, req_len, -1, 0);
1778         if (ret)
1779                 goto err_resp;
1780
1781         ret = ath10k_pci_bmi_wait(ce_tx, ce_rx, &xfer);
1782         if (ret) {
1783                 u32 unused_buffer;
1784                 unsigned int unused_nbytes;
1785                 unsigned int unused_id;
1786
1787                 ath10k_ce_cancel_send_next(ce_tx, NULL, &unused_buffer,
1788                                            &unused_nbytes, &unused_id);
1789         } else {
1790                 /* non-zero means we did not time out */
1791                 ret = 0;
1792         }
1793
1794 err_resp:
1795         if (resp) {
1796                 u32 unused_buffer;
1797
1798                 ath10k_ce_revoke_recv_next(ce_rx, NULL, &unused_buffer);
1799                 dma_unmap_single(ar->dev, resp_paddr,
1800                                  *resp_len, DMA_FROM_DEVICE);
1801         }
1802 err_req:
1803         dma_unmap_single(ar->dev, req_paddr, req_len, DMA_TO_DEVICE);
1804
1805         if (ret == 0 && resp_len) {
1806                 *resp_len = min(*resp_len, xfer.resp_len);
1807                 memcpy(resp, tresp, xfer.resp_len);
1808         }
1809 err_dma:
1810         kfree(treq);
1811         kfree(tresp);
1812
1813         return ret;
1814 }
1815
1816 static void ath10k_pci_bmi_send_done(struct ath10k_ce_pipe *ce_state)
1817 {
1818         struct bmi_xfer *xfer;
1819         u32 ce_data;
1820         unsigned int nbytes;
1821         unsigned int transfer_id;
1822
1823         if (ath10k_ce_completed_send_next(ce_state, (void **)&xfer, &ce_data,
1824                                           &nbytes, &transfer_id))
1825                 return;
1826
1827         xfer->tx_done = true;
1828 }
1829
1830 static void ath10k_pci_bmi_recv_data(struct ath10k_ce_pipe *ce_state)
1831 {
1832         struct ath10k *ar = ce_state->ar;
1833         struct bmi_xfer *xfer;
1834         u32 ce_data;
1835         unsigned int nbytes;
1836         unsigned int transfer_id;
1837         unsigned int flags;
1838
1839         if (ath10k_ce_completed_recv_next(ce_state, (void **)&xfer, &ce_data,
1840                                           &nbytes, &transfer_id, &flags))
1841                 return;
1842
1843         if (WARN_ON_ONCE(!xfer))
1844                 return;
1845
1846         if (!xfer->wait_for_resp) {
1847                 ath10k_warn(ar, "unexpected: BMI data received; ignoring\n");
1848                 return;
1849         }
1850
1851         xfer->resp_len = nbytes;
1852         xfer->rx_done = true;
1853 }
1854
1855 static int ath10k_pci_bmi_wait(struct ath10k_ce_pipe *tx_pipe,
1856                                struct ath10k_ce_pipe *rx_pipe,
1857                                struct bmi_xfer *xfer)
1858 {
1859         unsigned long timeout = jiffies + BMI_COMMUNICATION_TIMEOUT_HZ;
1860
1861         while (time_before_eq(jiffies, timeout)) {
1862                 ath10k_pci_bmi_send_done(tx_pipe);
1863                 ath10k_pci_bmi_recv_data(rx_pipe);
1864
1865                 if (xfer->tx_done && (xfer->rx_done == xfer->wait_for_resp))
1866                         return 0;
1867
1868                 schedule();
1869         }
1870
1871         return -ETIMEDOUT;
1872 }
1873
1874 /*
1875  * Send an interrupt to the device to wake up the Target CPU
1876  * so it has an opportunity to notice any changed state.
1877  */
1878 static int ath10k_pci_wake_target_cpu(struct ath10k *ar)
1879 {
1880         u32 addr, val;
1881
1882         addr = SOC_CORE_BASE_ADDRESS | CORE_CTRL_ADDRESS;
1883         val = ath10k_pci_read32(ar, addr);
1884         val |= CORE_CTRL_CPU_INTR_MASK;
1885         ath10k_pci_write32(ar, addr, val);
1886
1887         return 0;
1888 }
1889
1890 static int ath10k_pci_get_num_banks(struct ath10k *ar)
1891 {
1892         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
1893
1894         switch (ar_pci->pdev->device) {
1895         case QCA988X_2_0_DEVICE_ID:
1896         case QCA99X0_2_0_DEVICE_ID:
1897                 return 1;
1898         case QCA6164_2_1_DEVICE_ID:
1899         case QCA6174_2_1_DEVICE_ID:
1900                 switch (MS(ar->chip_id, SOC_CHIP_ID_REV)) {
1901                 case QCA6174_HW_1_0_CHIP_ID_REV:
1902                 case QCA6174_HW_1_1_CHIP_ID_REV:
1903                 case QCA6174_HW_2_1_CHIP_ID_REV:
1904                 case QCA6174_HW_2_2_CHIP_ID_REV:
1905                         return 3;
1906                 case QCA6174_HW_1_3_CHIP_ID_REV:
1907                         return 2;
1908                 case QCA6174_HW_3_0_CHIP_ID_REV:
1909                 case QCA6174_HW_3_1_CHIP_ID_REV:
1910                 case QCA6174_HW_3_2_CHIP_ID_REV:
1911                         return 9;
1912                 }
1913                 break;
1914         }
1915
1916         ath10k_warn(ar, "unknown number of banks, assuming 1\n");
1917         return 1;
1918 }
1919
1920 static int ath10k_pci_init_config(struct ath10k *ar)
1921 {
1922         u32 interconnect_targ_addr;
1923         u32 pcie_state_targ_addr = 0;
1924         u32 pipe_cfg_targ_addr = 0;
1925         u32 svc_to_pipe_map = 0;
1926         u32 pcie_config_flags = 0;
1927         u32 ealloc_value;
1928         u32 ealloc_targ_addr;
1929         u32 flag2_value;
1930         u32 flag2_targ_addr;
1931         int ret = 0;
1932
1933         /* Download to Target the CE Config and the service-to-CE map */
1934         interconnect_targ_addr =
1935                 host_interest_item_address(HI_ITEM(hi_interconnect_state));
1936
1937         /* Supply Target-side CE configuration */
1938         ret = ath10k_pci_diag_read32(ar, interconnect_targ_addr,
1939                                      &pcie_state_targ_addr);
1940         if (ret != 0) {
1941                 ath10k_err(ar, "Failed to get pcie state addr: %d\n", ret);
1942                 return ret;
1943         }
1944
1945         if (pcie_state_targ_addr == 0) {
1946                 ret = -EIO;
1947                 ath10k_err(ar, "Invalid pcie state addr\n");
1948                 return ret;
1949         }
1950
1951         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
1952                                           offsetof(struct pcie_state,
1953                                                    pipe_cfg_addr)),
1954                                      &pipe_cfg_targ_addr);
1955         if (ret != 0) {
1956                 ath10k_err(ar, "Failed to get pipe cfg addr: %d\n", ret);
1957                 return ret;
1958         }
1959
1960         if (pipe_cfg_targ_addr == 0) {
1961                 ret = -EIO;
1962                 ath10k_err(ar, "Invalid pipe cfg addr\n");
1963                 return ret;
1964         }
1965
1966         ret = ath10k_pci_diag_write_mem(ar, pipe_cfg_targ_addr,
1967                                         target_ce_config_wlan,
1968                                         sizeof(struct ce_pipe_config) *
1969                                         NUM_TARGET_CE_CONFIG_WLAN);
1970
1971         if (ret != 0) {
1972                 ath10k_err(ar, "Failed to write pipe cfg: %d\n", ret);
1973                 return ret;
1974         }
1975
1976         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
1977                                           offsetof(struct pcie_state,
1978                                                    svc_to_pipe_map)),
1979                                      &svc_to_pipe_map);
1980         if (ret != 0) {
1981                 ath10k_err(ar, "Failed to get svc/pipe map: %d\n", ret);
1982                 return ret;
1983         }
1984
1985         if (svc_to_pipe_map == 0) {
1986                 ret = -EIO;
1987                 ath10k_err(ar, "Invalid svc_to_pipe map\n");
1988                 return ret;
1989         }
1990
1991         ret = ath10k_pci_diag_write_mem(ar, svc_to_pipe_map,
1992                                         target_service_to_ce_map_wlan,
1993                                         sizeof(target_service_to_ce_map_wlan));
1994         if (ret != 0) {
1995                 ath10k_err(ar, "Failed to write svc/pipe map: %d\n", ret);
1996                 return ret;
1997         }
1998
1999         ret = ath10k_pci_diag_read32(ar, (pcie_state_targ_addr +
2000                                           offsetof(struct pcie_state,
2001                                                    config_flags)),
2002                                      &pcie_config_flags);
2003         if (ret != 0) {
2004                 ath10k_err(ar, "Failed to get pcie config_flags: %d\n", ret);
2005                 return ret;
2006         }
2007
2008         pcie_config_flags &= ~PCIE_CONFIG_FLAG_ENABLE_L1;
2009
2010         ret = ath10k_pci_diag_write32(ar, (pcie_state_targ_addr +
2011                                            offsetof(struct pcie_state,
2012                                                     config_flags)),
2013                                       pcie_config_flags);
2014         if (ret != 0) {
2015                 ath10k_err(ar, "Failed to write pcie config_flags: %d\n", ret);
2016                 return ret;
2017         }
2018
2019         /* configure early allocation */
2020         ealloc_targ_addr = host_interest_item_address(HI_ITEM(hi_early_alloc));
2021
2022         ret = ath10k_pci_diag_read32(ar, ealloc_targ_addr, &ealloc_value);
2023         if (ret != 0) {
2024                 ath10k_err(ar, "Faile to get early alloc val: %d\n", ret);
2025                 return ret;
2026         }
2027
2028         /* first bank is switched to IRAM */
2029         ealloc_value |= ((HI_EARLY_ALLOC_MAGIC << HI_EARLY_ALLOC_MAGIC_SHIFT) &
2030                          HI_EARLY_ALLOC_MAGIC_MASK);
2031         ealloc_value |= ((ath10k_pci_get_num_banks(ar) <<
2032                           HI_EARLY_ALLOC_IRAM_BANKS_SHIFT) &
2033                          HI_EARLY_ALLOC_IRAM_BANKS_MASK);
2034
2035         ret = ath10k_pci_diag_write32(ar, ealloc_targ_addr, ealloc_value);
2036         if (ret != 0) {
2037                 ath10k_err(ar, "Failed to set early alloc val: %d\n", ret);
2038                 return ret;
2039         }
2040
2041         /* Tell Target to proceed with initialization */
2042         flag2_targ_addr = host_interest_item_address(HI_ITEM(hi_option_flag2));
2043
2044         ret = ath10k_pci_diag_read32(ar, flag2_targ_addr, &flag2_value);
2045         if (ret != 0) {
2046                 ath10k_err(ar, "Failed to get option val: %d\n", ret);
2047                 return ret;
2048         }
2049
2050         flag2_value |= HI_OPTION_EARLY_CFG_DONE;
2051
2052         ret = ath10k_pci_diag_write32(ar, flag2_targ_addr, flag2_value);
2053         if (ret != 0) {
2054                 ath10k_err(ar, "Failed to set option val: %d\n", ret);
2055                 return ret;
2056         }
2057
2058         return 0;
2059 }
2060
2061 static int ath10k_pci_alloc_pipes(struct ath10k *ar)
2062 {
2063         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2064         struct ath10k_pci_pipe *pipe;
2065         int i, ret;
2066
2067         for (i = 0; i < CE_COUNT; i++) {
2068                 pipe = &ar_pci->pipe_info[i];
2069                 pipe->ce_hdl = &ar_pci->ce_states[i];
2070                 pipe->pipe_num = i;
2071                 pipe->hif_ce_state = ar;
2072
2073                 ret = ath10k_ce_alloc_pipe(ar, i, &host_ce_config_wlan[i]);
2074                 if (ret) {
2075                         ath10k_err(ar, "failed to allocate copy engine pipe %d: %d\n",
2076                                    i, ret);
2077                         return ret;
2078                 }
2079
2080                 /* Last CE is Diagnostic Window */
2081                 if (i == CE_DIAG_PIPE) {
2082                         ar_pci->ce_diag = pipe->ce_hdl;
2083                         continue;
2084                 }
2085
2086                 pipe->buf_sz = (size_t)(host_ce_config_wlan[i].src_sz_max);
2087         }
2088
2089         return 0;
2090 }
2091
2092 static void ath10k_pci_free_pipes(struct ath10k *ar)
2093 {
2094         int i;
2095
2096         for (i = 0; i < CE_COUNT; i++)
2097                 ath10k_ce_free_pipe(ar, i);
2098 }
2099
2100 static int ath10k_pci_init_pipes(struct ath10k *ar)
2101 {
2102         int i, ret;
2103
2104         for (i = 0; i < CE_COUNT; i++) {
2105                 ret = ath10k_ce_init_pipe(ar, i, &host_ce_config_wlan[i]);
2106                 if (ret) {
2107                         ath10k_err(ar, "failed to initialize copy engine pipe %d: %d\n",
2108                                    i, ret);
2109                         return ret;
2110                 }
2111         }
2112
2113         return 0;
2114 }
2115
2116 static bool ath10k_pci_has_fw_crashed(struct ath10k *ar)
2117 {
2118         return ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS) &
2119                FW_IND_EVENT_PENDING;
2120 }
2121
2122 static void ath10k_pci_fw_crashed_clear(struct ath10k *ar)
2123 {
2124         u32 val;
2125
2126         val = ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS);
2127         val &= ~FW_IND_EVENT_PENDING;
2128         ath10k_pci_write32(ar, FW_INDICATOR_ADDRESS, val);
2129 }
2130
2131 /* this function effectively clears target memory controller assert line */
2132 static void ath10k_pci_warm_reset_si0(struct ath10k *ar)
2133 {
2134         u32 val;
2135
2136         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2137         ath10k_pci_soc_write32(ar, SOC_RESET_CONTROL_ADDRESS,
2138                                val | SOC_RESET_CONTROL_SI0_RST_MASK);
2139         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2140
2141         msleep(10);
2142
2143         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2144         ath10k_pci_soc_write32(ar, SOC_RESET_CONTROL_ADDRESS,
2145                                val & ~SOC_RESET_CONTROL_SI0_RST_MASK);
2146         val = ath10k_pci_soc_read32(ar, SOC_RESET_CONTROL_ADDRESS);
2147
2148         msleep(10);
2149 }
2150
2151 static void ath10k_pci_warm_reset_cpu(struct ath10k *ar)
2152 {
2153         u32 val;
2154
2155         ath10k_pci_write32(ar, FW_INDICATOR_ADDRESS, 0);
2156
2157         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2158                                 SOC_RESET_CONTROL_ADDRESS);
2159         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2160                            val | SOC_RESET_CONTROL_CPU_WARM_RST_MASK);
2161 }
2162
2163 static void ath10k_pci_warm_reset_ce(struct ath10k *ar)
2164 {
2165         u32 val;
2166
2167         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2168                                 SOC_RESET_CONTROL_ADDRESS);
2169
2170         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2171                            val | SOC_RESET_CONTROL_CE_RST_MASK);
2172         msleep(10);
2173         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS + SOC_RESET_CONTROL_ADDRESS,
2174                            val & ~SOC_RESET_CONTROL_CE_RST_MASK);
2175 }
2176
2177 static void ath10k_pci_warm_reset_clear_lf(struct ath10k *ar)
2178 {
2179         u32 val;
2180
2181         val = ath10k_pci_read32(ar, RTC_SOC_BASE_ADDRESS +
2182                                 SOC_LF_TIMER_CONTROL0_ADDRESS);
2183         ath10k_pci_write32(ar, RTC_SOC_BASE_ADDRESS +
2184                            SOC_LF_TIMER_CONTROL0_ADDRESS,
2185                            val & ~SOC_LF_TIMER_CONTROL0_ENABLE_MASK);
2186 }
2187
2188 static int ath10k_pci_warm_reset(struct ath10k *ar)
2189 {
2190         int ret;
2191
2192         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot warm reset\n");
2193
2194         spin_lock_bh(&ar->data_lock);
2195         ar->stats.fw_warm_reset_counter++;
2196         spin_unlock_bh(&ar->data_lock);
2197
2198         ath10k_pci_irq_disable(ar);
2199
2200         /* Make sure the target CPU is not doing anything dangerous, e.g. if it
2201          * were to access copy engine while host performs copy engine reset
2202          * then it is possible for the device to confuse pci-e controller to
2203          * the point of bringing host system to a complete stop (i.e. hang).
2204          */
2205         ath10k_pci_warm_reset_si0(ar);
2206         ath10k_pci_warm_reset_cpu(ar);
2207         ath10k_pci_init_pipes(ar);
2208         ath10k_pci_wait_for_target_init(ar);
2209
2210         ath10k_pci_warm_reset_clear_lf(ar);
2211         ath10k_pci_warm_reset_ce(ar);
2212         ath10k_pci_warm_reset_cpu(ar);
2213         ath10k_pci_init_pipes(ar);
2214
2215         ret = ath10k_pci_wait_for_target_init(ar);
2216         if (ret) {
2217                 ath10k_warn(ar, "failed to wait for target init: %d\n", ret);
2218                 return ret;
2219         }
2220
2221         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot warm reset complete\n");
2222
2223         return 0;
2224 }
2225
2226 static int ath10k_pci_safe_chip_reset(struct ath10k *ar)
2227 {
2228         if (QCA_REV_988X(ar) || QCA_REV_6174(ar)) {
2229                 return ath10k_pci_warm_reset(ar);
2230         } else if (QCA_REV_99X0(ar)) {
2231                 ath10k_pci_irq_disable(ar);
2232                 return ath10k_pci_qca99x0_chip_reset(ar);
2233         } else {
2234                 return -ENOTSUPP;
2235         }
2236 }
2237
2238 static int ath10k_pci_qca988x_chip_reset(struct ath10k *ar)
2239 {
2240         int i, ret;
2241         u32 val;
2242
2243         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot 988x chip reset\n");
2244
2245         /* Some hardware revisions (e.g. CUS223v2) has issues with cold reset.
2246          * It is thus preferred to use warm reset which is safer but may not be
2247          * able to recover the device from all possible fail scenarios.
2248          *
2249          * Warm reset doesn't always work on first try so attempt it a few
2250          * times before giving up.
2251          */
2252         for (i = 0; i < ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS; i++) {
2253                 ret = ath10k_pci_warm_reset(ar);
2254                 if (ret) {
2255                         ath10k_warn(ar, "failed to warm reset attempt %d of %d: %d\n",
2256                                     i + 1, ATH10K_PCI_NUM_WARM_RESET_ATTEMPTS,
2257                                     ret);
2258                         continue;
2259                 }
2260
2261                 /* FIXME: Sometimes copy engine doesn't recover after warm
2262                  * reset. In most cases this needs cold reset. In some of these
2263                  * cases the device is in such a state that a cold reset may
2264                  * lock up the host.
2265                  *
2266                  * Reading any host interest register via copy engine is
2267                  * sufficient to verify if device is capable of booting
2268                  * firmware blob.
2269                  */
2270                 ret = ath10k_pci_init_pipes(ar);
2271                 if (ret) {
2272                         ath10k_warn(ar, "failed to init copy engine: %d\n",
2273                                     ret);
2274                         continue;
2275                 }
2276
2277                 ret = ath10k_pci_diag_read32(ar, QCA988X_HOST_INTEREST_ADDRESS,
2278                                              &val);
2279                 if (ret) {
2280                         ath10k_warn(ar, "failed to poke copy engine: %d\n",
2281                                     ret);
2282                         continue;
2283                 }
2284
2285                 ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot chip reset complete (warm)\n");
2286                 return 0;
2287         }
2288
2289         if (ath10k_pci_reset_mode == ATH10K_PCI_RESET_WARM_ONLY) {
2290                 ath10k_warn(ar, "refusing cold reset as requested\n");
2291                 return -EPERM;
2292         }
2293
2294         ret = ath10k_pci_cold_reset(ar);
2295         if (ret) {
2296                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2297                 return ret;
2298         }
2299
2300         ret = ath10k_pci_wait_for_target_init(ar);
2301         if (ret) {
2302                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2303                             ret);
2304                 return ret;
2305         }
2306
2307         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca988x chip reset complete (cold)\n");
2308
2309         return 0;
2310 }
2311
2312 static int ath10k_pci_qca6174_chip_reset(struct ath10k *ar)
2313 {
2314         int ret;
2315
2316         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca6174 chip reset\n");
2317
2318         /* FIXME: QCA6174 requires cold + warm reset to work. */
2319
2320         ret = ath10k_pci_cold_reset(ar);
2321         if (ret) {
2322                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2323                 return ret;
2324         }
2325
2326         ret = ath10k_pci_wait_for_target_init(ar);
2327         if (ret) {
2328                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2329                             ret);
2330                 return ret;
2331         }
2332
2333         ret = ath10k_pci_warm_reset(ar);
2334         if (ret) {
2335                 ath10k_warn(ar, "failed to warm reset: %d\n", ret);
2336                 return ret;
2337         }
2338
2339         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca6174 chip reset complete (cold)\n");
2340
2341         return 0;
2342 }
2343
2344 static int ath10k_pci_qca99x0_chip_reset(struct ath10k *ar)
2345 {
2346         int ret;
2347
2348         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca99x0 chip reset\n");
2349
2350         ret = ath10k_pci_cold_reset(ar);
2351         if (ret) {
2352                 ath10k_warn(ar, "failed to cold reset: %d\n", ret);
2353                 return ret;
2354         }
2355
2356         ret = ath10k_pci_wait_for_target_init(ar);
2357         if (ret) {
2358                 ath10k_warn(ar, "failed to wait for target after cold reset: %d\n",
2359                             ret);
2360                 return ret;
2361         }
2362
2363         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot qca99x0 chip reset complete (cold)\n");
2364
2365         return 0;
2366 }
2367
2368 static int ath10k_pci_chip_reset(struct ath10k *ar)
2369 {
2370         if (QCA_REV_988X(ar))
2371                 return ath10k_pci_qca988x_chip_reset(ar);
2372         else if (QCA_REV_6174(ar))
2373                 return ath10k_pci_qca6174_chip_reset(ar);
2374         else if (QCA_REV_99X0(ar))
2375                 return ath10k_pci_qca99x0_chip_reset(ar);
2376         else
2377                 return -ENOTSUPP;
2378 }
2379
2380 static int ath10k_pci_hif_power_up(struct ath10k *ar)
2381 {
2382         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2383         int ret;
2384
2385         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif power up\n");
2386
2387         pcie_capability_read_word(ar_pci->pdev, PCI_EXP_LNKCTL,
2388                                   &ar_pci->link_ctl);
2389         pcie_capability_write_word(ar_pci->pdev, PCI_EXP_LNKCTL,
2390                                    ar_pci->link_ctl & ~PCI_EXP_LNKCTL_ASPMC);
2391
2392         /*
2393          * Bring the target up cleanly.
2394          *
2395          * The target may be in an undefined state with an AUX-powered Target
2396          * and a Host in WoW mode. If the Host crashes, loses power, or is
2397          * restarted (without unloading the driver) then the Target is left
2398          * (aux) powered and running. On a subsequent driver load, the Target
2399          * is in an unexpected state. We try to catch that here in order to
2400          * reset the Target and retry the probe.
2401          */
2402         ret = ath10k_pci_chip_reset(ar);
2403         if (ret) {
2404                 if (ath10k_pci_has_fw_crashed(ar)) {
2405                         ath10k_warn(ar, "firmware crashed during chip reset\n");
2406                         ath10k_pci_fw_crashed_clear(ar);
2407                         ath10k_pci_fw_crashed_dump(ar);
2408                 }
2409
2410                 ath10k_err(ar, "failed to reset chip: %d\n", ret);
2411                 goto err_sleep;
2412         }
2413
2414         ret = ath10k_pci_init_pipes(ar);
2415         if (ret) {
2416                 ath10k_err(ar, "failed to initialize CE: %d\n", ret);
2417                 goto err_sleep;
2418         }
2419
2420         ret = ath10k_pci_init_config(ar);
2421         if (ret) {
2422                 ath10k_err(ar, "failed to setup init config: %d\n", ret);
2423                 goto err_ce;
2424         }
2425
2426         ret = ath10k_pci_wake_target_cpu(ar);
2427         if (ret) {
2428                 ath10k_err(ar, "could not wake up target CPU: %d\n", ret);
2429                 goto err_ce;
2430         }
2431
2432         return 0;
2433
2434 err_ce:
2435         ath10k_pci_ce_deinit(ar);
2436
2437 err_sleep:
2438         return ret;
2439 }
2440
2441 static void ath10k_pci_hif_power_down(struct ath10k *ar)
2442 {
2443         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot hif power down\n");
2444
2445         /* Currently hif_power_up performs effectively a reset and hif_stop
2446          * resets the chip as well so there's no point in resetting here.
2447          */
2448 }
2449
2450 #ifdef CONFIG_PM
2451
2452 static int ath10k_pci_hif_suspend(struct ath10k *ar)
2453 {
2454         /* The grace timer can still be counting down and ar->ps_awake be true.
2455          * It is known that the device may be asleep after resuming regardless
2456          * of the SoC powersave state before suspending. Hence make sure the
2457          * device is asleep before proceeding.
2458          */
2459         ath10k_pci_sleep_sync(ar);
2460
2461         return 0;
2462 }
2463
2464 static int ath10k_pci_hif_resume(struct ath10k *ar)
2465 {
2466         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2467         struct pci_dev *pdev = ar_pci->pdev;
2468         u32 val;
2469         int ret = 0;
2470
2471         if (ar_pci->pci_ps == 0) {
2472                 ret = ath10k_pci_force_wake(ar);
2473                 if (ret) {
2474                         ath10k_err(ar, "failed to wake up target: %d\n", ret);
2475                         return ret;
2476                 }
2477         }
2478
2479         /* Suspend/Resume resets the PCI configuration space, so we have to
2480          * re-disable the RETRY_TIMEOUT register (0x41) to keep PCI Tx retries
2481          * from interfering with C3 CPU state. pci_restore_state won't help
2482          * here since it only restores the first 64 bytes pci config header.
2483          */
2484         pci_read_config_dword(pdev, 0x40, &val);
2485         if ((val & 0x0000ff00) != 0)
2486                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
2487
2488         return ret;
2489 }
2490 #endif
2491
2492 static const struct ath10k_hif_ops ath10k_pci_hif_ops = {
2493         .tx_sg                  = ath10k_pci_hif_tx_sg,
2494         .diag_read              = ath10k_pci_hif_diag_read,
2495         .diag_write             = ath10k_pci_diag_write_mem,
2496         .exchange_bmi_msg       = ath10k_pci_hif_exchange_bmi_msg,
2497         .start                  = ath10k_pci_hif_start,
2498         .stop                   = ath10k_pci_hif_stop,
2499         .map_service_to_pipe    = ath10k_pci_hif_map_service_to_pipe,
2500         .get_default_pipe       = ath10k_pci_hif_get_default_pipe,
2501         .send_complete_check    = ath10k_pci_hif_send_complete_check,
2502         .get_free_queue_number  = ath10k_pci_hif_get_free_queue_number,
2503         .power_up               = ath10k_pci_hif_power_up,
2504         .power_down             = ath10k_pci_hif_power_down,
2505         .read32                 = ath10k_pci_read32,
2506         .write32                = ath10k_pci_write32,
2507 #ifdef CONFIG_PM
2508         .suspend                = ath10k_pci_hif_suspend,
2509         .resume                 = ath10k_pci_hif_resume,
2510 #endif
2511 };
2512
2513 static void ath10k_pci_ce_tasklet(unsigned long ptr)
2514 {
2515         struct ath10k_pci_pipe *pipe = (struct ath10k_pci_pipe *)ptr;
2516         struct ath10k_pci *ar_pci = pipe->ar_pci;
2517
2518         ath10k_ce_per_engine_service(ar_pci->ar, pipe->pipe_num);
2519 }
2520
2521 static void ath10k_msi_err_tasklet(unsigned long data)
2522 {
2523         struct ath10k *ar = (struct ath10k *)data;
2524
2525         if (!ath10k_pci_has_fw_crashed(ar)) {
2526                 ath10k_warn(ar, "received unsolicited fw crash interrupt\n");
2527                 return;
2528         }
2529
2530         ath10k_pci_irq_disable(ar);
2531         ath10k_pci_fw_crashed_clear(ar);
2532         ath10k_pci_fw_crashed_dump(ar);
2533 }
2534
2535 /*
2536  * Handler for a per-engine interrupt on a PARTICULAR CE.
2537  * This is used in cases where each CE has a private MSI interrupt.
2538  */
2539 static irqreturn_t ath10k_pci_per_engine_handler(int irq, void *arg)
2540 {
2541         struct ath10k *ar = arg;
2542         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2543         int ce_id = irq - ar_pci->pdev->irq - MSI_ASSIGN_CE_INITIAL;
2544
2545         if (ce_id < 0 || ce_id >= ARRAY_SIZE(ar_pci->pipe_info)) {
2546                 ath10k_warn(ar, "unexpected/invalid irq %d ce_id %d\n", irq,
2547                             ce_id);
2548                 return IRQ_HANDLED;
2549         }
2550
2551         /*
2552          * NOTE: We are able to derive ce_id from irq because we
2553          * use a one-to-one mapping for CE's 0..5.
2554          * CE's 6 & 7 do not use interrupts at all.
2555          *
2556          * This mapping must be kept in sync with the mapping
2557          * used by firmware.
2558          */
2559         tasklet_schedule(&ar_pci->pipe_info[ce_id].intr);
2560         return IRQ_HANDLED;
2561 }
2562
2563 static irqreturn_t ath10k_pci_msi_fw_handler(int irq, void *arg)
2564 {
2565         struct ath10k *ar = arg;
2566         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2567
2568         tasklet_schedule(&ar_pci->msi_fw_err);
2569         return IRQ_HANDLED;
2570 }
2571
2572 /*
2573  * Top-level interrupt handler for all PCI interrupts from a Target.
2574  * When a block of MSI interrupts is allocated, this top-level handler
2575  * is not used; instead, we directly call the correct sub-handler.
2576  */
2577 static irqreturn_t ath10k_pci_interrupt_handler(int irq, void *arg)
2578 {
2579         struct ath10k *ar = arg;
2580         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2581         int ret;
2582
2583         if (ar_pci->pci_ps == 0) {
2584                 ret = ath10k_pci_force_wake(ar);
2585                 if (ret) {
2586                         ath10k_warn(ar, "failed to wake device up on irq: %d\n",
2587                                     ret);
2588                         return IRQ_NONE;
2589                 }
2590         }
2591
2592         if (ar_pci->num_msi_intrs == 0) {
2593                 if (!ath10k_pci_irq_pending(ar))
2594                         return IRQ_NONE;
2595
2596                 ath10k_pci_disable_and_clear_legacy_irq(ar);
2597         }
2598
2599         tasklet_schedule(&ar_pci->intr_tq);
2600
2601         return IRQ_HANDLED;
2602 }
2603
2604 static void ath10k_pci_tasklet(unsigned long data)
2605 {
2606         struct ath10k *ar = (struct ath10k *)data;
2607         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2608
2609         if (ath10k_pci_has_fw_crashed(ar)) {
2610                 ath10k_pci_irq_disable(ar);
2611                 ath10k_pci_fw_crashed_clear(ar);
2612                 ath10k_pci_fw_crashed_dump(ar);
2613                 return;
2614         }
2615
2616         ath10k_ce_per_engine_service_any(ar);
2617
2618         /* Re-enable legacy irq that was disabled in the irq handler */
2619         if (ar_pci->num_msi_intrs == 0)
2620                 ath10k_pci_enable_legacy_irq(ar);
2621 }
2622
2623 static int ath10k_pci_request_irq_msix(struct ath10k *ar)
2624 {
2625         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2626         int ret, i;
2627
2628         ret = request_irq(ar_pci->pdev->irq + MSI_ASSIGN_FW,
2629                           ath10k_pci_msi_fw_handler,
2630                           IRQF_SHARED, "ath10k_pci", ar);
2631         if (ret) {
2632                 ath10k_warn(ar, "failed to request MSI-X fw irq %d: %d\n",
2633                             ar_pci->pdev->irq + MSI_ASSIGN_FW, ret);
2634                 return ret;
2635         }
2636
2637         for (i = MSI_ASSIGN_CE_INITIAL; i <= MSI_ASSIGN_CE_MAX; i++) {
2638                 ret = request_irq(ar_pci->pdev->irq + i,
2639                                   ath10k_pci_per_engine_handler,
2640                                   IRQF_SHARED, "ath10k_pci", ar);
2641                 if (ret) {
2642                         ath10k_warn(ar, "failed to request MSI-X ce irq %d: %d\n",
2643                                     ar_pci->pdev->irq + i, ret);
2644
2645                         for (i--; i >= MSI_ASSIGN_CE_INITIAL; i--)
2646                                 free_irq(ar_pci->pdev->irq + i, ar);
2647
2648                         free_irq(ar_pci->pdev->irq + MSI_ASSIGN_FW, ar);
2649                         return ret;
2650                 }
2651         }
2652
2653         return 0;
2654 }
2655
2656 static int ath10k_pci_request_irq_msi(struct ath10k *ar)
2657 {
2658         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2659         int ret;
2660
2661         ret = request_irq(ar_pci->pdev->irq,
2662                           ath10k_pci_interrupt_handler,
2663                           IRQF_SHARED, "ath10k_pci", ar);
2664         if (ret) {
2665                 ath10k_warn(ar, "failed to request MSI irq %d: %d\n",
2666                             ar_pci->pdev->irq, ret);
2667                 return ret;
2668         }
2669
2670         return 0;
2671 }
2672
2673 static int ath10k_pci_request_irq_legacy(struct ath10k *ar)
2674 {
2675         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2676         int ret;
2677
2678         ret = request_irq(ar_pci->pdev->irq,
2679                           ath10k_pci_interrupt_handler,
2680                           IRQF_SHARED, "ath10k_pci", ar);
2681         if (ret) {
2682                 ath10k_warn(ar, "failed to request legacy irq %d: %d\n",
2683                             ar_pci->pdev->irq, ret);
2684                 return ret;
2685         }
2686
2687         return 0;
2688 }
2689
2690 static int ath10k_pci_request_irq(struct ath10k *ar)
2691 {
2692         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2693
2694         switch (ar_pci->num_msi_intrs) {
2695         case 0:
2696                 return ath10k_pci_request_irq_legacy(ar);
2697         case 1:
2698                 return ath10k_pci_request_irq_msi(ar);
2699         default:
2700                 return ath10k_pci_request_irq_msix(ar);
2701         }
2702 }
2703
2704 static void ath10k_pci_free_irq(struct ath10k *ar)
2705 {
2706         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2707         int i;
2708
2709         /* There's at least one interrupt irregardless whether its legacy INTR
2710          * or MSI or MSI-X */
2711         for (i = 0; i < max(1, ar_pci->num_msi_intrs); i++)
2712                 free_irq(ar_pci->pdev->irq + i, ar);
2713 }
2714
2715 static void ath10k_pci_init_irq_tasklets(struct ath10k *ar)
2716 {
2717         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2718         int i;
2719
2720         tasklet_init(&ar_pci->intr_tq, ath10k_pci_tasklet, (unsigned long)ar);
2721         tasklet_init(&ar_pci->msi_fw_err, ath10k_msi_err_tasklet,
2722                      (unsigned long)ar);
2723
2724         for (i = 0; i < CE_COUNT; i++) {
2725                 ar_pci->pipe_info[i].ar_pci = ar_pci;
2726                 tasklet_init(&ar_pci->pipe_info[i].intr, ath10k_pci_ce_tasklet,
2727                              (unsigned long)&ar_pci->pipe_info[i]);
2728         }
2729 }
2730
2731 static int ath10k_pci_init_irq(struct ath10k *ar)
2732 {
2733         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2734         int ret;
2735
2736         ath10k_pci_init_irq_tasklets(ar);
2737
2738         if (ath10k_pci_irq_mode != ATH10K_PCI_IRQ_AUTO)
2739                 ath10k_info(ar, "limiting irq mode to: %d\n",
2740                             ath10k_pci_irq_mode);
2741
2742         /* Try MSI-X */
2743         if (ath10k_pci_irq_mode == ATH10K_PCI_IRQ_AUTO) {
2744                 ar_pci->num_msi_intrs = MSI_ASSIGN_CE_MAX + 1;
2745                 ret = pci_enable_msi_range(ar_pci->pdev, ar_pci->num_msi_intrs,
2746                                            ar_pci->num_msi_intrs);
2747                 if (ret > 0)
2748                         return 0;
2749
2750                 /* fall-through */
2751         }
2752
2753         /* Try MSI */
2754         if (ath10k_pci_irq_mode != ATH10K_PCI_IRQ_LEGACY) {
2755                 ar_pci->num_msi_intrs = 1;
2756                 ret = pci_enable_msi(ar_pci->pdev);
2757                 if (ret == 0)
2758                         return 0;
2759
2760                 /* fall-through */
2761         }
2762
2763         /* Try legacy irq
2764          *
2765          * A potential race occurs here: The CORE_BASE write
2766          * depends on target correctly decoding AXI address but
2767          * host won't know when target writes BAR to CORE_CTRL.
2768          * This write might get lost if target has NOT written BAR.
2769          * For now, fix the race by repeating the write in below
2770          * synchronization checking. */
2771         ar_pci->num_msi_intrs = 0;
2772
2773         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
2774                            PCIE_INTR_FIRMWARE_MASK | PCIE_INTR_CE_MASK_ALL);
2775
2776         return 0;
2777 }
2778
2779 static void ath10k_pci_deinit_irq_legacy(struct ath10k *ar)
2780 {
2781         ath10k_pci_write32(ar, SOC_CORE_BASE_ADDRESS + PCIE_INTR_ENABLE_ADDRESS,
2782                            0);
2783 }
2784
2785 static int ath10k_pci_deinit_irq(struct ath10k *ar)
2786 {
2787         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2788
2789         switch (ar_pci->num_msi_intrs) {
2790         case 0:
2791                 ath10k_pci_deinit_irq_legacy(ar);
2792                 break;
2793         default:
2794                 pci_disable_msi(ar_pci->pdev);
2795                 break;
2796         }
2797
2798         return 0;
2799 }
2800
2801 static int ath10k_pci_wait_for_target_init(struct ath10k *ar)
2802 {
2803         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2804         unsigned long timeout;
2805         u32 val;
2806
2807         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot waiting target to initialise\n");
2808
2809         timeout = jiffies + msecs_to_jiffies(ATH10K_PCI_TARGET_WAIT);
2810
2811         do {
2812                 val = ath10k_pci_read32(ar, FW_INDICATOR_ADDRESS);
2813
2814                 ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot target indicator %x\n",
2815                            val);
2816
2817                 /* target should never return this */
2818                 if (val == 0xffffffff)
2819                         continue;
2820
2821                 /* the device has crashed so don't bother trying anymore */
2822                 if (val & FW_IND_EVENT_PENDING)
2823                         break;
2824
2825                 if (val & FW_IND_INITIALIZED)
2826                         break;
2827
2828                 if (ar_pci->num_msi_intrs == 0)
2829                         /* Fix potential race by repeating CORE_BASE writes */
2830                         ath10k_pci_enable_legacy_irq(ar);
2831
2832                 mdelay(10);
2833         } while (time_before(jiffies, timeout));
2834
2835         ath10k_pci_disable_and_clear_legacy_irq(ar);
2836         ath10k_pci_irq_msi_fw_mask(ar);
2837
2838         if (val == 0xffffffff) {
2839                 ath10k_err(ar, "failed to read device register, device is gone\n");
2840                 return -EIO;
2841         }
2842
2843         if (val & FW_IND_EVENT_PENDING) {
2844                 ath10k_warn(ar, "device has crashed during init\n");
2845                 return -ECOMM;
2846         }
2847
2848         if (!(val & FW_IND_INITIALIZED)) {
2849                 ath10k_err(ar, "failed to receive initialized event from target: %08x\n",
2850                            val);
2851                 return -ETIMEDOUT;
2852         }
2853
2854         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot target initialised\n");
2855         return 0;
2856 }
2857
2858 static int ath10k_pci_cold_reset(struct ath10k *ar)
2859 {
2860         u32 val;
2861
2862         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot cold reset\n");
2863
2864         spin_lock_bh(&ar->data_lock);
2865
2866         ar->stats.fw_cold_reset_counter++;
2867
2868         spin_unlock_bh(&ar->data_lock);
2869
2870         /* Put Target, including PCIe, into RESET. */
2871         val = ath10k_pci_reg_read32(ar, SOC_GLOBAL_RESET_ADDRESS);
2872         val |= 1;
2873         ath10k_pci_reg_write32(ar, SOC_GLOBAL_RESET_ADDRESS, val);
2874
2875         /* After writing into SOC_GLOBAL_RESET to put device into
2876          * reset and pulling out of reset pcie may not be stable
2877          * for any immediate pcie register access and cause bus error,
2878          * add delay before any pcie access request to fix this issue.
2879          */
2880         msleep(20);
2881
2882         /* Pull Target, including PCIe, out of RESET. */
2883         val &= ~1;
2884         ath10k_pci_reg_write32(ar, SOC_GLOBAL_RESET_ADDRESS, val);
2885
2886         msleep(20);
2887
2888         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot cold reset complete\n");
2889
2890         return 0;
2891 }
2892
2893 static int ath10k_pci_claim(struct ath10k *ar)
2894 {
2895         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2896         struct pci_dev *pdev = ar_pci->pdev;
2897         int ret;
2898
2899         pci_set_drvdata(pdev, ar);
2900
2901         ret = pci_enable_device(pdev);
2902         if (ret) {
2903                 ath10k_err(ar, "failed to enable pci device: %d\n", ret);
2904                 return ret;
2905         }
2906
2907         ret = pci_request_region(pdev, BAR_NUM, "ath");
2908         if (ret) {
2909                 ath10k_err(ar, "failed to request region BAR%d: %d\n", BAR_NUM,
2910                            ret);
2911                 goto err_device;
2912         }
2913
2914         /* Target expects 32 bit DMA. Enforce it. */
2915         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
2916         if (ret) {
2917                 ath10k_err(ar, "failed to set dma mask to 32-bit: %d\n", ret);
2918                 goto err_region;
2919         }
2920
2921         ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
2922         if (ret) {
2923                 ath10k_err(ar, "failed to set consistent dma mask to 32-bit: %d\n",
2924                            ret);
2925                 goto err_region;
2926         }
2927
2928         pci_set_master(pdev);
2929
2930         /* Arrange for access to Target SoC registers. */
2931         ar_pci->mem_len = pci_resource_len(pdev, BAR_NUM);
2932         ar_pci->mem = pci_iomap(pdev, BAR_NUM, 0);
2933         if (!ar_pci->mem) {
2934                 ath10k_err(ar, "failed to iomap BAR%d\n", BAR_NUM);
2935                 ret = -EIO;
2936                 goto err_master;
2937         }
2938
2939         ath10k_dbg(ar, ATH10K_DBG_BOOT, "boot pci_mem 0x%p\n", ar_pci->mem);
2940         return 0;
2941
2942 err_master:
2943         pci_clear_master(pdev);
2944
2945 err_region:
2946         pci_release_region(pdev, BAR_NUM);
2947
2948 err_device:
2949         pci_disable_device(pdev);
2950
2951         return ret;
2952 }
2953
2954 static void ath10k_pci_release(struct ath10k *ar)
2955 {
2956         struct ath10k_pci *ar_pci = ath10k_pci_priv(ar);
2957         struct pci_dev *pdev = ar_pci->pdev;
2958
2959         pci_iounmap(pdev, ar_pci->mem);
2960         pci_release_region(pdev, BAR_NUM);
2961         pci_clear_master(pdev);
2962         pci_disable_device(pdev);
2963 }
2964
2965 static bool ath10k_pci_chip_is_supported(u32 dev_id, u32 chip_id)
2966 {
2967         const struct ath10k_pci_supp_chip *supp_chip;
2968         int i;
2969         u32 rev_id = MS(chip_id, SOC_CHIP_ID_REV);
2970
2971         for (i = 0; i < ARRAY_SIZE(ath10k_pci_supp_chips); i++) {
2972                 supp_chip = &ath10k_pci_supp_chips[i];
2973
2974                 if (supp_chip->dev_id == dev_id &&
2975                     supp_chip->rev_id == rev_id)
2976                         return true;
2977         }
2978
2979         return false;
2980 }
2981
2982 static int ath10k_pci_probe(struct pci_dev *pdev,
2983                             const struct pci_device_id *pci_dev)
2984 {
2985         int ret = 0;
2986         struct ath10k *ar;
2987         struct ath10k_pci *ar_pci;
2988         enum ath10k_hw_rev hw_rev;
2989         u32 chip_id;
2990         bool pci_ps;
2991
2992         switch (pci_dev->device) {
2993         case QCA988X_2_0_DEVICE_ID:
2994                 hw_rev = ATH10K_HW_QCA988X;
2995                 pci_ps = false;
2996                 break;
2997         case QCA6164_2_1_DEVICE_ID:
2998         case QCA6174_2_1_DEVICE_ID:
2999                 hw_rev = ATH10K_HW_QCA6174;
3000                 pci_ps = true;
3001                 break;
3002         case QCA99X0_2_0_DEVICE_ID:
3003                 hw_rev = ATH10K_HW_QCA99X0;
3004                 pci_ps = false;
3005                 break;
3006         default:
3007                 WARN_ON(1);
3008                 return -ENOTSUPP;
3009         }
3010
3011         ar = ath10k_core_create(sizeof(*ar_pci), &pdev->dev, ATH10K_BUS_PCI,
3012                                 hw_rev, &ath10k_pci_hif_ops);
3013         if (!ar) {
3014                 dev_err(&pdev->dev, "failed to allocate core\n");
3015                 return -ENOMEM;
3016         }
3017
3018         ath10k_dbg(ar, ATH10K_DBG_BOOT, "pci probe %04x:%04x %04x:%04x\n",
3019                    pdev->vendor, pdev->device,
3020                    pdev->subsystem_vendor, pdev->subsystem_device);
3021
3022         ar_pci = ath10k_pci_priv(ar);
3023         ar_pci->pdev = pdev;
3024         ar_pci->dev = &pdev->dev;
3025         ar_pci->ar = ar;
3026         ar->dev_id = pci_dev->device;
3027         ar_pci->pci_ps = pci_ps;
3028
3029         ar->id.vendor = pdev->vendor;
3030         ar->id.device = pdev->device;
3031         ar->id.subsystem_vendor = pdev->subsystem_vendor;
3032         ar->id.subsystem_device = pdev->subsystem_device;
3033
3034         spin_lock_init(&ar_pci->ce_lock);
3035         spin_lock_init(&ar_pci->ps_lock);
3036
3037         setup_timer(&ar_pci->rx_post_retry, ath10k_pci_rx_replenish_retry,
3038                     (unsigned long)ar);
3039         setup_timer(&ar_pci->ps_timer, ath10k_pci_ps_timer,
3040                     (unsigned long)ar);
3041
3042         ret = ath10k_pci_claim(ar);
3043         if (ret) {
3044                 ath10k_err(ar, "failed to claim device: %d\n", ret);
3045                 goto err_core_destroy;
3046         }
3047
3048         ret = ath10k_pci_alloc_pipes(ar);
3049         if (ret) {
3050                 ath10k_err(ar, "failed to allocate copy engine pipes: %d\n",
3051                            ret);
3052                 goto err_sleep;
3053         }
3054
3055         ath10k_pci_ce_deinit(ar);
3056         ath10k_pci_irq_disable(ar);
3057
3058         if (ar_pci->pci_ps == 0) {
3059                 ret = ath10k_pci_force_wake(ar);
3060                 if (ret) {
3061                         ath10k_warn(ar, "failed to wake up device : %d\n", ret);
3062                         goto err_free_pipes;
3063                 }
3064         }
3065
3066         ret = ath10k_pci_init_irq(ar);
3067         if (ret) {
3068                 ath10k_err(ar, "failed to init irqs: %d\n", ret);
3069                 goto err_free_pipes;
3070         }
3071
3072         ath10k_info(ar, "pci irq %s interrupts %d irq_mode %d reset_mode %d\n",
3073                     ath10k_pci_get_irq_method(ar), ar_pci->num_msi_intrs,
3074                     ath10k_pci_irq_mode, ath10k_pci_reset_mode);
3075
3076         ret = ath10k_pci_request_irq(ar);
3077         if (ret) {
3078                 ath10k_warn(ar, "failed to request irqs: %d\n", ret);
3079                 goto err_deinit_irq;
3080         }
3081
3082         ret = ath10k_pci_chip_reset(ar);
3083         if (ret) {
3084                 ath10k_err(ar, "failed to reset chip: %d\n", ret);
3085                 goto err_free_irq;
3086         }
3087
3088         chip_id = ath10k_pci_soc_read32(ar, SOC_CHIP_ID_ADDRESS);
3089         if (chip_id == 0xffffffff) {
3090                 ath10k_err(ar, "failed to get chip id\n");
3091                 goto err_free_irq;
3092         }
3093
3094         if (!ath10k_pci_chip_is_supported(pdev->device, chip_id)) {
3095                 ath10k_err(ar, "device %04x with chip_id %08x isn't supported\n",
3096                            pdev->device, chip_id);
3097                 goto err_free_irq;
3098         }
3099
3100         ret = ath10k_core_register(ar, chip_id);
3101         if (ret) {
3102                 ath10k_err(ar, "failed to register driver core: %d\n", ret);
3103                 goto err_free_irq;
3104         }
3105
3106         return 0;
3107
3108 err_free_irq:
3109         ath10k_pci_free_irq(ar);
3110         ath10k_pci_kill_tasklet(ar);
3111
3112 err_deinit_irq:
3113         ath10k_pci_deinit_irq(ar);
3114
3115 err_free_pipes:
3116         ath10k_pci_free_pipes(ar);
3117
3118 err_sleep:
3119         ath10k_pci_sleep_sync(ar);
3120         ath10k_pci_release(ar);
3121
3122 err_core_destroy:
3123         ath10k_core_destroy(ar);
3124
3125         return ret;
3126 }
3127
3128 static void ath10k_pci_remove(struct pci_dev *pdev)
3129 {
3130         struct ath10k *ar = pci_get_drvdata(pdev);
3131         struct ath10k_pci *ar_pci;
3132
3133         ath10k_dbg(ar, ATH10K_DBG_PCI, "pci remove\n");
3134
3135         if (!ar)
3136                 return;
3137
3138         ar_pci = ath10k_pci_priv(ar);
3139
3140         if (!ar_pci)
3141                 return;
3142
3143         ath10k_core_unregister(ar);
3144         ath10k_pci_free_irq(ar);
3145         ath10k_pci_kill_tasklet(ar);
3146         ath10k_pci_deinit_irq(ar);
3147         ath10k_pci_ce_deinit(ar);
3148         ath10k_pci_free_pipes(ar);
3149         ath10k_pci_sleep_sync(ar);
3150         ath10k_pci_release(ar);
3151         ath10k_core_destroy(ar);
3152 }
3153
3154 MODULE_DEVICE_TABLE(pci, ath10k_pci_id_table);
3155
3156 static struct pci_driver ath10k_pci_driver = {
3157         .name = "ath10k_pci",
3158         .id_table = ath10k_pci_id_table,
3159         .probe = ath10k_pci_probe,
3160         .remove = ath10k_pci_remove,
3161 };
3162
3163 static int __init ath10k_pci_init(void)
3164 {
3165         int ret;
3166
3167         ret = pci_register_driver(&ath10k_pci_driver);
3168         if (ret)
3169                 printk(KERN_ERR "failed to register ath10k pci driver: %d\n",
3170                        ret);
3171
3172         return ret;
3173 }
3174 module_init(ath10k_pci_init);
3175
3176 static void __exit ath10k_pci_exit(void)
3177 {
3178         pci_unregister_driver(&ath10k_pci_driver);
3179 }
3180
3181 module_exit(ath10k_pci_exit);
3182
3183 MODULE_AUTHOR("Qualcomm Atheros");
3184 MODULE_DESCRIPTION("Driver support for Atheros QCA988X PCIe devices");
3185 MODULE_LICENSE("Dual BSD/GPL");
3186
3187 /* QCA988x 2.0 firmware files */
3188 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" QCA988X_HW_2_0_FW_FILE);
3189 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" ATH10K_FW_API2_FILE);
3190 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" ATH10K_FW_API3_FILE);
3191 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" ATH10K_FW_API4_FILE);
3192 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" ATH10K_FW_API5_FILE);
3193 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" QCA988X_HW_2_0_BOARD_DATA_FILE);
3194 MODULE_FIRMWARE(QCA988X_HW_2_0_FW_DIR "/" ATH10K_BOARD_API2_FILE);
3195
3196 /* QCA6174 2.1 firmware files */
3197 MODULE_FIRMWARE(QCA6174_HW_2_1_FW_DIR "/" ATH10K_FW_API4_FILE);
3198 MODULE_FIRMWARE(QCA6174_HW_2_1_FW_DIR "/" ATH10K_FW_API5_FILE);
3199 MODULE_FIRMWARE(QCA6174_HW_2_1_FW_DIR "/" QCA6174_HW_2_1_BOARD_DATA_FILE);
3200 MODULE_FIRMWARE(QCA6174_HW_2_1_FW_DIR "/" ATH10K_BOARD_API2_FILE);
3201
3202 /* QCA6174 3.1 firmware files */
3203 MODULE_FIRMWARE(QCA6174_HW_3_0_FW_DIR "/" ATH10K_FW_API4_FILE);
3204 MODULE_FIRMWARE(QCA6174_HW_3_0_FW_DIR "/" ATH10K_FW_API5_FILE);
3205 MODULE_FIRMWARE(QCA6174_HW_3_0_FW_DIR "/" QCA6174_HW_3_0_BOARD_DATA_FILE);
3206 MODULE_FIRMWARE(QCA6174_HW_3_0_FW_DIR "/" ATH10K_BOARD_API2_FILE);