drivers/net/wireless/ath/ath9k/ar9003_mac.h

   1 /*
   2  * Copyright (c) 2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef AR9003_MAC_H
  18 #define AR9003_MAC_H
  19
  20 #define AR_DescId       0xffff0000
  21 #define AR_DescId_S     16
  22 #define AR_CtrlStat     0x00004000
  23 #define AR_TxRxDesc     0x00008000
  24
  25 #define MAP_ISR_S2_CST          6
  26 #define MAP_ISR_S2_GTT          6
  27 #define MAP_ISR_S2_TIM          3
  28 #define MAP_ISR_S2_CABEND       0
  29 #define MAP_ISR_S2_DTIMSYNC     7
  30 #define MAP_ISR_S2_DTIM         7
  31 #define MAP_ISR_S2_TSFOOR       4
  32
  33 struct ar9003_rxs {
  34         u32 ds_info;
  35         u32 status1;
  36         u32 status2;
  37         u32 status3;
  38         u32 status4;
  39         u32 status5;
  40         u32 status6;
  41         u32 status7;
  42         u32 status8;
  43         u32 status9;
  44         u32 status10;
  45         u32 status11;
  46 } __packed;
  47
  48 /* Transmit Control Descriptor */
  49 struct ar9003_txc {
  50         u32 info;   /* descriptor information */
  51         u32 link;   /* link pointer */
  52         u32 data0;  /* data pointer to 1st buffer */
  53         u32 ctl3;   /* DMA control 3  */
  54         u32 data1;  /* data pointer to 2nd buffer */
  55         u32 ctl5;   /* DMA control 5  */
  56         u32 data2;  /* data pointer to 3rd buffer */
  57         u32 ctl7;   /* DMA control 7  */
  58         u32 data3;  /* data pointer to 4th buffer */
  59         u32 ctl9;   /* DMA control 9  */
  60         u32 ctl10;  /* DMA control 10 */
  61         u32 ctl11;  /* DMA control 11 */
  62         u32 ctl12;  /* DMA control 12 */
  63         u32 ctl13;  /* DMA control 13 */
  64         u32 ctl14;  /* DMA control 14 */
  65         u32 ctl15;  /* DMA control 15 */
  66         u32 ctl16;  /* DMA control 16 */
  67         u32 ctl17;  /* DMA control 17 */
  68         u32 ctl18;  /* DMA control 18 */
  69         u32 ctl19;  /* DMA control 19 */
  70         u32 ctl20;  /* DMA control 20 */
  71         u32 ctl21;  /* DMA control 21 */
  72         u32 ctl22;  /* DMA control 22 */
  73         u32 pad[9]; /* pad to cache line (128 bytes/32 dwords) */
  74 } __packed;
  75
  76 struct ar9003_txs {
  77         u32 ds_info;
  78         u32 status1;
  79         u32 status2;
  80         u32 status3;
  81         u32 status4;
  82         u32 status5;
  83         u32 status6;
  84         u32 status7;
  85         u32 status8;
  86 } __packed;
  87
  88 void ar9003_hw_attach_mac_ops(struct ath_hw *hw);
  89 void ath9k_hw_set_rx_bufsize(struct ath_hw *ah, u16 buf_size);
  90 void ath9k_hw_addrxbuf_edma(struct ath_hw *ah, u32 rxdp,
  91                             enum ath9k_rx_qtype qtype);
  92
  93 int ath9k_hw_process_rxdesc_edma(struct ath_hw *ah,
  94                                  struct ath_rx_status *rxs,
  95                                  void *buf_addr);
  96 void ath9k_hw_reset_txstatus_ring(struct ath_hw *ah);
  97 void ath9k_hw_setup_statusring(struct ath_hw *ah, void *ts_start,
  98                                u32 ts_paddr_start,
  99                                u8 size);
 100 #endif