drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <asm/unaligned.h>
  19
  20 #include "hw.h"
  21 #include "hw-ops.h"
  22 #include "rc.h"
  23
  24 #define ATH9K_CLOCK_RATE_CCK            22
  25 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
  26 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
  27
  28 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  29
  30 MODULE_AUTHOR("Atheros Communications");
  31 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  32 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  33 MODULE_LICENSE("Dual BSD/GPL");
  34
  35 static int __init ath9k_init(void)
  36 {
  37         return 0;
  38 }
  39 module_init(ath9k_init);
  40
  41 static void __exit ath9k_exit(void)
  42 {
  43         return;
  44 }
  45 module_exit(ath9k_exit);
  46
  47 /* Private hardware callbacks */
  48
  49 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  50 {
  51         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  52 }
  53
  54 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  55 {
  56         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  57 }
  58
  59 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  60 {
  61         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  62
  63         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  64 }
  65
  66 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  67                                         struct ath9k_channel *chan)
  68 {
  69         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  70 }
  71
  72 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  73 {
  74         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static u32 ath9k_hw_mac_clks(struct ath_hw *ah, u32 usecs)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87
  88         if (!ah->curchan) /* should really check for CCK instead */
  89                 return usecs *ATH9K_CLOCK_RATE_CCK;
  90         if (conf->channel->band == IEEE80211_BAND_2GHZ)
  91                 return usecs *ATH9K_CLOCK_RATE_2GHZ_OFDM;
  92         return usecs *ATH9K_CLOCK_RATE_5GHZ_OFDM;
  93 }
  94
  95 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  96 {
  97         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  98
  99         if (conf_is_ht40(conf))
 100                 return ath9k_hw_mac_clks(ah, usecs) * 2;
 101         else
 102                 return ath9k_hw_mac_clks(ah, usecs);
 103 }
 104
 105 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 106 {
 107         int i;
 108
 109         BUG_ON(timeout < AH_TIME_QUANTUM);
 110
 111         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 112                 if ((REG_READ(ah, reg) & mask) == val)
 113                         return true;
 114
 115                 udelay(AH_TIME_QUANTUM);
 116         }
 117
 118         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 119                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 120                   timeout, reg, REG_READ(ah, reg), mask, val);
 121
 122         return false;
 123 }
 124 EXPORT_SYMBOL(ath9k_hw_wait);
 125
 126 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 127 {
 128         u32 retval;
 129         int i;
 130
 131         for (i = 0, retval = 0; i < n; i++) {
 132                 retval = (retval << 1) | (val & 1);
 133                 val >>= 1;
 134         }
 135         return retval;
 136 }
 137
 138 bool ath9k_get_channel_edges(struct ath_hw *ah,
 139                              u16 flags, u16 *low,
 140                              u16 *high)
 141 {
 142         struct ath9k_hw_capabilities *pCap = &ah->caps;
 143
 144         if (flags & CHANNEL_5GHZ) {
 145                 *low = pCap->low_5ghz_chan;
 146                 *high = pCap->high_5ghz_chan;
 147                 return true;
 148         }
 149         if ((flags & CHANNEL_2GHZ)) {
 150                 *low = pCap->low_2ghz_chan;
 151                 *high = pCap->high_2ghz_chan;
 152                 return true;
 153         }
 154         return false;
 155 }
 156
 157 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 158                            u8 phy, int kbps,
 159                            u32 frameLen, u16 rateix,
 160                            bool shortPreamble)
 161 {
 162         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 163
 164         if (kbps == 0)
 165                 return 0;
 166
 167         switch (phy) {
 168         case WLAN_RC_PHY_CCK:
 169                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 170                 if (shortPreamble)
 171                         phyTime >>= 1;
 172                 numBits = frameLen << 3;
 173                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 174                 break;
 175         case WLAN_RC_PHY_OFDM:
 176                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 177                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 178                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 179                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 180                         txTime = OFDM_SIFS_TIME_QUARTER
 181                                 + OFDM_PREAMBLE_TIME_QUARTER
 182                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 183                 } else if (ah->curchan &&
 184                            IS_CHAN_HALF_RATE(ah->curchan)) {
 185                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 186                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 187                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 188                         txTime = OFDM_SIFS_TIME_HALF +
 189                                 OFDM_PREAMBLE_TIME_HALF
 190                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 191                 } else {
 192                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 193                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 194                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 195                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 196                                 + (numSymbols * OFDM_SYMBOL_TIME);
 197                 }
 198                 break;
 199         default:
 200                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 201                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 202                 txTime = 0;
 203                 break;
 204         }
 205
 206         return txTime;
 207 }
 208 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 209
 210 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 211                                   struct ath9k_channel *chan,
 212                                   struct chan_centers *centers)
 213 {
 214         int8_t extoff;
 215
 216         if (!IS_CHAN_HT40(chan)) {
 217                 centers->ctl_center = centers->ext_center =
 218                         centers->synth_center = chan->channel;
 219                 return;
 220         }
 221
 222         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 223             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 224                 centers->synth_center =
 225                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 226                 extoff = 1;
 227         } else {
 228                 centers->synth_center =
 229                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 230                 extoff = -1;
 231         }
 232
 233         centers->ctl_center =
 234                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 235         /* 25 MHz spacing is supported by hw but not on upper layers */
 236         centers->ext_center =
 237                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 238 }
 239
 240 /******************/
 241 /* Chip Revisions */
 242 /******************/
 243
 244 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 245 {
 246         u32 val;
 247
 248         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 249
 250         if (val == 0xFF) {
 251                 val = REG_READ(ah, AR_SREV);
 252                 ah->hw_version.macVersion =
 253                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 254                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 255                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 256         } else {
 257                 if (!AR_SREV_9100(ah))
 258                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 259
 260                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 261
 262                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 263                         ah->is_pciexpress = true;
 264         }
 265 }
 266
 267 /************************************/
 268 /* HW Attach, Detach, Init Routines */
 269 /************************************/
 270
 271 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 272 {
 273         if (AR_SREV_9100(ah))
 274                 return;
 275
 276         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 277         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 285
 286         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 287 }
 288
 289 /* This should work for all families including legacy */
 290 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 291 {
 292         struct ath_common *common = ath9k_hw_common(ah);
 293         u32 regAddr[2] = { AR_STA_ID0 };
 294         u32 regHold[2];
 295         u32 patternData[4] = { 0x55555555,
 296                                0xaaaaaaaa,
 297                                0x66666666,
 298                                0x99999999 };
 299         int i, j, loop_max;
 300
 301         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 302                 loop_max = 2;
 303                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 304         } else
 305                 loop_max = 1;
 306
 307         for (i = 0; i < loop_max; i++) {
 308                 u32 addr = regAddr[i];
 309                 u32 wrData, rdData;
 310
 311                 regHold[i] = REG_READ(ah, addr);
 312                 for (j = 0; j < 0x100; j++) {
 313                         wrData = (j << 16) | j;
 314                         REG_WRITE(ah, addr, wrData);
 315                         rdData = REG_READ(ah, addr);
 316                         if (rdData != wrData) {
 317                                 ath_print(common, ATH_DBG_FATAL,
 318                                           "address test failed "
 319                                           "addr: 0x%08x - wr:0x%08x != "
 320                                           "rd:0x%08x\n",
 321                                           addr, wrData, rdData);
 322                                 return false;
 323                         }
 324                 }
 325                 for (j = 0; j < 4; j++) {
 326                         wrData = patternData[j];
 327                         REG_WRITE(ah, addr, wrData);
 328                         rdData = REG_READ(ah, addr);
 329                         if (wrData != rdData) {
 330                                 ath_print(common, ATH_DBG_FATAL,
 331                                           "address test failed "
 332                                           "addr: 0x%08x - wr:0x%08x != "
 333                                           "rd:0x%08x\n",
 334                                           addr, wrData, rdData);
 335                                 return false;
 336                         }
 337                 }
 338                 REG_WRITE(ah, regAddr[i], regHold[i]);
 339         }
 340         udelay(100);
 341
 342         return true;
 343 }
 344
 345 static void ath9k_hw_init_config(struct ath_hw *ah)
 346 {
 347         int i;
 348
 349         ah->config.dma_beacon_response_time = 2;
 350         ah->config.sw_beacon_response_time = 10;
 351         ah->config.additional_swba_backoff = 0;
 352         ah->config.ack_6mb = 0x0;
 353         ah->config.cwm_ignore_extcca = 0;
 354         ah->config.pcie_powersave_enable = 0;
 355         ah->config.pcie_clock_req = 0;
 356         ah->config.pcie_waen = 0;
 357         ah->config.analog_shiftreg = 1;
 358         ah->config.ofdm_trig_low = 200;
 359         ah->config.ofdm_trig_high = 500;
 360         ah->config.cck_trig_high = 200;
 361         ah->config.cck_trig_low = 100;
 362
 363         /*
 364          * For now ANI is disabled for AR9003, it is still
 365          * being tested.
 366          */
 367         if (!AR_SREV_9300_20_OR_LATER(ah))
 368                 ah->config.enable_ani = 1;
 369
 370         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 371                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 372                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 373         }
 374
 375         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 376                 ah->config.ht_enable = 1;
 377         else
 378                 ah->config.ht_enable = 0;
 379
 380         ah->config.rx_intr_mitigation = true;
 381
 382         /*
 383          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 384          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 385          * This means we use it for all AR5416 devices, and the few
 386          * minor PCI AR9280 devices out there.
 387          *
 388          * Serialization is required because these devices do not handle
 389          * well the case of two concurrent reads/writes due to the latency
 390          * involved. During one read/write another read/write can be issued
 391          * on another CPU while the previous read/write may still be working
 392          * on our hardware, if we hit this case the hardware poops in a loop.
 393          * We prevent this by serializing reads and writes.
 394          *
 395          * This issue is not present on PCI-Express devices or pre-AR5416
 396          * devices (legacy, 802.11abg).
 397          */
 398         if (num_possible_cpus() > 1)
 399                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 400 }
 401
 402 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 403 {
 404         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 405
 406         regulatory->country_code = CTRY_DEFAULT;
 407         regulatory->power_limit = MAX_RATE_POWER;
 408         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 409
 410         ah->hw_version.magic = AR5416_MAGIC;
 411         ah->hw_version.subvendorid = 0;
 412
 413         ah->ah_flags = 0;
 414         if (!AR_SREV_9100(ah))
 415                 ah->ah_flags = AH_USE_EEPROM;
 416
 417         ah->atim_window = 0;
 418         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE;
 419         ah->beacon_interval = 100;
 420         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 421         ah->slottime = (u32) -1;
 422         ah->globaltxtimeout = (u32) -1;
 423         ah->power_mode = ATH9K_PM_UNDEFINED;
 424 }
 425
 426 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 427 {
 428         struct ath_common *common = ath9k_hw_common(ah);
 429         u32 sum;
 430         int i;
 431         u16 eeval;
 432         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 433
 434         sum = 0;
 435         for (i = 0; i < 3; i++) {
 436                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 437                 sum += eeval;
 438                 common->macaddr[2 * i] = eeval >> 8;
 439                 common->macaddr[2 * i + 1] = eeval & 0xff;
 440         }
 441         if (sum == 0 || sum == 0xffff * 3)
 442                 return -EADDRNOTAVAIL;
 443
 444         return 0;
 445 }
 446
 447 static int ath9k_hw_post_init(struct ath_hw *ah)
 448 {
 449         int ecode;
 450
 451         if (!AR_SREV_9271(ah)) {
 452                 if (!ath9k_hw_chip_test(ah))
 453                         return -ENODEV;
 454         }
 455
 456         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 457                 ecode = ar9002_hw_rf_claim(ah);
 458                 if (ecode != 0)
 459                         return ecode;
 460         }
 461
 462         ecode = ath9k_hw_eeprom_init(ah);
 463         if (ecode != 0)
 464                 return ecode;
 465
 466         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 467                   "Eeprom VER: %d, REV: %d\n",
 468                   ah->eep_ops->get_eeprom_ver(ah),
 469                   ah->eep_ops->get_eeprom_rev(ah));
 470
 471         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 472         if (ecode) {
 473                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 474                           "Failed allocating banks for "
 475                           "external radio\n");
 476                 return ecode;
 477         }
 478
 479         if (!AR_SREV_9100(ah)) {
 480                 ath9k_hw_ani_setup(ah);
 481                 ath9k_hw_ani_init(ah);
 482         }
 483
 484         return 0;
 485 }
 486
 487 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 488 {
 489         if (AR_SREV_9300_20_OR_LATER(ah))
 490                 ar9003_hw_attach_ops(ah);
 491         else
 492                 ar9002_hw_attach_ops(ah);
 493 }
 494
 495 /* Called for all hardware families */
 496 static int __ath9k_hw_init(struct ath_hw *ah)
 497 {
 498         struct ath_common *common = ath9k_hw_common(ah);
 499         int r = 0;
 500
 501         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 502                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 503
 504         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 505                 ath_print(common, ATH_DBG_FATAL,
 506                           "Couldn't reset chip\n");
 507                 return -EIO;
 508         }
 509
 510         ath9k_hw_init_defaults(ah);
 511         ath9k_hw_init_config(ah);
 512
 513         ath9k_hw_attach_ops(ah);
 514
 515         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 516                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 517                 return -EIO;
 518         }
 519
 520         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 521                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 522                     (AR_SREV_9280(ah) && !ah->is_pciexpress)) {
 523                         ah->config.serialize_regmode =
 524                                 SER_REG_MODE_ON;
 525                 } else {
 526                         ah->config.serialize_regmode =
 527                                 SER_REG_MODE_OFF;
 528                 }
 529         }
 530
 531         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 532                 ah->config.serialize_regmode);
 533
 534         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 535                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 536         else
 537                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 538
 539         if (!ath9k_hw_macversion_supported(ah)) {
 540                 ath_print(common, ATH_DBG_FATAL,
 541                           "Mac Chip Rev 0x%02x.%x is not supported by "
 542                           "this driver\n", ah->hw_version.macVersion,
 543                           ah->hw_version.macRev);
 544                 return -EOPNOTSUPP;
 545         }
 546
 547         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 548                 ah->is_pciexpress = false;
 549
 550         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 551         ath9k_hw_init_cal_settings(ah);
 552
 553         ah->ani_function = ATH9K_ANI_ALL;
 554         if (AR_SREV_9280_10_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 555                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 556
 557         ath9k_hw_init_mode_regs(ah);
 558
 559         if (ah->is_pciexpress)
 560                 ath9k_hw_configpcipowersave(ah, 0, 0);
 561         else
 562                 ath9k_hw_disablepcie(ah);
 563
 564         if (!AR_SREV_9300_20_OR_LATER(ah))
 565                 ar9002_hw_cck_chan14_spread(ah);
 566
 567         r = ath9k_hw_post_init(ah);
 568         if (r)
 569                 return r;
 570
 571         ath9k_hw_init_mode_gain_regs(ah);
 572         r = ath9k_hw_fill_cap_info(ah);
 573         if (r)
 574                 return r;
 575
 576         r = ath9k_hw_init_macaddr(ah);
 577         if (r) {
 578                 ath_print(common, ATH_DBG_FATAL,
 579                           "Failed to initialize MAC address\n");
 580                 return r;
 581         }
 582
 583         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 584                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 585         else
 586                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 587
 588         if (AR_SREV_9300_20_OR_LATER(ah))
 589                 ar9003_hw_set_nf_limits(ah);
 590
 591         ath9k_init_nfcal_hist_buffer(ah);
 592
 593         common->state = ATH_HW_INITIALIZED;
 594
 595         return 0;
 596 }
 597
 598 int ath9k_hw_init(struct ath_hw *ah)
 599 {
 600         int ret;
 601         struct ath_common *common = ath9k_hw_common(ah);
 602
 603         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 604         switch (ah->hw_version.devid) {
 605         case AR5416_DEVID_PCI:
 606         case AR5416_DEVID_PCIE:
 607         case AR5416_AR9100_DEVID:
 608         case AR9160_DEVID_PCI:
 609         case AR9280_DEVID_PCI:
 610         case AR9280_DEVID_PCIE:
 611         case AR9285_DEVID_PCIE:
 612         case AR9287_DEVID_PCI:
 613         case AR9287_DEVID_PCIE:
 614         case AR2427_DEVID_PCIE:
 615         case AR9300_DEVID_PCIE:
 616                 break;
 617         default:
 618                 if (common->bus_ops->ath_bus_type == ATH_USB)
 619                         break;
 620                 ath_print(common, ATH_DBG_FATAL,
 621                           "Hardware device ID 0x%04x not supported\n",
 622                           ah->hw_version.devid);
 623                 return -EOPNOTSUPP;
 624         }
 625
 626         ret = __ath9k_hw_init(ah);
 627         if (ret) {
 628                 ath_print(common, ATH_DBG_FATAL,
 629                           "Unable to initialize hardware; "
 630                           "initialization status: %d\n", ret);
 631                 return ret;
 632         }
 633
 634         return 0;
 635 }
 636 EXPORT_SYMBOL(ath9k_hw_init);
 637
 638 static void ath9k_hw_init_qos(struct ath_hw *ah)
 639 {
 640         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 641         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 642
 643         REG_WRITE(ah, AR_QOS_NO_ACK,
 644                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 645                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 646                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 647
 648         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 649         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 650         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 651         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 652         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 653 }
 654
 655 static void ath9k_hw_init_pll(struct ath_hw *ah,
 656                               struct ath9k_channel *chan)
 657 {
 658         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 659
 660         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 661
 662         /* Switch the core clock for ar9271 to 117Mhz */
 663         if (AR_SREV_9271(ah)) {
 664                 udelay(500);
 665                 REG_WRITE(ah, 0x50040, 0x304);
 666         }
 667
 668         udelay(RTC_PLL_SETTLE_DELAY);
 669
 670         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 671 }
 672
 673 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 674                                           enum nl80211_iftype opmode)
 675 {
 676         u32 imr_reg = AR_IMR_TXERR |
 677                 AR_IMR_TXURN |
 678                 AR_IMR_RXERR |
 679                 AR_IMR_RXORN |
 680                 AR_IMR_BCNMISC;
 681
 682         if (AR_SREV_9300_20_OR_LATER(ah)) {
 683                 imr_reg |= AR_IMR_RXOK_HP;
 684                 if (ah->config.rx_intr_mitigation)
 685                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 686                 else
 687                         imr_reg |= AR_IMR_RXOK_LP;
 688
 689         } else {
 690                 if (ah->config.rx_intr_mitigation)
 691                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 692                 else
 693                         imr_reg |= AR_IMR_RXOK;
 694         }
 695
 696         if (ah->config.tx_intr_mitigation)
 697                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 698         else
 699                 imr_reg |= AR_IMR_TXOK;
 700
 701         if (opmode == NL80211_IFTYPE_AP)
 702                 imr_reg |= AR_IMR_MIB;
 703
 704         REG_WRITE(ah, AR_IMR, imr_reg);
 705         ah->imrs2_reg |= AR_IMR_S2_GTT;
 706         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 707
 708         if (!AR_SREV_9100(ah)) {
 709                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 710                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 711                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 712         }
 713
 714         if (AR_SREV_9300_20_OR_LATER(ah)) {
 715                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 716                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 717                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 718                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 719         }
 720 }
 721
 722 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 723 {
 724         u32 val = ath9k_hw_mac_to_clks(ah, us);
 725         val = min(val, (u32) 0xFFFF);
 726         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 727 }
 728
 729 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 730 {
 731         u32 val = ath9k_hw_mac_to_clks(ah, us);
 732         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 733         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 734 }
 735
 736 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 737 {
 738         u32 val = ath9k_hw_mac_to_clks(ah, us);
 739         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 740         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 741 }
 742
 743 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 744 {
 745         if (tu > 0xFFFF) {
 746                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 747                           "bad global tx timeout %u\n", tu);
 748                 ah->globaltxtimeout = (u32) -1;
 749                 return false;
 750         } else {
 751                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 752                 ah->globaltxtimeout = tu;
 753                 return true;
 754         }
 755 }
 756
 757 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 758 {
 759         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 760         int acktimeout;
 761         int slottime;
 762         int sifstime;
 763
 764         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 765                   ah->misc_mode);
 766
 767         if (ah->misc_mode != 0)
 768                 REG_WRITE(ah, AR_PCU_MISC,
 769                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 770
 771         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 772                 sifstime = 16;
 773         else
 774                 sifstime = 10;
 775
 776         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 777         slottime = ah->slottime + 3 * ah->coverage_class;
 778         acktimeout = slottime + sifstime;
 779
 780         /*
 781          * Workaround for early ACK timeouts, add an offset to match the
 782          * initval's 64us ack timeout value.
 783          * This was initially only meant to work around an issue with delayed
 784          * BA frames in some implementations, but it has been found to fix ACK
 785          * timeout issues in other cases as well.
 786          */
 787         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 788                 acktimeout += 64 - sifstime - ah->slottime;
 789
 790         ath9k_hw_setslottime(ah, slottime);
 791         ath9k_hw_set_ack_timeout(ah, acktimeout);
 792         ath9k_hw_set_cts_timeout(ah, acktimeout);
 793         if (ah->globaltxtimeout != (u32) -1)
 794                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 795 }
 796 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 797
 798 void ath9k_hw_deinit(struct ath_hw *ah)
 799 {
 800         struct ath_common *common = ath9k_hw_common(ah);
 801
 802         if (common->state < ATH_HW_INITIALIZED)
 803                 goto free_hw;
 804
 805         if (!AR_SREV_9100(ah))
 806                 ath9k_hw_ani_disable(ah);
 807
 808         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 809
 810 free_hw:
 811         ath9k_hw_rf_free_ext_banks(ah);
 812 }
 813 EXPORT_SYMBOL(ath9k_hw_deinit);
 814
 815 /*******/
 816 /* INI */
 817 /*******/
 818
 819 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 820 {
 821         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 822
 823         if (IS_CHAN_B(chan))
 824                 ctl |= CTL_11B;
 825         else if (IS_CHAN_G(chan))
 826                 ctl |= CTL_11G;
 827         else
 828                 ctl |= CTL_11A;
 829
 830         return ctl;
 831 }
 832
 833 /****************************************/
 834 /* Reset and Channel Switching Routines */
 835 /****************************************/
 836
 837 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 838 {
 839         u32 regval;
 840
 841         /*
 842          * set AHB_MODE not to do cacheline prefetches
 843         */
 844         regval = REG_READ(ah, AR_AHB_MODE);
 845         REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 846
 847         /*
 848          * let mac dma reads be in 128 byte chunks
 849          */
 850         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 851         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 852
 853         /*
 854          * Restore TX Trigger Level to its pre-reset value.
 855          * The initial value depends on whether aggregation is enabled, and is
 856          * adjusted whenever underruns are detected.
 857          */
 858         REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 859
 860         /*
 861          * let mac dma writes be in 128 byte chunks
 862          */
 863         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 864         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 865
 866         /*
 867          * Setup receive FIFO threshold to hold off TX activities
 868          */
 869         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 870
 871         /*
 872          * reduce the number of usable entries in PCU TXBUF to avoid
 873          * wrap around issues.
 874          */
 875         if (AR_SREV_9285(ah)) {
 876                 /* For AR9285 the number of Fifos are reduced to half.
 877                  * So set the usable tx buf size also to half to
 878                  * avoid data/delimiter underruns
 879                  */
 880                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 881                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 882         } else if (!AR_SREV_9271(ah)) {
 883                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 884                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 885         }
 886 }
 887
 888 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 889 {
 890         u32 val;
 891
 892         val = REG_READ(ah, AR_STA_ID1);
 893         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 894         switch (opmode) {
 895         case NL80211_IFTYPE_AP:
 896                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 897                           | AR_STA_ID1_KSRCH_MODE);
 898                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 899                 break;
 900         case NL80211_IFTYPE_ADHOC:
 901         case NL80211_IFTYPE_MESH_POINT:
 902                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 903                           | AR_STA_ID1_KSRCH_MODE);
 904                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 905                 break;
 906         case NL80211_IFTYPE_STATION:
 907         case NL80211_IFTYPE_MONITOR:
 908                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 909                 break;
 910         }
 911 }
 912
 913 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 914                                    u32 *coef_mantissa, u32 *coef_exponent)
 915 {
 916         u32 coef_exp, coef_man;
 917
 918         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 919                 if ((coef_scaled >> coef_exp) & 0x1)
 920                         break;
 921
 922         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 923
 924         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 925
 926         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 927         *coef_exponent = coef_exp - 16;
 928 }
 929
 930 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 931 {
 932         u32 rst_flags;
 933         u32 tmpReg;
 934
 935         if (AR_SREV_9100(ah)) {
 936                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 937                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 938                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 939                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 940                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 941         }
 942
 943         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 944                   AR_RTC_FORCE_WAKE_ON_INT);
 945
 946         if (AR_SREV_9100(ah)) {
 947                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 948                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 949         } else {
 950                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 951                 if (tmpReg &
 952                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
 953                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
 954                         u32 val;
 955                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
 956
 957                         val = AR_RC_HOSTIF;
 958                         if (!AR_SREV_9300_20_OR_LATER(ah))
 959                                 val |= AR_RC_AHB;
 960                         REG_WRITE(ah, AR_RC, val);
 961
 962                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
 963                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
 964
 965                 rst_flags = AR_RTC_RC_MAC_WARM;
 966                 if (type == ATH9K_RESET_COLD)
 967                         rst_flags |= AR_RTC_RC_MAC_COLD;
 968         }
 969
 970         REG_WRITE(ah, AR_RTC_RC, rst_flags);
 971         udelay(50);
 972
 973         REG_WRITE(ah, AR_RTC_RC, 0);
 974         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
 975                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
 976                           "RTC stuck in MAC reset\n");
 977                 return false;
 978         }
 979
 980         if (!AR_SREV_9100(ah))
 981                 REG_WRITE(ah, AR_RC, 0);
 982
 983         if (AR_SREV_9100(ah))
 984                 udelay(50);
 985
 986         return true;
 987 }
 988
 989 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
 990 {
 991         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 992                   AR_RTC_FORCE_WAKE_ON_INT);
 993
 994         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 995                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
 996
 997         REG_WRITE(ah, AR_RTC_RESET, 0);
 998
 999         if (!AR_SREV_9300_20_OR_LATER(ah))
1000                 udelay(2);
1001
1002         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1003                 REG_WRITE(ah, AR_RC, 0);
1004
1005         REG_WRITE(ah, AR_RTC_RESET, 1);
1006
1007         if (!ath9k_hw_wait(ah,
1008                            AR_RTC_STATUS,
1009                            AR_RTC_STATUS_M,
1010                            AR_RTC_STATUS_ON,
1011                            AH_WAIT_TIMEOUT)) {
1012                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1013                           "RTC not waking up\n");
1014                 return false;
1015         }
1016
1017         ath9k_hw_read_revisions(ah);
1018
1019         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1020 }
1021
1022 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1023 {
1024         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1025                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1026
1027         switch (type) {
1028         case ATH9K_RESET_POWER_ON:
1029                 return ath9k_hw_set_reset_power_on(ah);
1030         case ATH9K_RESET_WARM:
1031         case ATH9K_RESET_COLD:
1032                 return ath9k_hw_set_reset(ah, type);
1033         default:
1034                 return false;
1035         }
1036 }
1037
1038 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1039                                 struct ath9k_channel *chan)
1040 {
1041         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1042                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1043                         return false;
1044         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1045                 return false;
1046
1047         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1048                 return false;
1049
1050         ah->chip_fullsleep = false;
1051         ath9k_hw_init_pll(ah, chan);
1052         ath9k_hw_set_rfmode(ah, chan);
1053
1054         return true;
1055 }
1056
1057 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1058                                     struct ath9k_channel *chan)
1059 {
1060         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1061         struct ath_common *common = ath9k_hw_common(ah);
1062         struct ieee80211_channel *channel = chan->chan;
1063         u32 qnum;
1064         int r;
1065
1066         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1067                 if (ath9k_hw_numtxpending(ah, qnum)) {
1068                         ath_print(common, ATH_DBG_QUEUE,
1069                                   "Transmit frames pending on "
1070                                   "queue %d\n", qnum);
1071                         return false;
1072                 }
1073         }
1074
1075         if (!ath9k_hw_rfbus_req(ah)) {
1076                 ath_print(common, ATH_DBG_FATAL,
1077                           "Could not kill baseband RX\n");
1078                 return false;
1079         }
1080
1081         ath9k_hw_set_channel_regs(ah, chan);
1082
1083         r = ath9k_hw_rf_set_freq(ah, chan);
1084         if (r) {
1085                 ath_print(common, ATH_DBG_FATAL,
1086                           "Failed to set channel\n");
1087                 return false;
1088         }
1089
1090         ah->eep_ops->set_txpower(ah, chan,
1091                              ath9k_regd_get_ctl(regulatory, chan),
1092                              channel->max_antenna_gain * 2,
1093                              channel->max_power * 2,
1094                              min((u32) MAX_RATE_POWER,
1095                              (u32) regulatory->power_limit));
1096
1097         ath9k_hw_rfbus_done(ah);
1098
1099         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1100                 ath9k_hw_set_delta_slope(ah, chan);
1101
1102         ath9k_hw_spur_mitigate_freq(ah, chan);
1103
1104         if (!chan->oneTimeCalsDone)
1105                 chan->oneTimeCalsDone = true;
1106
1107         return true;
1108 }
1109
1110 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1111                     bool bChannelChange)
1112 {
1113         struct ath_common *common = ath9k_hw_common(ah);
1114         u32 saveLedState;
1115         struct ath9k_channel *curchan = ah->curchan;
1116         u32 saveDefAntenna;
1117         u32 macStaId1;
1118         u64 tsf = 0;
1119         int i, r;
1120
1121         ah->txchainmask = common->tx_chainmask;
1122         ah->rxchainmask = common->rx_chainmask;
1123
1124         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1125                 return -EIO;
1126
1127         if (curchan && !ah->chip_fullsleep)
1128                 ath9k_hw_getnf(ah, curchan);
1129
1130         if (bChannelChange &&
1131             (ah->chip_fullsleep != true) &&
1132             (ah->curchan != NULL) &&
1133             (chan->channel != ah->curchan->channel) &&
1134             ((chan->channelFlags & CHANNEL_ALL) ==
1135              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1136              !(AR_SREV_9280(ah) || IS_CHAN_A_5MHZ_SPACED(chan) ||
1137              IS_CHAN_A_5MHZ_SPACED(ah->curchan))) {
1138
1139                 if (ath9k_hw_channel_change(ah, chan)) {
1140                         ath9k_hw_loadnf(ah, ah->curchan);
1141                         ath9k_hw_start_nfcal(ah);
1142                         return 0;
1143                 }
1144         }
1145
1146         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1147         if (saveDefAntenna == 0)
1148                 saveDefAntenna = 1;
1149
1150         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1151
1152         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1153         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1154                 tsf = ath9k_hw_gettsf64(ah);
1155
1156         saveLedState = REG_READ(ah, AR_CFG_LED) &
1157                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1158                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1159
1160         ath9k_hw_mark_phy_inactive(ah);
1161
1162         /* Only required on the first reset */
1163         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1164                 REG_WRITE(ah,
1165                           AR9271_RESET_POWER_DOWN_CONTROL,
1166                           AR9271_RADIO_RF_RST);
1167                 udelay(50);
1168         }
1169
1170         if (!ath9k_hw_chip_reset(ah, chan)) {
1171                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1172                 return -EINVAL;
1173         }
1174
1175         /* Only required on the first reset */
1176         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1177                 ah->htc_reset_init = false;
1178                 REG_WRITE(ah,
1179                           AR9271_RESET_POWER_DOWN_CONTROL,
1180                           AR9271_GATE_MAC_CTL);
1181                 udelay(50);
1182         }
1183
1184         /* Restore TSF */
1185         if (tsf && AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1186                 ath9k_hw_settsf64(ah, tsf);
1187
1188         if (AR_SREV_9280_10_OR_LATER(ah))
1189                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1190
1191         r = ath9k_hw_process_ini(ah, chan);
1192         if (r)
1193                 return r;
1194
1195         /* Setup MFP options for CCMP */
1196         if (AR_SREV_9280_20_OR_LATER(ah)) {
1197                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1198                  * frames when constructing CCMP AAD. */
1199                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1200                               0xc7ff);
1201                 ah->sw_mgmt_crypto = false;
1202         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1203                 /* Disable hardware crypto for management frames */
1204                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1205                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1206                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1207                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1208                 ah->sw_mgmt_crypto = true;
1209         } else
1210                 ah->sw_mgmt_crypto = true;
1211
1212         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1213                 ath9k_hw_set_delta_slope(ah, chan);
1214
1215         ath9k_hw_spur_mitigate_freq(ah, chan);
1216         ah->eep_ops->set_board_values(ah, chan);
1217
1218         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1219         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1220                   | macStaId1
1221                   | AR_STA_ID1_RTS_USE_DEF
1222                   | (ah->config.
1223                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1224                   | ah->sta_id1_defaults);
1225         ath9k_hw_set_operating_mode(ah, ah->opmode);
1226
1227         ath_hw_setbssidmask(common);
1228
1229         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1230
1231         ath9k_hw_write_associd(ah);
1232
1233         REG_WRITE(ah, AR_ISR, ~0);
1234
1235         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1236
1237         r = ath9k_hw_rf_set_freq(ah, chan);
1238         if (r)
1239                 return r;
1240
1241         for (i = 0; i < AR_NUM_DCU; i++)
1242                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1243
1244         ah->intr_txqs = 0;
1245         for (i = 0; i < ah->caps.total_queues; i++)
1246                 ath9k_hw_resettxqueue(ah, i);
1247
1248         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1249         ath9k_hw_init_qos(ah);
1250
1251         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1252                 ath9k_enable_rfkill(ah);
1253
1254         ath9k_hw_init_global_settings(ah);
1255
1256         if (AR_SREV_9287_12_OR_LATER(ah)) {
1257                 REG_WRITE(ah, AR_D_GBL_IFS_SIFS,
1258                           AR_D_GBL_IFS_SIFS_ASYNC_FIFO_DUR);
1259                 REG_WRITE(ah, AR_D_GBL_IFS_SLOT,
1260                           AR_D_GBL_IFS_SLOT_ASYNC_FIFO_DUR);
1261                 REG_WRITE(ah, AR_D_GBL_IFS_EIFS,
1262                           AR_D_GBL_IFS_EIFS_ASYNC_FIFO_DUR);
1263
1264                 REG_WRITE(ah, AR_TIME_OUT, AR_TIME_OUT_ACK_CTS_ASYNC_FIFO_DUR);
1265                 REG_WRITE(ah, AR_USEC, AR_USEC_ASYNC_FIFO_DUR);
1266
1267                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1268                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1269                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1270                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1271         }
1272         if (AR_SREV_9287_12_OR_LATER(ah)) {
1273                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1274                                 AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1275         }
1276
1277         REG_WRITE(ah, AR_STA_ID1,
1278                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1279
1280         ath9k_hw_set_dma(ah);
1281
1282         REG_WRITE(ah, AR_OBS, 8);
1283
1284         if (ah->config.rx_intr_mitigation) {
1285                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1286                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1287         }
1288
1289         if (ah->config.tx_intr_mitigation) {
1290                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1291                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1292         }
1293
1294         ath9k_hw_init_bb(ah, chan);
1295
1296         if (!ath9k_hw_init_cal(ah, chan))
1297                 return -EIO;
1298
1299         ath9k_hw_restore_chainmask(ah);
1300         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1301
1302         /*
1303          * For big endian systems turn on swapping for descriptors
1304          */
1305         if (AR_SREV_9100(ah)) {
1306                 u32 mask;
1307                 mask = REG_READ(ah, AR_CFG);
1308                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1309                         ath_print(common, ATH_DBG_RESET,
1310                                 "CFG Byte Swap Set 0x%x\n", mask);
1311                 } else {
1312                         mask =
1313                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1314                         REG_WRITE(ah, AR_CFG, mask);
1315                         ath_print(common, ATH_DBG_RESET,
1316                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1317                 }
1318         } else {
1319                 /* Configure AR9271 target WLAN */
1320                 if (AR_SREV_9271(ah))
1321                         REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1322 #ifdef __BIG_ENDIAN
1323                 else
1324                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1325 #endif
1326         }
1327
1328         if (ah->btcoex_hw.enabled)
1329                 ath9k_hw_btcoex_enable(ah);
1330
1331         return 0;
1332 }
1333 EXPORT_SYMBOL(ath9k_hw_reset);
1334
1335 /************************/
1336 /* Key Cache Management */
1337 /************************/
1338
1339 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry)
1340 {
1341         u32 keyType;
1342
1343         if (entry >= ah->caps.keycache_size) {
1344                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1345                           "keychache entry %u out of range\n", entry);
1346                 return false;
1347         }
1348
1349         keyType = REG_READ(ah, AR_KEYTABLE_TYPE(entry));
1350
1351         REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), 0);
1352         REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), 0);
1353         REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), 0);
1354         REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), 0);
1355         REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), 0);
1356         REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), AR_KEYTABLE_TYPE_CLR);
1357         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), 0);
1358         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), 0);
1359
1360         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1361                 u16 micentry = entry + 64;
1362
1363                 REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), 0);
1364                 REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1365                 REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), 0);
1366                 REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1367
1368         }
1369
1370         return true;
1371 }
1372 EXPORT_SYMBOL(ath9k_hw_keyreset);
1373
1374 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac)
1375 {
1376         u32 macHi, macLo;
1377
1378         if (entry >= ah->caps.keycache_size) {
1379                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1380                           "keychache entry %u out of range\n", entry);
1381                 return false;
1382         }
1383
1384         if (mac != NULL) {
1385                 macHi = (mac[5] << 8) | mac[4];
1386                 macLo = (mac[3] << 24) |
1387                         (mac[2] << 16) |
1388                         (mac[1] << 8) |
1389                         mac[0];
1390                 macLo >>= 1;
1391                 macLo |= (macHi & 1) << 31;
1392                 macHi >>= 1;
1393         } else {
1394                 macLo = macHi = 0;
1395         }
1396         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), macLo);
1397         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), macHi | AR_KEYTABLE_VALID);
1398
1399         return true;
1400 }
1401 EXPORT_SYMBOL(ath9k_hw_keysetmac);
1402
1403 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
1404                                  const struct ath9k_keyval *k,
1405                                  const u8 *mac)
1406 {
1407         const struct ath9k_hw_capabilities *pCap = &ah->caps;
1408         struct ath_common *common = ath9k_hw_common(ah);
1409         u32 key0, key1, key2, key3, key4;
1410         u32 keyType;
1411
1412         if (entry >= pCap->keycache_size) {
1413                 ath_print(common, ATH_DBG_FATAL,
1414                           "keycache entry %u out of range\n", entry);
1415                 return false;
1416         }
1417
1418         switch (k->kv_type) {
1419         case ATH9K_CIPHER_AES_OCB:
1420                 keyType = AR_KEYTABLE_TYPE_AES;
1421                 break;
1422         case ATH9K_CIPHER_AES_CCM:
1423                 if (!(pCap->hw_caps & ATH9K_HW_CAP_CIPHER_AESCCM)) {
1424                         ath_print(common, ATH_DBG_ANY,
1425                                   "AES-CCM not supported by mac rev 0x%x\n",
1426                                   ah->hw_version.macRev);
1427                         return false;
1428                 }
1429                 keyType = AR_KEYTABLE_TYPE_CCM;
1430                 break;
1431         case ATH9K_CIPHER_TKIP:
1432                 keyType = AR_KEYTABLE_TYPE_TKIP;
1433                 if (ATH9K_IS_MIC_ENABLED(ah)
1434                     && entry + 64 >= pCap->keycache_size) {
1435                         ath_print(common, ATH_DBG_ANY,
1436                                   "entry %u inappropriate for TKIP\n", entry);
1437                         return false;
1438                 }
1439                 break;
1440         case ATH9K_CIPHER_WEP:
1441                 if (k->kv_len < WLAN_KEY_LEN_WEP40) {
1442                         ath_print(common, ATH_DBG_ANY,
1443                                   "WEP key length %u too small\n", k->kv_len);
1444                         return false;
1445                 }
1446                 if (k->kv_len <= WLAN_KEY_LEN_WEP40)
1447                         keyType = AR_KEYTABLE_TYPE_40;
1448                 else if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1449                         keyType = AR_KEYTABLE_TYPE_104;
1450                 else
1451                         keyType = AR_KEYTABLE_TYPE_128;
1452                 break;
1453         case ATH9K_CIPHER_CLR:
1454                 keyType = AR_KEYTABLE_TYPE_CLR;
1455                 break;
1456         default:
1457                 ath_print(common, ATH_DBG_FATAL,
1458                           "cipher %u not supported\n", k->kv_type);
1459                 return false;
1460         }
1461
1462         key0 = get_unaligned_le32(k->kv_val + 0);
1463         key1 = get_unaligned_le16(k->kv_val + 4);
1464         key2 = get_unaligned_le32(k->kv_val + 6);
1465         key3 = get_unaligned_le16(k->kv_val + 10);
1466         key4 = get_unaligned_le32(k->kv_val + 12);
1467         if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1468                 key4 &= 0xff;
1469
1470         /*
1471          * Note: Key cache registers access special memory area that requires
1472          * two 32-bit writes to actually update the values in the internal
1473          * memory. Consequently, the exact order and pairs used here must be
1474          * maintained.
1475          */
1476
1477         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1478                 u16 micentry = entry + 64;
1479
1480                 /*
1481                  * Write inverted key[47:0] first to avoid Michael MIC errors
1482                  * on frames that could be sent or received at the same time.
1483                  * The correct key will be written in the end once everything
1484                  * else is ready.
1485                  */
1486                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), ~key0);
1487                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), ~key1);
1488
1489                 /* Write key[95:48] */
1490                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1491                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1492
1493                 /* Write key[127:96] and key type */
1494                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1495                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1496
1497                 /* Write MAC address for the entry */
1498                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1499
1500                 if (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) {
1501                         /*
1502                          * TKIP uses two key cache entries:
1503                          * Michael MIC TX/RX keys in the same key cache entry
1504                          * (idx = main index + 64):
1505                          * key0 [31:0] = RX key [31:0]
1506                          * key1 [15:0] = TX key [31:16]
1507                          * key1 [31:16] = reserved
1508                          * key2 [31:0] = RX key [63:32]
1509                          * key3 [15:0] = TX key [15:0]
1510                          * key3 [31:16] = reserved
1511                          * key4 [31:0] = TX key [63:32]
1512                          */
1513                         u32 mic0, mic1, mic2, mic3, mic4;
1514
1515                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1516                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1517                         mic1 = get_unaligned_le16(k->kv_txmic + 2) & 0xffff;
1518                         mic3 = get_unaligned_le16(k->kv_txmic + 0) & 0xffff;
1519                         mic4 = get_unaligned_le32(k->kv_txmic + 4);
1520
1521                         /* Write RX[31:0] and TX[31:16] */
1522                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1523                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), mic1);
1524
1525                         /* Write RX[63:32] and TX[15:0] */
1526                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1527                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), mic3);
1528
1529                         /* Write TX[63:32] and keyType(reserved) */
1530                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), mic4);
1531                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1532                                   AR_KEYTABLE_TYPE_CLR);
1533
1534                 } else {
1535                         /*
1536                          * TKIP uses four key cache entries (two for group
1537                          * keys):
1538                          * Michael MIC TX/RX keys are in different key cache
1539                          * entries (idx = main index + 64 for TX and
1540                          * main index + 32 + 96 for RX):
1541                          * key0 [31:0] = TX/RX MIC key [31:0]
1542                          * key1 [31:0] = reserved
1543                          * key2 [31:0] = TX/RX MIC key [63:32]
1544                          * key3 [31:0] = reserved
1545                          * key4 [31:0] = reserved
1546                          *
1547                          * Upper layer code will call this function separately
1548                          * for TX and RX keys when these registers offsets are
1549                          * used.
1550                          */
1551                         u32 mic0, mic2;
1552
1553                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1554                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1555
1556                         /* Write MIC key[31:0] */
1557                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1558                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1559
1560                         /* Write MIC key[63:32] */
1561                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1562                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1563
1564                         /* Write TX[63:32] and keyType(reserved) */
1565                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), 0);
1566                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1567                                   AR_KEYTABLE_TYPE_CLR);
1568                 }
1569
1570                 /* MAC address registers are reserved for the MIC entry */
1571                 REG_WRITE(ah, AR_KEYTABLE_MAC0(micentry), 0);
1572                 REG_WRITE(ah, AR_KEYTABLE_MAC1(micentry), 0);
1573
1574                 /*
1575                  * Write the correct (un-inverted) key[47:0] last to enable
1576                  * TKIP now that all other registers are set with correct
1577                  * values.
1578                  */
1579                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1580                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1581         } else {
1582                 /* Write key[47:0] */
1583                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1584                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1585
1586                 /* Write key[95:48] */
1587                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1588                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1589
1590                 /* Write key[127:96] and key type */
1591                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1592                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1593
1594                 /* Write MAC address for the entry */
1595                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1596         }
1597
1598         return true;
1599 }
1600 EXPORT_SYMBOL(ath9k_hw_set_keycache_entry);
1601
1602 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry)
1603 {
1604         if (entry < ah->caps.keycache_size) {
1605                 u32 val = REG_READ(ah, AR_KEYTABLE_MAC1(entry));
1606                 if (val & AR_KEYTABLE_VALID)
1607                         return true;
1608         }
1609         return false;
1610 }
1611 EXPORT_SYMBOL(ath9k_hw_keyisvalid);
1612
1613 /******************************/
1614 /* Power Management (Chipset) */
1615 /******************************/
1616
1617 /*
1618  * Notify Power Mgt is disabled in self-generated frames.
1619  * If requested, force chip to sleep.
1620  */
1621 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1622 {
1623         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1624         if (setChip) {
1625                 /*
1626                  * Clear the RTC force wake bit to allow the
1627                  * mac to go to sleep.
1628                  */
1629                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1630                             AR_RTC_FORCE_WAKE_EN);
1631                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1632                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1633
1634                 /* Shutdown chip. Active low */
1635                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1636                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1637                                     AR_RTC_RESET_EN);
1638         }
1639 }
1640
1641 /*
1642  * Notify Power Management is enabled in self-generating
1643  * frames. If request, set power mode of chip to
1644  * auto/normal.  Duration in units of 128us (1/8 TU).
1645  */
1646 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1647 {
1648         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1649         if (setChip) {
1650                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1651
1652                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1653                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1654                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1655                                   AR_RTC_FORCE_WAKE_ON_INT);
1656                 } else {
1657                         /*
1658                          * Clear the RTC force wake bit to allow the
1659                          * mac to go to sleep.
1660                          */
1661                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1662                                     AR_RTC_FORCE_WAKE_EN);
1663                 }
1664         }
1665 }
1666
1667 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1668 {
1669         u32 val;
1670         int i;
1671
1672         if (setChip) {
1673                 if ((REG_READ(ah, AR_RTC_STATUS) &
1674                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1675                         if (ath9k_hw_set_reset_reg(ah,
1676                                            ATH9K_RESET_POWER_ON) != true) {
1677                                 return false;
1678                         }
1679                         if (!AR_SREV_9300_20_OR_LATER(ah))
1680                                 ath9k_hw_init_pll(ah, NULL);
1681                 }
1682                 if (AR_SREV_9100(ah))
1683                         REG_SET_BIT(ah, AR_RTC_RESET,
1684                                     AR_RTC_RESET_EN);
1685
1686                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1687                             AR_RTC_FORCE_WAKE_EN);
1688                 udelay(50);
1689
1690                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1691                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1692                         if (val == AR_RTC_STATUS_ON)
1693                                 break;
1694                         udelay(50);
1695                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1696                                     AR_RTC_FORCE_WAKE_EN);
1697                 }
1698                 if (i == 0) {
1699                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1700                                   "Failed to wakeup in %uus\n",
1701                                   POWER_UP_TIME / 20);
1702                         return false;
1703                 }
1704         }
1705
1706         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1707
1708         return true;
1709 }
1710
1711 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1712 {
1713         struct ath_common *common = ath9k_hw_common(ah);
1714         int status = true, setChip = true;
1715         static const char *modes[] = {
1716                 "AWAKE",
1717                 "FULL-SLEEP",
1718                 "NETWORK SLEEP",
1719                 "UNDEFINED"
1720         };
1721
1722         if (ah->power_mode == mode)
1723                 return status;
1724
1725         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1726                   modes[ah->power_mode], modes[mode]);
1727
1728         switch (mode) {
1729         case ATH9K_PM_AWAKE:
1730                 status = ath9k_hw_set_power_awake(ah, setChip);
1731                 break;
1732         case ATH9K_PM_FULL_SLEEP:
1733                 ath9k_set_power_sleep(ah, setChip);
1734                 ah->chip_fullsleep = true;
1735                 break;
1736         case ATH9K_PM_NETWORK_SLEEP:
1737                 ath9k_set_power_network_sleep(ah, setChip);
1738                 break;
1739         default:
1740                 ath_print(common, ATH_DBG_FATAL,
1741                           "Unknown power mode %u\n", mode);
1742                 return false;
1743         }
1744         ah->power_mode = mode;
1745
1746         return status;
1747 }
1748 EXPORT_SYMBOL(ath9k_hw_setpower);
1749
1750 /*******************/
1751 /* Beacon Handling */
1752 /*******************/
1753
1754 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1755 {
1756         int flags = 0;
1757
1758         ah->beacon_interval = beacon_period;
1759
1760         switch (ah->opmode) {
1761         case NL80211_IFTYPE_STATION:
1762         case NL80211_IFTYPE_MONITOR:
1763                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1764                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1765                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1766                 flags |= AR_TBTT_TIMER_EN;
1767                 break;
1768         case NL80211_IFTYPE_ADHOC:
1769         case NL80211_IFTYPE_MESH_POINT:
1770                 REG_SET_BIT(ah, AR_TXCFG,
1771                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1772                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1773                           TU_TO_USEC(next_beacon +
1774                                      (ah->atim_window ? ah->
1775                                       atim_window : 1)));
1776                 flags |= AR_NDP_TIMER_EN;
1777         case NL80211_IFTYPE_AP:
1778                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1779                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1780                           TU_TO_USEC(next_beacon -
1781                                      ah->config.
1782                                      dma_beacon_response_time));
1783                 REG_WRITE(ah, AR_NEXT_SWBA,
1784                           TU_TO_USEC(next_beacon -
1785                                      ah->config.
1786                                      sw_beacon_response_time));
1787                 flags |=
1788                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1789                 break;
1790         default:
1791                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1792                           "%s: unsupported opmode: %d\n",
1793                           __func__, ah->opmode);
1794                 return;
1795                 break;
1796         }
1797
1798         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1799         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1800         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1801         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1802
1803         beacon_period &= ~ATH9K_BEACON_ENA;
1804         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1805                 ath9k_hw_reset_tsf(ah);
1806         }
1807
1808         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1809 }
1810 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1811
1812 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1813                                     const struct ath9k_beacon_state *bs)
1814 {
1815         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1816         struct ath9k_hw_capabilities *pCap = &ah->caps;
1817         struct ath_common *common = ath9k_hw_common(ah);
1818
1819         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1820
1821         REG_WRITE(ah, AR_BEACON_PERIOD,
1822                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1823         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1824                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1825
1826         REG_RMW_FIELD(ah, AR_RSSI_THR,
1827                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1828
1829         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1830
1831         if (bs->bs_sleepduration > beaconintval)
1832                 beaconintval = bs->bs_sleepduration;
1833
1834         dtimperiod = bs->bs_dtimperiod;
1835         if (bs->bs_sleepduration > dtimperiod)
1836                 dtimperiod = bs->bs_sleepduration;
1837
1838         if (beaconintval == dtimperiod)
1839                 nextTbtt = bs->bs_nextdtim;
1840         else
1841                 nextTbtt = bs->bs_nexttbtt;
1842
1843         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1844         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1845         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1846         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1847
1848         REG_WRITE(ah, AR_NEXT_DTIM,
1849                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1850         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1851
1852         REG_WRITE(ah, AR_SLEEP1,
1853                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1854                   | AR_SLEEP1_ASSUME_DTIM);
1855
1856         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1857                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1858         else
1859                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1860
1861         REG_WRITE(ah, AR_SLEEP2,
1862                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1863
1864         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1865         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1866
1867         REG_SET_BIT(ah, AR_TIMER_MODE,
1868                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1869                     AR_DTIM_TIMER_EN);
1870
1871         /* TSF Out of Range Threshold */
1872         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1873 }
1874 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1875
1876 /*******************/
1877 /* HW Capabilities */
1878 /*******************/
1879
1880 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1881 {
1882         struct ath9k_hw_capabilities *pCap = &ah->caps;
1883         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1884         struct ath_common *common = ath9k_hw_common(ah);
1885         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1886
1887         u16 capField = 0, eeval;
1888
1889         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1890         regulatory->current_rd = eeval;
1891
1892         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1893         if (AR_SREV_9285_10_OR_LATER(ah))
1894                 eeval |= AR9285_RDEXT_DEFAULT;
1895         regulatory->current_rd_ext = eeval;
1896
1897         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1898
1899         if (ah->opmode != NL80211_IFTYPE_AP &&
1900             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1901                 if (regulatory->current_rd == 0x64 ||
1902                     regulatory->current_rd == 0x65)
1903                         regulatory->current_rd += 5;
1904                 else if (regulatory->current_rd == 0x41)
1905                         regulatory->current_rd = 0x43;
1906                 ath_print(common, ATH_DBG_REGULATORY,
1907                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1908         }
1909
1910         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1911         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1912                 ath_print(common, ATH_DBG_FATAL,
1913                           "no band has been marked as supported in EEPROM.\n");
1914                 return -EINVAL;
1915         }
1916
1917         bitmap_zero(pCap->wireless_modes, ATH9K_MODE_MAX);
1918
1919         if (eeval & AR5416_OPFLAGS_11A) {
1920                 set_bit(ATH9K_MODE_11A, pCap->wireless_modes);
1921                 if (ah->config.ht_enable) {
1922                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT20))
1923                                 set_bit(ATH9K_MODE_11NA_HT20,
1924                                         pCap->wireless_modes);
1925                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT40)) {
1926                                 set_bit(ATH9K_MODE_11NA_HT40PLUS,
1927                                         pCap->wireless_modes);
1928                                 set_bit(ATH9K_MODE_11NA_HT40MINUS,
1929                                         pCap->wireless_modes);
1930                         }
1931                 }
1932         }
1933
1934         if (eeval & AR5416_OPFLAGS_11G) {
1935                 set_bit(ATH9K_MODE_11G, pCap->wireless_modes);
1936                 if (ah->config.ht_enable) {
1937                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT20))
1938                                 set_bit(ATH9K_MODE_11NG_HT20,
1939                                         pCap->wireless_modes);
1940                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT40)) {
1941                                 set_bit(ATH9K_MODE_11NG_HT40PLUS,
1942                                         pCap->wireless_modes);
1943                                 set_bit(ATH9K_MODE_11NG_HT40MINUS,
1944                                         pCap->wireless_modes);
1945                         }
1946                 }
1947         }
1948
1949         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1950         /*
1951          * For AR9271 we will temporarilly uses the rx chainmax as read from
1952          * the EEPROM.
1953          */
1954         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1955             !(eeval & AR5416_OPFLAGS_11A) &&
1956             !(AR_SREV_9271(ah)))
1957                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1958                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1959         else
1960                 /* Use rx_chainmask from EEPROM. */
1961                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1962
1963         if (!(AR_SREV_9280(ah) && (ah->hw_version.macRev == 0)))
1964                 ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1965
1966         pCap->low_2ghz_chan = 2312;
1967         pCap->high_2ghz_chan = 2732;
1968
1969         pCap->low_5ghz_chan = 4920;
1970         pCap->high_5ghz_chan = 6100;
1971
1972         pCap->hw_caps &= ~ATH9K_HW_CAP_CIPHER_CKIP;
1973         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_TKIP;
1974         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_AESCCM;
1975
1976         pCap->hw_caps &= ~ATH9K_HW_CAP_MIC_CKIP;
1977         pCap->hw_caps |= ATH9K_HW_CAP_MIC_TKIP;
1978         pCap->hw_caps |= ATH9K_HW_CAP_MIC_AESCCM;
1979
1980         if (ah->config.ht_enable)
1981                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1982         else
1983                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1984
1985         pCap->hw_caps |= ATH9K_HW_CAP_GTT;
1986         pCap->hw_caps |= ATH9K_HW_CAP_VEOL;
1987         pCap->hw_caps |= ATH9K_HW_CAP_BSSIDMASK;
1988         pCap->hw_caps &= ~ATH9K_HW_CAP_MCAST_KEYSEARCH;
1989
1990         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1991                 pCap->total_queues =
1992                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1993         else
1994                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1995
1996         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1997                 pCap->keycache_size =
1998                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1999         else
2000                 pCap->keycache_size = AR_KEYTABLE_SIZE;
2001
2002         pCap->hw_caps |= ATH9K_HW_CAP_FASTCC;
2003
2004         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
2005                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
2006         else
2007                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
2008
2009         if (AR_SREV_9271(ah))
2010                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2011         else if (AR_SREV_9285_10_OR_LATER(ah))
2012                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2013         else if (AR_SREV_9280_10_OR_LATER(ah))
2014                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2015         else
2016                 pCap->num_gpio_pins = AR_NUM_GPIO;
2017
2018         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2019                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2020                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2021         } else {
2022                 pCap->rts_aggr_limit = (8 * 1024);
2023         }
2024
2025         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
2026
2027 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2028         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2029         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2030                 ah->rfkill_gpio =
2031                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2032                 ah->rfkill_polarity =
2033                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2034
2035                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2036         }
2037 #endif
2038         if (AR_SREV_9271(ah))
2039                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2040         else
2041                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2042
2043         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2044                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2045         else
2046                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2047
2048         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
2049                 pCap->reg_cap =
2050                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2051                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
2052                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
2053                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
2054         } else {
2055                 pCap->reg_cap =
2056                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2057                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
2058         }
2059
2060         /* Advertise midband for AR5416 with FCC midband set in eeprom */
2061         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
2062             AR_SREV_5416(ah))
2063                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
2064
2065         pCap->num_antcfg_5ghz =
2066                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
2067         pCap->num_antcfg_2ghz =
2068                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
2069
2070         if (AR_SREV_9280_10_OR_LATER(ah) &&
2071             ath9k_hw_btcoex_supported(ah)) {
2072                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
2073                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
2074
2075                 if (AR_SREV_9285(ah)) {
2076                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2077                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
2078                 } else {
2079                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2080                 }
2081         } else {
2082                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2083         }
2084
2085         if (AR_SREV_9300_20_OR_LATER(ah)) {
2086                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA;
2087                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2088                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2089                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2090                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2091         } else {
2092                 pCap->tx_desc_len = sizeof(struct ath_desc);
2093         }
2094
2095         if (AR_SREV_9300_20_OR_LATER(ah))
2096                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2097
2098         return 0;
2099 }
2100
2101 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2102                             u32 capability, u32 *result)
2103 {
2104         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2105         switch (type) {
2106         case ATH9K_CAP_CIPHER:
2107                 switch (capability) {
2108                 case ATH9K_CIPHER_AES_CCM:
2109                 case ATH9K_CIPHER_AES_OCB:
2110                 case ATH9K_CIPHER_TKIP:
2111                 case ATH9K_CIPHER_WEP:
2112                 case ATH9K_CIPHER_MIC:
2113                 case ATH9K_CIPHER_CLR:
2114                         return true;
2115                 default:
2116                         return false;
2117                 }
2118         case ATH9K_CAP_TKIP_MIC:
2119                 switch (capability) {
2120                 case 0:
2121                         return true;
2122                 case 1:
2123                         return (ah->sta_id1_defaults &
2124                                 AR_STA_ID1_CRPT_MIC_ENABLE) ? true :
2125                         false;
2126                 }
2127         case ATH9K_CAP_TKIP_SPLIT:
2128                 return (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) ?
2129                         false : true;
2130         case ATH9K_CAP_MCAST_KEYSRCH:
2131                 switch (capability) {
2132                 case 0:
2133                         return true;
2134                 case 1:
2135                         if (REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_ADHOC) {
2136                                 return false;
2137                         } else {
2138                                 return (ah->sta_id1_defaults &
2139                                         AR_STA_ID1_MCAST_KSRCH) ? true :
2140                                         false;
2141                         }
2142                 }
2143                 return false;
2144         case ATH9K_CAP_TXPOW:
2145                 switch (capability) {
2146                 case 0:
2147                         return 0;
2148                 case 1:
2149                         *result = regulatory->power_limit;
2150                         return 0;
2151                 case 2:
2152                         *result = regulatory->max_power_level;
2153                         return 0;
2154                 case 3:
2155                         *result = regulatory->tp_scale;
2156                         return 0;
2157                 }
2158                 return false;
2159         case ATH9K_CAP_DS:
2160                 return (AR_SREV_9280_20_OR_LATER(ah) &&
2161                         (ah->eep_ops->get_eeprom(ah, EEP_RC_CHAIN_MASK) == 1))
2162                         ? false : true;
2163         default:
2164                 return false;
2165         }
2166 }
2167 EXPORT_SYMBOL(ath9k_hw_getcapability);
2168
2169 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2170                             u32 capability, u32 setting, int *status)
2171 {
2172         switch (type) {
2173         case ATH9K_CAP_TKIP_MIC:
2174                 if (setting)
2175                         ah->sta_id1_defaults |=
2176                                 AR_STA_ID1_CRPT_MIC_ENABLE;
2177                 else
2178                         ah->sta_id1_defaults &=
2179                                 ~AR_STA_ID1_CRPT_MIC_ENABLE;
2180                 return true;
2181         case ATH9K_CAP_MCAST_KEYSRCH:
2182                 if (setting)
2183                         ah->sta_id1_defaults |= AR_STA_ID1_MCAST_KSRCH;
2184                 else
2185                         ah->sta_id1_defaults &= ~AR_STA_ID1_MCAST_KSRCH;
2186                 return true;
2187         default:
2188                 return false;
2189         }
2190 }
2191 EXPORT_SYMBOL(ath9k_hw_setcapability);
2192
2193 /****************************/
2194 /* GPIO / RFKILL / Antennae */
2195 /****************************/
2196
2197 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2198                                          u32 gpio, u32 type)
2199 {
2200         int addr;
2201         u32 gpio_shift, tmp;
2202
2203         if (gpio > 11)
2204                 addr = AR_GPIO_OUTPUT_MUX3;
2205         else if (gpio > 5)
2206                 addr = AR_GPIO_OUTPUT_MUX2;
2207         else
2208                 addr = AR_GPIO_OUTPUT_MUX1;
2209
2210         gpio_shift = (gpio % 6) * 5;
2211
2212         if (AR_SREV_9280_20_OR_LATER(ah)
2213             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2214                 REG_RMW(ah, addr, (type << gpio_shift),
2215                         (0x1f << gpio_shift));
2216         } else {
2217                 tmp = REG_READ(ah, addr);
2218                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2219                 tmp &= ~(0x1f << gpio_shift);
2220                 tmp |= (type << gpio_shift);
2221                 REG_WRITE(ah, addr, tmp);
2222         }
2223 }
2224
2225 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2226 {
2227         u32 gpio_shift;
2228
2229         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2230
2231         gpio_shift = gpio << 1;
2232
2233         REG_RMW(ah,
2234                 AR_GPIO_OE_OUT,
2235                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2236                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2237 }
2238 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2239
2240 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2241 {
2242 #define MS_REG_READ(x, y) \
2243         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2244
2245         if (gpio >= ah->caps.num_gpio_pins)
2246                 return 0xffffffff;
2247
2248         if (AR_SREV_9300_20_OR_LATER(ah))
2249                 return MS_REG_READ(AR9300, gpio) != 0;
2250         else if (AR_SREV_9271(ah))
2251                 return MS_REG_READ(AR9271, gpio) != 0;
2252         else if (AR_SREV_9287_10_OR_LATER(ah))
2253                 return MS_REG_READ(AR9287, gpio) != 0;
2254         else if (AR_SREV_9285_10_OR_LATER(ah))
2255                 return MS_REG_READ(AR9285, gpio) != 0;
2256         else if (AR_SREV_9280_10_OR_LATER(ah))
2257                 return MS_REG_READ(AR928X, gpio) != 0;
2258         else
2259                 return MS_REG_READ(AR, gpio) != 0;
2260 }
2261 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2262
2263 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2264                          u32 ah_signal_type)
2265 {
2266         u32 gpio_shift;
2267
2268         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2269
2270         gpio_shift = 2 * gpio;
2271
2272         REG_RMW(ah,
2273                 AR_GPIO_OE_OUT,
2274                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2275                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2276 }
2277 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2278
2279 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2280 {
2281         if (AR_SREV_9271(ah))
2282                 val = ~val;
2283
2284         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2285                 AR_GPIO_BIT(gpio));
2286 }
2287 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2288
2289 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2290 {
2291         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2292 }
2293 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2294
2295 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2296 {
2297         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2298 }
2299 EXPORT_SYMBOL(ath9k_hw_setantenna);
2300
2301 /*********************/
2302 /* General Operation */
2303 /*********************/
2304
2305 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2306 {
2307         u32 bits = REG_READ(ah, AR_RX_FILTER);
2308         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2309
2310         if (phybits & AR_PHY_ERR_RADAR)
2311                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2312         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2313                 bits |= ATH9K_RX_FILTER_PHYERR;
2314
2315         return bits;
2316 }
2317 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2318
2319 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2320 {
2321         u32 phybits;
2322
2323         REG_WRITE(ah, AR_RX_FILTER, bits);
2324
2325         phybits = 0;
2326         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2327                 phybits |= AR_PHY_ERR_RADAR;
2328         if (bits & ATH9K_RX_FILTER_PHYERR)
2329                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2330         REG_WRITE(ah, AR_PHY_ERR, phybits);
2331
2332         if (phybits)
2333                 REG_WRITE(ah, AR_RXCFG,
2334                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2335         else
2336                 REG_WRITE(ah, AR_RXCFG,
2337                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2338 }
2339 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2340
2341 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2342 {
2343         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2344                 return false;
2345
2346         ath9k_hw_init_pll(ah, NULL);
2347         return true;
2348 }
2349 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2350
2351 bool ath9k_hw_disable(struct ath_hw *ah)
2352 {
2353         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2354                 return false;
2355
2356         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2357                 return false;
2358
2359         ath9k_hw_init_pll(ah, NULL);
2360         return true;
2361 }
2362 EXPORT_SYMBOL(ath9k_hw_disable);
2363
2364 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2365 {
2366         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2367         struct ath9k_channel *chan = ah->curchan;
2368         struct ieee80211_channel *channel = chan->chan;
2369
2370         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2371
2372         ah->eep_ops->set_txpower(ah, chan,
2373                                  ath9k_regd_get_ctl(regulatory, chan),
2374                                  channel->max_antenna_gain * 2,
2375                                  channel->max_power * 2,
2376                                  min((u32) MAX_RATE_POWER,
2377                                  (u32) regulatory->power_limit));
2378 }
2379 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2380
2381 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac)
2382 {
2383         memcpy(ath9k_hw_common(ah)->macaddr, mac, ETH_ALEN);
2384 }
2385 EXPORT_SYMBOL(ath9k_hw_setmac);
2386
2387 void ath9k_hw_setopmode(struct ath_hw *ah)
2388 {
2389         ath9k_hw_set_operating_mode(ah, ah->opmode);
2390 }
2391 EXPORT_SYMBOL(ath9k_hw_setopmode);
2392
2393 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2394 {
2395         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2396         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2397 }
2398 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2399
2400 void ath9k_hw_write_associd(struct ath_hw *ah)
2401 {
2402         struct ath_common *common = ath9k_hw_common(ah);
2403
2404         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2405         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2406                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2407 }
2408 EXPORT_SYMBOL(ath9k_hw_write_associd);
2409
2410 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2411 {
2412         u64 tsf;
2413
2414         tsf = REG_READ(ah, AR_TSF_U32);
2415         tsf = (tsf << 32) | REG_READ(ah, AR_TSF_L32);
2416
2417         return tsf;
2418 }
2419 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2420
2421 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2422 {
2423         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2424         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2425 }
2426 EXPORT_SYMBOL(ath9k_hw_settsf64);
2427
2428 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2429 {
2430         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2431                            AH_TSF_WRITE_TIMEOUT))
2432                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2433                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2434
2435         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2436 }
2437 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2438
2439 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2440 {
2441         if (setting)
2442                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2443         else
2444                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2445 }
2446 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2447
2448 /*
2449  *  Extend 15-bit time stamp from rx descriptor to
2450  *  a full 64-bit TSF using the current h/w TSF.
2451 */
2452 u64 ath9k_hw_extend_tsf(struct ath_hw *ah, u32 rstamp)
2453 {
2454         u64 tsf;
2455
2456         tsf = ath9k_hw_gettsf64(ah);
2457         if ((tsf & 0x7fff) < rstamp)
2458                 tsf -= 0x8000;
2459         return (tsf & ~0x7fff) | rstamp;
2460 }
2461 EXPORT_SYMBOL(ath9k_hw_extend_tsf);
2462
2463 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2464 {
2465         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2466         u32 macmode;
2467
2468         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2469                 macmode = AR_2040_JOINED_RX_CLEAR;
2470         else
2471                 macmode = 0;
2472
2473         REG_WRITE(ah, AR_2040_MODE, macmode);
2474 }
2475
2476 /* HW Generic timers configuration */
2477
2478 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2479 {
2480         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2481         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2482         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2483         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2484         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2485         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2486         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2487         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2488         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2489         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2490                                 AR_NDP2_TIMER_MODE, 0x0002},
2491         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2492                                 AR_NDP2_TIMER_MODE, 0x0004},
2493         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2494                                 AR_NDP2_TIMER_MODE, 0x0008},
2495         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2496                                 AR_NDP2_TIMER_MODE, 0x0010},
2497         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2498                                 AR_NDP2_TIMER_MODE, 0x0020},
2499         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2500                                 AR_NDP2_TIMER_MODE, 0x0040},
2501         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2502                                 AR_NDP2_TIMER_MODE, 0x0080}
2503 };
2504
2505 /* HW generic timer primitives */
2506
2507 /* compute and clear index of rightmost 1 */
2508 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2509 {
2510         u32 b;
2511
2512         b = *mask;
2513         b &= (0-b);
2514         *mask &= ~b;
2515         b *= debruijn32;
2516         b >>= 27;
2517
2518         return timer_table->gen_timer_index[b];
2519 }
2520
2521 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2522 {
2523         return REG_READ(ah, AR_TSF_L32);
2524 }
2525 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2526
2527 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2528                                           void (*trigger)(void *),
2529                                           void (*overflow)(void *),
2530                                           void *arg,
2531                                           u8 timer_index)
2532 {
2533         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2534         struct ath_gen_timer *timer;
2535
2536         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2537
2538         if (timer == NULL) {
2539                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2540                           "Failed to allocate memory"
2541                           "for hw timer[%d]\n", timer_index);
2542                 return NULL;
2543         }
2544
2545         /* allocate a hardware generic timer slot */
2546         timer_table->timers[timer_index] = timer;
2547         timer->index = timer_index;
2548         timer->trigger = trigger;
2549         timer->overflow = overflow;
2550         timer->arg = arg;
2551
2552         return timer;
2553 }
2554 EXPORT_SYMBOL(ath_gen_timer_alloc);
2555
2556 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2557                               struct ath_gen_timer *timer,
2558                               u32 timer_next,
2559                               u32 timer_period)
2560 {
2561         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2562         u32 tsf;
2563
2564         BUG_ON(!timer_period);
2565
2566         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2567
2568         tsf = ath9k_hw_gettsf32(ah);
2569
2570         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2571                   "curent tsf %x period %x"
2572                   "timer_next %x\n", tsf, timer_period, timer_next);
2573
2574         /*
2575          * Pull timer_next forward if the current TSF already passed it
2576          * because of software latency
2577          */
2578         if (timer_next < tsf)
2579                 timer_next = tsf + timer_period;
2580
2581         /*
2582          * Program generic timer registers
2583          */
2584         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2585                  timer_next);
2586         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2587                   timer_period);
2588         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2589                     gen_tmr_configuration[timer->index].mode_mask);
2590
2591         /* Enable both trigger and thresh interrupt masks */
2592         REG_SET_BIT(ah, AR_IMR_S5,
2593                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2594                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2595 }
2596 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2597
2598 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2599 {
2600         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2601
2602         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2603                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2604                 return;
2605         }
2606
2607         /* Clear generic timer enable bits. */
2608         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2609                         gen_tmr_configuration[timer->index].mode_mask);
2610
2611         /* Disable both trigger and thresh interrupt masks */
2612         REG_CLR_BIT(ah, AR_IMR_S5,
2613                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2614                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2615
2616         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2617 }
2618 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2619
2620 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2621 {
2622         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2623
2624         /* free the hardware generic timer slot */
2625         timer_table->timers[timer->index] = NULL;
2626         kfree(timer);
2627 }
2628 EXPORT_SYMBOL(ath_gen_timer_free);
2629
2630 /*
2631  * Generic Timer Interrupts handling
2632  */
2633 void ath_gen_timer_isr(struct ath_hw *ah)
2634 {
2635         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2636         struct ath_gen_timer *timer;
2637         struct ath_common *common = ath9k_hw_common(ah);
2638         u32 trigger_mask, thresh_mask, index;
2639
2640         /* get hardware generic timer interrupt status */
2641         trigger_mask = ah->intr_gen_timer_trigger;
2642         thresh_mask = ah->intr_gen_timer_thresh;
2643         trigger_mask &= timer_table->timer_mask.val;
2644         thresh_mask &= timer_table->timer_mask.val;
2645
2646         trigger_mask &= ~thresh_mask;
2647
2648         while (thresh_mask) {
2649                 index = rightmost_index(timer_table, &thresh_mask);
2650                 timer = timer_table->timers[index];
2651                 BUG_ON(!timer);
2652                 ath_print(common, ATH_DBG_HWTIMER,
2653                           "TSF overflow for Gen timer %d\n", index);
2654                 timer->overflow(timer->arg);
2655         }
2656
2657         while (trigger_mask) {
2658                 index = rightmost_index(timer_table, &trigger_mask);
2659                 timer = timer_table->timers[index];
2660                 BUG_ON(!timer);
2661                 ath_print(common, ATH_DBG_HWTIMER,
2662                           "Gen timer[%d] trigger\n", index);
2663                 timer->trigger(timer->arg);
2664         }
2665 }
2666 EXPORT_SYMBOL(ath_gen_timer_isr);
2667
2668 /********/
2669 /* HTC  */
2670 /********/
2671
2672 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2673 {
2674         ah->htc_reset_init = true;
2675 }
2676 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2677
2678 static struct {
2679         u32 version;
2680         const char * name;
2681 } ath_mac_bb_names[] = {
2682         /* Devices with external radios */
2683         { AR_SREV_VERSION_5416_PCI,     "5416" },
2684         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2685         { AR_SREV_VERSION_9100,         "9100" },
2686         { AR_SREV_VERSION_9160,         "9160" },
2687         /* Single-chip solutions */
2688         { AR_SREV_VERSION_9280,         "9280" },
2689         { AR_SREV_VERSION_9285,         "9285" },
2690         { AR_SREV_VERSION_9287,         "9287" },
2691         { AR_SREV_VERSION_9271,         "9271" },
2692         { AR_SREV_VERSION_9300,         "9300" },
2693 };
2694
2695 /* For devices with external radios */
2696 static struct {
2697         u16 version;
2698         const char * name;
2699 } ath_rf_names[] = {
2700         { 0,                            "5133" },
2701         { AR_RAD5133_SREV_MAJOR,        "5133" },
2702         { AR_RAD5122_SREV_MAJOR,        "5122" },
2703         { AR_RAD2133_SREV_MAJOR,        "2133" },
2704         { AR_RAD2122_SREV_MAJOR,        "2122" }
2705 };
2706
2707 /*
2708  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2709  */
2710 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2711 {
2712         int i;
2713
2714         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2715                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2716                         return ath_mac_bb_names[i].name;
2717                 }
2718         }
2719
2720         return "????";
2721 }
2722
2723 /*
2724  * Return the RF name. "????" is returned if the RF is unknown.
2725  * Used for devices with external radios.
2726  */
2727 static const char *ath9k_hw_rf_name(u16 rf_version)
2728 {
2729         int i;
2730
2731         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2732                 if (ath_rf_names[i].version == rf_version) {
2733                         return ath_rf_names[i].name;
2734                 }
2735         }
2736
2737         return "????";
2738 }
2739
2740 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2741 {
2742         int used;
2743
2744         /* chipsets >= AR9280 are single-chip */
2745         if (AR_SREV_9280_10_OR_LATER(ah)) {
2746                 used = snprintf(hw_name, len,
2747                                "Atheros AR%s Rev:%x",
2748                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2749                                ah->hw_version.macRev);
2750         }
2751         else {
2752                 used = snprintf(hw_name, len,
2753                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2754                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2755                                ah->hw_version.macRev,
2756                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2757                                                 AR_RADIO_SREV_MAJOR)),
2758                                ah->hw_version.phyRev);
2759         }
2760
2761         hw_name[used] = '\0';
2762 }
2763 EXPORT_SYMBOL(ath9k_hw_name);