drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <asm/unaligned.h>
  21
  22 #include "hw.h"
  23 #include "hw-ops.h"
  24 #include "rc.h"
  25 #include "ar9003_mac.h"
  26 #include "ar9003_mci.h"
  27 #include "debug.h"
  28 #include "ath9k.h"
  29
  30 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  31
  32 MODULE_AUTHOR("Atheros Communications");
  33 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  34 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  35 MODULE_LICENSE("Dual BSD/GPL");
  36
  37 static int __init ath9k_init(void)
  38 {
  39         return 0;
  40 }
  41 module_init(ath9k_init);
  42
  43 static void __exit ath9k_exit(void)
  44 {
  45         return;
  46 }
  47 module_exit(ath9k_exit);
  48
  49 /* Private hardware callbacks */
  50
  51 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  52 {
  53         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  54 }
  55
  56 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  57 {
  58         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  59 }
  60
  61 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  62                                         struct ath9k_channel *chan)
  63 {
  64         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  65 }
  66
  67 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  68 {
  69         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  70                 return;
  71
  72         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  73 }
  74
  75 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  76 {
  77         /* You will not have this callback if using the old ANI */
  78         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  79                 return;
  80
  81         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  82 }
  83
  84 /********************/
  85 /* Helper Functions */
  86 /********************/
  87
  88 #ifdef CONFIG_ATH9K_DEBUGFS
  89
  90 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause)
  91 {
  92         struct ath_softc *sc = common->priv;
  93         if (sync_cause)
  94                 sc->debug.stats.istats.sync_cause_all++;
  95         if (sync_cause & AR_INTR_SYNC_RTC_IRQ)
  96                 sc->debug.stats.istats.sync_rtc_irq++;
  97         if (sync_cause & AR_INTR_SYNC_MAC_IRQ)
  98                 sc->debug.stats.istats.sync_mac_irq++;
  99         if (sync_cause & AR_INTR_SYNC_EEPROM_ILLEGAL_ACCESS)
 100                 sc->debug.stats.istats.eeprom_illegal_access++;
 101         if (sync_cause & AR_INTR_SYNC_APB_TIMEOUT)
 102                 sc->debug.stats.istats.apb_timeout++;
 103         if (sync_cause & AR_INTR_SYNC_PCI_MODE_CONFLICT)
 104                 sc->debug.stats.istats.pci_mode_conflict++;
 105         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL)
 106                 sc->debug.stats.istats.host1_fatal++;
 107         if (sync_cause & AR_INTR_SYNC_HOST1_PERR)
 108                 sc->debug.stats.istats.host1_perr++;
 109         if (sync_cause & AR_INTR_SYNC_TRCV_FIFO_PERR)
 110                 sc->debug.stats.istats.trcv_fifo_perr++;
 111         if (sync_cause & AR_INTR_SYNC_RADM_CPL_EP)
 112                 sc->debug.stats.istats.radm_cpl_ep++;
 113         if (sync_cause & AR_INTR_SYNC_RADM_CPL_DLLP_ABORT)
 114                 sc->debug.stats.istats.radm_cpl_dllp_abort++;
 115         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TLP_ABORT)
 116                 sc->debug.stats.istats.radm_cpl_tlp_abort++;
 117         if (sync_cause & AR_INTR_SYNC_RADM_CPL_ECRC_ERR)
 118                 sc->debug.stats.istats.radm_cpl_ecrc_err++;
 119         if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT)
 120                 sc->debug.stats.istats.radm_cpl_timeout++;
 121         if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
 122                 sc->debug.stats.istats.local_timeout++;
 123         if (sync_cause & AR_INTR_SYNC_PM_ACCESS)
 124                 sc->debug.stats.istats.pm_access++;
 125         if (sync_cause & AR_INTR_SYNC_MAC_AWAKE)
 126                 sc->debug.stats.istats.mac_awake++;
 127         if (sync_cause & AR_INTR_SYNC_MAC_ASLEEP)
 128                 sc->debug.stats.istats.mac_asleep++;
 129         if (sync_cause & AR_INTR_SYNC_MAC_SLEEP_ACCESS)
 130                 sc->debug.stats.istats.mac_sleep_access++;
 131 }
 132 #endif
 133
 134
 135 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
 136 {
 137         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 138         struct ath_common *common = ath9k_hw_common(ah);
 139         unsigned int clockrate;
 140
 141         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
 142         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
 143                 clockrate = 117;
 144         else if (!ah->curchan) /* should really check for CCK instead */
 145                 clockrate = ATH9K_CLOCK_RATE_CCK;
 146         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
 147                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
 148         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 149                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 150         else
 151                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
 152
 153         if (conf_is_ht40(conf))
 154                 clockrate *= 2;
 155
 156         if (ah->curchan) {
 157                 if (IS_CHAN_HALF_RATE(ah->curchan))
 158                         clockrate /= 2;
 159                 if (IS_CHAN_QUARTER_RATE(ah->curchan))
 160                         clockrate /= 4;
 161         }
 162
 163         common->clockrate = clockrate;
 164 }
 165
 166 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 167 {
 168         struct ath_common *common = ath9k_hw_common(ah);
 169
 170         return usecs * common->clockrate;
 171 }
 172
 173 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 174 {
 175         int i;
 176
 177         BUG_ON(timeout < AH_TIME_QUANTUM);
 178
 179         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 180                 if ((REG_READ(ah, reg) & mask) == val)
 181                         return true;
 182
 183                 udelay(AH_TIME_QUANTUM);
 184         }
 185
 186         ath_dbg(ath9k_hw_common(ah), ANY,
 187                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 188                 timeout, reg, REG_READ(ah, reg), mask, val);
 189
 190         return false;
 191 }
 192 EXPORT_SYMBOL(ath9k_hw_wait);
 193
 194 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 195                           int hw_delay)
 196 {
 197         if (IS_CHAN_B(chan))
 198                 hw_delay = (4 * hw_delay) / 22;
 199         else
 200                 hw_delay /= 10;
 201
 202         if (IS_CHAN_HALF_RATE(chan))
 203                 hw_delay *= 2;
 204         else if (IS_CHAN_QUARTER_RATE(chan))
 205                 hw_delay *= 4;
 206
 207         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 208 }
 209
 210 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 211                           int column, unsigned int *writecnt)
 212 {
 213         int r;
 214
 215         ENABLE_REGWRITE_BUFFER(ah);
 216         for (r = 0; r < array->ia_rows; r++) {
 217                 REG_WRITE(ah, INI_RA(array, r, 0),
 218                           INI_RA(array, r, column));
 219                 DO_DELAY(*writecnt);
 220         }
 221         REGWRITE_BUFFER_FLUSH(ah);
 222 }
 223
 224 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 225 {
 226         u32 retval;
 227         int i;
 228
 229         for (i = 0, retval = 0; i < n; i++) {
 230                 retval = (retval << 1) | (val & 1);
 231                 val >>= 1;
 232         }
 233         return retval;
 234 }
 235
 236 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 237                            u8 phy, int kbps,
 238                            u32 frameLen, u16 rateix,
 239                            bool shortPreamble)
 240 {
 241         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 242
 243         if (kbps == 0)
 244                 return 0;
 245
 246         switch (phy) {
 247         case WLAN_RC_PHY_CCK:
 248                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 249                 if (shortPreamble)
 250                         phyTime >>= 1;
 251                 numBits = frameLen << 3;
 252                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 253                 break;
 254         case WLAN_RC_PHY_OFDM:
 255                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 256                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 257                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 258                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 259                         txTime = OFDM_SIFS_TIME_QUARTER
 260                                 + OFDM_PREAMBLE_TIME_QUARTER
 261                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 262                 } else if (ah->curchan &&
 263                            IS_CHAN_HALF_RATE(ah->curchan)) {
 264                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 265                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 266                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 267                         txTime = OFDM_SIFS_TIME_HALF +
 268                                 OFDM_PREAMBLE_TIME_HALF
 269                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 270                 } else {
 271                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 272                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 273                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 274                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 275                                 + (numSymbols * OFDM_SYMBOL_TIME);
 276                 }
 277                 break;
 278         default:
 279                 ath_err(ath9k_hw_common(ah),
 280                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 281                 txTime = 0;
 282                 break;
 283         }
 284
 285         return txTime;
 286 }
 287 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 288
 289 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 290                                   struct ath9k_channel *chan,
 291                                   struct chan_centers *centers)
 292 {
 293         int8_t extoff;
 294
 295         if (!IS_CHAN_HT40(chan)) {
 296                 centers->ctl_center = centers->ext_center =
 297                         centers->synth_center = chan->channel;
 298                 return;
 299         }
 300
 301         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 302             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 303                 centers->synth_center =
 304                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 305                 extoff = 1;
 306         } else {
 307                 centers->synth_center =
 308                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 309                 extoff = -1;
 310         }
 311
 312         centers->ctl_center =
 313                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 314         /* 25 MHz spacing is supported by hw but not on upper layers */
 315         centers->ext_center =
 316                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 317 }
 318
 319 /******************/
 320 /* Chip Revisions */
 321 /******************/
 322
 323 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 324 {
 325         u32 val;
 326
 327         switch (ah->hw_version.devid) {
 328         case AR5416_AR9100_DEVID:
 329                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 330                 break;
 331         case AR9300_DEVID_AR9330:
 332                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 333                 if (ah->get_mac_revision) {
 334                         ah->hw_version.macRev = ah->get_mac_revision();
 335                 } else {
 336                         val = REG_READ(ah, AR_SREV);
 337                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 338                 }
 339                 return;
 340         case AR9300_DEVID_AR9340:
 341                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 342                 val = REG_READ(ah, AR_SREV);
 343                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 344                 return;
 345         }
 346
 347         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 348
 349         if (val == 0xFF) {
 350                 val = REG_READ(ah, AR_SREV);
 351                 ah->hw_version.macVersion =
 352                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 353                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 354
 355                 if (AR_SREV_9462(ah))
 356                         ah->is_pciexpress = true;
 357                 else
 358                         ah->is_pciexpress = (val &
 359                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 360         } else {
 361                 if (!AR_SREV_9100(ah))
 362                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 363
 364                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 365
 366                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 367                         ah->is_pciexpress = true;
 368         }
 369 }
 370
 371 /************************************/
 372 /* HW Attach, Detach, Init Routines */
 373 /************************************/
 374
 375 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 376 {
 377         if (!AR_SREV_5416(ah))
 378                 return;
 379
 380         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 381         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 382         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 383         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 384         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 385         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 386         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 387         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 388         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 389
 390         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 391 }
 392
 393 /* This should work for all families including legacy */
 394 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 395 {
 396         struct ath_common *common = ath9k_hw_common(ah);
 397         u32 regAddr[2] = { AR_STA_ID0 };
 398         u32 regHold[2];
 399         static const u32 patternData[4] = {
 400                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 401         };
 402         int i, j, loop_max;
 403
 404         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 405                 loop_max = 2;
 406                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 407         } else
 408                 loop_max = 1;
 409
 410         for (i = 0; i < loop_max; i++) {
 411                 u32 addr = regAddr[i];
 412                 u32 wrData, rdData;
 413
 414                 regHold[i] = REG_READ(ah, addr);
 415                 for (j = 0; j < 0x100; j++) {
 416                         wrData = (j << 16) | j;
 417                         REG_WRITE(ah, addr, wrData);
 418                         rdData = REG_READ(ah, addr);
 419                         if (rdData != wrData) {
 420                                 ath_err(common,
 421                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 422                                         addr, wrData, rdData);
 423                                 return false;
 424                         }
 425                 }
 426                 for (j = 0; j < 4; j++) {
 427                         wrData = patternData[j];
 428                         REG_WRITE(ah, addr, wrData);
 429                         rdData = REG_READ(ah, addr);
 430                         if (wrData != rdData) {
 431                                 ath_err(common,
 432                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 433                                         addr, wrData, rdData);
 434                                 return false;
 435                         }
 436                 }
 437                 REG_WRITE(ah, regAddr[i], regHold[i]);
 438         }
 439         udelay(100);
 440
 441         return true;
 442 }
 443
 444 static void ath9k_hw_init_config(struct ath_hw *ah)
 445 {
 446         int i;
 447
 448         ah->config.dma_beacon_response_time = 1;
 449         ah->config.sw_beacon_response_time = 6;
 450         ah->config.additional_swba_backoff = 0;
 451         ah->config.ack_6mb = 0x0;
 452         ah->config.cwm_ignore_extcca = 0;
 453         ah->config.pcie_clock_req = 0;
 454         ah->config.pcie_waen = 0;
 455         ah->config.analog_shiftreg = 1;
 456         ah->config.enable_ani = true;
 457
 458         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 459                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 460                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 461         }
 462
 463         /* PAPRD needs some more work to be enabled */
 464         ah->config.paprd_disable = 1;
 465
 466         ah->config.rx_intr_mitigation = true;
 467         ah->config.pcieSerDesWrite = true;
 468
 469         /*
 470          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 471          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 472          * This means we use it for all AR5416 devices, and the few
 473          * minor PCI AR9280 devices out there.
 474          *
 475          * Serialization is required because these devices do not handle
 476          * well the case of two concurrent reads/writes due to the latency
 477          * involved. During one read/write another read/write can be issued
 478          * on another CPU while the previous read/write may still be working
 479          * on our hardware, if we hit this case the hardware poops in a loop.
 480          * We prevent this by serializing reads and writes.
 481          *
 482          * This issue is not present on PCI-Express devices or pre-AR5416
 483          * devices (legacy, 802.11abg).
 484          */
 485         if (num_possible_cpus() > 1)
 486                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 487 }
 488
 489 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 490 {
 491         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 492
 493         regulatory->country_code = CTRY_DEFAULT;
 494         regulatory->power_limit = MAX_RATE_POWER;
 495
 496         ah->hw_version.magic = AR5416_MAGIC;
 497         ah->hw_version.subvendorid = 0;
 498
 499         ah->atim_window = 0;
 500         ah->sta_id1_defaults =
 501                 AR_STA_ID1_CRPT_MIC_ENABLE |
 502                 AR_STA_ID1_MCAST_KSRCH;
 503         if (AR_SREV_9100(ah))
 504                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 505         ah->slottime = ATH9K_SLOT_TIME_9;
 506         ah->globaltxtimeout = (u32) -1;
 507         ah->power_mode = ATH9K_PM_UNDEFINED;
 508         ah->htc_reset_init = true;
 509 }
 510
 511 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 512 {
 513         struct ath_common *common = ath9k_hw_common(ah);
 514         u32 sum;
 515         int i;
 516         u16 eeval;
 517         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 518
 519         sum = 0;
 520         for (i = 0; i < 3; i++) {
 521                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 522                 sum += eeval;
 523                 common->macaddr[2 * i] = eeval >> 8;
 524                 common->macaddr[2 * i + 1] = eeval & 0xff;
 525         }
 526         if (sum == 0 || sum == 0xffff * 3)
 527                 return -EADDRNOTAVAIL;
 528
 529         return 0;
 530 }
 531
 532 static int ath9k_hw_post_init(struct ath_hw *ah)
 533 {
 534         struct ath_common *common = ath9k_hw_common(ah);
 535         int ecode;
 536
 537         if (common->bus_ops->ath_bus_type != ATH_USB) {
 538                 if (!ath9k_hw_chip_test(ah))
 539                         return -ENODEV;
 540         }
 541
 542         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 543                 ecode = ar9002_hw_rf_claim(ah);
 544                 if (ecode != 0)
 545                         return ecode;
 546         }
 547
 548         ecode = ath9k_hw_eeprom_init(ah);
 549         if (ecode != 0)
 550                 return ecode;
 551
 552         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 553                 ah->eep_ops->get_eeprom_ver(ah),
 554                 ah->eep_ops->get_eeprom_rev(ah));
 555
 556         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 557         if (ecode) {
 558                 ath_err(ath9k_hw_common(ah),
 559                         "Failed allocating banks for external radio\n");
 560                 ath9k_hw_rf_free_ext_banks(ah);
 561                 return ecode;
 562         }
 563
 564         if (ah->config.enable_ani) {
 565                 ath9k_hw_ani_setup(ah);
 566                 ath9k_hw_ani_init(ah);
 567         }
 568
 569         return 0;
 570 }
 571
 572 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 573 {
 574         if (AR_SREV_9300_20_OR_LATER(ah))
 575                 ar9003_hw_attach_ops(ah);
 576         else
 577                 ar9002_hw_attach_ops(ah);
 578 }
 579
 580 /* Called for all hardware families */
 581 static int __ath9k_hw_init(struct ath_hw *ah)
 582 {
 583         struct ath_common *common = ath9k_hw_common(ah);
 584         int r = 0;
 585
 586         ath9k_hw_read_revisions(ah);
 587
 588         /*
 589          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 590          * We need to do this to avoid RMW of this register. We cannot
 591          * read the reg when chip is asleep.
 592          */
 593         ah->WARegVal = REG_READ(ah, AR_WA);
 594         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 595                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 596
 597         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 598                 ath_err(common, "Couldn't reset chip\n");
 599                 return -EIO;
 600         }
 601
 602         if (AR_SREV_9462(ah))
 603                 ah->WARegVal &= ~AR_WA_D3_L1_DISABLE;
 604
 605         ath9k_hw_init_defaults(ah);
 606         ath9k_hw_init_config(ah);
 607
 608         ath9k_hw_attach_ops(ah);
 609
 610         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 611                 ath_err(common, "Couldn't wakeup chip\n");
 612                 return -EIO;
 613         }
 614
 615         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 616                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 617                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 618                      !ah->is_pciexpress)) {
 619                         ah->config.serialize_regmode =
 620                                 SER_REG_MODE_ON;
 621                 } else {
 622                         ah->config.serialize_regmode =
 623                                 SER_REG_MODE_OFF;
 624                 }
 625         }
 626
 627         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 628                 ah->config.serialize_regmode);
 629
 630         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 631                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 632         else
 633                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 634
 635         switch (ah->hw_version.macVersion) {
 636         case AR_SREV_VERSION_5416_PCI:
 637         case AR_SREV_VERSION_5416_PCIE:
 638         case AR_SREV_VERSION_9160:
 639         case AR_SREV_VERSION_9100:
 640         case AR_SREV_VERSION_9280:
 641         case AR_SREV_VERSION_9285:
 642         case AR_SREV_VERSION_9287:
 643         case AR_SREV_VERSION_9271:
 644         case AR_SREV_VERSION_9300:
 645         case AR_SREV_VERSION_9330:
 646         case AR_SREV_VERSION_9485:
 647         case AR_SREV_VERSION_9340:
 648         case AR_SREV_VERSION_9462:
 649                 break;
 650         default:
 651                 ath_err(common,
 652                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 653                         ah->hw_version.macVersion, ah->hw_version.macRev);
 654                 return -EOPNOTSUPP;
 655         }
 656
 657         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 658             AR_SREV_9330(ah))
 659                 ah->is_pciexpress = false;
 660
 661         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 662         ath9k_hw_init_cal_settings(ah);
 663
 664         ah->ani_function = ATH9K_ANI_ALL;
 665         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 666                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 667         if (!AR_SREV_9300_20_OR_LATER(ah))
 668                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 669
 670         /* disable ANI for 9340 */
 671         if (AR_SREV_9340(ah))
 672                 ah->config.enable_ani = false;
 673
 674         ath9k_hw_init_mode_regs(ah);
 675
 676         if (!ah->is_pciexpress)
 677                 ath9k_hw_disablepcie(ah);
 678
 679         r = ath9k_hw_post_init(ah);
 680         if (r)
 681                 return r;
 682
 683         ath9k_hw_init_mode_gain_regs(ah);
 684         r = ath9k_hw_fill_cap_info(ah);
 685         if (r)
 686                 return r;
 687
 688         r = ath9k_hw_init_macaddr(ah);
 689         if (r) {
 690                 ath_err(common, "Failed to initialize MAC address\n");
 691                 return r;
 692         }
 693
 694         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 695                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 696         else
 697                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 698
 699         if (AR_SREV_9330(ah))
 700                 ah->bb_watchdog_timeout_ms = 85;
 701         else
 702                 ah->bb_watchdog_timeout_ms = 25;
 703
 704         common->state = ATH_HW_INITIALIZED;
 705
 706         return 0;
 707 }
 708
 709 int ath9k_hw_init(struct ath_hw *ah)
 710 {
 711         int ret;
 712         struct ath_common *common = ath9k_hw_common(ah);
 713
 714         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 715         switch (ah->hw_version.devid) {
 716         case AR5416_DEVID_PCI:
 717         case AR5416_DEVID_PCIE:
 718         case AR5416_AR9100_DEVID:
 719         case AR9160_DEVID_PCI:
 720         case AR9280_DEVID_PCI:
 721         case AR9280_DEVID_PCIE:
 722         case AR9285_DEVID_PCIE:
 723         case AR9287_DEVID_PCI:
 724         case AR9287_DEVID_PCIE:
 725         case AR2427_DEVID_PCIE:
 726         case AR9300_DEVID_PCIE:
 727         case AR9300_DEVID_AR9485_PCIE:
 728         case AR9300_DEVID_AR9330:
 729         case AR9300_DEVID_AR9340:
 730         case AR9300_DEVID_AR9580:
 731         case AR9300_DEVID_AR9462:
 732                 break;
 733         default:
 734                 if (common->bus_ops->ath_bus_type == ATH_USB)
 735                         break;
 736                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 737                         ah->hw_version.devid);
 738                 return -EOPNOTSUPP;
 739         }
 740
 741         ret = __ath9k_hw_init(ah);
 742         if (ret) {
 743                 ath_err(common,
 744                         "Unable to initialize hardware; initialization status: %d\n",
 745                         ret);
 746                 return ret;
 747         }
 748
 749         return 0;
 750 }
 751 EXPORT_SYMBOL(ath9k_hw_init);
 752
 753 static void ath9k_hw_init_qos(struct ath_hw *ah)
 754 {
 755         ENABLE_REGWRITE_BUFFER(ah);
 756
 757         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 758         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 759
 760         REG_WRITE(ah, AR_QOS_NO_ACK,
 761                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 762                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 763                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 764
 765         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 766         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 767         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 768         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 769         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 770
 771         REGWRITE_BUFFER_FLUSH(ah);
 772 }
 773
 774 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 775 {
 776         struct ath_common *common = ath9k_hw_common(ah);
 777         int i = 0;
 778
 779         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 780         udelay(100);
 781         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 782
 783         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 784
 785                 udelay(100);
 786
 787                 if (WARN_ON_ONCE(i >= 100)) {
 788                         ath_err(common, "PLL4 meaurement not done\n");
 789                         break;
 790                 }
 791
 792                 i++;
 793         }
 794
 795         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 796 }
 797 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 798
 799 static void ath9k_hw_init_pll(struct ath_hw *ah,
 800                               struct ath9k_channel *chan)
 801 {
 802         u32 pll;
 803
 804         if (AR_SREV_9485(ah)) {
 805
 806                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 807                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 808                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 809                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 810                               AR_CH0_DPLL2_KD, 0x40);
 811                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 812                               AR_CH0_DPLL2_KI, 0x4);
 813
 814                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 815                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 816                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 817                               AR_CH0_BB_DPLL1_NINI, 0x58);
 818                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 819                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 820
 821                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 822                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 823                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 824                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 825                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 826                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 827
 828                 /* program BB PLL phase_shift to 0x6 */
 829                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 830                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 831
 832                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 833                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 834                 udelay(1000);
 835         } else if (AR_SREV_9330(ah)) {
 836                 u32 ddr_dpll2, pll_control2, kd;
 837
 838                 if (ah->is_clk_25mhz) {
 839                         ddr_dpll2 = 0x18e82f01;
 840                         pll_control2 = 0xe04a3d;
 841                         kd = 0x1d;
 842                 } else {
 843                         ddr_dpll2 = 0x19e82f01;
 844                         pll_control2 = 0x886666;
 845                         kd = 0x3d;
 846                 }
 847
 848                 /* program DDR PLL ki and kd value */
 849                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 850
 851                 /* program DDR PLL phase_shift */
 852                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 853                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 854
 855                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 856                 udelay(1000);
 857
 858                 /* program refdiv, nint, frac to RTC register */
 859                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 860
 861                 /* program BB PLL kd and ki value */
 862                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 863                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 864
 865                 /* program BB PLL phase_shift */
 866                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 867                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 868         } else if (AR_SREV_9340(ah)) {
 869                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 870
 871                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 872                 udelay(1000);
 873
 874                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 875                 udelay(100);
 876
 877                 if (ah->is_clk_25mhz) {
 878                         pll2_divint = 0x54;
 879                         pll2_divfrac = 0x1eb85;
 880                         refdiv = 3;
 881                 } else {
 882                         pll2_divint = 88;
 883                         pll2_divfrac = 0;
 884                         refdiv = 5;
 885                 }
 886
 887                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 888                 regval |= (0x1 << 16);
 889                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 890                 udelay(100);
 891
 892                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 893                           (pll2_divint << 18) | pll2_divfrac);
 894                 udelay(100);
 895
 896                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 897                 regval = (regval & 0x80071fff) | (0x1 << 30) | (0x1 << 13) |
 898                          (0x4 << 26) | (0x18 << 19);
 899                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 900                 REG_WRITE(ah, AR_PHY_PLL_MODE,
 901                           REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 902                 udelay(1000);
 903         }
 904
 905         pll = ath9k_hw_compute_pll_control(ah, chan);
 906
 907         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 908
 909         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah))
 910                 udelay(1000);
 911
 912         /* Switch the core clock for ar9271 to 117Mhz */
 913         if (AR_SREV_9271(ah)) {
 914                 udelay(500);
 915                 REG_WRITE(ah, 0x50040, 0x304);
 916         }
 917
 918         udelay(RTC_PLL_SETTLE_DELAY);
 919
 920         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 921
 922         if (AR_SREV_9340(ah)) {
 923                 if (ah->is_clk_25mhz) {
 924                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x17c << 1);
 925                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f3d7);
 926                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e7ae);
 927                 } else {
 928                         REG_WRITE(ah, AR_RTC_DERIVED_CLK, 0x261 << 1);
 929                         REG_WRITE(ah, AR_SLP32_MODE, 0x0010f400);
 930                         REG_WRITE(ah,  AR_SLP32_INC, 0x0001e800);
 931                 }
 932                 udelay(100);
 933         }
 934 }
 935
 936 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 937                                           enum nl80211_iftype opmode)
 938 {
 939         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 940         u32 imr_reg = AR_IMR_TXERR |
 941                 AR_IMR_TXURN |
 942                 AR_IMR_RXERR |
 943                 AR_IMR_RXORN |
 944                 AR_IMR_BCNMISC;
 945
 946         if (AR_SREV_9340(ah))
 947                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 948
 949         if (AR_SREV_9300_20_OR_LATER(ah)) {
 950                 imr_reg |= AR_IMR_RXOK_HP;
 951                 if (ah->config.rx_intr_mitigation)
 952                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 953                 else
 954                         imr_reg |= AR_IMR_RXOK_LP;
 955
 956         } else {
 957                 if (ah->config.rx_intr_mitigation)
 958                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 959                 else
 960                         imr_reg |= AR_IMR_RXOK;
 961         }
 962
 963         if (ah->config.tx_intr_mitigation)
 964                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 965         else
 966                 imr_reg |= AR_IMR_TXOK;
 967
 968         if (opmode == NL80211_IFTYPE_AP)
 969                 imr_reg |= AR_IMR_MIB;
 970
 971         ENABLE_REGWRITE_BUFFER(ah);
 972
 973         REG_WRITE(ah, AR_IMR, imr_reg);
 974         ah->imrs2_reg |= AR_IMR_S2_GTT;
 975         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 976
 977         if (!AR_SREV_9100(ah)) {
 978                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 979                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 980                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 981         }
 982
 983         REGWRITE_BUFFER_FLUSH(ah);
 984
 985         if (AR_SREV_9300_20_OR_LATER(ah)) {
 986                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 987                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 988                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 989                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 990         }
 991 }
 992
 993 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 994 {
 995         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 996         val = min(val, (u32) 0xFFFF);
 997         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 998 }
 999
1000 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1001 {
1002         u32 val = ath9k_hw_mac_to_clks(ah, us);
1003         val = min(val, (u32) 0xFFFF);
1004         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1005 }
1006
1007 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1008 {
1009         u32 val = ath9k_hw_mac_to_clks(ah, us);
1010         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1011         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1012 }
1013
1014 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1015 {
1016         u32 val = ath9k_hw_mac_to_clks(ah, us);
1017         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1018         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1019 }
1020
1021 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1022 {
1023         if (tu > 0xFFFF) {
1024                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1025                         tu);
1026                 ah->globaltxtimeout = (u32) -1;
1027                 return false;
1028         } else {
1029                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1030                 ah->globaltxtimeout = tu;
1031                 return true;
1032         }
1033 }
1034
1035 void ath9k_hw_init_global_settings(struct ath_hw *ah)
1036 {
1037         struct ath_common *common = ath9k_hw_common(ah);
1038         struct ieee80211_conf *conf = &common->hw->conf;
1039         const struct ath9k_channel *chan = ah->curchan;
1040         int acktimeout, ctstimeout, ack_offset = 0;
1041         int slottime;
1042         int sifstime;
1043         int rx_lat = 0, tx_lat = 0, eifs = 0;
1044         u32 reg;
1045
1046         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1047                 ah->misc_mode);
1048
1049         if (!chan)
1050                 return;
1051
1052         if (ah->misc_mode != 0)
1053                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1054
1055         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1056                 rx_lat = 41;
1057         else
1058                 rx_lat = 37;
1059         tx_lat = 54;
1060
1061         if (IS_CHAN_5GHZ(chan))
1062                 sifstime = 16;
1063         else
1064                 sifstime = 10;
1065
1066         if (IS_CHAN_HALF_RATE(chan)) {
1067                 eifs = 175;
1068                 rx_lat *= 2;
1069                 tx_lat *= 2;
1070                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1071                     tx_lat += 11;
1072
1073                 sifstime *= 2;
1074                 ack_offset = 16;
1075                 slottime = 13;
1076         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1077                 eifs = 340;
1078                 rx_lat = (rx_lat * 4) - 1;
1079                 tx_lat *= 4;
1080                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1081                     tx_lat += 22;
1082
1083                 sifstime *= 4;
1084                 ack_offset = 32;
1085                 slottime = 21;
1086         } else {
1087                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1088                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1089                         reg = AR_USEC_ASYNC_FIFO;
1090                 } else {
1091                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1092                                 common->clockrate;
1093                         reg = REG_READ(ah, AR_USEC);
1094                 }
1095                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1096                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1097
1098                 slottime = ah->slottime;
1099         }
1100
1101         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1102         acktimeout = slottime + sifstime + 3 * ah->coverage_class + ack_offset;
1103         ctstimeout = acktimeout;
1104
1105         /*
1106          * Workaround for early ACK timeouts, add an offset to match the
1107          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1108          * This was initially only meant to work around an issue with delayed
1109          * BA frames in some implementations, but it has been found to fix ACK
1110          * timeout issues in other cases as well.
1111          */
1112         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ &&
1113             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1114                 acktimeout += 64 - sifstime - ah->slottime;
1115                 ctstimeout += 48 - sifstime - ah->slottime;
1116         }
1117
1118
1119         ath9k_hw_set_sifs_time(ah, sifstime);
1120         ath9k_hw_setslottime(ah, slottime);
1121         ath9k_hw_set_ack_timeout(ah, acktimeout);
1122         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1123         if (ah->globaltxtimeout != (u32) -1)
1124                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1125
1126         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1127         REG_RMW(ah, AR_USEC,
1128                 (common->clockrate - 1) |
1129                 SM(rx_lat, AR_USEC_RX_LAT) |
1130                 SM(tx_lat, AR_USEC_TX_LAT),
1131                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1132
1133 }
1134 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1135
1136 void ath9k_hw_deinit(struct ath_hw *ah)
1137 {
1138         struct ath_common *common = ath9k_hw_common(ah);
1139
1140         if (common->state < ATH_HW_INITIALIZED)
1141                 goto free_hw;
1142
1143         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1144
1145 free_hw:
1146         ath9k_hw_rf_free_ext_banks(ah);
1147 }
1148 EXPORT_SYMBOL(ath9k_hw_deinit);
1149
1150 /*******/
1151 /* INI */
1152 /*******/
1153
1154 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1155 {
1156         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1157
1158         if (IS_CHAN_B(chan))
1159                 ctl |= CTL_11B;
1160         else if (IS_CHAN_G(chan))
1161                 ctl |= CTL_11G;
1162         else
1163                 ctl |= CTL_11A;
1164
1165         return ctl;
1166 }
1167
1168 /****************************************/
1169 /* Reset and Channel Switching Routines */
1170 /****************************************/
1171
1172 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1173 {
1174         struct ath_common *common = ath9k_hw_common(ah);
1175
1176         ENABLE_REGWRITE_BUFFER(ah);
1177
1178         /*
1179          * set AHB_MODE not to do cacheline prefetches
1180         */
1181         if (!AR_SREV_9300_20_OR_LATER(ah))
1182                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1183
1184         /*
1185          * let mac dma reads be in 128 byte chunks
1186          */
1187         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1188
1189         REGWRITE_BUFFER_FLUSH(ah);
1190
1191         /*
1192          * Restore TX Trigger Level to its pre-reset value.
1193          * The initial value depends on whether aggregation is enabled, and is
1194          * adjusted whenever underruns are detected.
1195          */
1196         if (!AR_SREV_9300_20_OR_LATER(ah))
1197                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1198
1199         ENABLE_REGWRITE_BUFFER(ah);
1200
1201         /*
1202          * let mac dma writes be in 128 byte chunks
1203          */
1204         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1205
1206         /*
1207          * Setup receive FIFO threshold to hold off TX activities
1208          */
1209         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1210
1211         if (AR_SREV_9300_20_OR_LATER(ah)) {
1212                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1213                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1214
1215                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1216                         ah->caps.rx_status_len);
1217         }
1218
1219         /*
1220          * reduce the number of usable entries in PCU TXBUF to avoid
1221          * wrap around issues.
1222          */
1223         if (AR_SREV_9285(ah)) {
1224                 /* For AR9285 the number of Fifos are reduced to half.
1225                  * So set the usable tx buf size also to half to
1226                  * avoid data/delimiter underruns
1227                  */
1228                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1229                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
1230         } else if (!AR_SREV_9271(ah)) {
1231                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
1232                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
1233         }
1234
1235         REGWRITE_BUFFER_FLUSH(ah);
1236
1237         if (AR_SREV_9300_20_OR_LATER(ah))
1238                 ath9k_hw_reset_txstatus_ring(ah);
1239 }
1240
1241 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1242 {
1243         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1244         u32 set = AR_STA_ID1_KSRCH_MODE;
1245
1246         switch (opmode) {
1247         case NL80211_IFTYPE_ADHOC:
1248         case NL80211_IFTYPE_MESH_POINT:
1249                 set |= AR_STA_ID1_ADHOC;
1250                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1251                 break;
1252         case NL80211_IFTYPE_AP:
1253                 set |= AR_STA_ID1_STA_AP;
1254                 /* fall through */
1255         case NL80211_IFTYPE_STATION:
1256                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1257                 break;
1258         default:
1259                 if (!ah->is_monitoring)
1260                         set = 0;
1261                 break;
1262         }
1263         REG_RMW(ah, AR_STA_ID1, set, mask);
1264 }
1265
1266 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1267                                    u32 *coef_mantissa, u32 *coef_exponent)
1268 {
1269         u32 coef_exp, coef_man;
1270
1271         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1272                 if ((coef_scaled >> coef_exp) & 0x1)
1273                         break;
1274
1275         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1276
1277         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1278
1279         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1280         *coef_exponent = coef_exp - 16;
1281 }
1282
1283 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1284 {
1285         u32 rst_flags;
1286         u32 tmpReg;
1287
1288         if (AR_SREV_9100(ah)) {
1289                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1290                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1291                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1292         }
1293
1294         ENABLE_REGWRITE_BUFFER(ah);
1295
1296         if (AR_SREV_9300_20_OR_LATER(ah)) {
1297                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1298                 udelay(10);
1299         }
1300
1301         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1302                   AR_RTC_FORCE_WAKE_ON_INT);
1303
1304         if (AR_SREV_9100(ah)) {
1305                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1306                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1307         } else {
1308                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1309                 if (tmpReg &
1310                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1311                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1312                         u32 val;
1313                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1314
1315                         val = AR_RC_HOSTIF;
1316                         if (!AR_SREV_9300_20_OR_LATER(ah))
1317                                 val |= AR_RC_AHB;
1318                         REG_WRITE(ah, AR_RC, val);
1319
1320                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1321                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1322
1323                 rst_flags = AR_RTC_RC_MAC_WARM;
1324                 if (type == ATH9K_RESET_COLD)
1325                         rst_flags |= AR_RTC_RC_MAC_COLD;
1326         }
1327
1328         if (AR_SREV_9330(ah)) {
1329                 int npend = 0;
1330                 int i;
1331
1332                 /* AR9330 WAR:
1333                  * call external reset function to reset WMAC if:
1334                  * - doing a cold reset
1335                  * - we have pending frames in the TX queues
1336                  */
1337
1338                 for (i = 0; i < AR_NUM_QCU; i++) {
1339                         npend = ath9k_hw_numtxpending(ah, i);
1340                         if (npend)
1341                                 break;
1342                 }
1343
1344                 if (ah->external_reset &&
1345                     (npend || type == ATH9K_RESET_COLD)) {
1346                         int reset_err = 0;
1347
1348                         ath_dbg(ath9k_hw_common(ah), RESET,
1349                                 "reset MAC via external reset\n");
1350
1351                         reset_err = ah->external_reset();
1352                         if (reset_err) {
1353                                 ath_err(ath9k_hw_common(ah),
1354                                         "External reset failed, err=%d\n",
1355                                         reset_err);
1356                                 return false;
1357                         }
1358
1359                         REG_WRITE(ah, AR_RTC_RESET, 1);
1360                 }
1361         }
1362
1363         if (ath9k_hw_mci_is_enabled(ah))
1364                 ar9003_mci_check_gpm_offset(ah);
1365
1366         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1367
1368         REGWRITE_BUFFER_FLUSH(ah);
1369
1370         udelay(50);
1371
1372         REG_WRITE(ah, AR_RTC_RC, 0);
1373         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1374                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1375                 return false;
1376         }
1377
1378         if (!AR_SREV_9100(ah))
1379                 REG_WRITE(ah, AR_RC, 0);
1380
1381         if (AR_SREV_9100(ah))
1382                 udelay(50);
1383
1384         return true;
1385 }
1386
1387 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1388 {
1389         ENABLE_REGWRITE_BUFFER(ah);
1390
1391         if (AR_SREV_9300_20_OR_LATER(ah)) {
1392                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1393                 udelay(10);
1394         }
1395
1396         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1397                   AR_RTC_FORCE_WAKE_ON_INT);
1398
1399         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1400                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1401
1402         REG_WRITE(ah, AR_RTC_RESET, 0);
1403
1404         REGWRITE_BUFFER_FLUSH(ah);
1405
1406         if (!AR_SREV_9300_20_OR_LATER(ah))
1407                 udelay(2);
1408
1409         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1410                 REG_WRITE(ah, AR_RC, 0);
1411
1412         REG_WRITE(ah, AR_RTC_RESET, 1);
1413
1414         if (!ath9k_hw_wait(ah,
1415                            AR_RTC_STATUS,
1416                            AR_RTC_STATUS_M,
1417                            AR_RTC_STATUS_ON,
1418                            AH_WAIT_TIMEOUT)) {
1419                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1420                 return false;
1421         }
1422
1423         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1424 }
1425
1426 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1427 {
1428         bool ret = false;
1429
1430         if (AR_SREV_9300_20_OR_LATER(ah)) {
1431                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1432                 udelay(10);
1433         }
1434
1435         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1436                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1437
1438         switch (type) {
1439         case ATH9K_RESET_POWER_ON:
1440                 ret = ath9k_hw_set_reset_power_on(ah);
1441                 break;
1442         case ATH9K_RESET_WARM:
1443         case ATH9K_RESET_COLD:
1444                 ret = ath9k_hw_set_reset(ah, type);
1445                 break;
1446         default:
1447                 break;
1448         }
1449
1450         return ret;
1451 }
1452
1453 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1454                                 struct ath9k_channel *chan)
1455 {
1456         int reset_type = ATH9K_RESET_WARM;
1457
1458         if (AR_SREV_9280(ah)) {
1459                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1460                         reset_type = ATH9K_RESET_POWER_ON;
1461                 else
1462                         reset_type = ATH9K_RESET_COLD;
1463         }
1464
1465         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1466                 return false;
1467
1468         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1469                 return false;
1470
1471         ah->chip_fullsleep = false;
1472
1473         if (AR_SREV_9330(ah))
1474                 ar9003_hw_internal_regulator_apply(ah);
1475         ath9k_hw_init_pll(ah, chan);
1476         ath9k_hw_set_rfmode(ah, chan);
1477
1478         return true;
1479 }
1480
1481 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1482                                     struct ath9k_channel *chan)
1483 {
1484         struct ath_common *common = ath9k_hw_common(ah);
1485         u32 qnum;
1486         int r;
1487         bool edma = !!(ah->caps.hw_caps & ATH9K_HW_CAP_EDMA);
1488         bool band_switch, mode_diff;
1489         u8 ini_reloaded;
1490
1491         band_switch = (chan->channelFlags & (CHANNEL_2GHZ | CHANNEL_5GHZ)) !=
1492                       (ah->curchan->channelFlags & (CHANNEL_2GHZ |
1493                                                     CHANNEL_5GHZ));
1494         mode_diff = (chan->chanmode != ah->curchan->chanmode);
1495
1496         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1497                 if (ath9k_hw_numtxpending(ah, qnum)) {
1498                         ath_dbg(common, QUEUE,
1499                                 "Transmit frames pending on queue %d\n", qnum);
1500                         return false;
1501                 }
1502         }
1503
1504         if (!ath9k_hw_rfbus_req(ah)) {
1505                 ath_err(common, "Could not kill baseband RX\n");
1506                 return false;
1507         }
1508
1509         if (edma && (band_switch || mode_diff)) {
1510                 ath9k_hw_mark_phy_inactive(ah);
1511                 udelay(5);
1512
1513                 ath9k_hw_init_pll(ah, NULL);
1514
1515                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1516                         ath_err(common, "Failed to do fast channel change\n");
1517                         return false;
1518                 }
1519         }
1520
1521         ath9k_hw_set_channel_regs(ah, chan);
1522
1523         r = ath9k_hw_rf_set_freq(ah, chan);
1524         if (r) {
1525                 ath_err(common, "Failed to set channel\n");
1526                 return false;
1527         }
1528         ath9k_hw_set_clockrate(ah);
1529         ath9k_hw_apply_txpower(ah, chan, false);
1530         ath9k_hw_rfbus_done(ah);
1531
1532         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1533                 ath9k_hw_set_delta_slope(ah, chan);
1534
1535         ath9k_hw_spur_mitigate_freq(ah, chan);
1536
1537         if (edma && (band_switch || mode_diff)) {
1538                 ah->ah_flags |= AH_FASTCC;
1539                 if (band_switch || ini_reloaded)
1540                         ah->eep_ops->set_board_values(ah, chan);
1541
1542                 ath9k_hw_init_bb(ah, chan);
1543
1544                 if (band_switch || ini_reloaded)
1545                         ath9k_hw_init_cal(ah, chan);
1546                 ah->ah_flags &= ~AH_FASTCC;
1547         }
1548
1549         return true;
1550 }
1551
1552 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1553 {
1554         u32 gpio_mask = ah->gpio_mask;
1555         int i;
1556
1557         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1558                 if (!(gpio_mask & 1))
1559                         continue;
1560
1561                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1562                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1563         }
1564 }
1565
1566 static bool ath9k_hw_check_dcs(u32 dma_dbg, u32 num_dcu_states,
1567                                int *hang_state, int *hang_pos)
1568 {
1569         static u32 dcu_chain_state[] = {5, 6, 9}; /* DCU chain stuck states */
1570         u32 chain_state, dcs_pos, i;
1571
1572         for (dcs_pos = 0; dcs_pos < num_dcu_states; dcs_pos++) {
1573                 chain_state = (dma_dbg >> (5 * dcs_pos)) & 0x1f;
1574                 for (i = 0; i < 3; i++) {
1575                         if (chain_state == dcu_chain_state[i]) {
1576                                 *hang_state = chain_state;
1577                                 *hang_pos = dcs_pos;
1578                                 return true;
1579                         }
1580                 }
1581         }
1582         return false;
1583 }
1584
1585 #define DCU_COMPLETE_STATE        1
1586 #define DCU_COMPLETE_STATE_MASK 0x3
1587 #define NUM_STATUS_READS         50
1588 static bool ath9k_hw_detect_mac_hang(struct ath_hw *ah)
1589 {
1590         u32 chain_state, comp_state, dcs_reg = AR_DMADBG_4;
1591         u32 i, hang_pos, hang_state, num_state = 6;
1592
1593         comp_state = REG_READ(ah, AR_DMADBG_6);
1594
1595         if ((comp_state & DCU_COMPLETE_STATE_MASK) != DCU_COMPLETE_STATE) {
1596                 ath_dbg(ath9k_hw_common(ah), RESET,
1597                         "MAC Hang signature not found at DCU complete\n");
1598                 return false;
1599         }
1600
1601         chain_state = REG_READ(ah, dcs_reg);
1602         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1603                 goto hang_check_iter;
1604
1605         dcs_reg = AR_DMADBG_5;
1606         num_state = 4;
1607         chain_state = REG_READ(ah, dcs_reg);
1608         if (ath9k_hw_check_dcs(chain_state, num_state, &hang_state, &hang_pos))
1609                 goto hang_check_iter;
1610
1611         ath_dbg(ath9k_hw_common(ah), RESET,
1612                 "MAC Hang signature 1 not found\n");
1613         return false;
1614
1615 hang_check_iter:
1616         ath_dbg(ath9k_hw_common(ah), RESET,
1617                 "DCU registers: chain %08x complete %08x Hang: state %d pos %d\n",
1618                 chain_state, comp_state, hang_state, hang_pos);
1619
1620         for (i = 0; i < NUM_STATUS_READS; i++) {
1621                 chain_state = REG_READ(ah, dcs_reg);
1622                 chain_state = (chain_state >> (5 * hang_pos)) & 0x1f;
1623                 comp_state = REG_READ(ah, AR_DMADBG_6);
1624
1625                 if (((comp_state & DCU_COMPLETE_STATE_MASK) !=
1626                                         DCU_COMPLETE_STATE) ||
1627                     (chain_state != hang_state))
1628                         return false;
1629         }
1630
1631         ath_dbg(ath9k_hw_common(ah), RESET, "MAC Hang signature 1 found\n");
1632
1633         return true;
1634 }
1635
1636 bool ath9k_hw_check_alive(struct ath_hw *ah)
1637 {
1638         int count = 50;
1639         u32 reg;
1640
1641         if (AR_SREV_9300(ah))
1642                 return !ath9k_hw_detect_mac_hang(ah);
1643
1644         if (AR_SREV_9285_12_OR_LATER(ah))
1645                 return true;
1646
1647         do {
1648                 reg = REG_READ(ah, AR_OBS_BUS_1);
1649
1650                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1651                         continue;
1652
1653                 switch (reg & 0x7E000B00) {
1654                 case 0x1E000000:
1655                 case 0x52000B00:
1656                 case 0x18000B00:
1657                         continue;
1658                 default:
1659                         return true;
1660                 }
1661         } while (count-- > 0);
1662
1663         return false;
1664 }
1665 EXPORT_SYMBOL(ath9k_hw_check_alive);
1666
1667 /*
1668  * Fast channel change:
1669  * (Change synthesizer based on channel freq without resetting chip)
1670  *
1671  * Don't do FCC when
1672  *   - Flag is not set
1673  *   - Chip is just coming out of full sleep
1674  *   - Channel to be set is same as current channel
1675  *   - Channel flags are different, (eg.,moving from 2GHz to 5GHz channel)
1676  */
1677 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1678 {
1679         struct ath_common *common = ath9k_hw_common(ah);
1680         int ret;
1681
1682         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1683                 goto fail;
1684
1685         if (ah->chip_fullsleep)
1686                 goto fail;
1687
1688         if (!ah->curchan)
1689                 goto fail;
1690
1691         if (chan->channel == ah->curchan->channel)
1692                 goto fail;
1693
1694         if ((ah->curchan->channelFlags | chan->channelFlags) &
1695             (CHANNEL_HALF | CHANNEL_QUARTER))
1696                 goto fail;
1697
1698         if ((chan->channelFlags & CHANNEL_ALL) !=
1699             (ah->curchan->channelFlags & CHANNEL_ALL))
1700                 goto fail;
1701
1702         if (!ath9k_hw_check_alive(ah))
1703                 goto fail;
1704
1705         /*
1706          * For AR9462, make sure that calibration data for
1707          * re-using are present.
1708          */
1709         if (AR_SREV_9462(ah) && (ah->caldata &&
1710                                  (!ah->caldata->done_txiqcal_once ||
1711                                   !ah->caldata->done_txclcal_once ||
1712                                   !ah->caldata->rtt_done)))
1713                 goto fail;
1714
1715         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1716                 ah->curchan->channel, chan->channel);
1717
1718         ret = ath9k_hw_channel_change(ah, chan);
1719         if (!ret)
1720                 goto fail;
1721
1722         ath9k_hw_loadnf(ah, ah->curchan);
1723         ath9k_hw_start_nfcal(ah, true);
1724
1725         if (ath9k_hw_mci_is_enabled(ah))
1726                 ar9003_mci_2g5g_switch(ah, false);
1727
1728         if (AR_SREV_9271(ah))
1729                 ar9002_hw_load_ani_reg(ah, chan);
1730
1731         return 0;
1732 fail:
1733         return -EINVAL;
1734 }
1735
1736 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1737                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1738 {
1739         struct ath_common *common = ath9k_hw_common(ah);
1740         u32 saveLedState;
1741         u32 saveDefAntenna;
1742         u32 macStaId1;
1743         u64 tsf = 0;
1744         int i, r;
1745         bool start_mci_reset = false;
1746         bool save_fullsleep = ah->chip_fullsleep;
1747
1748         if (ath9k_hw_mci_is_enabled(ah)) {
1749                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1750                 if (start_mci_reset)
1751                         return 0;
1752         }
1753
1754         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1755                 return -EIO;
1756
1757         if (ah->curchan && !ah->chip_fullsleep)
1758                 ath9k_hw_getnf(ah, ah->curchan);
1759
1760         ah->caldata = caldata;
1761         if (caldata &&
1762             (chan->channel != caldata->channel ||
1763              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1764              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1765                 /* Operating channel changed, reset channel calibration data */
1766                 memset(caldata, 0, sizeof(*caldata));
1767                 ath9k_init_nfcal_hist_buffer(ah, chan);
1768         }
1769         ah->noise = ath9k_hw_getchan_noise(ah, chan);
1770
1771         if (fastcc) {
1772                 r = ath9k_hw_do_fastcc(ah, chan);
1773                 if (!r)
1774                         return r;
1775         }
1776
1777         if (ath9k_hw_mci_is_enabled(ah))
1778                 ar9003_mci_stop_bt(ah, save_fullsleep);
1779
1780         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1781         if (saveDefAntenna == 0)
1782                 saveDefAntenna = 1;
1783
1784         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1785
1786         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1787         if (AR_SREV_9100(ah) ||
1788             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1789                 tsf = ath9k_hw_gettsf64(ah);
1790
1791         saveLedState = REG_READ(ah, AR_CFG_LED) &
1792                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1793                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1794
1795         ath9k_hw_mark_phy_inactive(ah);
1796
1797         ah->paprd_table_write_done = false;
1798
1799         /* Only required on the first reset */
1800         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1801                 REG_WRITE(ah,
1802                           AR9271_RESET_POWER_DOWN_CONTROL,
1803                           AR9271_RADIO_RF_RST);
1804                 udelay(50);
1805         }
1806
1807         if (!ath9k_hw_chip_reset(ah, chan)) {
1808                 ath_err(common, "Chip reset failed\n");
1809                 return -EINVAL;
1810         }
1811
1812         /* Only required on the first reset */
1813         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1814                 ah->htc_reset_init = false;
1815                 REG_WRITE(ah,
1816                           AR9271_RESET_POWER_DOWN_CONTROL,
1817                           AR9271_GATE_MAC_CTL);
1818                 udelay(50);
1819         }
1820
1821         /* Restore TSF */
1822         if (tsf)
1823                 ath9k_hw_settsf64(ah, tsf);
1824
1825         if (AR_SREV_9280_20_OR_LATER(ah))
1826                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1827
1828         if (!AR_SREV_9300_20_OR_LATER(ah))
1829                 ar9002_hw_enable_async_fifo(ah);
1830
1831         r = ath9k_hw_process_ini(ah, chan);
1832         if (r)
1833                 return r;
1834
1835         if (ath9k_hw_mci_is_enabled(ah))
1836                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1837
1838         /*
1839          * Some AR91xx SoC devices frequently fail to accept TSF writes
1840          * right after the chip reset. When that happens, write a new
1841          * value after the initvals have been applied, with an offset
1842          * based on measured time difference
1843          */
1844         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1845                 tsf += 1500;
1846                 ath9k_hw_settsf64(ah, tsf);
1847         }
1848
1849         /* Setup MFP options for CCMP */
1850         if (AR_SREV_9280_20_OR_LATER(ah)) {
1851                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1852                  * frames when constructing CCMP AAD. */
1853                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1854                               0xc7ff);
1855                 ah->sw_mgmt_crypto = false;
1856         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1857                 /* Disable hardware crypto for management frames */
1858                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1859                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1860                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1861                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1862                 ah->sw_mgmt_crypto = true;
1863         } else
1864                 ah->sw_mgmt_crypto = true;
1865
1866         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1867                 ath9k_hw_set_delta_slope(ah, chan);
1868
1869         ath9k_hw_spur_mitigate_freq(ah, chan);
1870         ah->eep_ops->set_board_values(ah, chan);
1871
1872         ENABLE_REGWRITE_BUFFER(ah);
1873
1874         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1875         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1876                   | macStaId1
1877                   | AR_STA_ID1_RTS_USE_DEF
1878                   | (ah->config.
1879                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1880                   | ah->sta_id1_defaults);
1881         ath_hw_setbssidmask(common);
1882         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1883         ath9k_hw_write_associd(ah);
1884         REG_WRITE(ah, AR_ISR, ~0);
1885         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1886
1887         REGWRITE_BUFFER_FLUSH(ah);
1888
1889         ath9k_hw_set_operating_mode(ah, ah->opmode);
1890
1891         r = ath9k_hw_rf_set_freq(ah, chan);
1892         if (r)
1893                 return r;
1894
1895         ath9k_hw_set_clockrate(ah);
1896
1897         ENABLE_REGWRITE_BUFFER(ah);
1898
1899         for (i = 0; i < AR_NUM_DCU; i++)
1900                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1901
1902         REGWRITE_BUFFER_FLUSH(ah);
1903
1904         ah->intr_txqs = 0;
1905         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1906                 ath9k_hw_resettxqueue(ah, i);
1907
1908         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1909         ath9k_hw_ani_cache_ini_regs(ah);
1910         ath9k_hw_init_qos(ah);
1911
1912         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1913                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1914
1915         ath9k_hw_init_global_settings(ah);
1916
1917         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1918                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1919                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1920                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1921                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1922                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1923                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1924         }
1925
1926         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1927
1928         ath9k_hw_set_dma(ah);
1929
1930         if (!ath9k_hw_mci_is_enabled(ah))
1931                 REG_WRITE(ah, AR_OBS, 8);
1932
1933         if (ah->config.rx_intr_mitigation) {
1934                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1935                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1936         }
1937
1938         if (ah->config.tx_intr_mitigation) {
1939                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1940                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1941         }
1942
1943         ath9k_hw_init_bb(ah, chan);
1944
1945         if (caldata) {
1946                 caldata->done_txiqcal_once = false;
1947                 caldata->done_txclcal_once = false;
1948         }
1949         if (!ath9k_hw_init_cal(ah, chan))
1950                 return -EIO;
1951
1952         ath9k_hw_loadnf(ah, chan);
1953         ath9k_hw_start_nfcal(ah, true);
1954
1955         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1956                 return -EIO;
1957
1958         ENABLE_REGWRITE_BUFFER(ah);
1959
1960         ath9k_hw_restore_chainmask(ah);
1961         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1962
1963         REGWRITE_BUFFER_FLUSH(ah);
1964
1965         /*
1966          * For big endian systems turn on swapping for descriptors
1967          */
1968         if (AR_SREV_9100(ah)) {
1969                 u32 mask;
1970                 mask = REG_READ(ah, AR_CFG);
1971                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1972                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1973                                 mask);
1974                 } else {
1975                         mask =
1976                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1977                         REG_WRITE(ah, AR_CFG, mask);
1978                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1979                                 REG_READ(ah, AR_CFG));
1980                 }
1981         } else {
1982                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1983                         /* Configure AR9271 target WLAN */
1984                         if (AR_SREV_9271(ah))
1985                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1986                         else
1987                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1988                 }
1989 #ifdef __BIG_ENDIAN
1990                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah))
1991                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1992                 else
1993                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1994 #endif
1995         }
1996
1997         if (ath9k_hw_btcoex_is_enabled(ah))
1998                 ath9k_hw_btcoex_enable(ah);
1999
2000         if (ath9k_hw_mci_is_enabled(ah))
2001                 ar9003_mci_check_bt(ah);
2002
2003         if (AR_SREV_9300_20_OR_LATER(ah)) {
2004                 ar9003_hw_bb_watchdog_config(ah);
2005
2006                 ar9003_hw_disable_phy_restart(ah);
2007         }
2008
2009         ath9k_hw_apply_gpio_override(ah);
2010
2011         return 0;
2012 }
2013 EXPORT_SYMBOL(ath9k_hw_reset);
2014
2015 /******************************/
2016 /* Power Management (Chipset) */
2017 /******************************/
2018
2019 /*
2020  * Notify Power Mgt is disabled in self-generated frames.
2021  * If requested, force chip to sleep.
2022  */
2023 static void ath9k_set_power_sleep(struct ath_hw *ah)
2024 {
2025         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2026
2027         if (AR_SREV_9462(ah)) {
2028                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2029                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2030                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2031                 /* xxx Required for WLAN only case ? */
2032                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2033                 udelay(100);
2034         }
2035
2036         /*
2037          * Clear the RTC force wake bit to allow the
2038          * mac to go to sleep.
2039          */
2040         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2041
2042         if (ath9k_hw_mci_is_enabled(ah))
2043                 udelay(100);
2044
2045         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2046                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2047
2048         /* Shutdown chip. Active low */
2049         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2050                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2051                 udelay(2);
2052         }
2053
2054         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2055         if (AR_SREV_9300_20_OR_LATER(ah))
2056                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2057 }
2058
2059 /*
2060  * Notify Power Management is enabled in self-generating
2061  * frames. If request, set power mode of chip to
2062  * auto/normal.  Duration in units of 128us (1/8 TU).
2063  */
2064 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2065 {
2066         struct ath9k_hw_capabilities *pCap = &ah->caps;
2067
2068         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2069
2070         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2071                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2072                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2073                           AR_RTC_FORCE_WAKE_ON_INT);
2074         } else {
2075
2076                 /* When chip goes into network sleep, it could be waken
2077                  * up by MCI_INT interrupt caused by BT's HW messages
2078                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2079                  * rate (~100us). This will cause chip to leave and
2080                  * re-enter network sleep mode frequently, which in
2081                  * consequence will have WLAN MCI HW to generate lots of
2082                  * SYS_WAKING and SYS_SLEEPING messages which will make
2083                  * BT CPU to busy to process.
2084                  */
2085                 if (ath9k_hw_mci_is_enabled(ah))
2086                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2087                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2088                 /*
2089                  * Clear the RTC force wake bit to allow the
2090                  * mac to go to sleep.
2091                  */
2092                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2093
2094                 if (ath9k_hw_mci_is_enabled(ah))
2095                         udelay(30);
2096         }
2097
2098         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2099         if (AR_SREV_9300_20_OR_LATER(ah))
2100                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2101 }
2102
2103 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2104 {
2105         u32 val;
2106         int i;
2107
2108         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2109         if (AR_SREV_9300_20_OR_LATER(ah)) {
2110                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2111                 udelay(10);
2112         }
2113
2114         if ((REG_READ(ah, AR_RTC_STATUS) &
2115              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2116                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2117                         return false;
2118                 }
2119                 if (!AR_SREV_9300_20_OR_LATER(ah))
2120                         ath9k_hw_init_pll(ah, NULL);
2121         }
2122         if (AR_SREV_9100(ah))
2123                 REG_SET_BIT(ah, AR_RTC_RESET,
2124                             AR_RTC_RESET_EN);
2125
2126         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2127                     AR_RTC_FORCE_WAKE_EN);
2128         udelay(50);
2129
2130         if (ath9k_hw_mci_is_enabled(ah))
2131                 ar9003_mci_set_power_awake(ah);
2132
2133         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2134                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2135                 if (val == AR_RTC_STATUS_ON)
2136                         break;
2137                 udelay(50);
2138                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2139                             AR_RTC_FORCE_WAKE_EN);
2140         }
2141         if (i == 0) {
2142                 ath_err(ath9k_hw_common(ah),
2143                         "Failed to wakeup in %uus\n",
2144                         POWER_UP_TIME / 20);
2145                 return false;
2146         }
2147
2148         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2149
2150         return true;
2151 }
2152
2153 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2154 {
2155         struct ath_common *common = ath9k_hw_common(ah);
2156         int status = true;
2157         static const char *modes[] = {
2158                 "AWAKE",
2159                 "FULL-SLEEP",
2160                 "NETWORK SLEEP",
2161                 "UNDEFINED"
2162         };
2163
2164         if (ah->power_mode == mode)
2165                 return status;
2166
2167         ath_dbg(common, RESET, "%s -> %s\n",
2168                 modes[ah->power_mode], modes[mode]);
2169
2170         switch (mode) {
2171         case ATH9K_PM_AWAKE:
2172                 status = ath9k_hw_set_power_awake(ah);
2173                 break;
2174         case ATH9K_PM_FULL_SLEEP:
2175                 if (ath9k_hw_mci_is_enabled(ah))
2176                         ar9003_mci_set_full_sleep(ah);
2177
2178                 ath9k_set_power_sleep(ah);
2179                 ah->chip_fullsleep = true;
2180                 break;
2181         case ATH9K_PM_NETWORK_SLEEP:
2182                 ath9k_set_power_network_sleep(ah);
2183                 break;
2184         default:
2185                 ath_err(common, "Unknown power mode %u\n", mode);
2186                 return false;
2187         }
2188         ah->power_mode = mode;
2189
2190         /*
2191          * XXX: If this warning never comes up after a while then
2192          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2193          * ath9k_hw_setpower() return type void.
2194          */
2195
2196         if (!(ah->ah_flags & AH_UNPLUGGED))
2197                 ATH_DBG_WARN_ON_ONCE(!status);
2198
2199         return status;
2200 }
2201 EXPORT_SYMBOL(ath9k_hw_setpower);
2202
2203 /*******************/
2204 /* Beacon Handling */
2205 /*******************/
2206
2207 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2208 {
2209         int flags = 0;
2210
2211         ENABLE_REGWRITE_BUFFER(ah);
2212
2213         switch (ah->opmode) {
2214         case NL80211_IFTYPE_ADHOC:
2215         case NL80211_IFTYPE_MESH_POINT:
2216                 REG_SET_BIT(ah, AR_TXCFG,
2217                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2218                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
2219                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
2220                 flags |= AR_NDP_TIMER_EN;
2221         case NL80211_IFTYPE_AP:
2222                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2223                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2224                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2225                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2226                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2227                 flags |=
2228                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2229                 break;
2230         default:
2231                 ath_dbg(ath9k_hw_common(ah), BEACON,
2232                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2233                 return;
2234                 break;
2235         }
2236
2237         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2238         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2239         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2240         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
2241
2242         REGWRITE_BUFFER_FLUSH(ah);
2243
2244         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2245 }
2246 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2247
2248 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2249                                     const struct ath9k_beacon_state *bs)
2250 {
2251         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2252         struct ath9k_hw_capabilities *pCap = &ah->caps;
2253         struct ath_common *common = ath9k_hw_common(ah);
2254
2255         ENABLE_REGWRITE_BUFFER(ah);
2256
2257         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2258
2259         REG_WRITE(ah, AR_BEACON_PERIOD,
2260                   TU_TO_USEC(bs->bs_intval));
2261         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2262                   TU_TO_USEC(bs->bs_intval));
2263
2264         REGWRITE_BUFFER_FLUSH(ah);
2265
2266         REG_RMW_FIELD(ah, AR_RSSI_THR,
2267                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2268
2269         beaconintval = bs->bs_intval;
2270
2271         if (bs->bs_sleepduration > beaconintval)
2272                 beaconintval = bs->bs_sleepduration;
2273
2274         dtimperiod = bs->bs_dtimperiod;
2275         if (bs->bs_sleepduration > dtimperiod)
2276                 dtimperiod = bs->bs_sleepduration;
2277
2278         if (beaconintval == dtimperiod)
2279                 nextTbtt = bs->bs_nextdtim;
2280         else
2281                 nextTbtt = bs->bs_nexttbtt;
2282
2283         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2284         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2285         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2286         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2287
2288         ENABLE_REGWRITE_BUFFER(ah);
2289
2290         REG_WRITE(ah, AR_NEXT_DTIM,
2291                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2292         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2293
2294         REG_WRITE(ah, AR_SLEEP1,
2295                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2296                   | AR_SLEEP1_ASSUME_DTIM);
2297
2298         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2299                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2300         else
2301                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2302
2303         REG_WRITE(ah, AR_SLEEP2,
2304                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2305
2306         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2307         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2308
2309         REGWRITE_BUFFER_FLUSH(ah);
2310
2311         REG_SET_BIT(ah, AR_TIMER_MODE,
2312                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2313                     AR_DTIM_TIMER_EN);
2314
2315         /* TSF Out of Range Threshold */
2316         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2317 }
2318 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2319
2320 /*******************/
2321 /* HW Capabilities */
2322 /*******************/
2323
2324 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2325 {
2326         eeprom_chainmask &= chip_chainmask;
2327         if (eeprom_chainmask)
2328                 return eeprom_chainmask;
2329         else
2330                 return chip_chainmask;
2331 }
2332
2333 /**
2334  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2335  * @ah: the atheros hardware data structure
2336  *
2337  * We enable DFS support upstream on chipsets which have passed a series
2338  * of tests. The testing requirements are going to be documented. Desired
2339  * test requirements are documented at:
2340  *
2341  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2342  *
2343  * Once a new chipset gets properly tested an individual commit can be used
2344  * to document the testing for DFS for that chipset.
2345  */
2346 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2347 {
2348
2349         switch (ah->hw_version.macVersion) {
2350         /* AR9580 will likely be our first target to get testing on */
2351         case AR_SREV_VERSION_9580:
2352         default:
2353                 return false;
2354         }
2355 }
2356
2357 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2358 {
2359         struct ath9k_hw_capabilities *pCap = &ah->caps;
2360         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2361         struct ath_common *common = ath9k_hw_common(ah);
2362         unsigned int chip_chainmask;
2363
2364         u16 eeval;
2365         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2366
2367         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2368         regulatory->current_rd = eeval;
2369
2370         if (ah->opmode != NL80211_IFTYPE_AP &&
2371             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2372                 if (regulatory->current_rd == 0x64 ||
2373                     regulatory->current_rd == 0x65)
2374                         regulatory->current_rd += 5;
2375                 else if (regulatory->current_rd == 0x41)
2376                         regulatory->current_rd = 0x43;
2377                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2378                         regulatory->current_rd);
2379         }
2380
2381         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2382         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2383                 ath_err(common,
2384                         "no band has been marked as supported in EEPROM\n");
2385                 return -EINVAL;
2386         }
2387
2388         if (eeval & AR5416_OPFLAGS_11A)
2389                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2390
2391         if (eeval & AR5416_OPFLAGS_11G)
2392                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2393
2394         if (AR_SREV_9485(ah) || AR_SREV_9285(ah) || AR_SREV_9330(ah))
2395                 chip_chainmask = 1;
2396         else if (AR_SREV_9462(ah))
2397                 chip_chainmask = 3;
2398         else if (!AR_SREV_9280_20_OR_LATER(ah))
2399                 chip_chainmask = 7;
2400         else if (!AR_SREV_9300_20_OR_LATER(ah) || AR_SREV_9340(ah))
2401                 chip_chainmask = 3;
2402         else
2403                 chip_chainmask = 7;
2404
2405         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2406         /*
2407          * For AR9271 we will temporarilly uses the rx chainmax as read from
2408          * the EEPROM.
2409          */
2410         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2411             !(eeval & AR5416_OPFLAGS_11A) &&
2412             !(AR_SREV_9271(ah)))
2413                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2414                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2415         else if (AR_SREV_9100(ah))
2416                 pCap->rx_chainmask = 0x7;
2417         else
2418                 /* Use rx_chainmask from EEPROM. */
2419                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2420
2421         pCap->tx_chainmask = fixup_chainmask(chip_chainmask, pCap->tx_chainmask);
2422         pCap->rx_chainmask = fixup_chainmask(chip_chainmask, pCap->rx_chainmask);
2423         ah->txchainmask = pCap->tx_chainmask;
2424         ah->rxchainmask = pCap->rx_chainmask;
2425
2426         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2427
2428         /* enable key search for every frame in an aggregate */
2429         if (AR_SREV_9300_20_OR_LATER(ah))
2430                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2431
2432         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2433
2434         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2435                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2436         else
2437                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2438
2439         if (AR_SREV_9271(ah))
2440                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2441         else if (AR_DEVID_7010(ah))
2442                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2443         else if (AR_SREV_9300_20_OR_LATER(ah))
2444                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2445         else if (AR_SREV_9287_11_OR_LATER(ah))
2446                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2447         else if (AR_SREV_9285_12_OR_LATER(ah))
2448                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2449         else if (AR_SREV_9280_20_OR_LATER(ah))
2450                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2451         else
2452                 pCap->num_gpio_pins = AR_NUM_GPIO;
2453
2454         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2455                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2456         else
2457                 pCap->rts_aggr_limit = (8 * 1024);
2458
2459 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2460         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2461         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2462                 ah->rfkill_gpio =
2463                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2464                 ah->rfkill_polarity =
2465                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2466
2467                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2468         }
2469 #endif
2470         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2471                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2472         else
2473                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2474
2475         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2476                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2477         else
2478                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2479
2480         if (AR_SREV_9300_20_OR_LATER(ah)) {
2481                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2482                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah))
2483                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2484
2485                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2486                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2487                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2488                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2489                 pCap->txs_len = sizeof(struct ar9003_txs);
2490                 if (!ah->config.paprd_disable &&
2491                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2492                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2493         } else {
2494                 pCap->tx_desc_len = sizeof(struct ath_desc);
2495                 if (AR_SREV_9280_20(ah))
2496                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2497         }
2498
2499         if (AR_SREV_9300_20_OR_LATER(ah))
2500                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2501
2502         if (AR_SREV_9300_20_OR_LATER(ah))
2503                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2504
2505         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2506                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2507
2508         if (AR_SREV_9285(ah))
2509                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2510                         ant_div_ctl1 =
2511                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2512                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2513                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2514                 }
2515         if (AR_SREV_9300_20_OR_LATER(ah)) {
2516                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2517                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2518         }
2519
2520
2521         if (AR_SREV_9330(ah) || AR_SREV_9485(ah)) {
2522                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2523                 /*
2524                  * enable the diversity-combining algorithm only when
2525                  * both enable_lna_div and enable_fast_div are set
2526                  *              Table for Diversity
2527                  * ant_div_alt_lnaconf          bit 0-1
2528                  * ant_div_main_lnaconf         bit 2-3
2529                  * ant_div_alt_gaintb           bit 4
2530                  * ant_div_main_gaintb          bit 5
2531                  * enable_ant_div_lnadiv        bit 6
2532                  * enable_ant_fast_div          bit 7
2533                  */
2534                 if ((ant_div_ctl1 >> 0x6) == 0x3)
2535                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2536         }
2537
2538         if (AR_SREV_9485_10(ah)) {
2539                 pCap->pcie_lcr_extsync_en = true;
2540                 pCap->pcie_lcr_offset = 0x80;
2541         }
2542
2543         if (ath9k_hw_dfs_tested(ah))
2544                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2545
2546         tx_chainmask = pCap->tx_chainmask;
2547         rx_chainmask = pCap->rx_chainmask;
2548         while (tx_chainmask || rx_chainmask) {
2549                 if (tx_chainmask & BIT(0))
2550                         pCap->max_txchains++;
2551                 if (rx_chainmask & BIT(0))
2552                         pCap->max_rxchains++;
2553
2554                 tx_chainmask >>= 1;
2555                 rx_chainmask >>= 1;
2556         }
2557
2558         if (AR_SREV_9300_20_OR_LATER(ah)) {
2559                 ah->enabled_cals |= TX_IQ_CAL;
2560                 if (AR_SREV_9485_OR_LATER(ah))
2561                         ah->enabled_cals |= TX_IQ_ON_AGC_CAL;
2562         }
2563
2564         if (AR_SREV_9462(ah)) {
2565
2566                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2567                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2568
2569                 if (AR_SREV_9462_20(ah))
2570                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2571
2572         }
2573
2574
2575         return 0;
2576 }
2577
2578 /****************************/
2579 /* GPIO / RFKILL / Antennae */
2580 /****************************/
2581
2582 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2583                                          u32 gpio, u32 type)
2584 {
2585         int addr;
2586         u32 gpio_shift, tmp;
2587
2588         if (gpio > 11)
2589                 addr = AR_GPIO_OUTPUT_MUX3;
2590         else if (gpio > 5)
2591                 addr = AR_GPIO_OUTPUT_MUX2;
2592         else
2593                 addr = AR_GPIO_OUTPUT_MUX1;
2594
2595         gpio_shift = (gpio % 6) * 5;
2596
2597         if (AR_SREV_9280_20_OR_LATER(ah)
2598             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2599                 REG_RMW(ah, addr, (type << gpio_shift),
2600                         (0x1f << gpio_shift));
2601         } else {
2602                 tmp = REG_READ(ah, addr);
2603                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2604                 tmp &= ~(0x1f << gpio_shift);
2605                 tmp |= (type << gpio_shift);
2606                 REG_WRITE(ah, addr, tmp);
2607         }
2608 }
2609
2610 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2611 {
2612         u32 gpio_shift;
2613
2614         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2615
2616         if (AR_DEVID_7010(ah)) {
2617                 gpio_shift = gpio;
2618                 REG_RMW(ah, AR7010_GPIO_OE,
2619                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2620                         (AR7010_GPIO_OE_MASK << gpio_shift));
2621                 return;
2622         }
2623
2624         gpio_shift = gpio << 1;
2625         REG_RMW(ah,
2626                 AR_GPIO_OE_OUT,
2627                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2628                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2629 }
2630 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2631
2632 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2633 {
2634 #define MS_REG_READ(x, y) \
2635         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2636
2637         if (gpio >= ah->caps.num_gpio_pins)
2638                 return 0xffffffff;
2639
2640         if (AR_DEVID_7010(ah)) {
2641                 u32 val;
2642                 val = REG_READ(ah, AR7010_GPIO_IN);
2643                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2644         } else if (AR_SREV_9300_20_OR_LATER(ah))
2645                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2646                         AR_GPIO_BIT(gpio)) != 0;
2647         else if (AR_SREV_9271(ah))
2648                 return MS_REG_READ(AR9271, gpio) != 0;
2649         else if (AR_SREV_9287_11_OR_LATER(ah))
2650                 return MS_REG_READ(AR9287, gpio) != 0;
2651         else if (AR_SREV_9285_12_OR_LATER(ah))
2652                 return MS_REG_READ(AR9285, gpio) != 0;
2653         else if (AR_SREV_9280_20_OR_LATER(ah))
2654                 return MS_REG_READ(AR928X, gpio) != 0;
2655         else
2656                 return MS_REG_READ(AR, gpio) != 0;
2657 }
2658 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2659
2660 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2661                          u32 ah_signal_type)
2662 {
2663         u32 gpio_shift;
2664
2665         if (AR_DEVID_7010(ah)) {
2666                 gpio_shift = gpio;
2667                 REG_RMW(ah, AR7010_GPIO_OE,
2668                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2669                         (AR7010_GPIO_OE_MASK << gpio_shift));
2670                 return;
2671         }
2672
2673         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2674         gpio_shift = 2 * gpio;
2675         REG_RMW(ah,
2676                 AR_GPIO_OE_OUT,
2677                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2678                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2679 }
2680 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2681
2682 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2683 {
2684         if (AR_DEVID_7010(ah)) {
2685                 val = val ? 0 : 1;
2686                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2687                         AR_GPIO_BIT(gpio));
2688                 return;
2689         }
2690
2691         if (AR_SREV_9271(ah))
2692                 val = ~val;
2693
2694         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2695                 AR_GPIO_BIT(gpio));
2696 }
2697 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2698
2699 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2700 {
2701         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2702 }
2703 EXPORT_SYMBOL(ath9k_hw_setantenna);
2704
2705 /*********************/
2706 /* General Operation */
2707 /*********************/
2708
2709 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2710 {
2711         u32 bits = REG_READ(ah, AR_RX_FILTER);
2712         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2713
2714         if (phybits & AR_PHY_ERR_RADAR)
2715                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2716         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2717                 bits |= ATH9K_RX_FILTER_PHYERR;
2718
2719         return bits;
2720 }
2721 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2722
2723 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2724 {
2725         u32 phybits;
2726
2727         ENABLE_REGWRITE_BUFFER(ah);
2728
2729         if (AR_SREV_9462(ah))
2730                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2731
2732         REG_WRITE(ah, AR_RX_FILTER, bits);
2733
2734         phybits = 0;
2735         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2736                 phybits |= AR_PHY_ERR_RADAR;
2737         if (bits & ATH9K_RX_FILTER_PHYERR)
2738                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2739         REG_WRITE(ah, AR_PHY_ERR, phybits);
2740
2741         if (phybits)
2742                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2743         else
2744                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2745
2746         REGWRITE_BUFFER_FLUSH(ah);
2747 }
2748 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2749
2750 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2751 {
2752         if (ath9k_hw_mci_is_enabled(ah))
2753                 ar9003_mci_bt_gain_ctrl(ah);
2754
2755         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2756                 return false;
2757
2758         ath9k_hw_init_pll(ah, NULL);
2759         ah->htc_reset_init = true;
2760         return true;
2761 }
2762 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2763
2764 bool ath9k_hw_disable(struct ath_hw *ah)
2765 {
2766         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2767                 return false;
2768
2769         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2770                 return false;
2771
2772         ath9k_hw_init_pll(ah, NULL);
2773         return true;
2774 }
2775 EXPORT_SYMBOL(ath9k_hw_disable);
2776
2777 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2778 {
2779         enum eeprom_param gain_param;
2780
2781         if (IS_CHAN_2GHZ(chan))
2782                 gain_param = EEP_ANTENNA_GAIN_2G;
2783         else
2784                 gain_param = EEP_ANTENNA_GAIN_5G;
2785
2786         return ah->eep_ops->get_eeprom(ah, gain_param);
2787 }
2788
2789 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2790                             bool test)
2791 {
2792         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2793         struct ieee80211_channel *channel;
2794         int chan_pwr, new_pwr, max_gain;
2795         int ant_gain, ant_reduction = 0;
2796
2797         if (!chan)
2798                 return;
2799
2800         channel = chan->chan;
2801         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2802         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2803         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2804
2805         ant_gain = get_antenna_gain(ah, chan);
2806         if (ant_gain > max_gain)
2807                 ant_reduction = ant_gain - max_gain;
2808
2809         ah->eep_ops->set_txpower(ah, chan,
2810                                  ath9k_regd_get_ctl(reg, chan),
2811                                  ant_reduction, new_pwr, test);
2812 }
2813
2814 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2815 {
2816         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2817         struct ath9k_channel *chan = ah->curchan;
2818         struct ieee80211_channel *channel = chan->chan;
2819
2820         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2821         if (test)
2822                 channel->max_power = MAX_RATE_POWER / 2;
2823
2824         ath9k_hw_apply_txpower(ah, chan, test);
2825
2826         if (test)
2827                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2828 }
2829 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2830
2831 void ath9k_hw_setopmode(struct ath_hw *ah)
2832 {
2833         ath9k_hw_set_operating_mode(ah, ah->opmode);
2834 }
2835 EXPORT_SYMBOL(ath9k_hw_setopmode);
2836
2837 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2838 {
2839         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2840         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2841 }
2842 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2843
2844 void ath9k_hw_write_associd(struct ath_hw *ah)
2845 {
2846         struct ath_common *common = ath9k_hw_common(ah);
2847
2848         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2849         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2850                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2851 }
2852 EXPORT_SYMBOL(ath9k_hw_write_associd);
2853
2854 #define ATH9K_MAX_TSF_READ 10
2855
2856 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2857 {
2858         u32 tsf_lower, tsf_upper1, tsf_upper2;
2859         int i;
2860
2861         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2862         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2863                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2864                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2865                 if (tsf_upper2 == tsf_upper1)
2866                         break;
2867                 tsf_upper1 = tsf_upper2;
2868         }
2869
2870         WARN_ON( i == ATH9K_MAX_TSF_READ );
2871
2872         return (((u64)tsf_upper1 << 32) | tsf_lower);
2873 }
2874 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2875
2876 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2877 {
2878         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2879         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2880 }
2881 EXPORT_SYMBOL(ath9k_hw_settsf64);
2882
2883 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2884 {
2885         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2886                            AH_TSF_WRITE_TIMEOUT))
2887                 ath_dbg(ath9k_hw_common(ah), RESET,
2888                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2889
2890         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2891 }
2892 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2893
2894 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2895 {
2896         if (setting)
2897                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2898         else
2899                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2900 }
2901 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2902
2903 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2904 {
2905         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2906         u32 macmode;
2907
2908         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2909                 macmode = AR_2040_JOINED_RX_CLEAR;
2910         else
2911                 macmode = 0;
2912
2913         REG_WRITE(ah, AR_2040_MODE, macmode);
2914 }
2915
2916 /* HW Generic timers configuration */
2917
2918 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2919 {
2920         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2921         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2922         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2923         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2924         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2925         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2926         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2927         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2928         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2929         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2930                                 AR_NDP2_TIMER_MODE, 0x0002},
2931         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2932                                 AR_NDP2_TIMER_MODE, 0x0004},
2933         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2934                                 AR_NDP2_TIMER_MODE, 0x0008},
2935         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2936                                 AR_NDP2_TIMER_MODE, 0x0010},
2937         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2938                                 AR_NDP2_TIMER_MODE, 0x0020},
2939         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2940                                 AR_NDP2_TIMER_MODE, 0x0040},
2941         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2942                                 AR_NDP2_TIMER_MODE, 0x0080}
2943 };
2944
2945 /* HW generic timer primitives */
2946
2947 /* compute and clear index of rightmost 1 */
2948 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2949 {
2950         u32 b;
2951
2952         b = *mask;
2953         b &= (0-b);
2954         *mask &= ~b;
2955         b *= debruijn32;
2956         b >>= 27;
2957
2958         return timer_table->gen_timer_index[b];
2959 }
2960
2961 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2962 {
2963         return REG_READ(ah, AR_TSF_L32);
2964 }
2965 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2966
2967 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2968                                           void (*trigger)(void *),
2969                                           void (*overflow)(void *),
2970                                           void *arg,
2971                                           u8 timer_index)
2972 {
2973         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2974         struct ath_gen_timer *timer;
2975
2976         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2977
2978         if (timer == NULL) {
2979                 ath_err(ath9k_hw_common(ah),
2980                         "Failed to allocate memory for hw timer[%d]\n",
2981                         timer_index);
2982                 return NULL;
2983         }
2984
2985         /* allocate a hardware generic timer slot */
2986         timer_table->timers[timer_index] = timer;
2987         timer->index = timer_index;
2988         timer->trigger = trigger;
2989         timer->overflow = overflow;
2990         timer->arg = arg;
2991
2992         return timer;
2993 }
2994 EXPORT_SYMBOL(ath_gen_timer_alloc);
2995
2996 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2997                               struct ath_gen_timer *timer,
2998                               u32 trig_timeout,
2999                               u32 timer_period)
3000 {
3001         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3002         u32 tsf, timer_next;
3003
3004         BUG_ON(!timer_period);
3005
3006         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
3007
3008         tsf = ath9k_hw_gettsf32(ah);
3009
3010         timer_next = tsf + trig_timeout;
3011
3012         ath_dbg(ath9k_hw_common(ah), HWTIMER,
3013                 "current tsf %x period %x timer_next %x\n",
3014                 tsf, timer_period, timer_next);
3015
3016         /*
3017          * Program generic timer registers
3018          */
3019         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3020                  timer_next);
3021         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3022                   timer_period);
3023         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3024                     gen_tmr_configuration[timer->index].mode_mask);
3025
3026         if (AR_SREV_9462(ah)) {
3027                 /*
3028                  * Starting from AR9462, each generic timer can select which tsf
3029                  * to use. But we still follow the old rule, 0 - 7 use tsf and
3030                  * 8 - 15  use tsf2.
3031                  */
3032                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3033                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3034                                        (1 << timer->index));
3035                 else
3036                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3037                                        (1 << timer->index));
3038         }
3039
3040         /* Enable both trigger and thresh interrupt masks */
3041         REG_SET_BIT(ah, AR_IMR_S5,
3042                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3043                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3044 }
3045 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3046
3047 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3048 {
3049         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3050
3051         if ((timer->index < AR_FIRST_NDP_TIMER) ||
3052                 (timer->index >= ATH_MAX_GEN_TIMER)) {
3053                 return;
3054         }
3055
3056         /* Clear generic timer enable bits. */
3057         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3058                         gen_tmr_configuration[timer->index].mode_mask);
3059
3060         /* Disable both trigger and thresh interrupt masks */
3061         REG_CLR_BIT(ah, AR_IMR_S5,
3062                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3063                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3064
3065         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
3066 }
3067 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3068
3069 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3070 {
3071         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3072
3073         /* free the hardware generic timer slot */
3074         timer_table->timers[timer->index] = NULL;
3075         kfree(timer);
3076 }
3077 EXPORT_SYMBOL(ath_gen_timer_free);
3078
3079 /*
3080  * Generic Timer Interrupts handling
3081  */
3082 void ath_gen_timer_isr(struct ath_hw *ah)
3083 {
3084         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3085         struct ath_gen_timer *timer;
3086         struct ath_common *common = ath9k_hw_common(ah);
3087         u32 trigger_mask, thresh_mask, index;
3088
3089         /* get hardware generic timer interrupt status */
3090         trigger_mask = ah->intr_gen_timer_trigger;
3091         thresh_mask = ah->intr_gen_timer_thresh;
3092         trigger_mask &= timer_table->timer_mask.val;
3093         thresh_mask &= timer_table->timer_mask.val;
3094
3095         trigger_mask &= ~thresh_mask;
3096
3097         while (thresh_mask) {
3098                 index = rightmost_index(timer_table, &thresh_mask);
3099                 timer = timer_table->timers[index];
3100                 BUG_ON(!timer);
3101                 ath_dbg(common, HWTIMER, "TSF overflow for Gen timer %d\n",
3102                         index);
3103                 timer->overflow(timer->arg);
3104         }
3105
3106         while (trigger_mask) {
3107                 index = rightmost_index(timer_table, &trigger_mask);
3108                 timer = timer_table->timers[index];
3109                 BUG_ON(!timer);
3110                 ath_dbg(common, HWTIMER,
3111                         "Gen timer[%d] trigger\n", index);
3112                 timer->trigger(timer->arg);
3113         }
3114 }
3115 EXPORT_SYMBOL(ath_gen_timer_isr);
3116
3117 /********/
3118 /* HTC  */
3119 /********/
3120
3121 static struct {
3122         u32 version;
3123         const char * name;
3124 } ath_mac_bb_names[] = {
3125         /* Devices with external radios */
3126         { AR_SREV_VERSION_5416_PCI,     "5416" },
3127         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3128         { AR_SREV_VERSION_9100,         "9100" },
3129         { AR_SREV_VERSION_9160,         "9160" },
3130         /* Single-chip solutions */
3131         { AR_SREV_VERSION_9280,         "9280" },
3132         { AR_SREV_VERSION_9285,         "9285" },
3133         { AR_SREV_VERSION_9287,         "9287" },
3134         { AR_SREV_VERSION_9271,         "9271" },
3135         { AR_SREV_VERSION_9300,         "9300" },
3136         { AR_SREV_VERSION_9330,         "9330" },
3137         { AR_SREV_VERSION_9340,         "9340" },
3138         { AR_SREV_VERSION_9485,         "9485" },
3139         { AR_SREV_VERSION_9462,         "9462" },
3140 };
3141
3142 /* For devices with external radios */
3143 static struct {
3144         u16 version;
3145         const char * name;
3146 } ath_rf_names[] = {
3147         { 0,                            "5133" },
3148         { AR_RAD5133_SREV_MAJOR,        "5133" },
3149         { AR_RAD5122_SREV_MAJOR,        "5122" },
3150         { AR_RAD2133_SREV_MAJOR,        "2133" },
3151         { AR_RAD2122_SREV_MAJOR,        "2122" }
3152 };
3153
3154 /*
3155  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3156  */
3157 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3158 {
3159         int i;
3160
3161         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3162                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3163                         return ath_mac_bb_names[i].name;
3164                 }
3165         }
3166
3167         return "????";
3168 }
3169
3170 /*
3171  * Return the RF name. "????" is returned if the RF is unknown.
3172  * Used for devices with external radios.
3173  */
3174 static const char *ath9k_hw_rf_name(u16 rf_version)
3175 {
3176         int i;
3177
3178         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3179                 if (ath_rf_names[i].version == rf_version) {
3180                         return ath_rf_names[i].name;
3181                 }
3182         }
3183
3184         return "????";
3185 }
3186
3187 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3188 {
3189         int used;
3190
3191         /* chipsets >= AR9280 are single-chip */
3192         if (AR_SREV_9280_20_OR_LATER(ah)) {
3193                 used = snprintf(hw_name, len,
3194                                "Atheros AR%s Rev:%x",
3195                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3196                                ah->hw_version.macRev);
3197         }
3198         else {
3199                 used = snprintf(hw_name, len,
3200                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3201                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3202                                ah->hw_version.macRev,
3203                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3204                                                 AR_RADIO_SREV_MAJOR)),
3205                                ah->hw_version.phyRev);
3206         }
3207
3208         hw_name[used] = '\0';
3209 }
3210 EXPORT_SYMBOL(ath9k_hw_name);