drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23
  24 #include "mac.h"
  25 #include "ani.h"
  26 #include "eeprom.h"
  27 #include "calib.h"
  28 #include "reg.h"
  29 #include "phy.h"
  30 #include "btcoex.h"
  31 #include "ar9003_mac.h"
  32
  33 #include "../regd.h"
  34 #include "../debug.h"
  35
  36 #define ATHEROS_VENDOR_ID       0x168c
  37
  38 #define AR5416_DEVID_PCI        0x0023
  39 #define AR5416_DEVID_PCIE       0x0024
  40 #define AR9160_DEVID_PCI        0x0027
  41 #define AR9280_DEVID_PCI        0x0029
  42 #define AR9280_DEVID_PCIE       0x002a
  43 #define AR9285_DEVID_PCIE       0x002b
  44 #define AR2427_DEVID_PCIE       0x002c
  45 #define AR9287_DEVID_PCI        0x002d
  46 #define AR9287_DEVID_PCIE       0x002e
  47 #define AR9300_DEVID_PCIE       0x0030
  48
  49 #define AR5416_AR9100_DEVID     0x000b
  50
  51 #define AR_SUBVENDOR_ID_NOG     0x0e11
  52 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  53 #define AR5416_MAGIC            0x19641014
  54
  55 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  56 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  57 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  58
  59 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  60
  61 #define ATH_DEFAULT_NOISE_FLOOR -95
  62
  63 #define ATH9K_RSSI_BAD                  -128
  64
  65 /* Register read/write primitives */
  66 #define REG_WRITE(_ah, _reg, _val) \
  67         ath9k_hw_common(_ah)->ops->write((_ah), (_val), (_reg))
  68
  69 #define REG_READ(_ah, _reg) \
  70         ath9k_hw_common(_ah)->ops->read((_ah), (_reg))
  71
  72 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
  73 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
  74 #define REG_RMW(_a, _r, _set, _clr)    \
  75         REG_WRITE(_a, _r, (REG_READ(_a, _r) & ~(_clr)) | (_set))
  76 #define REG_RMW_FIELD(_a, _r, _f, _v) \
  77         REG_WRITE(_a, _r, \
  78         (REG_READ(_a, _r) & ~_f) | (((_v) << _f##_S) & _f))
  79 #define REG_READ_FIELD(_a, _r, _f) \
  80         (((REG_READ(_a, _r) & _f) >> _f##_S))
  81 #define REG_SET_BIT(_a, _r, _f) \
  82         REG_WRITE(_a, _r, REG_READ(_a, _r) | _f)
  83 #define REG_CLR_BIT(_a, _r, _f) \
  84         REG_WRITE(_a, _r, REG_READ(_a, _r) & ~_f)
  85
  86 #define DO_DELAY(x) do {                        \
  87                 if ((++(x) % 64) == 0)          \
  88                         udelay(1);              \
  89         } while (0)
  90
  91 #define REG_WRITE_ARRAY(iniarray, column, regWr) do {                   \
  92                 int r;                                                  \
  93                 for (r = 0; r < ((iniarray)->ia_rows); r++) {           \
  94                         REG_WRITE(ah, INI_RA((iniarray), (r), 0),       \
  95                                   INI_RA((iniarray), r, (column)));     \
  96                         DO_DELAY(regWr);                                \
  97                 }                                                       \
  98         } while (0)
  99
 100 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 101 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 102 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 103 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 104 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 105 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 106 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 107
 108 #define AR_GPIOD_MASK               0x00001FFF
 109 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 110
 111 #define BASE_ACTIVATE_DELAY         100
 112 #define RTC_PLL_SETTLE_DELAY        100
 113 #define COEF_SCALE_S                24
 114 #define HT40_CHANNEL_CENTER_SHIFT   10
 115
 116 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 117 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 118
 119 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 120 #define ATH9K_NUM_QUEUES            10
 121
 122 #define MAX_RATE_POWER              63
 123 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 124 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 125 #define AH_TIME_QUANTUM             10
 126 #define AR_KEYTABLE_SIZE            128
 127 #define POWER_UP_TIME               10000
 128 #define SPUR_RSSI_THRESH            40
 129
 130 #define CAB_TIMEOUT_VAL             10
 131 #define BEACON_TIMEOUT_VAL          10
 132 #define MIN_BEACON_TIMEOUT_VAL      1
 133 #define SLEEP_SLOP                  3
 134
 135 #define INIT_CONFIG_STATUS          0x00000000
 136 #define INIT_RSSI_THR               0x00000700
 137 #define INIT_BCON_CNTRL_REG         0x00000000
 138
 139 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 140
 141 #define ATH9K_HW_RX_HP_QDEPTH   16
 142 #define ATH9K_HW_RX_LP_QDEPTH   128
 143
 144 enum ath_ini_subsys {
 145         ATH_INI_PRE = 0,
 146         ATH_INI_CORE,
 147         ATH_INI_POST,
 148         ATH_INI_NUM_SPLIT,
 149 };
 150
 151 enum wireless_mode {
 152         ATH9K_MODE_11A = 0,
 153         ATH9K_MODE_11G,
 154         ATH9K_MODE_11NA_HT20,
 155         ATH9K_MODE_11NG_HT20,
 156         ATH9K_MODE_11NA_HT40PLUS,
 157         ATH9K_MODE_11NA_HT40MINUS,
 158         ATH9K_MODE_11NG_HT40PLUS,
 159         ATH9K_MODE_11NG_HT40MINUS,
 160         ATH9K_MODE_MAX,
 161 };
 162
 163 enum ath9k_hw_caps {
 164         ATH9K_HW_CAP_MIC_AESCCM                 = BIT(0),
 165         ATH9K_HW_CAP_MIC_CKIP                   = BIT(1),
 166         ATH9K_HW_CAP_MIC_TKIP                   = BIT(2),
 167         ATH9K_HW_CAP_CIPHER_AESCCM              = BIT(3),
 168         ATH9K_HW_CAP_CIPHER_CKIP                = BIT(4),
 169         ATH9K_HW_CAP_CIPHER_TKIP                = BIT(5),
 170         ATH9K_HW_CAP_VEOL                       = BIT(6),
 171         ATH9K_HW_CAP_BSSIDMASK                  = BIT(7),
 172         ATH9K_HW_CAP_MCAST_KEYSEARCH            = BIT(8),
 173         ATH9K_HW_CAP_HT                         = BIT(9),
 174         ATH9K_HW_CAP_GTT                        = BIT(10),
 175         ATH9K_HW_CAP_FASTCC                     = BIT(11),
 176         ATH9K_HW_CAP_RFSILENT                   = BIT(12),
 177         ATH9K_HW_CAP_CST                        = BIT(13),
 178         ATH9K_HW_CAP_ENHANCEDPM                 = BIT(14),
 179         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(15),
 180         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(16),
 181         ATH9K_HW_CAP_EDMA                       = BIT(17),
 182 };
 183
 184 enum ath9k_capability_type {
 185         ATH9K_CAP_CIPHER = 0,
 186         ATH9K_CAP_TKIP_MIC,
 187         ATH9K_CAP_TKIP_SPLIT,
 188         ATH9K_CAP_TXPOW,
 189         ATH9K_CAP_MCAST_KEYSRCH,
 190         ATH9K_CAP_DS
 191 };
 192
 193 struct ath9k_hw_capabilities {
 194         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 195         DECLARE_BITMAP(wireless_modes, ATH9K_MODE_MAX); /* ATH9K_MODE_* */
 196         u16 total_queues;
 197         u16 keycache_size;
 198         u16 low_5ghz_chan, high_5ghz_chan;
 199         u16 low_2ghz_chan, high_2ghz_chan;
 200         u16 rts_aggr_limit;
 201         u8 tx_chainmask;
 202         u8 rx_chainmask;
 203         u16 tx_triglevel_max;
 204         u16 reg_cap;
 205         u8 num_gpio_pins;
 206         u8 num_antcfg_2ghz;
 207         u8 num_antcfg_5ghz;
 208         u8 rx_hp_qdepth;
 209         u8 rx_lp_qdepth;
 210         u8 rx_status_len;
 211         u8 tx_desc_len;
 212 };
 213
 214 struct ath9k_ops_config {
 215         int dma_beacon_response_time;
 216         int sw_beacon_response_time;
 217         int additional_swba_backoff;
 218         int ack_6mb;
 219         int cwm_ignore_extcca;
 220         u8 pcie_powersave_enable;
 221         u8 pcie_clock_req;
 222         u32 pcie_waen;
 223         u8 analog_shiftreg;
 224         u8 ht_enable;
 225         u32 ofdm_trig_low;
 226         u32 ofdm_trig_high;
 227         u32 cck_trig_high;
 228         u32 cck_trig_low;
 229         u32 enable_ani;
 230         int serialize_regmode;
 231         bool rx_intr_mitigation;
 232         bool tx_intr_mitigation;
 233 #define SPUR_DISABLE            0
 234 #define SPUR_ENABLE_IOCTL       1
 235 #define SPUR_ENABLE_EEPROM      2
 236 #define AR_EEPROM_MODAL_SPURS   5
 237 #define AR_SPUR_5413_1          1640
 238 #define AR_SPUR_5413_2          1200
 239 #define AR_NO_SPUR              0x8000
 240 #define AR_BASE_FREQ_2GHZ       2300
 241 #define AR_BASE_FREQ_5GHZ       4900
 242 #define AR_SPUR_FEEQ_BOUND_HT40 19
 243 #define AR_SPUR_FEEQ_BOUND_HT20 10
 244         int spurmode;
 245         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
 246         u8 max_txtrig_level;
 247 };
 248
 249 enum ath9k_int {
 250         ATH9K_INT_RX = 0x00000001,
 251         ATH9K_INT_RXDESC = 0x00000002,
 252         ATH9K_INT_RXHP = 0x00000001,
 253         ATH9K_INT_RXLP = 0x00000002,
 254         ATH9K_INT_RXNOFRM = 0x00000008,
 255         ATH9K_INT_RXEOL = 0x00000010,
 256         ATH9K_INT_RXORN = 0x00000020,
 257         ATH9K_INT_TX = 0x00000040,
 258         ATH9K_INT_TXDESC = 0x00000080,
 259         ATH9K_INT_TIM_TIMER = 0x00000100,
 260         ATH9K_INT_TXURN = 0x00000800,
 261         ATH9K_INT_MIB = 0x00001000,
 262         ATH9K_INT_RXPHY = 0x00004000,
 263         ATH9K_INT_RXKCM = 0x00008000,
 264         ATH9K_INT_SWBA = 0x00010000,
 265         ATH9K_INT_BMISS = 0x00040000,
 266         ATH9K_INT_BNR = 0x00100000,
 267         ATH9K_INT_TIM = 0x00200000,
 268         ATH9K_INT_DTIM = 0x00400000,
 269         ATH9K_INT_DTIMSYNC = 0x00800000,
 270         ATH9K_INT_GPIO = 0x01000000,
 271         ATH9K_INT_CABEND = 0x02000000,
 272         ATH9K_INT_TSFOOR = 0x04000000,
 273         ATH9K_INT_GENTIMER = 0x08000000,
 274         ATH9K_INT_CST = 0x10000000,
 275         ATH9K_INT_GTT = 0x20000000,
 276         ATH9K_INT_FATAL = 0x40000000,
 277         ATH9K_INT_GLOBAL = 0x80000000,
 278         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 279                 ATH9K_INT_DTIM |
 280                 ATH9K_INT_DTIMSYNC |
 281                 ATH9K_INT_TSFOOR |
 282                 ATH9K_INT_CABEND,
 283         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 284                 ATH9K_INT_RXDESC |
 285                 ATH9K_INT_RXEOL |
 286                 ATH9K_INT_RXORN |
 287                 ATH9K_INT_TXURN |
 288                 ATH9K_INT_TXDESC |
 289                 ATH9K_INT_MIB |
 290                 ATH9K_INT_RXPHY |
 291                 ATH9K_INT_RXKCM |
 292                 ATH9K_INT_SWBA |
 293                 ATH9K_INT_BMISS |
 294                 ATH9K_INT_GPIO,
 295         ATH9K_INT_NOCARD = 0xffffffff
 296 };
 297
 298 #define CHANNEL_CW_INT    0x00002
 299 #define CHANNEL_CCK       0x00020
 300 #define CHANNEL_OFDM      0x00040
 301 #define CHANNEL_2GHZ      0x00080
 302 #define CHANNEL_5GHZ      0x00100
 303 #define CHANNEL_PASSIVE   0x00200
 304 #define CHANNEL_DYN       0x00400
 305 #define CHANNEL_HALF      0x04000
 306 #define CHANNEL_QUARTER   0x08000
 307 #define CHANNEL_HT20      0x10000
 308 #define CHANNEL_HT40PLUS  0x20000
 309 #define CHANNEL_HT40MINUS 0x40000
 310
 311 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
 312 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
 313 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
 314 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
 315 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
 316 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
 317 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
 318 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
 319 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
 320 #define CHANNEL_ALL                             \
 321         (CHANNEL_OFDM|                          \
 322          CHANNEL_CCK|                           \
 323          CHANNEL_2GHZ |                         \
 324          CHANNEL_5GHZ |                         \
 325          CHANNEL_HT20 |                         \
 326          CHANNEL_HT40PLUS |                     \
 327          CHANNEL_HT40MINUS)
 328
 329 struct ath9k_channel {
 330         struct ieee80211_channel *chan;
 331         u16 channel;
 332         u32 channelFlags;
 333         u32 chanmode;
 334         int32_t CalValid;
 335         bool oneTimeCalsDone;
 336         int8_t iCoff;
 337         int8_t qCoff;
 338         int16_t rawNoiseFloor;
 339 };
 340
 341 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
 342        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
 343        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
 344        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
 345 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
 346 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
 347 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
 348 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
 349 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
 350 #define IS_CHAN_A_5MHZ_SPACED(_c)                       \
 351         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
 352          (((_c)->channel % 20) != 0) &&                 \
 353          (((_c)->channel % 10) != 0))
 354
 355 /* These macros check chanmode and not channelFlags */
 356 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
 357 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
 358                           ((_c)->chanmode == CHANNEL_G_HT20))
 359 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
 360                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
 361                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
 362                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
 363 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
 364
 365 enum ath9k_power_mode {
 366         ATH9K_PM_AWAKE = 0,
 367         ATH9K_PM_FULL_SLEEP,
 368         ATH9K_PM_NETWORK_SLEEP,
 369         ATH9K_PM_UNDEFINED
 370 };
 371
 372 enum ath9k_tp_scale {
 373         ATH9K_TP_SCALE_MAX = 0,
 374         ATH9K_TP_SCALE_50,
 375         ATH9K_TP_SCALE_25,
 376         ATH9K_TP_SCALE_12,
 377         ATH9K_TP_SCALE_MIN
 378 };
 379
 380 enum ser_reg_mode {
 381         SER_REG_MODE_OFF = 0,
 382         SER_REG_MODE_ON = 1,
 383         SER_REG_MODE_AUTO = 2,
 384 };
 385
 386 enum ath9k_rx_qtype {
 387         ATH9K_RX_QUEUE_HP,
 388         ATH9K_RX_QUEUE_LP,
 389         ATH9K_RX_QUEUE_MAX,
 390 };
 391
 392 struct ath9k_beacon_state {
 393         u32 bs_nexttbtt;
 394         u32 bs_nextdtim;
 395         u32 bs_intval;
 396 #define ATH9K_BEACON_PERIOD       0x0000ffff
 397 #define ATH9K_BEACON_ENA          0x00800000
 398 #define ATH9K_BEACON_RESET_TSF    0x01000000
 399 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 400         u32 bs_dtimperiod;
 401         u16 bs_cfpperiod;
 402         u16 bs_cfpmaxduration;
 403         u32 bs_cfpnext;
 404         u16 bs_timoffset;
 405         u16 bs_bmissthreshold;
 406         u32 bs_sleepduration;
 407         u32 bs_tsfoor_threshold;
 408 };
 409
 410 struct chan_centers {
 411         u16 synth_center;
 412         u16 ctl_center;
 413         u16 ext_center;
 414 };
 415
 416 enum {
 417         ATH9K_RESET_POWER_ON,
 418         ATH9K_RESET_WARM,
 419         ATH9K_RESET_COLD,
 420 };
 421
 422 struct ath9k_hw_version {
 423         u32 magic;
 424         u16 devid;
 425         u16 subvendorid;
 426         u32 macVersion;
 427         u16 macRev;
 428         u16 phyRev;
 429         u16 analog5GhzRev;
 430         u16 analog2GhzRev;
 431         u16 subsysid;
 432 };
 433
 434 /* Generic TSF timer definitions */
 435
 436 #define ATH_MAX_GEN_TIMER       16
 437
 438 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 439
 440 /*
 441  * Using de Bruijin sequence to to look up 1's index in a 32 bit number
 442  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
 443  */
 444 #define debruijn32 0x077CB531U
 445
 446 struct ath_gen_timer_configuration {
 447         u32 next_addr;
 448         u32 period_addr;
 449         u32 mode_addr;
 450         u32 mode_mask;
 451 };
 452
 453 struct ath_gen_timer {
 454         void (*trigger)(void *arg);
 455         void (*overflow)(void *arg);
 456         void *arg;
 457         u8 index;
 458 };
 459
 460 struct ath_gen_timer_table {
 461         u32 gen_timer_index[32];
 462         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 463         union {
 464                 unsigned long timer_bits;
 465                 u16 val;
 466         } timer_mask;
 467 };
 468
 469 /**
 470  * struct ath_hw_private_ops - callbacks used internally by hardware code
 471  *
 472  * This structure contains private callbacks designed to only be used internally
 473  * by the hardware core.
 474  *
 475  * @init_cal_settings: setup types of calibrations supported
 476  * @init_cal: starts actual calibration
 477  *
 478  * @init_mode_regs: Initializes mode registers
 479  * @init_mode_gain_regs: Initialize TX/RX gain registers
 480  * @macversion_supported: If this specific mac revision is supported
 481  *
 482  * @rf_set_freq: change frequency
 483  * @spur_mitigate_freq: spur mitigation
 484  * @rf_alloc_ext_banks:
 485  * @rf_free_ext_banks:
 486  * @set_rf_regs:
 487  * @compute_pll_control: compute the PLL control value to use for
 488  *      AR_RTC_PLL_CONTROL for a given channel
 489  * @setup_calibration: set up calibration
 490  * @iscal_supported: used to query if a type of calibration is supported
 491  * @loadnf: load noise floor read from each chain on the CCA registers
 492  */
 493 struct ath_hw_private_ops {
 494         /* Calibration ops */
 495         void (*init_cal_settings)(struct ath_hw *ah);
 496         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 497
 498         void (*init_mode_regs)(struct ath_hw *ah);
 499         void (*init_mode_gain_regs)(struct ath_hw *ah);
 500         bool (*macversion_supported)(u32 macversion);
 501         void (*setup_calibration)(struct ath_hw *ah,
 502                                   struct ath9k_cal_list *currCal);
 503         bool (*iscal_supported)(struct ath_hw *ah,
 504                                 enum ath9k_cal_types calType);
 505
 506         /* PHY ops */
 507         int (*rf_set_freq)(struct ath_hw *ah,
 508                            struct ath9k_channel *chan);
 509         void (*spur_mitigate_freq)(struct ath_hw *ah,
 510                                    struct ath9k_channel *chan);
 511         int (*rf_alloc_ext_banks)(struct ath_hw *ah);
 512         void (*rf_free_ext_banks)(struct ath_hw *ah);
 513         bool (*set_rf_regs)(struct ath_hw *ah,
 514                             struct ath9k_channel *chan,
 515                             u16 modesIndex);
 516         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 517         void (*init_bb)(struct ath_hw *ah,
 518                         struct ath9k_channel *chan);
 519         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 520         void (*olc_init)(struct ath_hw *ah);
 521         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 522         void (*mark_phy_inactive)(struct ath_hw *ah);
 523         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 524         bool (*rfbus_req)(struct ath_hw *ah);
 525         void (*rfbus_done)(struct ath_hw *ah);
 526         void (*enable_rfkill)(struct ath_hw *ah);
 527         void (*restore_chainmask)(struct ath_hw *ah);
 528         void (*set_diversity)(struct ath_hw *ah, bool value);
 529         u32 (*compute_pll_control)(struct ath_hw *ah,
 530                                    struct ath9k_channel *chan);
 531         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 532                             int param);
 533         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 534         void (*loadnf)(struct ath_hw *ah, struct ath9k_channel *chan);
 535 };
 536
 537 /**
 538  * struct ath_hw_ops - callbacks used by hardware code and driver code
 539  *
 540  * This structure contains callbacks designed to to be used internally by
 541  * hardware code and also by the lower level driver.
 542  *
 543  * @config_pci_powersave:
 544  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 545  */
 546 struct ath_hw_ops {
 547         void (*config_pci_powersave)(struct ath_hw *ah,
 548                                      int restore,
 549                                      int power_off);
 550         void (*rx_enable)(struct ath_hw *ah);
 551         void (*set_desc_link)(void *ds, u32 link);
 552         void (*get_desc_link)(void *ds, u32 **link);
 553         bool (*calibrate)(struct ath_hw *ah,
 554                           struct ath9k_channel *chan,
 555                           u8 rxchainmask,
 556                           bool longcal);
 557         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked);
 558 };
 559
 560 struct ath_hw {
 561         struct ieee80211_hw *hw;
 562         struct ath_common common;
 563         struct ath9k_hw_version hw_version;
 564         struct ath9k_ops_config config;
 565         struct ath9k_hw_capabilities caps;
 566         struct ath9k_channel channels[38];
 567         struct ath9k_channel *curchan;
 568
 569         union {
 570                 struct ar5416_eeprom_def def;
 571                 struct ar5416_eeprom_4k map4k;
 572                 struct ar9287_eeprom map9287;
 573                 struct ar9300_eeprom ar9300_eep;
 574         } eeprom;
 575         const struct eeprom_ops *eep_ops;
 576
 577         bool sw_mgmt_crypto;
 578         bool is_pciexpress;
 579         bool need_an_top2_fixup;
 580         u16 tx_trig_level;
 581         s16 nf_2g_max;
 582         s16 nf_2g_min;
 583         s16 nf_5g_max;
 584         s16 nf_5g_min;
 585         u16 rfsilent;
 586         u32 rfkill_gpio;
 587         u32 rfkill_polarity;
 588         u32 ah_flags;
 589
 590         bool htc_reset_init;
 591
 592         enum nl80211_iftype opmode;
 593         enum ath9k_power_mode power_mode;
 594
 595         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 596         struct ath9k_pacal_info pacal_info;
 597         struct ar5416Stats stats;
 598         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 599
 600         int16_t curchan_rad_index;
 601         enum ath9k_int imask;
 602         u32 imrs2_reg;
 603         u32 txok_interrupt_mask;
 604         u32 txerr_interrupt_mask;
 605         u32 txdesc_interrupt_mask;
 606         u32 txeol_interrupt_mask;
 607         u32 txurn_interrupt_mask;
 608         bool chip_fullsleep;
 609         u32 atim_window;
 610
 611         /* Calibration */
 612         enum ath9k_cal_types supp_cals;
 613         struct ath9k_cal_list iq_caldata;
 614         struct ath9k_cal_list adcgain_caldata;
 615         struct ath9k_cal_list adcdc_calinitdata;
 616         struct ath9k_cal_list adcdc_caldata;
 617         struct ath9k_cal_list tempCompCalData;
 618         struct ath9k_cal_list *cal_list;
 619         struct ath9k_cal_list *cal_list_last;
 620         struct ath9k_cal_list *cal_list_curr;
 621 #define totalPowerMeasI meas0.unsign
 622 #define totalPowerMeasQ meas1.unsign
 623 #define totalIqCorrMeas meas2.sign
 624 #define totalAdcIOddPhase  meas0.unsign
 625 #define totalAdcIEvenPhase meas1.unsign
 626 #define totalAdcQOddPhase  meas2.unsign
 627 #define totalAdcQEvenPhase meas3.unsign
 628 #define totalAdcDcOffsetIOddPhase  meas0.sign
 629 #define totalAdcDcOffsetIEvenPhase meas1.sign
 630 #define totalAdcDcOffsetQOddPhase  meas2.sign
 631 #define totalAdcDcOffsetQEvenPhase meas3.sign
 632         union {
 633                 u32 unsign[AR5416_MAX_CHAINS];
 634                 int32_t sign[AR5416_MAX_CHAINS];
 635         } meas0;
 636         union {
 637                 u32 unsign[AR5416_MAX_CHAINS];
 638                 int32_t sign[AR5416_MAX_CHAINS];
 639         } meas1;
 640         union {
 641                 u32 unsign[AR5416_MAX_CHAINS];
 642                 int32_t sign[AR5416_MAX_CHAINS];
 643         } meas2;
 644         union {
 645                 u32 unsign[AR5416_MAX_CHAINS];
 646                 int32_t sign[AR5416_MAX_CHAINS];
 647         } meas3;
 648         u16 cal_samples;
 649
 650         u32 sta_id1_defaults;
 651         u32 misc_mode;
 652         enum {
 653                 AUTO_32KHZ,
 654                 USE_32KHZ,
 655                 DONT_USE_32KHZ,
 656         } enable_32kHz_clock;
 657
 658         /* Private to hardware code */
 659         struct ath_hw_private_ops private_ops;
 660         /* Accessed by the lower level driver */
 661         struct ath_hw_ops ops;
 662
 663         /* Used to program the radio on non single-chip devices */
 664         u32 *analogBank0Data;
 665         u32 *analogBank1Data;
 666         u32 *analogBank2Data;
 667         u32 *analogBank3Data;
 668         u32 *analogBank6Data;
 669         u32 *analogBank6TPCData;
 670         u32 *analogBank7Data;
 671         u32 *addac5416_21;
 672         u32 *bank6Temp;
 673
 674         int16_t txpower_indexoffset;
 675         int coverage_class;
 676         u32 beacon_interval;
 677         u32 slottime;
 678         u32 globaltxtimeout;
 679
 680         /* ANI */
 681         u32 proc_phyerr;
 682         u32 aniperiod;
 683         struct ar5416AniState *curani;
 684         struct ar5416AniState ani[255];
 685         int totalSizeDesired[5];
 686         int coarse_high[5];
 687         int coarse_low[5];
 688         int firpwr[5];
 689         enum ath9k_ani_cmd ani_function;
 690
 691         /* Bluetooth coexistance */
 692         struct ath_btcoex_hw btcoex_hw;
 693
 694         u32 intr_txqs;
 695         u8 txchainmask;
 696         u8 rxchainmask;
 697
 698         u32 originalGain[22];
 699         int initPDADC;
 700         int PDADCdelta;
 701         u8 led_pin;
 702
 703         struct ar5416IniArray iniModes;
 704         struct ar5416IniArray iniCommon;
 705         struct ar5416IniArray iniBank0;
 706         struct ar5416IniArray iniBB_RfGain;
 707         struct ar5416IniArray iniBank1;
 708         struct ar5416IniArray iniBank2;
 709         struct ar5416IniArray iniBank3;
 710         struct ar5416IniArray iniBank6;
 711         struct ar5416IniArray iniBank6TPC;
 712         struct ar5416IniArray iniBank7;
 713         struct ar5416IniArray iniAddac;
 714         struct ar5416IniArray iniPcieSerdes;
 715         struct ar5416IniArray iniPcieSerdesLowPower;
 716         struct ar5416IniArray iniModesAdditional;
 717         struct ar5416IniArray iniModesRxGain;
 718         struct ar5416IniArray iniModesTxGain;
 719         struct ar5416IniArray iniModes_9271_1_0_only;
 720         struct ar5416IniArray iniCckfirNormal;
 721         struct ar5416IniArray iniCckfirJapan2484;
 722         struct ar5416IniArray iniCommon_normal_cck_fir_coeff_9271;
 723         struct ar5416IniArray iniCommon_japan_2484_cck_fir_coeff_9271;
 724         struct ar5416IniArray iniModes_9271_ANI_reg;
 725         struct ar5416IniArray iniModes_high_power_tx_gain_9271;
 726         struct ar5416IniArray iniModes_normal_power_tx_gain_9271;
 727
 728         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 729         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 730         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 731         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 732
 733         u32 intr_gen_timer_trigger;
 734         u32 intr_gen_timer_thresh;
 735         struct ath_gen_timer_table hw_gen_timers;
 736 };
 737
 738 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 739 {
 740         return &ah->common;
 741 }
 742
 743 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 744 {
 745         return &(ath9k_hw_common(ah)->regulatory);
 746 }
 747
 748 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 749 {
 750         return &ah->private_ops;
 751 }
 752
 753 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 754 {
 755         return &ah->ops;
 756 }
 757
 758 /* Initialization, Detach, Reset */
 759 const char *ath9k_hw_probe(u16 vendorid, u16 devid);
 760 void ath9k_hw_deinit(struct ath_hw *ah);
 761 int ath9k_hw_init(struct ath_hw *ah);
 762 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 763                    bool bChannelChange);
 764 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 765 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
 766                             u32 capability, u32 *result);
 767 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
 768                             u32 capability, u32 setting, int *status);
 769 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 770
 771 /* Key Cache Management */
 772 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry);
 773 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac);
 774 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
 775                                  const struct ath9k_keyval *k,
 776                                  const u8 *mac);
 777 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry);
 778
 779 /* GPIO / RFKILL / Antennae */
 780 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 781 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 782 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 783                          u32 ah_signal_type);
 784 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 785 u32 ath9k_hw_getdefantenna(struct ath_hw *ah);
 786 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 787
 788 /* General Operation */
 789 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 790 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 791 bool ath9k_get_channel_edges(struct ath_hw *ah, u16 flags, u16 *low, u16 *high);
 792 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 793                            u8 phy, int kbps,
 794                            u32 frameLen, u16 rateix, bool shortPreamble);
 795 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 796                                   struct ath9k_channel *chan,
 797                                   struct chan_centers *centers);
 798 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
 799 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
 800 bool ath9k_hw_phy_disable(struct ath_hw *ah);
 801 bool ath9k_hw_disable(struct ath_hw *ah);
 802 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit);
 803 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac);
 804 void ath9k_hw_setopmode(struct ath_hw *ah);
 805 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
 806 void ath9k_hw_setbssidmask(struct ath_hw *ah);
 807 void ath9k_hw_write_associd(struct ath_hw *ah);
 808 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
 809 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
 810 void ath9k_hw_reset_tsf(struct ath_hw *ah);
 811 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting);
 812 u64 ath9k_hw_extend_tsf(struct ath_hw *ah, u32 rstamp);
 813 void ath9k_hw_init_global_settings(struct ath_hw *ah);
 814 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
 815 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
 816 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
 817                                     const struct ath9k_beacon_state *bs);
 818
 819 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
 820
 821 /* Generic hw timer primitives */
 822 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
 823                                           void (*trigger)(void *),
 824                                           void (*overflow)(void *),
 825                                           void *arg,
 826                                           u8 timer_index);
 827 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
 828                               struct ath_gen_timer *timer,
 829                               u32 timer_next,
 830                               u32 timer_period);
 831 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
 832
 833 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
 834 void ath_gen_timer_isr(struct ath_hw *hw);
 835 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
 836
 837 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
 838
 839 /* HTC */
 840 void ath9k_hw_htc_resetinit(struct ath_hw *ah);
 841
 842 /* PHY */
 843 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 844                                    u32 *coef_mantissa, u32 *coef_exponent);
 845
 846 void ar9002_hw_cck_chan14_spread(struct ath_hw *ah);
 847
 848 /*
 849  * Code specifric to AR9003, we stuff these here to avoid callbacks
 850  * for older families
 851  */
 852 void ar9003_hw_set_nf_limits(struct ath_hw *ah);
 853
 854 /* Hardware family op attach helpers */
 855 void ar5008_hw_attach_phy_ops(struct ath_hw *ah);
 856 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
 857 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
 858
 859 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
 860 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
 861
 862 void ar9002_hw_attach_ops(struct ath_hw *ah);
 863 void ar9003_hw_attach_ops(struct ath_hw *ah);
 864
 865 #define ATH_PCIE_CAP_LINK_CTRL  0x70
 866 #define ATH_PCIE_CAP_LINK_L0S   1
 867 #define ATH_PCIE_CAP_LINK_L1    2
 868
 869 #endif