drivers/net/wireless/brcm80211/brcmsmac/aiutils.c

   1 /*
   2  * Copyright (c) 2010 Broadcom Corporation
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY
  11  * SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN ACTION
  13  * OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF OR IN
  14  * CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  *
  16  * File contents: support functions for PCI/PCIe
  17  */
  18
  19 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  20
  21 #include <linux/delay.h>
  22 #include <linux/pci.h>
  23
  24 #include <defs.h>
  25 #include <chipcommon.h>
  26 #include <brcmu_utils.h>
  27 #include <brcm_hw_ids.h>
  28 #include <soc.h>
  29 #include "types.h"
  30 #include "pub.h"
  31 #include "pmu.h"
  32 #include "srom.h"
  33 #include "nicpci.h"
  34 #include "aiutils.h"
  35
  36 /* slow_clk_ctl */
  37  /* slow clock source mask */
  38 #define SCC_SS_MASK             0x00000007
  39  /* source of slow clock is LPO */
  40 #define SCC_SS_LPO              0x00000000
  41  /* source of slow clock is crystal */
  42 #define SCC_SS_XTAL             0x00000001
  43  /* source of slow clock is PCI */
  44 #define SCC_SS_PCI              0x00000002
  45  /* LPOFreqSel, 1: 160Khz, 0: 32KHz */
  46 #define SCC_LF                  0x00000200
  47  /* LPOPowerDown, 1: LPO is disabled, 0: LPO is enabled */
  48 #define SCC_LP                  0x00000400
  49  /* ForceSlowClk, 1: sb/cores running on slow clock, 0: power logic control */
  50 #define SCC_FS                  0x00000800
  51  /* IgnorePllOffReq, 1/0:
  52   *  power logic ignores/honors PLL clock disable requests from core
  53   */
  54 #define SCC_IP                  0x00001000
  55  /* XtalControlEn, 1/0:
  56   *  power logic does/doesn't disable crystal when appropriate
  57   */
  58 #define SCC_XC                  0x00002000
  59  /* XtalPU (RO), 1/0: crystal running/disabled */
  60 #define SCC_XP                  0x00004000
  61  /* ClockDivider (SlowClk = 1/(4+divisor)) */
  62 #define SCC_CD_MASK             0xffff0000
  63 #define SCC_CD_SHIFT            16
  64
  65 /* system_clk_ctl */
  66  /* ILPen: Enable Idle Low Power */
  67 #define SYCC_IE                 0x00000001
  68  /* ALPen: Enable Active Low Power */
  69 #define SYCC_AE                 0x00000002
  70  /* ForcePLLOn */
  71 #define SYCC_FP                 0x00000004
  72  /* Force ALP (or HT if ALPen is not set */
  73 #define SYCC_AR                 0x00000008
  74  /* Force HT */
  75 #define SYCC_HR                 0x00000010
  76  /* ClkDiv  (ILP = 1/(4 * (divisor + 1)) */
  77 #define SYCC_CD_MASK            0xffff0000
  78 #define SYCC_CD_SHIFT           16
  79
  80 #define CST4329_SPROM_OTP_SEL_MASK      0x00000003
  81  /* OTP is powered up, use def. CIS, no SPROM */
  82 #define CST4329_DEFCIS_SEL              0
  83  /* OTP is powered up, SPROM is present */
  84 #define CST4329_SPROM_SEL               1
  85  /* OTP is powered up, no SPROM */
  86 #define CST4329_OTP_SEL                 2
  87  /* OTP is powered down, SPROM is present */
  88 #define CST4329_OTP_PWRDN               3
  89
  90 #define CST4329_SPI_SDIO_MODE_MASK      0x00000004
  91 #define CST4329_SPI_SDIO_MODE_SHIFT     2
  92
  93 /* 43224 chip-specific ChipControl register bits */
  94 #define CCTRL43224_GPIO_TOGGLE          0x8000
  95  /* 12 mA drive strength */
  96 #define CCTRL_43224A0_12MA_LED_DRIVE    0x00F000F0
  97  /* 12 mA drive strength for later 43224s */
  98 #define CCTRL_43224B0_12MA_LED_DRIVE    0xF0
  99
 100 /* 43236 Chip specific ChipStatus register bits */
 101 #define CST43236_SFLASH_MASK            0x00000040
 102 #define CST43236_OTP_MASK               0x00000080
 103 #define CST43236_HSIC_MASK              0x00000100      /* USB/HSIC */
 104 #define CST43236_BP_CLK                 0x00000200      /* 120/96Mbps */
 105 #define CST43236_BOOT_MASK              0x00001800
 106 #define CST43236_BOOT_SHIFT             11
 107 #define CST43236_BOOT_FROM_SRAM         0 /* boot from SRAM, ARM in reset */
 108 #define CST43236_BOOT_FROM_ROM          1 /* boot from ROM */
 109 #define CST43236_BOOT_FROM_FLASH        2 /* boot from FLASH */
 110 #define CST43236_BOOT_FROM_INVALID      3
 111
 112 /* 4331 chip-specific ChipControl register bits */
 113  /* 0 disable */
 114 #define CCTRL4331_BT_COEXIST            (1<<0)
 115  /* 0 SECI is disabled (JTAG functional) */
 116 #define CCTRL4331_SECI                  (1<<1)
 117  /* 0 disable */
 118 #define CCTRL4331_EXT_LNA               (1<<2)
 119  /* sprom/gpio13-15 mux */
 120 #define CCTRL4331_SPROM_GPIO13_15       (1<<3)
 121  /* 0 ext pa disable, 1 ext pa enabled */
 122 #define CCTRL4331_EXTPA_EN              (1<<4)
 123  /* set drive out GPIO_CLK on sprom_cs pin */
 124 #define CCTRL4331_GPIOCLK_ON_SPROMCS    (1<<5)
 125  /* use sprom_cs pin as PCIE mdio interface */
 126 #define CCTRL4331_PCIE_MDIO_ON_SPROMCS  (1<<6)
 127  /* aband extpa will be at gpio2/5 and sprom_dout */
 128 #define CCTRL4331_EXTPA_ON_GPIO2_5      (1<<7)
 129  /* override core control on pipe_AuxClkEnable */
 130 #define CCTRL4331_OVR_PIPEAUXCLKEN      (1<<8)
 131  /* override core control on pipe_AuxPowerDown */
 132 #define CCTRL4331_OVR_PIPEAUXPWRDOWN    (1<<9)
 133  /* pcie_auxclkenable */
 134 #define CCTRL4331_PCIE_AUXCLKEN         (1<<10)
 135  /* pcie_pipe_pllpowerdown */
 136 #define CCTRL4331_PCIE_PIPE_PLLDOWN     (1<<11)
 137  /* enable bt_shd0 at gpio4 */
 138 #define CCTRL4331_BT_SHD0_ON_GPIO4      (1<<16)
 139  /* enable bt_shd1 at gpio5 */
 140 #define CCTRL4331_BT_SHD1_ON_GPIO5      (1<<17)
 141
 142 /* 4331 Chip specific ChipStatus register bits */
 143  /* crystal frequency 20/40Mhz */
 144 #define CST4331_XTAL_FREQ               0x00000001
 145 #define CST4331_SPROM_PRESENT           0x00000002
 146 #define CST4331_OTP_PRESENT             0x00000004
 147 #define CST4331_LDO_RF                  0x00000008
 148 #define CST4331_LDO_PAR                 0x00000010
 149
 150 /* 4319 chip-specific ChipStatus register bits */
 151 #define CST4319_SPI_CPULESSUSB          0x00000001
 152 #define CST4319_SPI_CLK_POL             0x00000002
 153 #define CST4319_SPI_CLK_PH              0x00000008
 154  /* gpio [7:6], SDIO CIS selection */
 155 #define CST4319_SPROM_OTP_SEL_MASK      0x000000c0
 156 #define CST4319_SPROM_OTP_SEL_SHIFT     6
 157  /* use default CIS, OTP is powered up */
 158 #define CST4319_DEFCIS_SEL              0x00000000
 159  /* use SPROM, OTP is powered up */
 160 #define CST4319_SPROM_SEL               0x00000040
 161  /* use OTP, OTP is powered up */
 162 #define CST4319_OTP_SEL                 0x00000080
 163  /* use SPROM, OTP is powered down */
 164 #define CST4319_OTP_PWRDN               0x000000c0
 165  /* gpio [8], sdio/usb mode */
 166 #define CST4319_SDIO_USB_MODE           0x00000100
 167 #define CST4319_REMAP_SEL_MASK          0x00000600
 168 #define CST4319_ILPDIV_EN               0x00000800
 169 #define CST4319_XTAL_PD_POL             0x00001000
 170 #define CST4319_LPO_SEL                 0x00002000
 171 #define CST4319_RES_INIT_MODE           0x0000c000
 172  /* PALDO is configured with external PNP */
 173 #define CST4319_PALDO_EXTPNP            0x00010000
 174 #define CST4319_CBUCK_MODE_MASK         0x00060000
 175 #define CST4319_CBUCK_MODE_BURST        0x00020000
 176 #define CST4319_CBUCK_MODE_LPBURST      0x00060000
 177 #define CST4319_RCAL_VALID              0x01000000
 178 #define CST4319_RCAL_VALUE_MASK         0x3e000000
 179 #define CST4319_RCAL_VALUE_SHIFT        25
 180
 181 /* 4336 chip-specific ChipStatus register bits */
 182 #define CST4336_SPI_MODE_MASK           0x00000001
 183 #define CST4336_SPROM_PRESENT           0x00000002
 184 #define CST4336_OTP_PRESENT             0x00000004
 185 #define CST4336_ARMREMAP_0              0x00000008
 186 #define CST4336_ILPDIV_EN_MASK          0x00000010
 187 #define CST4336_ILPDIV_EN_SHIFT         4
 188 #define CST4336_XTAL_PD_POL_MASK        0x00000020
 189 #define CST4336_XTAL_PD_POL_SHIFT       5
 190 #define CST4336_LPO_SEL_MASK            0x00000040
 191 #define CST4336_LPO_SEL_SHIFT           6
 192 #define CST4336_RES_INIT_MODE_MASK      0x00000180
 193 #define CST4336_RES_INIT_MODE_SHIFT     7
 194 #define CST4336_CBUCK_MODE_MASK         0x00000600
 195 #define CST4336_CBUCK_MODE_SHIFT        9
 196
 197 /* 4313 chip-specific ChipStatus register bits */
 198 #define CST4313_SPROM_PRESENT                   1
 199 #define CST4313_OTP_PRESENT                     2
 200 #define CST4313_SPROM_OTP_SEL_MASK              0x00000002
 201 #define CST4313_SPROM_OTP_SEL_SHIFT             0
 202
 203 /* 4313 Chip specific ChipControl register bits */
 204  /* 12 mA drive strengh for later 4313 */
 205 #define CCTRL_4313_12MA_LED_DRIVE    0x00000007
 206
 207 /* Manufacturer Ids */
 208 #define MFGID_ARM               0x43b
 209 #define MFGID_BRCM              0x4bf
 210 #define MFGID_MIPS              0x4a7
 211
 212 /* Enumeration ROM registers */
 213 #define ER_EROMENTRY            0x000
 214 #define ER_REMAPCONTROL         0xe00
 215 #define ER_REMAPSELECT          0xe04
 216 #define ER_MASTERSELECT         0xe10
 217 #define ER_ITCR                 0xf00
 218 #define ER_ITIP                 0xf04
 219
 220 /* Erom entries */
 221 #define ER_TAG                  0xe
 222 #define ER_TAG1                 0x6
 223 #define ER_VALID                1
 224 #define ER_CI                   0
 225 #define ER_MP                   2
 226 #define ER_ADD                  4
 227 #define ER_END                  0xe
 228 #define ER_BAD                  0xffffffff
 229
 230 /* EROM CompIdentA */
 231 #define CIA_MFG_MASK            0xfff00000
 232 #define CIA_MFG_SHIFT           20
 233 #define CIA_CID_MASK            0x000fff00
 234 #define CIA_CID_SHIFT           8
 235 #define CIA_CCL_MASK            0x000000f0
 236 #define CIA_CCL_SHIFT           4
 237
 238 /* EROM CompIdentB */
 239 #define CIB_REV_MASK            0xff000000
 240 #define CIB_REV_SHIFT           24
 241 #define CIB_NSW_MASK            0x00f80000
 242 #define CIB_NSW_SHIFT           19
 243 #define CIB_NMW_MASK            0x0007c000
 244 #define CIB_NMW_SHIFT           14
 245 #define CIB_NSP_MASK            0x00003e00
 246 #define CIB_NSP_SHIFT           9
 247 #define CIB_NMP_MASK            0x000001f0
 248 #define CIB_NMP_SHIFT           4
 249
 250 /* EROM AddrDesc */
 251 #define AD_ADDR_MASK            0xfffff000
 252 #define AD_SP_MASK              0x00000f00
 253 #define AD_SP_SHIFT             8
 254 #define AD_ST_MASK              0x000000c0
 255 #define AD_ST_SHIFT             6
 256 #define AD_ST_SLAVE             0x00000000
 257 #define AD_ST_BRIDGE            0x00000040
 258 #define AD_ST_SWRAP             0x00000080
 259 #define AD_ST_MWRAP             0x000000c0
 260 #define AD_SZ_MASK              0x00000030
 261 #define AD_SZ_SHIFT             4
 262 #define AD_SZ_4K                0x00000000
 263 #define AD_SZ_8K                0x00000010
 264 #define AD_SZ_16K               0x00000020
 265 #define AD_SZ_SZD               0x00000030
 266 #define AD_AG32                 0x00000008
 267 #define AD_ADDR_ALIGN           0x00000fff
 268 #define AD_SZ_BASE              0x00001000      /* 4KB */
 269
 270 /* EROM SizeDesc */
 271 #define SD_SZ_MASK              0xfffff000
 272 #define SD_SG32                 0x00000008
 273 #define SD_SZ_ALIGN             0x00000fff
 274
 275 /* PCI config space bit 4 for 4306c0 slow clock source */
 276 #define PCI_CFG_GPIO_SCS        0x10
 277 /* PCI config space GPIO 14 for Xtal power-up */
 278 #define PCI_CFG_GPIO_XTAL       0x40
 279 /* PCI config space GPIO 15 for PLL power-down */
 280 #define PCI_CFG_GPIO_PLL        0x80
 281
 282 /* power control defines */
 283 #define PLL_DELAY               150     /* us pll on delay */
 284 #define FREF_DELAY              200     /* us fref change delay */
 285 #define XTAL_ON_DELAY           1000    /* us crystal power-on delay */
 286
 287 /* resetctrl */
 288 #define AIRC_RESET              1
 289
 290 #define NOREV           -1      /* Invalid rev */
 291
 292 /* GPIO Based LED powersave defines */
 293 #define DEFAULT_GPIO_ONTIME     10      /* Default: 10% on */
 294 #define DEFAULT_GPIO_OFFTIME    90      /* Default: 10% on */
 295
 296 /* When Srom support present, fields in sromcontrol */
 297 #define SRC_START               0x80000000
 298 #define SRC_BUSY                0x80000000
 299 #define SRC_OPCODE              0x60000000
 300 #define SRC_OP_READ             0x00000000
 301 #define SRC_OP_WRITE            0x20000000
 302 #define SRC_OP_WRDIS            0x40000000
 303 #define SRC_OP_WREN             0x60000000
 304 #define SRC_OTPSEL              0x00000010
 305 #define SRC_LOCK                0x00000008
 306 #define SRC_SIZE_MASK           0x00000006
 307 #define SRC_SIZE_1K             0x00000000
 308 #define SRC_SIZE_4K             0x00000002
 309 #define SRC_SIZE_16K            0x00000004
 310 #define SRC_SIZE_SHIFT          1
 311 #define SRC_PRESENT             0x00000001
 312
 313 /* External PA enable mask */
 314 #define GPIO_CTRL_EPA_EN_MASK 0x40
 315
 316 #define DEFAULT_GPIOTIMERVAL \
 317         ((DEFAULT_GPIO_ONTIME << GPIO_ONTIME_SHIFT) | DEFAULT_GPIO_OFFTIME)
 318
 319 #define BADIDX          (SI_MAXCORES + 1)
 320
 321 #define IS_SIM(chippkg) \
 322         ((chippkg == HDLSIM_PKG_ID) || (chippkg == HWSIM_PKG_ID))
 323
 324 /*
 325  * Macros to disable/restore function core(D11, ENET, ILINE20, etc) interrupts
 326  * before after core switching to avoid invalid register accesss inside ISR.
 327  */
 328 #define INTR_OFF(si, intr_val) \
 329         if ((si)->intrsoff_fn && \
 330             (si)->coreid[(si)->curidx] == (si)->dev_coreid) \
 331                 intr_val = (*(si)->intrsoff_fn)((si)->intr_arg)
 332
 333 #define INTR_RESTORE(si, intr_val) \
 334         if ((si)->intrsrestore_fn && \
 335             (si)->coreid[(si)->curidx] == (si)->dev_coreid) \
 336                 (*(si)->intrsrestore_fn)((si)->intr_arg, intr_val)
 337
 338 #define PCI(sih)        (ai_get_buscoretype(sih) == PCI_CORE_ID)
 339 #define PCIE(sih)       (ai_get_buscoretype(sih) == PCIE_CORE_ID)
 340
 341 #define PCI_FORCEHT(sih) (PCIE(sih) && (ai_get_chip_id(sih) == BCM4716_CHIP_ID))
 342
 343 #ifdef BCMDBG
 344 #define SI_MSG(fmt, ...)        pr_debug(fmt, ##__VA_ARGS__)
 345 #else
 346 #define SI_MSG(fmt, ...)        no_printk(fmt, ##__VA_ARGS__)
 347 #endif                          /* BCMDBG */
 348
 349 #define GOODCOREADDR(x, b) \
 350         (((x) >= (b)) && ((x) < ((b) + SI_MAXCORES * SI_CORE_SIZE)) && \
 351                 IS_ALIGNED((x), SI_CORE_SIZE))
 352
 353 struct aidmp {
 354         u32 oobselina30;        /* 0x000 */
 355         u32 oobselina74;        /* 0x004 */
 356         u32 PAD[6];
 357         u32 oobselinb30;        /* 0x020 */
 358         u32 oobselinb74;        /* 0x024 */
 359         u32 PAD[6];
 360         u32 oobselinc30;        /* 0x040 */
 361         u32 oobselinc74;        /* 0x044 */
 362         u32 PAD[6];
 363         u32 oobselind30;        /* 0x060 */
 364         u32 oobselind74;        /* 0x064 */
 365         u32 PAD[38];
 366         u32 oobselouta30;       /* 0x100 */
 367         u32 oobselouta74;       /* 0x104 */
 368         u32 PAD[6];
 369         u32 oobseloutb30;       /* 0x120 */
 370         u32 oobseloutb74;       /* 0x124 */
 371         u32 PAD[6];
 372         u32 oobseloutc30;       /* 0x140 */
 373         u32 oobseloutc74;       /* 0x144 */
 374         u32 PAD[6];
 375         u32 oobseloutd30;       /* 0x160 */
 376         u32 oobseloutd74;       /* 0x164 */
 377         u32 PAD[38];
 378         u32 oobsynca;   /* 0x200 */
 379         u32 oobseloutaen;       /* 0x204 */
 380         u32 PAD[6];
 381         u32 oobsyncb;   /* 0x220 */
 382         u32 oobseloutben;       /* 0x224 */
 383         u32 PAD[6];
 384         u32 oobsyncc;   /* 0x240 */
 385         u32 oobseloutcen;       /* 0x244 */
 386         u32 PAD[6];
 387         u32 oobsyncd;   /* 0x260 */
 388         u32 oobseloutden;       /* 0x264 */
 389         u32 PAD[38];
 390         u32 oobaextwidth;       /* 0x300 */
 391         u32 oobainwidth;        /* 0x304 */
 392         u32 oobaoutwidth;       /* 0x308 */
 393         u32 PAD[5];
 394         u32 oobbextwidth;       /* 0x320 */
 395         u32 oobbinwidth;        /* 0x324 */
 396         u32 oobboutwidth;       /* 0x328 */
 397         u32 PAD[5];
 398         u32 oobcextwidth;       /* 0x340 */
 399         u32 oobcinwidth;        /* 0x344 */
 400         u32 oobcoutwidth;       /* 0x348 */
 401         u32 PAD[5];
 402         u32 oobdextwidth;       /* 0x360 */
 403         u32 oobdinwidth;        /* 0x364 */
 404         u32 oobdoutwidth;       /* 0x368 */
 405         u32 PAD[37];
 406         u32 ioctrlset;  /* 0x400 */
 407         u32 ioctrlclear;        /* 0x404 */
 408         u32 ioctrl;             /* 0x408 */
 409         u32 PAD[61];
 410         u32 iostatus;   /* 0x500 */
 411         u32 PAD[127];
 412         u32 ioctrlwidth;        /* 0x700 */
 413         u32 iostatuswidth;      /* 0x704 */
 414         u32 PAD[62];
 415         u32 resetctrl;  /* 0x800 */
 416         u32 resetstatus;        /* 0x804 */
 417         u32 resetreadid;        /* 0x808 */
 418         u32 resetwriteid;       /* 0x80c */
 419         u32 PAD[60];
 420         u32 errlogctrl; /* 0x900 */
 421         u32 errlogdone; /* 0x904 */
 422         u32 errlogstatus;       /* 0x908 */
 423         u32 errlogaddrlo;       /* 0x90c */
 424         u32 errlogaddrhi;       /* 0x910 */
 425         u32 errlogid;   /* 0x914 */
 426         u32 errloguser; /* 0x918 */
 427         u32 errlogflags;        /* 0x91c */
 428         u32 PAD[56];
 429         u32 intstatus;  /* 0xa00 */
 430         u32 PAD[127];
 431         u32 config;             /* 0xe00 */
 432         u32 PAD[63];
 433         u32 itcr;               /* 0xf00 */
 434         u32 PAD[3];
 435         u32 itipooba;   /* 0xf10 */
 436         u32 itipoobb;   /* 0xf14 */
 437         u32 itipoobc;   /* 0xf18 */
 438         u32 itipoobd;   /* 0xf1c */
 439         u32 PAD[4];
 440         u32 itipoobaout;        /* 0xf30 */
 441         u32 itipoobbout;        /* 0xf34 */
 442         u32 itipoobcout;        /* 0xf38 */
 443         u32 itipoobdout;        /* 0xf3c */
 444         u32 PAD[4];
 445         u32 itopooba;   /* 0xf50 */
 446         u32 itopoobb;   /* 0xf54 */
 447         u32 itopoobc;   /* 0xf58 */
 448         u32 itopoobd;   /* 0xf5c */
 449         u32 PAD[4];
 450         u32 itopoobain; /* 0xf70 */
 451         u32 itopoobbin; /* 0xf74 */
 452         u32 itopoobcin; /* 0xf78 */
 453         u32 itopoobdin; /* 0xf7c */
 454         u32 PAD[4];
 455         u32 itopreset;  /* 0xf90 */
 456         u32 PAD[15];
 457         u32 peripherialid4;     /* 0xfd0 */
 458         u32 peripherialid5;     /* 0xfd4 */
 459         u32 peripherialid6;     /* 0xfd8 */
 460         u32 peripherialid7;     /* 0xfdc */
 461         u32 peripherialid0;     /* 0xfe0 */
 462         u32 peripherialid1;     /* 0xfe4 */
 463         u32 peripherialid2;     /* 0xfe8 */
 464         u32 peripherialid3;     /* 0xfec */
 465         u32 componentid0;       /* 0xff0 */
 466         u32 componentid1;       /* 0xff4 */
 467         u32 componentid2;       /* 0xff8 */
 468         u32 componentid3;       /* 0xffc */
 469 };
 470
 471 /* parse the enumeration rom to identify all cores */
 472 static void ai_scan(struct si_pub *sih, struct bcma_bus *bus)
 473 {
 474         struct si_info *sii = (struct si_info *)sih;
 475         struct bcma_device *core;
 476         uint idx;
 477
 478         list_for_each_entry(core, &bus->cores, list) {
 479                 idx = core->core_index;
 480                 sii->cia[idx] = core->id.manuf << CIA_MFG_SHIFT;
 481                 sii->cia[idx] |= core->id.id << CIA_CID_SHIFT;
 482                 sii->cia[idx] |= core->id.class << CIA_CCL_SHIFT;
 483                 sii->cib[idx] = core->id.rev << CIB_REV_SHIFT;
 484                 sii->coreid[idx] = core->id.id;
 485                 sii->coresba[idx] = core->addr;
 486                 sii->coresba_size[idx] = 0x1000;
 487                 sii->coresba2[idx] = 0;
 488                 sii->coresba2_size[idx] = 0;
 489                 sii->wrapba[idx] = core->wrap;
 490                 sii->numcores++;
 491         }
 492 }
 493
 494 static struct bcma_device *ai_find_bcma_core(struct si_pub *sih, uint coreidx)
 495 {
 496         struct si_info *sii = (struct si_info *)sih;
 497         struct bcma_device *core;
 498
 499         list_for_each_entry(core, &sii->icbus->cores, list) {
 500                 if (core->core_index == coreidx)
 501                         return core;
 502         }
 503         return NULL;
 504 }
 505 /*
 506  * This function changes the logical "focus" to the indicated core.
 507  * Return the current core's virtual address. Since each core starts with the
 508  * same set of registers (BIST, clock control, etc), the returned address
 509  * contains the first register of this 'common' register block (not to be
 510  * confused with 'common core').
 511  */
 512 void __iomem *ai_setcoreidx(struct si_pub *sih, uint coreidx)
 513 {
 514         struct si_info *sii = (struct si_info *)sih;
 515         struct bcma_device *core;
 516
 517         if (sii->curidx != coreidx) {
 518                 core = ai_find_bcma_core(sih, coreidx);
 519                 if (core == NULL)
 520                         return NULL;
 521
 522                 (void)bcma_aread32(core, BCMA_IOST);
 523                 sii->curidx = coreidx;
 524         }
 525         return sii->curmap;
 526 }
 527
 528 uint ai_corerev(struct si_pub *sih)
 529 {
 530         struct si_info *sii;
 531         u32 cib;
 532
 533         sii = (struct si_info *)sih;
 534         cib = sii->cib[sii->curidx];
 535         return (cib & CIB_REV_MASK) >> CIB_REV_SHIFT;
 536 }
 537
 538 /* return true if PCIE capability exists in the pci config space */
 539 static bool ai_ispcie(struct si_info *sii)
 540 {
 541         u8 cap_ptr;
 542
 543         cap_ptr =
 544             pcicore_find_pci_capability(sii->pcibus, PCI_CAP_ID_EXP, NULL,
 545                                         NULL);
 546         if (!cap_ptr)
 547                 return false;
 548
 549         return true;
 550 }
 551
 552 static bool ai_buscore_prep(struct si_info *sii)
 553 {
 554         /* kludge to enable the clock on the 4306 which lacks a slowclock */
 555         if (!ai_ispcie(sii))
 556                 ai_clkctl_xtal(&sii->pub, XTAL | PLL, ON);
 557         return true;
 558 }
 559
 560 static bool
 561 ai_buscore_setup(struct si_info *sii, struct bcma_device *cc)
 562 {
 563         bool pci, pcie;
 564         uint i;
 565         uint pciidx, pcieidx, pcirev, pcierev;
 566
 567         /* get chipcommon rev */
 568         sii->pub.ccrev = cc->id.rev;
 569
 570         /* get chipcommon chipstatus */
 571         if (ai_get_ccrev(&sii->pub) >= 11)
 572                 sii->chipst = bcma_read32(cc, CHIPCREGOFFS(chipstatus));
 573
 574         /* get chipcommon capabilites */
 575         sii->pub.cccaps = bcma_read32(cc, CHIPCREGOFFS(capabilities));
 576
 577         /* get pmu rev and caps */
 578         if (ai_get_cccaps(&sii->pub) & CC_CAP_PMU) {
 579                 sii->pub.pmucaps = bcma_read32(cc,
 580                                                CHIPCREGOFFS(pmucapabilities));
 581                 sii->pub.pmurev = sii->pub.pmucaps & PCAP_REV_MASK;
 582         }
 583
 584         /* figure out bus/orignal core idx */
 585         sii->pub.buscoretype = NODEV_CORE_ID;
 586         sii->pub.buscorerev = NOREV;
 587         sii->buscoreidx = BADIDX;
 588
 589         pci = pcie = false;
 590         pcirev = pcierev = NOREV;
 591         pciidx = pcieidx = BADIDX;
 592
 593         for (i = 0; i < sii->numcores; i++) {
 594                 uint cid, crev;
 595
 596                 ai_setcoreidx(&sii->pub, i);
 597                 cid = ai_coreid(&sii->pub);
 598                 crev = ai_corerev(&sii->pub);
 599
 600                 if (cid == PCI_CORE_ID) {
 601                         pciidx = i;
 602                         pcirev = crev;
 603                         pci = true;
 604                 } else if (cid == PCIE_CORE_ID) {
 605                         pcieidx = i;
 606                         pcierev = crev;
 607                         pcie = true;
 608                 }
 609         }
 610
 611         if (pci && pcie) {
 612                 if (ai_ispcie(sii))
 613                         pci = false;
 614                 else
 615                         pcie = false;
 616         }
 617         if (pci) {
 618                 sii->pub.buscoretype = PCI_CORE_ID;
 619                 sii->pub.buscorerev = pcirev;
 620                 sii->buscoreidx = pciidx;
 621         } else if (pcie) {
 622                 sii->pub.buscoretype = PCIE_CORE_ID;
 623                 sii->pub.buscorerev = pcierev;
 624                 sii->buscoreidx = pcieidx;
 625         }
 626
 627         /* fixup necessary chip/core configurations */
 628         if (!sii->pch) {
 629                 sii->pch = pcicore_init(&sii->pub, sii->icbus->drv_pci.core);
 630                 if (sii->pch == NULL)
 631                         return false;
 632         }
 633         if (ai_pci_fixcfg(&sii->pub)) {
 634                 /* si_doattach: si_pci_fixcfg failed */
 635                 return false;
 636         }
 637
 638         return true;
 639 }
 640
 641 /*
 642  * get boardtype and boardrev
 643  */
 644 static __used void ai_nvram_process(struct si_info *sii)
 645 {
 646         uint w = 0;
 647
 648         /* do a pci config read to get subsystem id and subvendor id */
 649         pci_read_config_dword(sii->pcibus, PCI_SUBSYSTEM_VENDOR_ID, &w);
 650
 651         sii->pub.boardvendor = w & 0xffff;
 652         sii->pub.boardtype = (w >> 16) & 0xffff;
 653 }
 654
 655 static struct si_info *ai_doattach(struct si_info *sii,
 656                                    struct bcma_bus *pbus)
 657 {
 658         void __iomem *regs = pbus->mmio;
 659         struct si_pub *sih = &sii->pub;
 660         u32 w, savewin;
 661         struct bcma_device *cc;
 662         uint socitype;
 663
 664         memset((unsigned char *) sii, 0, sizeof(struct si_info));
 665
 666         savewin = 0;
 667
 668         sii->icbus = pbus;
 669         sii->buscoreidx = BADIDX;
 670         sii->pcibus = pbus->host_pci;
 671         sii->curmap = regs;
 672         sii->curwrap = sii->curmap + SI_CORE_SIZE;
 673
 674         /* switch to Chipcommon core */
 675         cc = pbus->drv_cc.core;
 676
 677         /* bus/core/clk setup for register access */
 678         if (!ai_buscore_prep(sii))
 679                 return NULL;
 680
 681         /*
 682          * ChipID recognition.
 683          *   We assume we can read chipid at offset 0 from the regs arg.
 684          *   If we add other chiptypes (or if we need to support old sdio
 685          *   hosts w/o chipcommon), some way of recognizing them needs to
 686          *   be added here.
 687          */
 688         w = bcma_read32(cc, CHIPCREGOFFS(chipid));
 689         socitype = (w & CID_TYPE_MASK) >> CID_TYPE_SHIFT;
 690         /* Might as wll fill in chip id rev & pkg */
 691         sih->chip = w & CID_ID_MASK;
 692         sih->chiprev = (w & CID_REV_MASK) >> CID_REV_SHIFT;
 693         sih->chippkg = (w & CID_PKG_MASK) >> CID_PKG_SHIFT;
 694
 695         /* scan for cores */
 696         if (socitype == SOCI_AI) {
 697                 SI_MSG("Found chip type AI (0x%08x)\n", w);
 698                 /* pass chipc address instead of original core base */
 699                 ai_scan(&sii->pub, pbus);
 700         } else {
 701                 /* Found chip of unknown type */
 702                 return NULL;
 703         }
 704         /* no cores found, bail out */
 705         if (sii->numcores == 0)
 706                 return NULL;
 707
 708         /* bus/core/clk setup */
 709         if (!ai_buscore_setup(sii, cc))
 710                 goto exit;
 711
 712         /* Init nvram from sprom/otp if they exist */
 713         if (srom_var_init(&sii->pub))
 714                 goto exit;
 715
 716         ai_nvram_process(sii);
 717
 718         /* === NVRAM, clock is ready === */
 719         bcma_write32(cc, CHIPCREGOFFS(gpiopullup), 0);
 720         bcma_write32(cc, CHIPCREGOFFS(gpiopulldown), 0);
 721
 722         /* PMU specific initializations */
 723         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
 724                 si_pmu_init(sih);
 725                 (void)si_pmu_measure_alpclk(sih);
 726                 si_pmu_res_init(sih);
 727         }
 728
 729         /* setup the GPIO based LED powersave register */
 730         w = getintvar(sih, BRCMS_SROM_LEDDC);
 731         if (w == 0)
 732                 w = DEFAULT_GPIOTIMERVAL;
 733         ai_cc_reg(sih, offsetof(struct chipcregs, gpiotimerval),
 734                   ~0, w);
 735
 736         if (PCIE(sih))
 737                 pcicore_attach(sii->pch, SI_DOATTACH);
 738
 739         if (ai_get_chip_id(sih) == BCM43224_CHIP_ID) {
 740                 /*
 741                  * enable 12 mA drive strenth for 43224 and
 742                  * set chipControl register bit 15
 743                  */
 744                 if (ai_get_chiprev(sih) == 0) {
 745                         SI_MSG("Applying 43224A0 WARs\n");
 746                         ai_cc_reg(sih, offsetof(struct chipcregs, chipcontrol),
 747                                   CCTRL43224_GPIO_TOGGLE,
 748                                   CCTRL43224_GPIO_TOGGLE);
 749                         si_pmu_chipcontrol(sih, 0, CCTRL_43224A0_12MA_LED_DRIVE,
 750                                            CCTRL_43224A0_12MA_LED_DRIVE);
 751                 }
 752                 if (ai_get_chiprev(sih) >= 1) {
 753                         SI_MSG("Applying 43224B0+ WARs\n");
 754                         si_pmu_chipcontrol(sih, 0, CCTRL_43224B0_12MA_LED_DRIVE,
 755                                            CCTRL_43224B0_12MA_LED_DRIVE);
 756                 }
 757         }
 758
 759         if (ai_get_chip_id(sih) == BCM4313_CHIP_ID) {
 760                 /*
 761                  * enable 12 mA drive strenth for 4313 and
 762                  * set chipControl register bit 1
 763                  */
 764                 SI_MSG("Applying 4313 WARs\n");
 765                 si_pmu_chipcontrol(sih, 0, CCTRL_4313_12MA_LED_DRIVE,
 766                                    CCTRL_4313_12MA_LED_DRIVE);
 767         }
 768
 769         return sii;
 770
 771  exit:
 772         if (sii->pch)
 773                 pcicore_deinit(sii->pch);
 774         sii->pch = NULL;
 775
 776         return NULL;
 777 }
 778
 779 /*
 780  * Allocate a si handle and do the attach.
 781  */
 782 struct si_pub *
 783 ai_attach(struct bcma_bus *pbus)
 784 {
 785         struct si_info *sii;
 786
 787         /* alloc struct si_info */
 788         sii = kmalloc(sizeof(struct si_info), GFP_ATOMIC);
 789         if (sii == NULL)
 790                 return NULL;
 791
 792         if (ai_doattach(sii, pbus) == NULL) {
 793                 kfree(sii);
 794                 return NULL;
 795         }
 796
 797         return (struct si_pub *) sii;
 798 }
 799
 800 /* may be called with core in reset */
 801 void ai_detach(struct si_pub *sih)
 802 {
 803         struct si_info *sii;
 804
 805         struct si_pub *si_local = NULL;
 806         memcpy(&si_local, &sih, sizeof(struct si_pub **));
 807
 808         sii = (struct si_info *)sih;
 809
 810         if (sii == NULL)
 811                 return;
 812
 813         if (sii->pch)
 814                 pcicore_deinit(sii->pch);
 815         sii->pch = NULL;
 816
 817         srom_free_vars(sih);
 818         kfree(sii);
 819 }
 820
 821 /* register driver interrupt disabling and restoring callback functions */
 822 void
 823 ai_register_intr_callback(struct si_pub *sih, void *intrsoff_fn,
 824                           void *intrsrestore_fn,
 825                           void *intrsenabled_fn, void *intr_arg)
 826 {
 827         struct si_info *sii;
 828
 829         sii = (struct si_info *)sih;
 830         sii->intr_arg = intr_arg;
 831         sii->intrsoff_fn = (u32 (*)(void *)) intrsoff_fn;
 832         sii->intrsrestore_fn = (void (*) (void *, u32)) intrsrestore_fn;
 833         sii->intrsenabled_fn = (bool (*)(void *)) intrsenabled_fn;
 834         /* save current core id.  when this function called, the current core
 835          * must be the core which provides driver functions(il, et, wl, etc.)
 836          */
 837         sii->dev_coreid = sii->coreid[sii->curidx];
 838 }
 839
 840 void ai_deregister_intr_callback(struct si_pub *sih)
 841 {
 842         struct si_info *sii;
 843
 844         sii = (struct si_info *)sih;
 845         sii->intrsoff_fn = NULL;
 846 }
 847
 848 uint ai_coreid(struct si_pub *sih)
 849 {
 850         struct si_info *sii;
 851
 852         sii = (struct si_info *)sih;
 853         return sii->coreid[sii->curidx];
 854 }
 855
 856 uint ai_coreidx(struct si_pub *sih)
 857 {
 858         struct si_info *sii;
 859
 860         sii = (struct si_info *)sih;
 861         return sii->curidx;
 862 }
 863
 864 /* return index of coreid or BADIDX if not found */
 865 struct bcma_device *ai_findcore(struct si_pub *sih, u16 coreid, u16 coreunit)
 866 {
 867         struct bcma_device *core;
 868         struct si_info *sii;
 869         uint found;
 870
 871         sii = (struct si_info *)sih;
 872
 873         found = 0;
 874
 875         list_for_each_entry(core, &sii->icbus->cores, list)
 876                 if (core->id.id == coreid) {
 877                         if (found == coreunit)
 878                                 return core;
 879                         found++;
 880                 }
 881
 882         return NULL;
 883 }
 884
 885 /*
 886  * This function changes logical "focus" to the indicated core;
 887  * must be called with interrupts off.
 888  * Moreover, callers should keep interrupts off during switching
 889  * out of and back to d11 core.
 890  */
 891 void __iomem *ai_setcore(struct si_pub *sih, uint coreid, uint coreunit)
 892 {
 893         struct bcma_device *core;
 894
 895         core = ai_findcore(sih, coreid, coreunit);
 896         if (core == NULL)
 897                 return NULL;
 898
 899         return ai_setcoreidx(sih, core->core_index);
 900 }
 901
 902 /* Turn off interrupt as required by ai_setcore, before switch core */
 903 void __iomem *ai_switch_core(struct si_pub *sih, uint coreid, uint *origidx,
 904                              uint *intr_val)
 905 {
 906         void __iomem *cc;
 907         struct si_info *sii;
 908
 909         sii = (struct si_info *)sih;
 910
 911         INTR_OFF(sii, *intr_val);
 912         *origidx = sii->curidx;
 913         cc = ai_setcore(sih, coreid, 0);
 914         return cc;
 915 }
 916
 917 /* restore coreidx and restore interrupt */
 918 void ai_restore_core(struct si_pub *sih, uint coreid, uint intr_val)
 919 {
 920         struct si_info *sii;
 921
 922         sii = (struct si_info *)sih;
 923
 924         ai_setcoreidx(sih, coreid);
 925         INTR_RESTORE(sii, intr_val);
 926 }
 927
 928 /*
 929  * Switch to 'coreidx', issue a single arbitrary 32bit register mask&set
 930  * operation, switch back to the original core, and return the new value.
 931  *
 932  * When using the silicon backplane, no fiddling with interrupts or core
 933  * switches is needed.
 934  *
 935  * Also, when using pci/pcie, we can optimize away the core switching for pci
 936  * registers and (on newer pci cores) chipcommon registers.
 937  */
 938 uint ai_cc_reg(struct si_pub *sih, uint regoff, u32 mask, u32 val)
 939 {
 940         struct bcma_device *cc;
 941         uint origidx = 0;
 942         u32 w;
 943         struct si_info *sii;
 944
 945         sii = (struct si_info *)sih;
 946         cc = sii->icbus->drv_cc.core;
 947
 948         /* save current core index */
 949         origidx = ai_coreidx(&sii->pub);
 950
 951         /* mask and set */
 952         if (mask || val) {
 953                 bcma_maskset32(cc, regoff, ~mask, val);
 954         }
 955
 956         /* readback */
 957         w = bcma_read32(cc, regoff);
 958
 959         /* restore core index */
 960         ai_setcoreidx(&sii->pub, origidx);
 961
 962         return w;
 963 }
 964
 965 /* return the slow clock source - LPO, XTAL, or PCI */
 966 static uint ai_slowclk_src(struct si_pub *sih, struct bcma_device *cc)
 967 {
 968         struct si_info *sii;
 969         u32 val;
 970
 971         sii = (struct si_info *)sih;
 972         if (ai_get_ccrev(&sii->pub) < 6) {
 973                 pci_read_config_dword(sii->pcibus, PCI_GPIO_OUT,
 974                                       &val);
 975                 if (val & PCI_CFG_GPIO_SCS)
 976                         return SCC_SS_PCI;
 977                 return SCC_SS_XTAL;
 978         } else if (ai_get_ccrev(&sii->pub) < 10) {
 979                 return bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl)) &
 980                        SCC_SS_MASK;
 981         } else                  /* Insta-clock */
 982                 return SCC_SS_XTAL;
 983 }
 984
 985 /*
 986 * return the ILP (slowclock) min or max frequency
 987 * precondition: we've established the chip has dynamic clk control
 988 */
 989 static uint ai_slowclk_freq(struct si_pub *sih, bool max_freq,
 990                             struct bcma_device *cc)
 991 {
 992         u32 slowclk;
 993         uint div;
 994
 995         slowclk = ai_slowclk_src(sih, cc);
 996         if (ai_get_ccrev(sih) < 6) {
 997                 if (slowclk == SCC_SS_PCI)
 998                         return max_freq ? (PCIMAXFREQ / 64)
 999                                 : (PCIMINFREQ / 64);
1000                 else
1001                         return max_freq ? (XTALMAXFREQ / 32)
1002                                 : (XTALMINFREQ / 32);
1003         } else if (ai_get_ccrev(sih) < 10) {
1004                 div = 4 *
1005                     (((bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl)) &
1006                       SCC_CD_MASK) >> SCC_CD_SHIFT) + 1);
1007                 if (slowclk == SCC_SS_LPO)
1008                         return max_freq ? LPOMAXFREQ : LPOMINFREQ;
1009                 else if (slowclk == SCC_SS_XTAL)
1010                         return max_freq ? (XTALMAXFREQ / div)
1011                                 : (XTALMINFREQ / div);
1012                 else if (slowclk == SCC_SS_PCI)
1013                         return max_freq ? (PCIMAXFREQ / div)
1014                                 : (PCIMINFREQ / div);
1015         } else {
1016                 /* Chipc rev 10 is InstaClock */
1017                 div = bcma_read32(cc, CHIPCREGOFFS(system_clk_ctl));
1018                 div = 4 * ((div >> SYCC_CD_SHIFT) + 1);
1019                 return max_freq ? XTALMAXFREQ : (XTALMINFREQ / div);
1020         }
1021         return 0;
1022 }
1023
1024 static void
1025 ai_clkctl_setdelay(struct si_pub *sih, struct bcma_device *cc)
1026 {
1027         uint slowmaxfreq, pll_delay, slowclk;
1028         uint pll_on_delay, fref_sel_delay;
1029
1030         pll_delay = PLL_DELAY;
1031
1032         /*
1033          * If the slow clock is not sourced by the xtal then
1034          * add the xtal_on_delay since the xtal will also be
1035          * powered down by dynamic clk control logic.
1036          */
1037
1038         slowclk = ai_slowclk_src(sih, cc);
1039         if (slowclk != SCC_SS_XTAL)
1040                 pll_delay += XTAL_ON_DELAY;
1041
1042         /* Starting with 4318 it is ILP that is used for the delays */
1043         slowmaxfreq =
1044             ai_slowclk_freq(sih,
1045                             (ai_get_ccrev(sih) >= 10) ? false : true, cc);
1046
1047         pll_on_delay = ((slowmaxfreq * pll_delay) + 999999) / 1000000;
1048         fref_sel_delay = ((slowmaxfreq * FREF_DELAY) + 999999) / 1000000;
1049
1050         bcma_write32(cc, CHIPCREGOFFS(pll_on_delay), pll_on_delay);
1051         bcma_write32(cc, CHIPCREGOFFS(fref_sel_delay), fref_sel_delay);
1052 }
1053
1054 /* initialize power control delay registers */
1055 void ai_clkctl_init(struct si_pub *sih)
1056 {
1057         struct bcma_device *cc;
1058
1059         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
1060                 return;
1061
1062         cc = ai_findcore(sih, BCMA_CORE_CHIPCOMMON, 0);
1063         if (cc == NULL)
1064                 return;
1065
1066         /* set all Instaclk chip ILP to 1 MHz */
1067         if (ai_get_ccrev(sih) >= 10)
1068                 bcma_maskset32(cc, CHIPCREGOFFS(system_clk_ctl), SYCC_CD_MASK,
1069                                (ILP_DIV_1MHZ << SYCC_CD_SHIFT));
1070
1071         ai_clkctl_setdelay(sih, cc);
1072 }
1073
1074 /*
1075  * return the value suitable for writing to the
1076  * dot11 core FAST_PWRUP_DELAY register
1077  */
1078 u16 ai_clkctl_fast_pwrup_delay(struct si_pub *sih)
1079 {
1080         struct si_info *sii;
1081         struct bcma_device *cc;
1082         uint slowminfreq;
1083         u16 fpdelay;
1084
1085         sii = (struct si_info *)sih;
1086         if (ai_get_cccaps(sih) & CC_CAP_PMU) {
1087                 fpdelay = si_pmu_fast_pwrup_delay(sih);
1088                 return fpdelay;
1089         }
1090
1091         if (!(ai_get_cccaps(sih) & CC_CAP_PWR_CTL))
1092                 return 0;
1093
1094         fpdelay = 0;
1095         cc = ai_findcore(sih, CC_CORE_ID, 0);
1096         if (cc) {
1097                 slowminfreq = ai_slowclk_freq(sih, false, cc);
1098                 fpdelay = (((bcma_read32(cc, CHIPCREGOFFS(pll_on_delay)) + 2)
1099                             * 1000000) + (slowminfreq - 1)) / slowminfreq;
1100         }
1101         return fpdelay;
1102 }
1103
1104 /* turn primary xtal and/or pll off/on */
1105 int ai_clkctl_xtal(struct si_pub *sih, uint what, bool on)
1106 {
1107         struct si_info *sii;
1108         u32 in, out, outen;
1109
1110         sii = (struct si_info *)sih;
1111
1112         /* pcie core doesn't have any mapping to control the xtal pu */
1113         if (PCIE(sih))
1114                 return -1;
1115
1116         pci_read_config_dword(sii->pcibus, PCI_GPIO_IN, &in);
1117         pci_read_config_dword(sii->pcibus, PCI_GPIO_OUT, &out);
1118         pci_read_config_dword(sii->pcibus, PCI_GPIO_OUTEN, &outen);
1119
1120         /*
1121          * Avoid glitching the clock if GPRS is already using it.
1122          * We can't actually read the state of the PLLPD so we infer it
1123          * by the value of XTAL_PU which *is* readable via gpioin.
1124          */
1125         if (on && (in & PCI_CFG_GPIO_XTAL))
1126                 return 0;
1127
1128         if (what & XTAL)
1129                 outen |= PCI_CFG_GPIO_XTAL;
1130         if (what & PLL)
1131                 outen |= PCI_CFG_GPIO_PLL;
1132
1133         if (on) {
1134                 /* turn primary xtal on */
1135                 if (what & XTAL) {
1136                         out |= PCI_CFG_GPIO_XTAL;
1137                         if (what & PLL)
1138                                 out |= PCI_CFG_GPIO_PLL;
1139                         pci_write_config_dword(sii->pcibus,
1140                                                PCI_GPIO_OUT, out);
1141                         pci_write_config_dword(sii->pcibus,
1142                                                PCI_GPIO_OUTEN, outen);
1143                         udelay(XTAL_ON_DELAY);
1144                 }
1145
1146                 /* turn pll on */
1147                 if (what & PLL) {
1148                         out &= ~PCI_CFG_GPIO_PLL;
1149                         pci_write_config_dword(sii->pcibus,
1150                                                PCI_GPIO_OUT, out);
1151                         mdelay(2);
1152                 }
1153         } else {
1154                 if (what & XTAL)
1155                         out &= ~PCI_CFG_GPIO_XTAL;
1156                 if (what & PLL)
1157                         out |= PCI_CFG_GPIO_PLL;
1158                 pci_write_config_dword(sii->pcibus,
1159                                        PCI_GPIO_OUT, out);
1160                 pci_write_config_dword(sii->pcibus,
1161                                        PCI_GPIO_OUTEN, outen);
1162         }
1163
1164         return 0;
1165 }
1166
1167 /* clk control mechanism through chipcommon, no policy checking */
1168 static bool _ai_clkctl_cc(struct si_info *sii, uint mode)
1169 {
1170         struct bcma_device *cc;
1171         u32 scc;
1172
1173         /* chipcommon cores prior to rev6 don't support dynamic clock control */
1174         if (ai_get_ccrev(&sii->pub) < 6)
1175                 return false;
1176
1177         cc = ai_findcore(&sii->pub, BCMA_CORE_CHIPCOMMON, 0);
1178
1179         if (!(ai_get_cccaps(&sii->pub) & CC_CAP_PWR_CTL) &&
1180             (ai_get_ccrev(&sii->pub) < 20))
1181                 return mode == CLK_FAST;
1182
1183         switch (mode) {
1184         case CLK_FAST:          /* FORCEHT, fast (pll) clock */
1185                 if (ai_get_ccrev(&sii->pub) < 10) {
1186                         /*
1187                          * don't forget to force xtal back
1188                          * on before we clear SCC_DYN_XTAL..
1189                          */
1190                         ai_clkctl_xtal(&sii->pub, XTAL, ON);
1191                         bcma_maskset32(cc, CHIPCREGOFFS(slow_clk_ctl),
1192                                        (SCC_XC | SCC_FS | SCC_IP), SCC_IP);
1193                 } else if (ai_get_ccrev(&sii->pub) < 20) {
1194                         bcma_set32(cc, CHIPCREGOFFS(system_clk_ctl), SYCC_HR);
1195                 } else {
1196                         bcma_set32(cc, CHIPCREGOFFS(clk_ctl_st), CCS_FORCEHT);
1197                 }
1198
1199                 /* wait for the PLL */
1200                 if (ai_get_cccaps(&sii->pub) & CC_CAP_PMU) {
1201                         u32 htavail = CCS_HTAVAIL;
1202                         SPINWAIT(((bcma_read32(cc, CHIPCREGOFFS(clk_ctl_st)) &
1203                                    htavail) == 0), PMU_MAX_TRANSITION_DLY);
1204                 } else {
1205                         udelay(PLL_DELAY);
1206                 }
1207                 break;
1208
1209         case CLK_DYNAMIC:       /* enable dynamic clock control */
1210                 if (ai_get_ccrev(&sii->pub) < 10) {
1211                         scc = bcma_read32(cc, CHIPCREGOFFS(slow_clk_ctl));
1212                         scc &= ~(SCC_FS | SCC_IP | SCC_XC);
1213                         if ((scc & SCC_SS_MASK) != SCC_SS_XTAL)
1214                                 scc |= SCC_XC;
1215                         bcma_write32(cc, CHIPCREGOFFS(slow_clk_ctl), scc);
1216
1217                         /*
1218                          * for dynamic control, we have to
1219                          * release our xtal_pu "force on"
1220                          */
1221                         if (scc & SCC_XC)
1222                                 ai_clkctl_xtal(&sii->pub, XTAL, OFF);
1223                 } else if (ai_get_ccrev(&sii->pub) < 20) {
1224                         /* Instaclock */
1225                         bcma_mask32(cc, CHIPCREGOFFS(system_clk_ctl), ~SYCC_HR);
1226                 } else {
1227                         bcma_mask32(cc, CHIPCREGOFFS(clk_ctl_st), ~CCS_FORCEHT);
1228                 }
1229                 break;
1230
1231         default:
1232                 break;
1233         }
1234
1235         return mode == CLK_FAST;
1236 }
1237
1238 /*
1239  *  clock control policy function throught chipcommon
1240  *
1241  *    set dynamic clk control mode (forceslow, forcefast, dynamic)
1242  *    returns true if we are forcing fast clock
1243  *    this is a wrapper over the next internal function
1244  *      to allow flexible policy settings for outside caller
1245  */
1246 bool ai_clkctl_cc(struct si_pub *sih, uint mode)
1247 {
1248         struct si_info *sii;
1249
1250         sii = (struct si_info *)sih;
1251
1252         /* chipcommon cores prior to rev6 don't support dynamic clock control */
1253         if (ai_get_ccrev(sih) < 6)
1254                 return false;
1255
1256         if (PCI_FORCEHT(sih))
1257                 return mode == CLK_FAST;
1258
1259         return _ai_clkctl_cc(sii, mode);
1260 }
1261
1262 void ai_pci_up(struct si_pub *sih)
1263 {
1264         struct si_info *sii;
1265
1266         sii = (struct si_info *)sih;
1267
1268         if (PCI_FORCEHT(sih))
1269                 _ai_clkctl_cc(sii, CLK_FAST);
1270
1271         if (PCIE(sih))
1272                 pcicore_up(sii->pch, SI_PCIUP);
1273
1274 }
1275
1276 /* Unconfigure and/or apply various WARs when system is going to sleep mode */
1277 void ai_pci_sleep(struct si_pub *sih)
1278 {
1279         struct si_info *sii;
1280
1281         sii = (struct si_info *)sih;
1282
1283         pcicore_sleep(sii->pch);
1284 }
1285
1286 /* Unconfigure and/or apply various WARs when going down */
1287 void ai_pci_down(struct si_pub *sih)
1288 {
1289         struct si_info *sii;
1290
1291         sii = (struct si_info *)sih;
1292
1293         /* release FORCEHT since chip is going to "down" state */
1294         if (PCI_FORCEHT(sih))
1295                 _ai_clkctl_cc(sii, CLK_DYNAMIC);
1296
1297         pcicore_down(sii->pch, SI_PCIDOWN);
1298 }
1299
1300 /*
1301  * Configure the pci core for pci client (NIC) action
1302  * coremask is the bitvec of cores by index to be enabled.
1303  */
1304 void ai_pci_setup(struct si_pub *sih, uint coremask)
1305 {
1306         struct si_info *sii;
1307         struct sbpciregs __iomem *regs = NULL;
1308         u32 w;
1309         uint idx = 0;
1310
1311         sii = (struct si_info *)sih;
1312
1313         if (PCI(sih)) {
1314                 /* get current core index */
1315                 idx = sii->curidx;
1316
1317                 /* switch over to pci core */
1318                 regs = ai_setcoreidx(sih, sii->buscoreidx);
1319         }
1320
1321         /*
1322          * Enable sb->pci interrupts.  Assume
1323          * PCI rev 2.3 support was added in pci core rev 6 and things changed..
1324          */
1325         if (PCIE(sih) || (PCI(sih) && (ai_get_buscorerev(sih) >= 6))) {
1326                 /* pci config write to set this core bit in PCIIntMask */
1327                 pci_read_config_dword(sii->pcibus, PCI_INT_MASK, &w);
1328                 w |= (coremask << PCI_SBIM_SHIFT);
1329                 pci_write_config_dword(sii->pcibus, PCI_INT_MASK, w);
1330         }
1331
1332         if (PCI(sih)) {
1333                 pcicore_pci_setup(sii->pch);
1334
1335                 /* switch back to previous core */
1336                 ai_setcoreidx(sih, idx);
1337         }
1338 }
1339
1340 /*
1341  * Fixup SROMless PCI device's configuration.
1342  * The current core may be changed upon return.
1343  */
1344 int ai_pci_fixcfg(struct si_pub *sih)
1345 {
1346         uint origidx;
1347         void __iomem *regs = NULL;
1348         struct si_info *sii = (struct si_info *)sih;
1349
1350         /* Fixup PI in SROM shadow area to enable the correct PCI core access */
1351         /* save the current index */
1352         origidx = ai_coreidx(&sii->pub);
1353
1354         /* check 'pi' is correct and fix it if not */
1355         regs = ai_setcore(&sii->pub, ai_get_buscoretype(sih), 0);
1356         pcicore_fixcfg(sii->pch);
1357
1358         /* restore the original index */
1359         ai_setcoreidx(&sii->pub, origidx);
1360
1361         pcicore_hwup(sii->pch);
1362         return 0;
1363 }
1364
1365 /* mask&set gpiocontrol bits */
1366 u32 ai_gpiocontrol(struct si_pub *sih, u32 mask, u32 val, u8 priority)
1367 {
1368         uint regoff;
1369
1370         regoff = offsetof(struct chipcregs, gpiocontrol);
1371         return ai_cc_reg(sih, regoff, mask, val);
1372 }
1373
1374 void ai_chipcontrl_epa4331(struct si_pub *sih, bool on)
1375 {
1376         struct bcma_device *cc;
1377         u32 val;
1378
1379         cc = ai_findcore(sih, CC_CORE_ID, 0);
1380
1381         if (on) {
1382                 if (ai_get_chippkg(sih) == 9 || ai_get_chippkg(sih) == 0xb)
1383                         /* Ext PA Controls for 4331 12x9 Package */
1384                         bcma_set32(cc, CHIPCREGOFFS(chipcontrol),
1385                                    CCTRL4331_EXTPA_EN |
1386                                    CCTRL4331_EXTPA_ON_GPIO2_5);
1387                 else
1388                         /* Ext PA Controls for 4331 12x12 Package */
1389                         bcma_set32(cc, CHIPCREGOFFS(chipcontrol),
1390                                    CCTRL4331_EXTPA_EN);
1391         } else {
1392                 val &= ~(CCTRL4331_EXTPA_EN | CCTRL4331_EXTPA_ON_GPIO2_5);
1393                 bcma_mask32(cc, CHIPCREGOFFS(chipcontrol),
1394                             ~(CCTRL4331_EXTPA_EN | CCTRL4331_EXTPA_ON_GPIO2_5));
1395         }
1396 }
1397
1398 /* Enable BT-COEX & Ex-PA for 4313 */
1399 void ai_epa_4313war(struct si_pub *sih)
1400 {
1401         struct bcma_device *cc;
1402
1403         cc = ai_findcore(sih, CC_CORE_ID, 0);
1404
1405         /* EPA Fix */
1406         bcma_set32(cc, CHIPCREGOFFS(gpiocontrol), GPIO_CTRL_EPA_EN_MASK);
1407 }
1408
1409 /* check if the device is removed */
1410 bool ai_deviceremoved(struct si_pub *sih)
1411 {
1412         u32 w;
1413         struct si_info *sii;
1414
1415         sii = (struct si_info *)sih;
1416
1417         pci_read_config_dword(sii->pcibus, PCI_VENDOR_ID, &w);
1418         if ((w & 0xFFFF) != PCI_VENDOR_ID_BROADCOM)
1419                 return true;
1420
1421         return false;
1422 }
1423
1424 bool ai_is_sprom_available(struct si_pub *sih)
1425 {
1426         struct si_info *sii = (struct si_info *)sih;
1427
1428         if (ai_get_ccrev(sih) >= 31) {
1429                 struct bcma_device *cc;
1430                 u32 sromctrl;
1431
1432                 if ((ai_get_cccaps(sih) & CC_CAP_SROM) == 0)
1433                         return false;
1434
1435                 cc = ai_findcore(sih, BCMA_CORE_CHIPCOMMON, 0);
1436                 sromctrl = bcma_read32(cc, CHIPCREGOFFS(sromcontrol));
1437                 return sromctrl & SRC_PRESENT;
1438         }
1439
1440         switch (ai_get_chip_id(sih)) {
1441         case BCM4313_CHIP_ID:
1442                 return (sii->chipst & CST4313_SPROM_PRESENT) != 0;
1443         default:
1444                 return true;
1445         }
1446 }
1447
1448 bool ai_is_otp_disabled(struct si_pub *sih)
1449 {
1450         struct si_info *sii = (struct si_info *)sih;
1451
1452         switch (ai_get_chip_id(sih)) {
1453         case BCM4313_CHIP_ID:
1454                 return (sii->chipst & CST4313_OTP_PRESENT) == 0;
1455                 /* These chips always have their OTP on */
1456         case BCM43224_CHIP_ID:
1457         case BCM43225_CHIP_ID:
1458         default:
1459                 return false;
1460         }
1461 }